IT8922844A1 - Cella di memoria eprom non volatile a gate divisa e processo ad isolamento di campo autoallineato per l'ottenimento della cella suddetta - Google Patents

Cella di memoria eprom non volatile a gate divisa e processo ad isolamento di campo autoallineato per l'ottenimento della cella suddetta Download PDF

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Description

(3, 9, 9') si ottiene gate flottante (4) e gate di controllo (10) autoallineate tra Loro e con le diffusioni di source OD e drain 02), come pure con l'ossido di campo (D.CFig.D
DESCRIZIONE
La presente invenzione riguarda una cella di memoria EPROM non volatile a gate divisa e un processo ad isolamento di campo autoallineato per L'ottenimento della cella suddetta.
E' noto L'utilizzo di celle di memoria EPROM non volatili a gate divisa. In tali celle La gate flottante non si estende lungo tutto il canale della cella, ma ne copre soltanto una parte formando la cella di memoria vera e propria. La seconda parte del canate ? governata direttamente dalla gate di controllo che viene cosi a formare un piccolo transistore in serie alla cella stessa.
Un primo vantaggio derivante dall'uso deLla celLa di memoria a gate divisa consiste nel fatto che con tale struttura si evita il problema del parziale innalzamento della tensione della gate flottante (con conseguente corrente nel canale) dovuto all'accoppiamento capacitivo tra gate flottante e drain (problema detto del "drain turn-on"), quando il drain sia polarizzato ad alta tensione e la gate di controllo sia posta a massa. Infatti in una cella a gate divisa, anche nel caso in cui sia grande l'accoppiamento capacitivo tra la gate flottante e il drain, l'apertura del canale viene completamente impedita dalla presenza del transistore posto in serie alla cella stessa.
Un secondo vantaggio derivante dalL'uso della cella di memoria suddetta consiste nel fatto che, grazie alla sua asimmetria, essa pu? essere programmata a partire da una soltanto delle due diffusioni (quella detta di drain e cio? quella sulla quale si affaccia la gate flottante). Ci? permette, qualora la cella venga letta dalla parte del source (cio? aLzando da massa la diffusione dalla quale la scrittura ? impossibile), di abolire completamente il problema del cosiddetto "soft-writing", cio? della lenta e indesiderata programmazione della cella durante la sua lettura.
A seguito di questo vantaggio la tensione a cui viene polarizzata la diffusione della bit-line durante la lettura della cella stessa pu? essere aumentata rispetto al vaLore tipico utilizzato (circa iVolt), ottenendo cosi sia un aumento della corrente di lettura della cella sia una diminuzione della capacit? della bit-line medesima.
Sono noti in letteratura diversi tipi di celle di memoria E-PROM a gate divisa.
Un primo esempio di cella di questo tipo ? riportato nel brevetto USA 4,328,565 e consiste in una struttura non autoal-Lineata, in cui le diffusioni di source e di drain sono impiantate prima della definizione delle sovrastanti gate flottante e gate di controllo.
Ne consegue che, affinch? la diffusione di drain risulti agganciata alla gate flottante (cio? sufficientemente sovrapposta ad essa) indipendentemente dai disallineamenti tra le diverse maschere, si deve mantenere una grande sovrapposizione tra la gate flottante stessa ed il drain, dal che deriva un grande e assai variabile accoppiamento capacitivo tra queste ultime.
Durante la programmazione deLLa ceLLa ci? si riflette in una grande variabilit? del valore di tensione trasferito sulla gate flottante e di conseguenza in un salto di soglia, dopo la scrittura, il cui valore risulta difficilmente predicibile e funzione dei disallineamenti di processo.
Un secondo problema riguardo a questa cella ? legato al fatto di effettuare l'impianto delle diffusioni prima di crescere i successivi strati di ossido di gate e interpoli. Le diffusioni subiscono in tal modo tutti i trattamenti termici legati a questi passi di ossidazione e risultano perci? pi? profonde e diffuse. Ci? ? l'opposto dell'attuale tendenza verso nuove generazioni di processi caratterizzati da una sempre maggiore densit?.
Un ultimo problema relativo a questo tipo di celLa ? Legato al fatto che la gate di controllo passa sopra le diffusioni di gate e di drain, essendo isolata da esse unicamente da un sottile strato di ossido termico. Ne consegue un innalzamento della capacit? della word-line con corrispondente riduzione di velocit? del dispositivo.
Un secondo esempio di cella di questo tipo ? riportata nel brevetto USA 4,639,893.
In questa cella la diffusione di drain ? autoallineata alla gate flottante; l'impianto di source e di drain viene eseguito dopo avere definito la gate flottante stessa e, sul drain, ? ad essa autoalLineato. L'accoppiamento capacitivo della gate flottante con il drain diviene perci? indipendente dai disallineamenti di processo.
La distanza tra source e drain ? invece soggetta al disallineamento tra la maschera che definisce la gate flottante e quella utilizzata per l'impianto di source e drain.
Come nella cella del primo esempio, la gate di controllo passa completamente sopra la diffusione di source e drain ed ? isolata da essa soltanto da un ossido sottile cresciuto termicamente contemporaneamente all'ossido di gate e a quello interpoli.
IL maggiore problema di questo tipo di struttura risiede proprio in questo passo di ossidazione; per diminuire la capacit? della word-line (e quindi aumentare la velocit? di accesso del dispositivo) si richiede infatti che l'ossido sottile sia il pi? spesso possibile, ma ci? risulta inconciliabile con una buona qualit? degli altri due ossidi. Per ottenere una apprezzabile differenza di spessori tra questi ossidi ? infatti necessario eseguire l'ossidazione a bassa temperatura, ma gli ossidi cosi ottenuti sono di scadente quaLit?.
In vista di questo stato della tecnica, scopo principale della presente invenzione ? quello di realizzare una cella di memoria EPROM a gate divisa che sia esente dagli inconvenienti suddetti.
Ulteriore scopo della presente invenzione ? quello di realizzare un processo per l'ottenimento della cella suddetta.
In accordo con L'invenzione tale scopo ? raggiunto con una cella di memoria EPROM non volatile a gate divisa, comprendente un substrato con diffusioni di source e drain separate da una zona di canale, una gate flottante sovrapposta ad una prima parte di detta zona di canale ed una gate di controllo formate rispettivamente da una prima e una seconda striscia di polisilicio, un ossido di gate di cella interposto tra detta gate flottante e detta prima parte della zona di canale, un ossido di gate di transistore interposto tra detta gate di controllo ed una seconda parte della zona di canale, un ossido interpoli interposto tra detta gate flottante e detta gate di controllo ed uno strato di dielettrico di riempimento, caratterizzata dal fatto che detta gate flottante ? allineata con La diffusione di drain e detta gate di controllo ? allineata con detta gate flottante e con le diffusioni di source e drain.
Ancora in accordo con l'invenzione tale scopo ulteriore ? raggiunto attraverso un processo, caratterizzato dal fatto di comprendere le seguenti fasi: definizione di strisce parallele di ossido di isolamento di campo e di area attiva ed esecuzione di un impianto di canale di cella su un substrato semiconduttore; crescita di ossido di gate di cella, deposizione e drogaggio di un primo strato di polisilicio e definizione di entrambi in prime strisce perpendicolari a quelle dell'isolamento di campo; crescita dell'ossido di gate di transistore del transistore e di ossido interpoli, deposizione e drogaggio di un secondo strato di polisilicio; definizione di detto secondo strato di polisilicio in seconde strisce parallele e parzialmente sovrapposte a quelle del primo strato di polisilicio; attacco autoallineato del multistrato comprendente il secondo strato di poLisilicio, l'ossido di gate di transistore, l'ossido interpoli, il primo strato di polisilicio e l'ossido di gate di cella fino all'ossido di isolamento di campo e successivo attacco di detto ossido di campo con scopertura di strisce di substrato; esecuzione di impianti di source e drain in dette strisce scoperte del substrato e successiva ossidazione di sigillatura laterale del multistrato; riempimento con dielettrico spesso degli spazi vuoti tra una cella e l'altra.
In tal modo ? ottenuta una cella di memoria EPROM nella quale la diffusione di drain ? autoallineata alla gate flottante e alla gate di controllo, a loro volta autoallineate tra loro, e la diffusione di source ? autoallineata alLa gate di controllo, e in cui la distanza tra le diffusioni di source e drain ? determinata dalla larghezza della maschera che definisce la gate di controllo e perci? ? indipendente dal disallineamento tra maschere. Inoltre le giunzioni di source e drain risultano poco diffuse in quanto non subiscono nessuno dei trattamenti termici di ossidazione per La formazione dell'ossido di gate e dell'ossido interpoli.
Inoltre in questa cella la presenza di un dielettrico spesso consente di disporre la word-line, costituita da una terza serie di strisce di polisilicio o siliciuro perpendicolari a quelle che definiscono Le gate flottanti e di controllo, molto in alto, evitando cos? il probLema della tripla ossidazione e dell'elevata capacit? di accoppiamento tra le gate e le diffusioni di souce e drain.
Infine l'autoallineamento dell'isolamento di campo con la gate di controllo permette di ottenere un impaccamento delle celle in matrice in una struttura periodica cosiddetta "a tovaglia" in cui non ? necessario L'uso di un contatto di drain per ogni coppia di celle.
Le caratteristiche della presente invenzione saranno rese maggiormente evidenti dalla seguente descrizione dettagliata di una sua forma di realizzazione pratica illustrata a titolo di esempio, non Limitativo, negli uniti disegni, in cui:
La fig.1 mostra una vista in sezione verticale di una coppia di celle secondo l'invenzione;
Le figg.2-4 mostrano rispettivamente in pianta dall'alto e in sezione secondo le Linee III-III e IV-IV di fig.2 la fase iniziale del processo di fabbricazione delle celle di fig-1; le figg.5-7, 8-10, 11-13, 14-16, 17-19, 20-22, 23-25, 26-28 mostrano a Loro volta, con viste analoghe a quelle delle figg.2-4, successive fasi del processo suddetto.
Con riferimento aLla fig.1, ogni cella 30 comprende un substrato semiconduttore 20 nel quale sono ricavate diffusioni di source 11 e di drain 12 essenzialmente di tipo n+, tra le quali ? interposto un canale formato da porzioni adiacenti 7, 8, preferibilmente drogate in modo differenziato. Sulle porzioni 8 e 7 sono rispettivamente sovrapposti uno strato di ossido di gate di cella 3 ed uno strato di ossido di transistore 9'. Sull'ossido 3 ? a sua volta sovrapposta una prima striscia di polisilicio (perpendicolare al piano del disegno) costituente una gate flottante 4, sulla quale ? posto un ossido interpoli 9 analogo all'ossido di transistore 9?. Sugli ossidi 9 e 9' ? disposta una seconda striscia di polisilicio costituente una gate di controllo 10. Come mostrato, la gate flottante 4 ? allineata con La diffusione di drain 12 e la gate di controllo 10 ? allineata con un bordo della gate flottante 4 e con le diffusioni di source e drain 11 e 12.
Un dielettrico 14 ? impiegato per la sigillatura degLi spazi presenti tra una celta e l'altra e infine un'ulteriore striscia di polisilicio o siliciuro 15, costituente una word-line di collegamento tra celle, si estende perpendicolarmente alle strisce di gate 4 e 10.
Con riferimento alle figure 2-28, il processo secondo L'invenzione per La realizzazione della coppia di celle 30 di fig.1 comprende una prima fase in cui sul substrato di silicio 20 vengono definite strisce parallele di isolamento di campo 1 e di area attiva 2 (figg.2-4). Durante tale fase ? pure eseguito l'impianto di canale della cella (porzioni 8 e 7 di fig.1), necessario per definire la tensione di soglia.
Con riferimento alle figure 5-7, ? poi eseguita una crescita di ossido di gate di cella 3 e la successiva deposizione di uno strato di polisilicio 4. Lo strato di polisilicio 4 viene reso conduttivo (drogato) usando tecniche convenzionali.
Con riferimento alle figure 8-10, il doppio strato di ossido di gate di cella 3 e polisilicio 4 viene definito in strisce perpendicolari alle strisce di ossido di campo 1. Dopo l'attacco dello strato di polisilicio 4 e dell'ossido di gate di cella 3, se necessario, pu? essere eseguito un impianto di canale di transistore (porzione 7 di fig.1), il cui scopo ? quello di definire La soglia del transistore in serie alla cella; in questo modo, come mostrato in fig.1, il drogaggio di canale nella porzione di canale 7 controllata direttamente dalla gate di controllo 10 viene differenziato rispetto a quello nella porzione di canaLe 8 sottostante La gate flottante 4.
Con riferimento alle figure 11-13, viene eseguita la crescita di ossido di gate di transistore 9' e di ossido interpoli 9, su cui viene depositato e reso conduttivo un secondo strato di polisilicio 10 che costituir? la gate di controllo.
Con riferimento alle figure 14-17, si procede prima alla definizione del secondo strato di potisiticio 10 in strisce parallele e parzialmente sovrapposte a quelLe del primo strato 4 e poi alL'attacco autoallineato del multistrato costituito dal primo e secondo strato di poLisilicio 4, 10, dall'ossido intei? poli 9 e dagli ossidi di gate 9' e 3 secondo strisce tra di loro parallele e perpendicolari alle strisce relative all'ossido di campo 1 e alle regioni attive 2. Con successivo attacco dell?ossido di campo 1 si scoprono regioni affiancate di source 11 e drain 12, costituenti le bit-lines, rispettivamente allineate con la gate di controllo 10 e con la gate flottante 4. Durante L'attacco del primo strato di polisilicio 4 l'asimmetria della cella (fig.15) determina la creazione di piccoli scavi 30 nel substrato di silicio 20 nelle zone di source 11.
Con riferimento alle figure 18-21, viene eseguito un impianto n+ delle regioni di source 11 e di drain 12, a cui fa seguito una sigillatura laterale con ossido 13 del multistrato 3, 4, 9, 10.
Con riferimento alLe figure 22-25, viene eseguita la planarizzazione, vale a dire il riempimento con dielettrico 14 degli spazi tra le celle 30. Tipicamente La planarizzazione viene eseguita deponendo uno strato di ossido deposto e successivamente uno strato di "spin-on-glass" (o resit) il cui scopo ? quello di rendere planare la superficie.
La planarizzazione viene completata rimuovendo parzialmente il dielettrico 14 e L'ossido di copertura 13 sopra al secondo strato di polisilicio 10, in modo che Le superfici di polisilicio 10 risultino scoperte dall'ossido e perci? contattabili.
Con riferimento alle figure 26-29, ? eseguita La deposizione di uno strato conduttivo 15, tipicamente polisilicio o siliciuro, che costituir? le word-lines.
Con riferimento alle figure 30-33 ? eseguito l'attacco autoallineato del multistrato 3, 4, 9, 10, 15 fino all'ossido di campo 1, secondo strisce parallele ma pi? Larghe rispetto alle strisce di area attiva 2, in modo da ottenere celle con alette Laterali sovrapposte all'ossido di campo 1 (fig.32). In questo modo le aLette di una cella vengono separate da quelle delLa cella contigua.
I passi di processo standard che seguono, in particolare La riossidazione di sigillatura, deposizione di dielettrico intermedio, apertura dei contatti e metallizzazione, non sono qui riportati.

Claims (7)

  1. RIVENDICAZIONI 1. Cella di memoria EPROM non volatile a gate divisa, comprendente un substrato (20) con diffusioni di source (11) e drain (12) separate da una zona di canale (7, 8), una gate flottante (4) sovrapposta ad una prima parte di detta zona di canale (8) ed una gate di controllo (10) formate rispettivamente da una prima e una seconda striscia di polisilicio (4, 10), un ossido di gate di cella (3) interposto tra detta gate flottante (4) e detta prima parte della zona di canale (8), un ossido di gate di transistore (9') interposto tra detta gate di controllo (10) ed una seconda parte della zona di canale (7), un ossido interpoli (9) interposto tra detta gate flottante (A) e detta gate di controllo (10) ed uno strato di dielettrico di riempimento (14), caratterizzata dal fatto che detta gate flottante (4) ? allineata con la diffusione di drain (12) e detta gate di controllo (10) ? allineata con detta gate flottante (4) e con le diffusioni di source (11) e drain (12).
  2. 2. Cella secondo la rivendicazione 1, caratterizzata dal fatto che L'ossido di campo (1) ? allineato alle gate flottante e di controllo (4, 10), essendo la larghezza di detto ossido di campo (1) determinata dalla dimensione della seconda striscia di polisilicio (10).
  3. 3. Cella secondo la rivendicazione 1, caratterizzata dal fatto che La gate flottante (4) ha alette laterali sovrapposte all'ossido di campo (1) per aumentare L'accoppiamento capacitivo con la gate di controllo (10).
  4. 4. Cella secondo La rivendicazione 1, caratterizzata dal fatto di comprendere un'ulteriore striscia di materiale conduttore (15) sovrapposto e a contatto con detta seconda striscia di poLisilicio (10) per il collegamento elettrico con celle adiacenti, detta ulteriore striscia (15) essendo separata da dette diffusioni di source e drain (11, 12) attraverso detto strato dielettrico (14) in modo da ridurre L'accopiamento capacitivo con Le diffusioni stesse.
  5. 5. Processo per La realizzazione di una celLa di memoria se-condo le precedenti rivendicazioni, caratterizzato dal fatto di comprendere Le seguenti fasi: definizione di strisce parallele di isolamento di campo (1) e di area attiva (2) ed esecuzione di un impianto di canale di cella su un substrato semiconduttore (20); crescita di ossido di gate di ceLLa (3), deposizione e drogaggio di un primo strato di polisilicio (4) e definizione di entrambi in prime strisce perpendicolari a quelle dell'isolamento di campo (1); crescita dell'ossido di gate di transistore (9') del transistore e di ossido interpoli (9), deposizione e drogaggio di un secondo strato di polisilicio (10); definizione di detto secondo strato di polisilicio (10) in seconde strisce parallele e parzialmente sovrapposte a quelle del primo strato di polisiLicio (4); attacco autoallineato del multistrato comprendente il secondo strato di polisilicio (10), l'ossido di gate di transistore (9'), l'ossido interpoli (9), il primo strato di polisilicio (4) e l'ossido di gate di cella (3) fino all'ossido di isolamento di campo (1) e successivo attacco di detto ossido di campo (1) con scopertura di strisce di substrato (20); esecuzione di impianti di source (11) e drain (12) in dette strisce scoperte del substrato (20) e successiva ossidazione (13) di sigillatura Laterale del multistrato; riempimento con dielettrico (14) spesso degLi spazi vuoti tra una cella e l'altra.
  6. 6. Processo secondo la rivendicazione 5, caratterizzato dal fatto di comprendere, dopo la definizione del primo strato di polisilicio (4) una fase di esecuzione di un impianto di canale di transistore (7) in modo da ottenere un profilo di drogaggio differenziato rispetto al profilo di drogaggio del canale di cella (8).
  7. 7. Processo secondo la rivendicazione 5, caratterizzato dal fatto di comprendere le seguenti fasi successive alla fase di riempimento con dielettrico (14): parziale rimozione del dielettrico (14) e dell'ossido di copertura (13) del secondo strato di polisilicio (10)fino a scoprire dette seconde strisce di polisilico (10); deposizione di uno strato conduttivo (15) atto a costituire le word-lines; e definizione e successivo attacco del multistrato (3, 4, 9, 9', 10, 15) fino all'ossido di campo (1) secondo strisce parallele ma pi? Larghe rispetto alle strisce di area attiva (2) in modo da ottenere una cella con alette laterali su ossido di campo.
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