KR20030065702A - 부유게이트형 비휘발성 메모리 장치의 제조방법 - Google Patents

부유게이트형 비휘발성 메모리 장치의 제조방법 Download PDF

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KR20030065702A
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Abstract

부유 게이트형 비휘발성 메모리 장치(Floating gate type Non-volatile memory device)의 제조방법을 제공한다. 이 방법은 부유게이트(Floating gate) 전극과 제어게이트(Control gate) 전극 사이의 유전막을 실리콘 질화막 보다 높은 유전상수를 가진 알루미늄 산화막(Al2O3) 및 하프늄 산화막(HfO2) 중 적어도 하나를 포함하여 형성하는 것을 특징으로 한다. 유전상수가 높은 절연막을 유전막으로 사용함으로써, 부유게이트 전극과 제어게이트 전극 사이의 정전 용량을 증가시켜 커플링 비율(Coupling ratio)을 높일 수 있다. 커플링 비율을 높혀 동작전압을 감소시킨다. 알루미늄 산화막의 유전상수는 10.2이고, 하프늄 산화막의 유전상수는 33.9로 기존에 사용되던 유전막인 실리콘 산화막(4.4) 또는 질화막(7.9) 보다 높다.

Description

부유게이트형 비휘발성 메모리 장치의 제조방법{Method of fabricating Floating gate type Non-volatile memory device}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 부유 게이트형 비휘발성 메모리 장치의 제조방법에 관한 것이다.
부유 게이트형 비휘발성 메모리 장치는 전기적으로 데이타를 프로그램 및 삭제가 가능하며, 전력이 공급되지 않는 상황에서도 프로그램된 데이타들이 사라지지 않는 메모리 장치이다. 현재 널리 사용되고 있는 부유게이트형 비휘발성 메모리 장치는 고집적화에 유리한 적층 게이트 구조를 가진다.
상기 적층 게이트 구조를 가진 부유게이트형 비휘발성 메모리 장치는 소자분리막에 의해 활성영역이 한정된 반도체 기판 상에 터널 산화막이 형성되고, 상기 터널산화막 상에 부유게이트 전극, 유전막 및 제어게이트 전극이 차례로 형성된다. 상기 부유게이트 전극은 상기 터널산화막 및 유전막으로 고립되어 있어 정보 저장의 장소가 되고, 상기 제어게이트 전극은 모스 트랜지스터의 게이트 역활을 한다. 상기 부유게이트형 비휘발성 메모리 장치에서 데이타의 프로그램 및 삭제는 채널이 형성되는 반도체 기판과 상기 부유게이트 전극의 전위차를 이용하는, FN 터널링(Fowler-Nordheim tunneling) 또는 핫캐리어 주입(hot carrier injection) 현상을 이용하여 이루어진다.
한편, 반도체 장치의 고집적화 경향에 따라 낮은 동작전압 및 적은 선폭의 요구로 부유게이트형 비휘발성 메모리 장치는 커플링 비율(Coupling ratio)이 문제점으로 대두 되고 있다. 상기 커플링 비율이란 상기 제어게이트 전극에 인가되는 동작전압에 대하여 상기 부유게이트 전극에 유기되는 전압의 비를 나타낸다. 또한, 상기 커플링비율은 상기 반도체 기판과 상기 부유게이트 전극 사이의 제1 정전용량 및 상기 부유게이트 전극과 상기 제어게이트 전극 사이의 제2 정전용량으로도 표시할 수 있다. 다음 수학식1은 상기 커플링 비율을 나타낸다.
Cr = V1 / Vg = C2 / (C2 + C1)
여기서, Cr은 커플링 비율, C1은 제1 정전용량, C2는 제2 정전용량, V1은 부유게이트 전극에 유기되는 전압, Vg은 상기 제어게이트 전극에 인가된 전압을 나타낸다.
상기 수학식1을 참조하면, 상기 커플링 비율이 클수록 상기 제어게이트 전극에 인가되는 동작전압에 대하여 상기 부유게이트 전극에 유기되는 전압이 커지게 된다. 상기 FN 터널링 및 상기 핫캐리어 주입은 상기 부유게이트 전극에 유기되는전압에 의해 이루어 짐으로 상기 커플링 비율이 높을 수록 상기 동작 전압이 감소하게 된다. 상기 커플링 비율을 높이는 방법은 상기 제2 정전용량을 늘리는 것이다. 다음 수학식2는 제2 정전용량을 나타낸다.
C2 = ε* A / d
여기서, C2는 제2 정전용량, ε는 유전막의 유전율, A는 부유게이트 전극과 제어게이트 전극이 겹치는 유효 면적, d는 부유게이트 전극과 제어게이트 전극의 거리를 나타낸다.
상기 수학식2 를 참조하면, 상기 제2 정전용량을 늘리는 방법은 높은 유전상수을 가진 유전막을 사용하는 방법, 부유게이트 전극과 제어게이트 전극이 겹치는 유효 면적을 넓히는 방법 및 부유게이트 전극과 제어게이트 전극 사이의 거리를 좁히는방법이 있다.
상기 제2 정전 용량을 높이기 위해 현재 널리 사용되고 있는 방법은 상기 부유게이트 전극과 상기 제어게이트 전극의 겹치는 유효 면적을 늘리는 방법으로 상기 부유게이트 전극의 두께를 높혀 상기 부유게이트 전극 측면의 면적을 유효면적에 포함하여 면적을 증가하는 방법이 사용되고 있다. 하지만 상술한 면적을 늘리는 방법은 높은 단차를 유발해서 식각 공정 마진(margin)이 부족하게 되는 부작용이 있다.
상술한 부유게이트 전극과 제어게이트 전극 사이의 거리를 좁히는 방법은 상기 유전막의 두께에 의해 결정되는데 상기 유전막의 두께가 얇아지면 상기 부유게이트 전극과 상기 제어게이트 전극 사이에 누설전류가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 장치의 커플링 비율을 높여 동작전압을 감소시키는데 있다. 부유게이트 전극과 제어게이트 전극 사이의 유전막을 유전상수가 높은 절연막으로 사용함으로써, 상기 부유게이트 전극과 상기 제어게이트 전극 사이의 정전용량을 증가시켜 상기 커플링 비율을 증가시킨다.
도 1 내지 도 3은 본 발명의 실시 예에 따른 부유게이트형 비휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 상술한 기술적 과제를 이루기 위한 부유게이트형 비휘발성 메모리 장치의 제조방법을 제공한다. 본 발명은 부유게이트 전극과 제어게이트 전극 사이의 유전막이 알루미늄 산화막 및 하프늄 산화막 중 적어도 하나를 포함하여 형성하는 것을 특징으로 한다.
부유게이트형 비휘발성 메모리 장치에서 커플링 비율을 높히게 되면, 제어게이트 전극에 인가되는 동작전압에 대하여 부유게이트 전극에 유기되는 전압의 비가 높아져 상기 부유게이트형 비휘발성 메모리 장치의 동작전압이 감소된다.
본 발명에서는 부유게이트형 비휘발성 메모리 장치의 커플링 비율을 증가시키기 위해 유전상수가 높은 절연막인 알루미늄 산화막 및 하프늄 산화막 중 적어도 하나를 포함하여 유전막을 형성함으로써, 부유게이트 전극과 제어게이트 전극사이의 정전용량을 증가시킨다.
상기 알루미늄 산화막의 유전상수는 10.2이고, 하프늄 산화막의 유전상수는33.9로 종래의 유전막인 실리콘 산화막(4.4) 또는 질화막(7.9)에 비해 높아 상기 정전용량이 높아진다. 이로써, 커플링비율을 증가 시켜 부유게이트형 비휘발성 메모리 장치의 동작전압을 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1)상에 터널산화막(2), 제1 부유게이트막 및 하드마스크막(4)을 차례로 형성시킨다. 상기 터널산화막(2), 상기 제1 부유게이트막 및 상기 하드마스크막(4)을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시킨다. 상기 노출된 반도체 기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치(5)를 형성시킨다. 이때 상기 제1 부유게이트막은 상기 트렌치(5)에 자기정렬 되어 상기 활성영역상에 제1 부유게이트 패턴(3)으로 형성된다. 상기 제1 부유게이트 패턴(3)은 온도변화에 따른 스트레스가 적고 상변이가 일어나지 않는다결정 인시츄 도프드 폴리 실리콘(Polycrystalline in-situ doped poly silicon)로 형성하는 것이 바람직하다.
도 2를 참조하면, 상기 트렌치(5)의 내부를 채우는 소자분리 절연막을 반도체 기판 전면에 형성하고 상기 하드마스크막(3)이 노출될때까지 평탄화 하여 소자 분리막(6)을 형성하고, 상기 하드마스크막(3)을 제거한다. 상기 제1 부유게이트 패턴(3)의 상부면을 포함하는 반도체 기판 전면에 제2 부유게이트막을 형성한다. 상기 제2 부유게이트막을 패터닝하여 부유게이트 라인(8)을 형성한다. 상기 부유게이트 라인(8)은 제2 부유게이트라인(7) 및 상기 제1 부유게이트 패턴(3)으로 구성된다. 상기 부유게이트 라인(8)은 도 2 단면도와 수직인 방향으로 긴 라인 형태로 형성된다. 상기 제2 부유게이트막은 인시츄(in-situ)방식으로 도핑할때, 다결정보다 도핑 균일도가 우수한 비정절 인시츄 도프드 실리콘(Amorphous in-situ doped silicon)로 형성하는 것이 바람직하다.
도 3을 참조하면, 상기 부유게이트 라인(8)의 측벽과 상부면을 포함한 반도체기판 전면에 콘포말하게 유전막(9)을 형성한다.
상기 유전막(9)막은 실리콘 질화막 보다 유전상수가 높은 알루미늄 산화막(Al2O3) 및 하프늄 산화막(HfO2) 중 적어도 하나를 포함하여 형성한다. 이로써, 상기 부유게이트 전극(8a)과 상기 제어게이트 전극(12) 사이의 정전용량을 증가시켜 커플링 비율(Coupling ratio)을 높힐 수 있다. 상기 알루미늄 산화막 및 상기 하프늄 산화막은 상기 부유게이트 전극(8a)과 제어게이트 전극(12) 사이의 누설전류에 대한 특성이 우수하다. 상기 알루미늄 산화막 및 상기 하프늄 산화막은 원자층 증착법(Atomic Layer Deposition, ALD)을 사용하여 30Å~100Å의 두께로 형성할 수 있어 보다 낮은 선폭을 요구하는 고집적화 제품에 사용할 수 있다.
상기 유전막(9)의 형성 방법을 구체적으로 설명하면, 하프늄 산화막 또는 알루미늄 산화막으로 형성하는 방법과 하프늄 산화막 및 알루미늄 산화막으로 형성하는 방법이 있다. 이에 더하여, 실리콘질화막과 조합되어 형성할 수 있다. 즉, 알루미늄 산화막, 실리콘 질화막 및 알루미늄 산화막을 차례로 적층시키어 형성하는 방법, 또는 하프늄 산화막, 실리콘 질화막 및 하프늄 산화막을 차례로 적층시키어 형성하는 방법이 있다. 더 나아가서, 알루미늄 산화막, 실리콘 질화막 및 하프늄 산화막을 차례로 적층시키어 형성하는 방법, 또는 하프늄 산화막, 실리콘 질화막 및 알루미늄 산화막을 차례로 적층시키어 형성하는 방법이 있다.
상기 유전막(9) 상에 제어게이트 도전막을 형성한다. 상기 제어게이트 도전막은 제어게이트막 및 금속실리사이드막으로 구성한다. 상기 제어게이트 도전막, 상기 유전막(9) 및 상기 부유게이트 라인(8)을 연속적으로 패터닝 하여 부유게이트 전극(8a), 유전막(9) 및 제어게이트 전극(12)을 형성한다. 이때 상기 제어게이트 전극(12)은 상기 부유게이트 라인(8)에 대해 수직 방향으로 가로 지르게 형성시켜 상기 부유게이트 라인(8)은 자기정렬 식각이 되어 상기 부유게이트 전극(8a)으로 형성된다. 상기 부유게이트 전극(8a)은 제1 부유게이트 전극(3a) 및 제2 부유게이트 전극(7a)으로 구성된다. 상기 제어게이트 전극(12)은 제어게이트막 패턴(10) 및 금속실리사이드막 패턴(11)으로 구성된다. 상기 제어게이트막은 다결정 실리콘막을적층하고, 상기 다결정 실리콘막에 불순물을 주입하여 도전막으로 형성한다. 이때 불순물 주입의 방법으로는 불순물 이온을 주입하는 방법, 또는 인을 함유한 물질(POCL3)을 사용하여 도핑할 수 있다.
상술한 바와 같이, 실리콘 질화막에 비해 고 유전상수를 가진 유전막을 형성함으로써, 종래의 면적증가를 위한 상기 부유게이트 전극의 높은 단차를 줄여 상기 제어게이트 전극 형성시 자기 정렬 식각의 공정마진을 확보할 수 있다.
본 발명에 따르면, 부유게이트 전극과 제어게이트 전극 사이의 유전막을 실리콘 질화막 보다 높은 유전상수를 가진 절연막으로 형성시킴으로써, 상기 부유게이트 전극와 상기 제어게이트 전극 사이의 정전용량을 증가시켜 커플링 비율을 증가시킬 수 있다. 그 결과, 낮은 동작전압을 갖는 부유게이트형 비휘발성 메모리를 제조할 수 있다.

Claims (11)

  1. 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 소정영역에 활성영역을 한정하는 소자 분리막을 형성함과 동시에 상기 활성영역 상에 차례로 적층된 터널산화막 및 부유게이트 라인을 형성하는 단계;
    상기 부유게이트 라인을 갖는 반도체 기판 전면에 실리콘 질화막 보다 높은 유전상수를 가진 절연막을 적어도 하나를 포함하는 유전막을 형성하는 단계;
    상기 유전막 상부에 제어게이트 도전막을 형성하는 단계;
    상기 제어게이트 도전막, 상기 유전막 및 상기 부유게이트 라인을 연속적으로 패터닝하여 부유게이트 전극, 유전막 및 제어게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 유전막은 알루미늄 산화막(Al2O3) 및 하프늄 산화막(HfO2) 중 적어도 어느 하나로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 유전막은 알루미늄 산화막, 실리콘 질화막 및 알루미늄 산화막을 차례로 적층시키어 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 방법.
  4. 제 1 항에 있어서,
    상기 유전막은 하프늄 산화막, 실리콘 질화막 및 하프늄 산화막을 차례로 적층시키어 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 유전막은 알루미늄 산화막, 실리콘 질화막 및 하프늄 산화막을 차례로 적층시키어 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  6. 상기 유전막은 하프늄 산화막, 실리콘 질화막 및 알루미늄 산화막을 차례로 적층시키어 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 소자분리막 및 부유게이트 라인 형성 단계는,
    상기 반도체 기판 상에 터널 산화막, 제 1부유게이트막 및 하드마스크막을 차례로 형성하는 단계;
    상기 터널산화막, 상기 제1 부유게이트막 및 하드 마스크막을 연속적으로 페터닝하여 상기 반도체 기판의 소정영역을 노출시키는 단계;
    상기 노출된 반도체 기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성함과 동시에 상기 활성영역 상에 상기 트렌치에 자기 정렬되는 제 1부유게이트 패턴을 형성하는 단계;
    상기 트렌치를 채우는 소자분리 절연막을 반도체 기판 전면에 적층하는 단계;
    상기 소자분리 절연막을 상기 하드마스크막이 노출될때까지 평탄화하여 소자분리막을 형성하는 단계;
    상기 하드마스크막을 제거하고, 상기 제 1부유게이트 패턴 상부면를 포함하는 반도체 기판 전면에 제2 부유게이트 막을 형성하는 단계; 및
    상기 제2 부유게이트막을 패터닝하여 상기 제1 부유게이트 패턴을 덮는 부유게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 부유게이트막은 다결정 인시츄 도프드 실리콘(Polycrystalline in-situ doped silicon)막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 제2 부유게이트막은 비정질 인시츄 도프드 실리콘(Amorphous in-situ doped silicon)으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  10. 제 1 항에 있어서,
    상기 제어게이트 도전막 형성단계는,
    상기 유전막 상에 제어게이트막을 형성하는 단계; 및
    상기 제어게이트막 상에 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 제어게이트막은 다결정 실리콘막을 형성한 후, 상기 다결정 실리콘막에 불순물을 주입하여 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100653690B1 (ko) * 2004-06-25 2006-12-04 삼성전자주식회사 플래시 메모리 소자 및 그의 제조 방법
KR100672164B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100702799B1 (ko) * 2003-12-31 2007-04-03 동부일렉트로닉스 주식회사 플래쉬 메모리 소자
KR100731236B1 (ko) * 2004-06-15 2007-06-22 가부시끼가이샤 도시바 비휘발성 반도체 메모리 소자 및 그의 제조 방법
KR100803663B1 (ko) * 2006-06-29 2008-02-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US7338849B2 (en) 2004-10-29 2008-03-04 Samsung Electronics Co., Ltd. Methods of fabricating flash memory devices and flash memory devices fabricated thereby
KR100828864B1 (ko) * 2005-04-08 2008-05-09 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치의 제조 방법
KR100870293B1 (ko) * 2007-03-05 2008-11-25 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US8089114B2 (en) 2007-11-08 2012-01-03 Samsung Electronics Co., Ltd. Non-volatile memory devices including blocking and interface patterns between charge storage patterns and control electrodes and related methods

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702799B1 (ko) * 2003-12-31 2007-04-03 동부일렉트로닉스 주식회사 플래쉬 메모리 소자
KR100731236B1 (ko) * 2004-06-15 2007-06-22 가부시끼가이샤 도시바 비휘발성 반도체 메모리 소자 및 그의 제조 방법
US7279737B2 (en) 2004-06-15 2007-10-09 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
KR100653690B1 (ko) * 2004-06-25 2006-12-04 삼성전자주식회사 플래시 메모리 소자 및 그의 제조 방법
US7338849B2 (en) 2004-10-29 2008-03-04 Samsung Electronics Co., Ltd. Methods of fabricating flash memory devices and flash memory devices fabricated thereby
KR100828864B1 (ko) * 2005-04-08 2008-05-09 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치의 제조 방법
KR100672164B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100803663B1 (ko) * 2006-06-29 2008-02-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR100870293B1 (ko) * 2007-03-05 2008-11-25 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US8089114B2 (en) 2007-11-08 2012-01-03 Samsung Electronics Co., Ltd. Non-volatile memory devices including blocking and interface patterns between charge storage patterns and control electrodes and related methods
US8643077B2 (en) 2007-11-08 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including blocking insulation patterns with sub-layers having different energy band gaps
US9349879B2 (en) 2007-11-08 2016-05-24 Samsung Electronics Co., Ltd. Non-volatile memory devices including blocking insulation patterns with sub-layers having different energy band gaps

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