KR100803663B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
커플링 비가 상승되는 비휘발성 메모리 장치 및 그 제조 방법에서, 비휘발성 메모리 장치는 소자 분리 영역 및 상부면 가장자리에 굴곡을 갖는 액티브 영역을 포함하는 반도체 기판과, 상기 액티브 영역의 상부 평탄면 상에 형성된 유효 터널 산화막과, 상기 유효 터널 산화막 상에 위치하고, 상기 유효 터널 산화막의 폭보다 넓은 선폭을 갖는 분리된 패턴 형상의 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 적층되어 분리된 패턴 형상을 갖고, 금속 산화물로 이루어지는 유전막 패턴 및 상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함한다. 상기 비휘발성 메모리 장치는 고유전율을 갖는 금속 산화물로 이루어지는 유전막이 구비되어 커플링 비가 상승된다. 또한, 상기 플로팅 게이트 전극 간의 간섭이 감소되어 프로그래밍 및 소거에 관한 윈도우 마진이 증가된다.
Description
도 1은 본 발명의 실시예 1에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 2는 도 1의 I_I'를 절단한 단면도이다.
도 3 내지 도 11은 도 1 및 2에 도시된 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 12는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 13은 도 12의 II_II'를 절단한 단면도이다.
도 14 내지 도 20은 도 12 및 도 13에 도시된 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도들이다.
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 고유전 물질로 이루어진 유전막을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리 등이 이 있다. 이 중 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(Channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
상기 플래시 메모리 장치의 셀 트랜지스터는 일반적으로 터널 산화막, 플로팅 게이트, 유전막 및 콘트롤 게이트가 순차적으로 적층된 스택 구조를 갖는다. 상기 스택 구조의 셀 트랜지스터를 갖는 플래시 메모리 장치에 대한 예들은 미합중국 특허 6,153,469호(issued to Yun et al), 미합중국 특허 6,455,374호(issued to Lee et al) 등에 개시되어 있다.
일반적으로, 상기 플래시 메모리 장치는 노어 타입과 낸드 타입의 분류할 수 있다. 상기 노어 타입의 플래시 메모리 장치는 각 셀 트랜지스터의 소스 영역 및 드레인 영역과 연결되는 콘택이 구비되고, 상기 콘택을 통해 각 소스/드레인 영역에 전기적 신호를 인가하여 단위 셀들을 각각 구동한다. 그러므로, 상기 셀 트랜지스터 사이에는 콘택이 형성될 수 있을 정도의 충분한 간격이 필요하고, 이로 인해 상기 노어 타입의 플래시 메모리 장치는 집적화 하는 것이 용이하지 않다.
이에 반해, 낸드 타입의 플래시 메모리 장치는 복수개의 셀 트랜지스터들이 직렬 연결된 스트링 구조를 갖고 있으며, 상기 스트링 구조의 셀 트랜지스터 양단에는 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터가 연결된다. 따라서, 통 상적으로 16개 또는 32개의 단위 셀들로 이루어지는 스트링 단위로 동작이 이루어진다. 또한, 각 셀 트랜지스터의 소스 영역 및 드레인 영역과 연결되는 콘택이 구비되지 않으므로 상기 노아 타입의 플래시 메모리 장치에 비해 집적화 측면에서 유리하다.
최근의 비휘발성 메모리 장치는 디자인 룰이 90㎚ 이하로 매우 낮아지고 있다. 이와 같이, 비휘발성 메모리 장치가 고도로 집적화됨에 따라 플로팅 게이트 전극 간의 간격도 매우 감소되고 있다. 이에 따라, 이웃하는 플로팅 게이트 전극 사이에서의 간섭(disturbance)이 발생되어 원래의 셀 데이터가 변화되는 등의 문제가 발생된다. 상기와 같은 간섭을 감소시키기 위해서는 기생 커패시턴스를 감소시켜야 하며, 이를 위해 상기 플로팅 게이트 전극들이 서로 대향하는 면적을 감소시켜야 한다.
반면에, 상기 플로팅 게이트 전극들이 서로 대향하는 면적을 감소시키는 경우, 상기 플로팅 게이트 전극 표면에 증착되는 유전막의 면적 또한 감소하게 된다. 상기 유전막의 유효 표면적이 감소되는 경우, 상기 콘트롤 게이트로부터 플로팅 게이트로 전압이 충분히 전달되지 않고 과도하게 손실되는 문제가 발생된다. 즉, 상기 비휘발성 메모리 장치의 커플링 비가 감소되는 문제가 발생된다.
구체적으로, 상기 커플링 비는 다음의 식으로 나타낼 수 있다.
[수학식 1]
R = Cdielectric / (Cdielectric + Cto)
(여기서, 상기 Cdielectric 는 유전막의 커패시턴스를 나타내고, CTO는 터널 산화막 패턴의 커패시턴스를 나타낸다)
상기 수학식 1에서도 알 수 있듯이, 상기 커플링 비를 높이기 위해서는 유전막의 커패시턴스를 증가시키거나 또는 터널 산화막의 커패시턴스를 감소시켜야 한다. 그러나, 설명한 것과 같이, 상기 플로팅 게이트 전극 표면에 형성되는 유전막의 유효 표면적이 감소됨에 따라 상기 유전막의 커패시턴스가 감소된다. 이로 인해, 상기 커플링비가 감소되는 것이다.
상기 설명한 것과 같이, 상기 플로팅 게이트 전극간의 기생 커패시턴스를 감소시키면서도 동시에 상기 커플링 비를 높일 수 있는 것은 용이하지 않다. 따라서, 기생 커패시턴스를 감소시키면서도 원하는 커플링 비를 갖는 고집적화된 비휘발성 메모리 장치가 요구되고 있다.
따라서, 본 발명의 제1 목적은 기생 커패시턴스를 감소시키면서도 충분히 높은 커플링비를 갖는 고집적화된 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 소자 분리 영역 및 상부면 가장자리에 굴곡을 갖는 액티브 영역을 포 함하는 반도체 기판과, 상기 액티브 영역의 상부 평탄면 상에 형성된 유효 터널 산화막과, 상기 유효 터널 산화막 상에 위치하고, 상기 유효 터널 산화막의 폭보다 넓은 선폭을 갖는 분리된 패턴 형상의 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 적층되어 분리된 패턴 형상을 갖고, 금속 산화물로 이루어지는 유전막 패턴 및 상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함한다.
상기 유전막 패턴은 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화물(Al2O3), 질화 알루미늄 산화물(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3), 란탈륨 산화물(LaO2), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 스트론튬 루테늄 산화물(SrRuO3), 칼슘 루테늄 산화물(CaRuO3)물 등으로 이루어질 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 플로팅 게이트 전극은 폴리실리콘을 포함한다.
상기 콘트롤 게이트 전극은 금속 질화막 패턴을 포함한다. 상기 금속 질화막 패턴 상에 폴리실리콘막 패턴이 더 적층될 수 있다.
상기 플로팅 게이트 전극은 150 내지 300Å의 두께를 갖는 것이 바람직하다.
상기한 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 소자 분리 영역 및 상부면 가장자리에 굴곡을 갖는 액티브 영역을 포함하는 반도체 기판과, 상기 액티브 영역의 상부 평탄면 상에 형성된 유효 터널 산화막과, 상기 유효 터널 산화막 상에 위치하고, 상기 액티브 영역 상부 평탄면의 폭보다 넓은 선폭을 갖는 분리된 패턴 형상의 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상부면을 덮으면서, 금속 산화물로 이루어지는 라인 형상의 유전막 패턴 및 상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함한다.
상기 유전막 패턴은 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화물(Al2O3), 질화 알루미늄 산화물(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3), 란탈륨 산화물(LaO2), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 스트론튬 루테늄 산화물(SrRuO3), 칼슘 루테늄 산화물(CaRuO3)물 등을 사용하여 형성할 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 콘트롤 게이트 전극은 금속 질화막 패턴을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메 모리 장치의 제조 방법으로, 먼저 반도체 기판에, 예비 터널 산화막, 예비 플로팅 게이트 전극 및 금속 산화물로 이루어지는 예비 유전막 패턴이 적층된 라인 형상의 예비 게이트 구조물을 형성한다. 상기 예비 게이트 구조물 양측의 기판 표면을 선택적으로 산화시켜 상기 예비 게이트 구조물 양측의 산화막 두께를 증가시킴으로서 유효 터널 산화막을 형성한다. 상기 예비 게이트 구조물 양측에 소자 분리 영역 및 액티브 영역을 구분하기 위한 트렌치 소자 분리막을 형성한다. 상기 예비 게이트 구조물 상에 콘트롤 게이트용 도전막을 형성한다. 다음에, 상기 콘트롤 게이트용 도전막, 예비 유전막 패턴 및 예비 플로팅 게이트 전극을 패터닝하여, 플로팅 게이트 전극, 분리된 형상의 유전막 패턴 및 콘트롤 게이트 전극을 형성한다.
상기 예비 게이트 구조물에 포함되는 예비 유전막 패턴은 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화물(Al2O3), 질화 알루미늄 산화물(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3), 란탈륨 산화물(LaO2), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 스트론튬 루테늄 산화물(SrRuO3), 칼슘 루테늄 산화물(CaRuO3)물 등을 사용하여 형성할 수 있다. 이들은 단독 또는 혼합하여 형성될 수 있다.
상기 예비 게이트 구조물 양측의 기판 표면을 선택적으로 산화시키는 공정은 습식 산화 공정을 통해 이루어질 수 있다.
상기 예비 게이트 구조물의 예비 유전막 패턴 상에는 상기 예비 게이트 구조물을 패터닝하기 위한 식각 마스크로 제공되고 실리콘 질화물로 이루어지는 하드 마스크 패턴이 더 포함될 수 있다.
또한, 상기 예비 게이트 구조물을 형성한 이 후에, 상기 예비 게이트 구조물 및 상기 하드 마스크 패턴의 측벽에 실리콘 질화물로 이루어지는 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 트렌치 소자 분리막을 형성하는 단계를 구체적으로 설명하면, 우선 상기 예비 게이트 구조물을 마스크로 사용하여 기판을 식각함으로서 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부를 매립하는 예비 소자 분리막을 형성한다. 상기 예비 유전막 패턴의 측벽 일부가 노출되도록 상기 예비 소자 분리막의 상부를 제거하여 소자 분리막을 형성한다. 다음에, 상기 예비 유전막 패턴의 상부면이 노출되도록 상기 하드 마스크 패턴을 제거한다.
상기 예비 소자 분리막을 형성하기 이 전에, 상기 예비 게이트 구조물 및 하드 마스크 패턴의 측벽에 형성된 상기 스페이서가 산화물로 완전히 전환되도록 상기 스페이서를 산화시키는 단계를 더 포함할 수 있다.
상기 스페이서를 산화시키는 단계는 라디컬 산화 공정을 통해 이루어질 수 있다.
상기 콘트롤 게이트 전극은 금속 질화물을 포함한다.
상기 플로팅 게이트 전극은 150 내지 300Å의 두께를 갖도록 형성하는 것이 바람직하다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법으로, 반도체 기판에, 예비 터널 산화막 및 예비 플로팅 게이트 전극이 적층된 라인 형상의 예비 게이트 구조물을 형성한다. 상기 예비 게이트 구조물 양측의 기판 표면을 선택적으로 산화시켜 상기 예비 게이트 구조물 양측의 산화막 두께를 증가시킴으로서, 액티브 영역 상부 평탄면에 유효 터널 산화막을 형성한다. 상기 예비 게이트 구조물 양측에 소자 분리 영역 및 액티브 영역을 구분하기 위한 트렌치 소자 분리막을 형성한다. 상기 예비 게이트 구조물 상에 금속 산화물로 이루어지는 유전막 및 콘트롤 게이트막을 형성한다. 상기 콘트롤 게이트막, 유전막 및 예비 플로팅 게이트 전극을 패터닝하여, 라인 형상을 갖는 콘트롤 게이트 전극 및 유전막 패턴과 분리된 형상을 갖는 플로팅 게이트 전극을 형성한다.
상기 예비 게이트 구조물 양측의 기판 표면을 선택적으로 산화시키는 공정은 습식 산화 공정을 통해 이루어질 수 있다.
상기 예비 게이트 구조물의 예비 플로팅 게이트 전극 상에는 상기 예비 게이트 구조물을 패터닝하기 위한 식각 마스크로 제공되는 버퍼용 산화막 패턴 및 하드 마스크 패턴이 더 포함될 수 있다.
상기 예비 게이트 구조물을 형성한 이 후에, 상기 예비 게이트 구조물, 버펴용 산화막 패턴 및 상기 하드 마스크 패턴의 측벽에 실리콘 질화물로 이루어지는 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 트렌치 소자 분리막을 형성하는 단계를 구체적으로 설명하면, 상기 예비 게이트 구조물을 마스크로 사용하여 기판을 식각함으로서 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부를 매립하는 예비 소자 분리막을 형성한다. 상기 플로팅 게이트 전극의 상부면과 동일한 위치의 상부면을 갖도록 상기 예비 소자 분리막의 상부를 제거하여 소자 분리막을 형성한다. 다음에, 상기 플로팅 게이트 전극의 상부면이 노출되도록 상기 하드 마스크 패턴 및 버퍼용 산화막 패턴 을 제거한다.
상기 예비 소자 분리막을 형성하기 이 전에, 상기 예비 게이트 구조물, 버퍼용 산화막 패턴 및 하드 마스크 패턴의 측벽에 형성된 상기 스페이서가 산화물로 완전히 전환되도록 상기 스페이서를 산화시키는 단계를 더 포함할 수 있다.
상기 스페이서를 산화시키는 단계는 라디컬 산화 공정을 통해 이루어질 수 있다.
상기한 비휘발성 메모리 장치는 고유전율을 갖는 유전막 패턴을 채용함으로서 콘트롤 게이트 전극으로부터 인가되는 전압의 대부분이 플로팅 게이트로 전달될 수 있다. 또한, 상기 액티브 영역의 상부 평탄면에만 상기 유효 터널 산화막이 형성되기 때문에 상기 유효 터널 산화막의 면적이 감소되어 터널 산화막의 커패시턴스가 낮아지게 된다. 이로 인해, 커플링비가 충분히 높아지게 되어 비휘발성 메모리 장치의 프로그래밍 및 소거 시의 동작 전압을 감소시킬 수 있다.
때문에, 상기 커플링비를 상승시키기 위해 굳이 플로팅 게이트 전극의 높이를 증가시키지 않아도 된다. 그러므로, 상기 플로팅 게이트 전극의 높이를 충분히 감소시킴으로서, 이웃하는 플로팅 게이트 전극들 간의 기생 커패시턴스에 의한 간 섭 현상을 감소시킬 수 있다. 상기 간섭 현상이 감소됨으로서 프로그래밍 및 소거에 관한 윈도우 마진이 증가하게 되고, 이로 인해 하나의 셀에 다수의 데이터를 쓰거나 읽는 멀티 레벨 동작(MLC)을 수행할 수 있다.
또한, 상기 유전막 상에 높은 일함수를 갖는 금속 질화물로 이루어지는 콘트롤 게이트 전극이 구비됨으로서, 데이터의 소거 동작 시에 상기 콘트롤 게이트 전극에 가해지는 전하들이 플로팅 게이트 전극으로 역 터널링(Back tunneling)하는 것을 방지할 수 있다. 이로 인해, 상기 비휘발성 메모리 장치의 소거 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 하기에서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사항이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 비휘발성 메모리 장치를 나타내는 사시도이다. 도 2는 도 1의 I_I'를 절단한 단면도이다. 본 실시예는 난드 타입의 플레쉬 메모리 장치에 관한 것이다.
도 1 및 도 2를 참조하면, 비휘발성 메모리 장치가 형성되기 위한 반도체 기판(100)이 마련된다. 상기 반도체 기판(100)은 단결정 실리콘으로 이루어진다.
상기 반도체 기판(100)에는 액티브 영역과 필드 영역을 한정하기 위한 소자 분리막(126)이 형성된다. 상기 소자 분리막(126)은 셸로우 트렌치 소자 분리 공정을 통해 형성된 것이다. 상기 소자 분리막(126)에 의해 한정되는 액티브 영역 및 필드 영역은 각각 기판을 가로지르는 제1 방향으로 연장되는 라인 형태를 갖는다.
상기 액티브 영역은 상부면 가장자리 부위가 라운드된 형상을 갖고, 상부면 중심 부위가 평탄한 형상을 갖는다.
상기 액티브 영역의 상부 평탄면 상에는 유효 터널 산화막(103)이 형성된다. 상기 액티브 영역의 상부 가장자리의 라운드된 부위에는 다소 두꺼운 산화막이 형성됨으로서 실재 터널 산화막의 역할을 하지 못한다. 따라서, 상기 유효 터널 산화막(103)으로 제공되는 부위의 면적이 종래에 비해 감소된다.
상기와 같이, 유효 터널 산화막(103)의 면적이 감소됨에 따라 상기 터널 산화막의 커패시턴스가 감소하게 된다. 그러므로, 프로그래밍 및 소거 동작 특성에 중요한 영향을 미치는 커플링 비를 더욱 향상시킬 수 있다.
상기 유효 터널 산화막(103) 상에는, 분리된 패턴 형상을 갖고 상기 액티브 영역의 상부 평탄면의 폭보다 넓은 선폭을 갖는 플로팅 게이트 전극(104b)이 구비된다. 상기 플로팅 게이트 전극(104b)은 전하를 보유 또는 방출할 수 있는 폴리실리콘 물질로 형성된다.
상기 플로팅 게이트 전극(104b)의 두께가 150Å보다 얇으면 전하들의 보유 능력이 감소되고 패터닝도 용이하지 않다. 또한, 상기 플로팅 게이트 전극(104b)의 두께가 300Å보다 두꺼우면 이웃하는 플로팅 게이트 전극(104b)들 간의 기생 커패시턴스가 증가하게 된다. 따라서, 상기 플로팅 게이트 전극(104b)은 150 내지 300Å의 두께를 갖는 것이 바람직하다.
상기 플로팅 게이트 전극(104b)의 두께가 두꺼워져 이웃하는 플로팅 게이트 전극(104b)들 간의 기생 커패시턴스가 증가하게 되면 이웃하는 셀 간의 간섭 현상이 발생된다. 상기 셀 간의 간섭 현상이 현저해지면, 기준 셀 트랜지스터의 문턱 전압이 이웃하는 셀에 저장되어 있는 데이터에 의해 변화하게 되는 등의 불량이 발생된다. 특히, 비휘발성 메모리 장치의 디자인 룰이 감소될수록 상기 플로팅 게이트 전극(104b) 간의 간격이 협소해지게 되어, 상기 간섭 현상에 의한 불량이 더욱 증가하게 된다.
그러나, 본 실시예에 따르면 상기 플로팅 게이트 전극(104b)의 두께가 150 내지 300Å로 종래에 비해 매우 얇아서 상기 간섭 현상을 충분하게 감소시킬 수 있다.
상기 플로팅 게이트 전극(104b) 상에 적층되고, 분리된 형상을 갖는 유전막 패턴(106b)이 구비된다. 상기 유전막 패턴(106b)은 유전율이 적어도 10 이상인 고유전율을 갖는 금속 산화물로 이루어진다.
구체적으로, 상기 유전막 패턴(106b)은 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 실리케이 트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화물(Al2O3), 질화 알루미늄 산화물(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3), 란탈륨 산화물(LaO2), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 스트론튬 루테늄 산화물(SrRuO3), 칼슘 루테늄 산화물(CaRuO3)물 등으로 이루어질 수 있다. 이들은 단독 또는 혼합하여 형성할 수 있다.
상기 유전막 패턴(106b)은 100Å 이하의 두께를 가지면 누설 전류가 증가되는 문제가 있고, 300Å 이상의 두께를 가지면 커패시턴스가 낮아지게 된다. 때문에, 상기 유전막 패턴(106b)은 100 내지 300Å의 두께를 갖는 것이 바람직하다.
상기 유전막 패턴(106b)이 고유전율을 갖는 금속 산화물로 형성됨으로서, 상기 유전막 패턴(106b)의 커패시턴스를 증가시킬 수 있다. 상기 유전막 패턴(106b)의 커패시턴스가 증가함에 따라, 프로그래밍 및 소거 동작 특성에 중요한 영향을 미치는 커플링 비를 더욱 향상시킬 수 있다.
또한, 각 셀 별로 유전막 패턴(106b)이 분리된 형상을 가지므로 이웃하는 셀 들 간의 기생 커패시턴스에 의한 간섭(disturbance)을 억제할 수 있다.
상기 유전막 패턴(106b) 상에 콘트롤 게이트 전극(128a)이 구비된다. 상기 콘트롤 게이트 전극(128a)은 상기 제1 방향과 수직한 방향인 제2 방향으로 연장되 는 라인 형상을 갖는다.
상기 콘트롤 게이트 전극(128a)은 4.6 내지 5.2 eV의 높은 일함수를 갖는 금속 질화막 패턴으로 이루어지는 것이 바람직하다. 상기 금속 질화막 패턴은 탄탈륨 질화물 및 티타늄 질화물을 포함한다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기와 같이 높은 일함수를 갖는 금속 질화막 패턴을 형성하는 경우, 콘트롤 게이트 전극(128a)과 유전막 패턴(106b)간의 에너지 장벽이 커지게 되고, 이로 인해 상기 콘트롤 게이트 전극(128a)으로부터 상기 유전막 패턴(106b)으로 전하들이 역터널링하는 것을 감소시킬 수 있다.
상기 금속 질화막 패턴은 20 내지 1000Å의 두께를 갖는 것이 바람직하다. 더 바람직하게, 상기 금속 질화막 패턴은 100 내지 300Å의 두께를 갖는다.
상기 금속 질화막 패턴으로 이루어지는 콘트롤 게이트 전극 상에 선택적으로 폴리실리콘 패턴(130a)이 더 구비될 수 있다. 상기 폴리실리콘 패턴(130a)이 500Å 이상 두껍게 형성되는 경우 이웃하는 폴리실리콘 패턴(130a)들 간의 간섭 현상이 발생될 수 있다. 그러므로, 상기 폴리실리콘 패턴(130a)은 500 Å이하의 두께를 갖는 것이 바람직하다.
상기 유전막 패턴(106b)으로 고유전율을 갖는 금속 산화물을 사용하는 경우에는 페르미 레벨 피닝 현상으로 인해 상기 유전막 패턴(106b) 상에 형성되는 전극으로 폴리실리콘을 사용하기가 어렵다. 구체적으로, 상기 금속 산화물로 이루어진 유전막 패턴(106b) 상에 폴리실리콘을 형성하는 경우 실리콘 산화막 상에 형성되는 폴리실리콘에 비해 일함수가 매우 낮아지게 될 뿐 아니라, 불순물에 의해 폴리실리 콘의 일함수가 조절되지 않고 고정된 일함수 값을 가지게 되기 때문이다. 때문에, 설명한 것과 같이 상기 유전막 패턴(106b) 상에는 금속 질화물로 이루어지는 콘트롤 게이트 전극(128a)이 사용되는 것이 바람직하다.
상기 콘트롤 게이트 전극(128a) 사이의 기판(100)의 표면 아래에는 소스/드레인(132)이 구비된다.
상기 구성을 갖는 비휘발성 메모리 장치는 고유전율을 갖는 유전막 패턴이 채용되고, 유효 터널 산화막의 면적이 감소됨으로서 커플링비가 충분히 높다. 또한, 이웃하는 플로팅 게이트 전극들 간의 기생 커패시턴스에 의한 간섭 현상이 감소된다. 따라서, 프로그래밍 및 소거에 관한 윈도우 마진이 증가하게 되고, 이로 인해 하나의 셀에 다수의 데이터를 쓰거나 읽는 멀티 레벨 동작(MLC)을 수행할 수 있다.
이하에서는, 본 발명의 실시예 1에 따른 비휘발성 메모리 장치를 제조하는 방법에 대하여 설명한다.
도 3 내지 도 11은 도 1 및 2에 도시된 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 3을 참조하면, 단결정 실리콘으로 이루어지는 반도체 기판(100) 상에 예비 터널 산화막(102), 플로팅 게이트막(104), 유전막(106) 및 하드 마스크막(108)을 순차적으로 형성한다.
상기 예비 터널 산화막(102)은 상기 반도체 기판을 열산화시킴으로서 형성할 수 있다.
상기 플로팅 게이트막(104)은 전하들을 보유 및 방출할 수 있도록 폴리실리콘을 증착시켜 형성한다. 상기 플로팅 게이트막(104)은 형성하고자하는 플로팅 게이트 패턴의 두께와 동일하게 형성하는 것이 바람직하다.
이 때, 상기 플로팅 게이트막(104)의 두께가 150Å보다 얇으면 전하들의 보유 능력이 감소되고 패터닝도 용이하지 않다. 또한, 상기 플로팅 게이트막(104)의 두께가 300Å보다 두꺼우면 이웃하는 플로팅 게이트 전극들 간의 기생 커패시턴스가 증가하게 된다. 따라서, 상기 플로팅 게이트막(104)은 150 내지 300Å의 두께를 갖도록 형성되는 것이 바람직하다.
상기 유전막(106)은 10 이상의 고유전율을 갖는 금속 산화물을 증착시켜 형성한다.
구체적으로, 상기 유전막(106)은 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화물(Al2O3), 질화 알루미늄 산화물(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3), 란탈륨 산화물(LaO2), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 스트론튬 루테늄 산화 물(SrRuO3), 칼슘 루테늄 산화물(CaRuO3)물 등으로 이루어질 수 있다. 상기 막들은 단독 또는 혼합하여 적층될 수 있다.
상기 물질막들 중에서 유전율이 약 20 정도로 매우 높은 하프늄 산화막 또는 하프늄 알루미네이트(HfAlxOy)를 사용하는 것이 바람직하다. 특히, 상기 하프늄 산화막 및 하프늄 알루미네이트는 통상적인 화학기상증착법 또는 원자층 적층법에 의해 증착이 가능하다.
상기 하드 마스크막(108)은 실리콘 질화물을 화학기상증착법에 의해 증착시켜 형성할 수 있다.
도 4를 참조하면, 상기 하드 마스크막(108)을 사진 식각 공정을 통해 패터닝함으로서 하드 마스크 패턴(108a)을 형성한다. 다음에, 사진 공정 시에 형성되었던 포토레지스트 패턴(도시안됨)을 애싱 및 스트립 공정을 통해 제거한다.
상기 하드 마스크 패턴(108a)을 식각 마스크로 사용하여 상기 유전막(106) 및 플로팅 게이트막(104)을 순차적으로 식각함으로서 예비 플로팅 게이트 전극(104a) 및 예비 유전막 패턴(106a)을 형성한다.
상기 공정을 통해, 상기 예비 터널 산화막 상에는 예비 플로팅 게이트 전극(104a), 예비 유전막 패턴(106a) 및 하드 마스크 패턴(108a)이 적층된 라인 형상의 예비 게이트 구조물(110)이 형성된다.
도 5를 참조하면, 상기 예비 게이트 구조물(110) 및 상기 예비 터널 산화막 (102)표면을 따라 스페이서 형성을 위한 실리콘 질화막(도시안됨)을 형성한다.
이 후, 상기 실리콘 질화막을 이방성으로 식각함으로서 상기 예비 게이트 구조물(110)의 측벽에 스페이서(112)를 형성한다.
다음에, 상기 예비 터널 산화막(102)을 부분적으로 제거함으로서 상기 예비 게이트 구조물(110)들 사이의 반도체 기판(100) 표면을 노출시킨다. 상기 식각 공정을 통해, 상기 예비 터널 산화막 패턴(102a)이 형성된다.
이 후, 후속의 열산화 공정 시에 상기 예비 게이트 구조물의 양측 기판 아래로 산화가 용이하게 이루어지도록 하기 위하여, 상기 노출된 기판 표면을 약 100Å 이내의 두께만큼 식각할 수 있다.
도 6을 참조하면, 상기 노출된 기판(100) 표면을 선택적으로 열산화시킨다. 상기 열산화 공정은 H2O를 반응 기체로 사용하는 습식 열산화 방법으로 수행될 수 있다. 상기와 같이 표면을 열산화시키면, 상기 노출된 기판(100) 표면 및 상기 예비 게이트 구조물(110) 양측 아래의 기판 표면에만 선택적으로 열산화막(114)이 생성된다.
이 때, 상기 열산화막(114)이 생성되는 부위에는 기판이 다소 소모되기 때문에, 상기 열산화막(114)이 생성되지 않는 부위인 예비 게이트 구조물(110) 중심부 아래의 기판 표면(116)이 상대적으로 돌출된 형상으로 변화된다.
상기와 같이 국부적으로 산화가 일어나게 되면, 후속 공정에서 형성되는 액티브 영역의 가장자리 부위가 굴곡을 갖게 된다. 또한, 상기 예비 게이트 구조물(110) 중심부 아래의 돌출된 기판 표면(116) 부위는 평탄한 형상을 갖는다. 상기 돌출된 평탄면은 실질적인 액티브 영역으로 제공된다.
이 때, 상기 예비 게이트 구조물(110)의 측벽에 스페이서(112)가 형성되어 있으므로, 상기 열산화 공정 시에 상기 예비 플로팅 게이트 전극(104a)의 측벽은 산화되지 않는다.
또한, 상기 예비 터널 산화막 패턴(102a)에서 실질적으로 터널 산화막 패턴으로 작용되는 부위는 상기 액티브 영역의 중심부의 평탄면 상에 위치하는 부위가 되며, 산화 공정에 의해 상대적으로 두꺼워진 상기 액티브 영역 가장자리 부위의 실리콘 산화막은 터널 산화막 패턴으로 작용하지 못한다. 즉, 상기 열산화 공정을 통해 상기 예비 터널 산화막 패턴(102a)의 가장자리 두께를 국부적으로 증가시킴으로서 유효 터널 산화막의 선폭이 감소하게 된다. 때문에, 상기 유효 터널 산화막의 선폭은 상기 예비 플로팅 게이트 전극(104a)의 선폭에 비해 더 작아지게 된다.
위와 같이, 상기 유효 터널 산화막의 선폭이 감소됨으로서 상기 유효 터널 산화막의 커패시턴스가 감소된다. 이로 인해, 비휘발성 메모리 장치의 커플링율을 높힐 수 있다.
도 7을 참조하면, 상기 스페이서(112)가 형성되어 있는 상기 예비 게이트 구조물(110)을 식각 마스크로 사용하여 노출된 상기 열산화막(114) 및 기판(100) 표면을 순차적으로 식각함으로서 소자 분리용 트렌치(118)를 형성한다.
상기 식각 공정에서 예비 게이트 구조물(110)에 포함되어 있는 하드 마스크 패턴(108a) 및 스페이서(112)도 식각 선택비에 따라 일부 제거되어 그 두께가 다소 얇아지게 된다.
상기 소자 분리용 트렌치(118)를 형성함으로서 액티브 영역 및 소자 분리 영역이 구분된다. 상기 액티브 영역은 이 전의 공정에서 수행된 열산화 공정에 의해 가장자리가 굴곡을 갖게된다.
도 8을 참조하면, 상기 예비 게이트 구조물 측벽에 형성되어 있는 스페이서(112)가 전부 산화되도록 라디컬 산화 공정을 수행한다.
상기 라디컬 산화 공정은 구체적으로 산소 및 수소를 포함하는 반응 가스를 유입하고, 상기 반응 가스를 플라즈마 상태로 여기시키는 단계를 포함한다. 또한, 상기 반응 가스를 플라즈마 상태로 여기시키기 위해, 약 1mTorr 내지 10Torr 정도의 압력 하에서 약 1,000W 내지 약 5,000W 정도의 파워가 가해진다.
상기 산소 라디칼은 기체 상태의 산소보다 운동에너지가 크며 상대적으로 낮은 활성화 에너지(activation energy)를 가지므로, 종래 습식 산화 또는 건식 산화가 약 800℃에서 진행되는 데 비해 이보다 낮은 온도인 약 350 내지 650℃정도에서도 산화 반응을 유도할 수 있다. 또한, 상기 라디컬 산화 공정에 의하면 통상의 습식 산화 공정에 비해 얇은 두께의 산화막을 수득할 수 있다.
상기 반응 플라즈마는 반응 챔버 내부에서 직접적으로 형성될 수도 있고, 상기 반응 챔버와 연결된 리모트 플라즈마 발생기에 의해 제공될 수도 있다. 구체적으로, 상기 반응 가스를 반응 챔버로 공급하고, 상기 반응 가스에 RF(radio frequency) 에너지를 인가함으로써 상기 반응 플라즈마를 형성할 수 있다. 이와는 다르게, 상기 리모트 플라즈마 발생기를 통해 공급되는 반응 가스에 마이크로웨이브 에너지를 인가함으로써 상기 반응 플라즈마를 형성할 수도 있다.
또한, 상기 반응 가스는 플라즈마 점화 가스로서 사용되는 불활성 가스를 더 포함할 수도 있다. 구체적으로, 상기 반응 가스는 플라즈마 점화 및 유지를 위하여 아르곤, 질소, 헬륨 등과 같은 불활성 가스를 더 포함할 수도 있다
상기 라디컬 산화 공정은 실리콘의 노출 부위 뿐 아니라 실리콘 질화물의 노출 부위까지 산화시킨다. 때문에, 상기 라디컬 산화 공정을 수행하면 상기 하드 마스크 패턴(108a)의 상부 표면 및 상기 소자 분리용 트렌치(118)의 측벽도 다소 산화되어 실리콘 산화막(120)이 생성된다.
특히, 상기 소자 분리용 트렌치(118)의 측벽이 산화되어 실리콘이 소모되므로, 상기 액티브 영역의 선폭이 다소 좁아지게 된다. 또한, 상기 액티브 영역 중심부의 평탄면에는 실질적인 터널 산화막으로 작용하는 유효 터널 산화막 패턴(103)이 정의된다.
도 9를 참조하면, 상기 소자 분리용 트렌치(118)의 내부를 완전히 채우면서 상기 예비 게이트 구조물(110)을 덮도록 절연막(도시안됨)을 형성한다. 상기 절연막은 갭 필 특성이 우수한 산화물이면 가능하다. 예를 들어, 상기 절연막은 USG, HDP 산화막 등을 사용하여 형성할 수 있다.
다음에, 상기 하드 마스크 패턴(108a)의 상부 표면이 노출될 때까지 상기 절연막을 연마함으로서 예비 소자 분리막(124)을 형성한다. 상기 연마 공정은 화학 기계적 연마를 통해 수행될 수 있다.
도 10을 참조하면, 상기 예비 유전막 패턴(106a)의 측벽 일부분이 노출되도록 상기 예비 소자 분리막(124)을 부분적으로 식각함으로서 소자 분리막(126)을 완 성한다.
상기 예비 소자 분리막(106)을 부분적으로 식각하는 공정은 습식 식각 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 그러나, 플라즈마에 의한 박막들의 표면 손상을 감소시키기 위해서는 상기 습식 식각을 통해 상기 예비 소자 분리막(106)을 부분적으로 식각하는 것이 더 바람직하다.
또한, 상기 식각 공정에서 상기 예비 플로팅 게이트 전극(104a)의 측벽은 노출되지 않도록 하여야 한다.
도 11을 참조하면, 상기 하드 마스크 패턴(108a)을 제거한다. 상기 하드 마스크 패턴(108a)을 제거하는 공정은 습식 식각 공정을 통해 수행될 수 있다.
이 후, 상기 예비 유전막 패턴(106a) 및 상기 소자 분리막(126)의 표면상에 금속 질화막(128)을 형성한다. 상기 금속 질화막(128)은 4.5eV 이상의 일함수를 가지면서 상기 고유전물질로 이루어지는 예비 유전막 패턴(106a)의 유전율을 변화시키지 않는 금속 질화물로 형성되는 것이 바람직하다. 구체적으로, 상기 금속 질화막(128)은 탄탈륨 질화물 또는 티타늄 질화물로 이루어질 수 있다.
상기와 같이 높은 일함수를 갖는 금속 질화막(128)을 사용하여 콘트롤 게이트 전극을 형성하는 경우 콘트롤 게이트 전극과 유전막 패턴간의 에너지 장벽이 커지게 되고, 이로 인해 상기 콘트롤 게이트 전극으로부터 상기 유전막 패턴으로 전하들이 역터널링하는 것을 감소시킬 수 있다.
선택적으로, 상기 금속 질화막(128) 상에 폴리실리콘막(130)을 형성할 수 있다. 이 때, 상기 콘트롤 게이트 전극의 일함수는 상기 예비 유전막 패턴(106a)과 접촉하는 금속 질화막(128)에 의해 결정되므로, 상기 폴리실리콘막(130)은 단지 금속 질화막(128)의 패터닝을 양호하게 하고 콘트롤 게이트 전극을 보호하기 위하여 제공된다.
그러나, 상기 폴리실리콘막을 형성하는 경우, 후속 공정에서 완성되는 상기 콘트롤 게이트 전극 상에 폴리실리콘 패턴이 적층된다. 때문에, 상기 폴리실리콘 패턴에 따른 기생 커패시턴스가 발생될 수 있다.
다음에, 도 1에 도시된 것과 같이, 사진 및 식각 공정을 통해 상기 폴리실리콘막(130), 금속 질화막(128), 예비 유전막 패턴(106a) 및 예비 플로팅 게이트 전극(104a)을 순차적으로 패터닝함으로서 유효 터널 산화막 패턴(103), 플로팅 게이트 전극(104b), 유전막 패턴(106b), 콘트롤 게이트 전극(128a) 및 폴리실리콘막 패턴(130a)이 적층된 게이트 구조물을 완성한다.
상기 게이트 구조물에서, 상기 플로팅 게이트 전극(104b) 및 유전막 패턴(106b)은 고립된 패턴 형상을 갖는다. 또한, 상기 금속 질화물로 이루어지는 콘트롤 게이트 전극(128a)은 상기 액티브 영역의 연장 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 갖는다.
다음에, 상기 게이트 구조물 양측의 기판 표면 아래로 불순물 이온을 주입함으로서 소스/드레인(132)을 형성한다. 그리고, 상기 소스/드레인(132) 사이에는 채널 영역이 형성된다.
상기 공정에 의하면, 플로팅 게이트 전극에 비해 작은 선폭을 갖도록 유효 터널 산화막을 형성함으로서 상기 터널 산화막의 커패시턴스를 감소시킬 수 있다. 또한, 상기 플로팅 게이트 전극 상에는 고유전율을 갖는 유전막 패턴이 고립된 형태를 가지면서 형성되어 있어 상기 유전막의 커패시턴스를 높힐 수 있다. 이로 인해, 비휘발성 메모리 장치의 커플링율을 증가시킬 수 있다.
또한, 상기와 같이 커플링율이 증가됨에 따라 플로팅 게이트 전극의 높이를 충분히 낮게 형성할 수 있으므로, 상기 플로팅 게이트 전극들 간의 간섭에 따른 프로그래밍 및 소거 윈도우 마진을 충분히 확보할 수 있다.
실시예 2
도 12는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치를 나타내는 사시도이다. 도 13은 도 12의 II_II'를 절단한 단면도이다. 본 실시예는 유전막 패턴이 액티브 영역의 연장 방향과 수직하는 라인 형상을 갖는 것을 제외하고는 실시예 1의 비휘발성 메모리 장치와 동일하다.
도 12 및 도 13을 참조하면, 소자 분리막에 의해 액티브 영역과 필드 영역이 구분된 실리콘 기판이 마련된다. 상기 액티브 영역 및 필드 영역은 기판을 가로지르는 제1 방향으로 연장되는 라인 형태를 갖는다. 상기 액티브 영역은 상부면 가장자리 부위가 라운드된 형상을 갖고, 상부면 중심 부위가 평탄한 형상을 갖는다.
상기 액티브 영역의 상부 평탄면 상에는 유효 터널 산화막이 형성된다. 상기 액티브 영역의 상부 가장자리의 라운드된 부위에는 다소 두꺼운 산화막이 형성됨으로서 실재 터널 산화막의 역할을 하지 못한다. 따라서, 상기 유효 터널 산화막으로 제공되는 면적은 종래의 터널 산화막의 면적에 비해 감소된다.
상기 유효 터널 산화막 상에는, 분리된 패턴 형상을 갖고 폴리실리콘 물질로 이루어지는 플로팅 게이트 전극이 구비된다. 상기 플로팅 게이트 전극은 상기 액티브 영역의 상부 평탄면의 폭보다 넓은 선폭을 갖게 된다. 상기 플로팅 게이트 전극은 150 내지 300Å의 두께를 갖는 것이 바람직하다.
상기 플로팅 게이트 전극 상에 적층되고, 상기 액티브 영역과 수직한 방향으로 연장되는 라인 형상의 유전막 패턴이 구비된다. 상기 유전막 패턴은 유전율이 적어도 10 이상인 고유전율을 갖는 금속 산화물로 이루어진다.
구체적으로, 상기 유전막 패턴은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 등으로 이루어질 수 있다. 이들은 단독 또는 혼합하여 형성할 수 있다.
상기 유전막 패턴 상에는 콘트롤 게이트 전극이 적층되어 있다. 상기 콘트롤 게이트 전극은 상기 유전막 패턴과 동일한 라인 형상을 갖는다. 상기 콘트롤 게이 트 전극은 4.6 내지 5.2 eV의 높은 일함수를 갖는 금속 질화막 패턴으로 이루어지는 것이 바람직하다. 상기 금속 질화막 패턴은 탄탈륨 질화물 및 티타늄 질화물을 포함한다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 금속 질화막 패턴 상에 선택적으로 폴리실리콘 패턴이 더 구비될 수 있다.
상기 콘트롤 게이트 전극 사이의 기판(100)의 표면 아래에는 소스/드레인 구비된다.
상기 구성을 갖는 비휘발성 메모리 장치는 유전막 패턴이 상기 액티브 영역의 연장 방향과 수직한 방향으로 연장되는 라인 형상을 갖는다. 때문에, 보다 단순한 공정을 통해 비휘발성 메모리 장치를 형성할 수 있다.
이하에서는, 본 발명의 실시예 2에 따른 비휘발성 메모리 장치를 제조하는 방법에 대하여 설명한다.
도 14 내지 도 20은 도 12 및 13에 도시된 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 14를 참조하면, 단결정 실리콘으로 이루어지는 반도체 기판(100) 상에 예비 터널 산화막(202), 플로팅 게이트막(204), 버퍼용 산화막(206) 및 하드 마스크막(208)을 순차적으로 형성한다.
상기 예비 터널 산화막(202)은 상기 반도체 기판을 열산화시켜 형성된다.
상기 플로팅 게이트막(204)은 전하들을 보유 및 방출할 수 있도록 폴리실리 콘을 증착시켜 형성한다. 상기 플로팅 게이트막(204)은 형성하고자하는 플로팅 게이트 패턴의 두께와 동일하게 형성하여야 한다. 상기 플로팅 게이트막(204)의 두께가 150Å보다 얇으면 전하들의 보유 능력이 감소되고 패터닝도 용이하지 않다. 또한, 상기 플로팅 게이트 전극의 두께가 300Å보다 두꺼우면 이웃하는 플로팅 게이트 전극들 간의 기생 커패시턴스가 증가하게 된다. 따라서, 상기 플로팅 게이트 전극은 150 내지 300Å의 두께를 갖는 것이 바람직하다.
상기 버퍼용 산화막(206)은 후속 공정에서 하드 마스크막(208)을 형성할 시에 발생될 수 있는 스트레스를 완화시키기 위하여 제공된다. 상기 버퍼용 산화막(206)은 상기 플로팅 게이트막(204)의 표면을 열산화시킴으로서 형성될 수 있다.
또한, 상기 하드 마스크막(208)은 실리콘 질화물을 화학기상증착법에 의해 증착함으로서 형성될 수 있다.
도 15를 참조하면, 상기 하드 마스크막(208)을 사진 식각 공정을 통해 패터닝함으로서 하드 마스크 패턴(208a)을 형성한다. 다음에, 사진 공정 시에 형성되었던 포토레지스트 패턴을 애싱 및 스트립 공정을 통해 제거한다.
상기 하드 마스크 패턴(208a)을 식각 마스크로 사용하여 상기 버퍼용 산화막(206) 및 플로팅 게이트막(204)을 순차적으로 식각함으로서 예비 플로팅 게이트 전극(204a) 및 버퍼용 산화막 패턴(206a)을 형성한다. 상기 공정을 통해, 상기 예비 터널 산화막 상에는 예비 플로팅 게이트 전극(204a), 버퍼용 산화막 패턴(206a) 및 하드 마스크 패턴(208a)이 적층된 라인 형상의 예비 게이트 구조물(210)이 형성된다.
도 16을 참조하면, 상기 예비 게이트 구조물(210) 및 기판(200) 표면을 따라 스페이서 형성을 위한 실리콘 질화막(도시안됨)을 형성한다. 이 후, 상기 실리콘 질화막을 이방성으로 식각함으로서 상기 예비 게이트 구조물(210)의 측벽에 스페이서(212)를 형성한다.
또한, 상기 예비 터널 산화막(202)을 식각하여 예비 터널 산화막 패턴(202a)을 형성한다. 이 후, 노출된 기판(200) 표면을 100Å이내의 얇은 두께만큼 식각한다.
다음에, 상기 기판(200) 표면을 선택적으로 열산화시킨다. 상기 열산화 공정은 H2O를 반응 가스로 사용하는 습식 열산화 방법으로 수행될 수 있다.
상기와 같이 표면을 열산화시키면, 상기 노출된 기판(200) 표면 및 상기 예비 게이트 구조물(210) 양측 아래의 기판 표면에만 선택적으로 열 산화막(214)이 생성된다. 이 때, 상기 열 산화막(214)이 생성되는 부위에는 기판 부위가 다소 소모되기 때문에, 상기 예비 게이트 구조물(210) 중심부 아래에 위치하는 기판(200) 부위가 상대적으로 돌출된 형상으로 변화된다. 또한, 상기 예비 게이트 구조물(210) 중심부 아래의 돌출된 기판 부위는 평탄한 형상을 갖는다.
도 17을 참조하면, 상기 스페이서(212)가 형성되어 있는 상기 예비 게이트 구조물(210)을 식각 마스크로 사용하여 노출된 상기 열 산화막(214) 및 기판(200) 표면을 순차적으로 식각함으로서 소자 분리용 트렌치(216)를 형성한다. 상기 소자 분리용 트렌치(216)를 형성함으로서 액티브 영역 및 소자 분리 영역이 구분된다.
설명한 것과 같이, 스페이서(212)를 형성한 이 후에 기판 표면을 열산화시킴으로서, 상기 액티브 영역의 가장자리가 굴곡을 갖게 된다.
다음에, 상기 스페이서(212)가 전부 산화되도록 라디컬 산화 공정을 수행한다. 상기 라디컬 산화 공정을 수행하면, 상기 하드 마스크 패턴(208a)의 상부 표면 및 상기 소자 분리용 트렌치(216)의 측벽도 다소 산화되면서 산화막(218)이 생성된다.
특히, 상기 소자 분리용 트렌치(216)의 측벽이 다소 산화되기 때문에 상기 액티브 영역의 선폭이 다소 좁아지게 된다. 또한, 상기 액티브 영역 중심부의 평탄면에는 실질적인 터널 산화막으로 작용하는 유효 터널 산화막 패턴(203)이 정의된다.
도 18을 참조하면, 상기 소자 분리용 트렌치(216)의 내부를 완전히 채우면서 상기 예비 게이트 구조물(210)을 덮도록 실리콘 산화물을 증착시켜 절연막(도시안됨)을 형성한다. 상기 절연막으로 사용되는 물질은 갭 필 특성이 우수한 실리콘 산화물이면 가능하다.
다음에, 상기 절연막을 상기 하드 마스크 패턴의 상부 표면이 노출될 때까지 연마함으로서 예비 소자 분리막(도시안됨)을 형성한다. 상기 연마 공정은 화학 기계적 연마를 통해 수행될 수 있다.
이 후, 상기 하드 마스크 패턴(208a)의 측벽이 모두 노출되도록 상기 예비 소자 분리막을 부분적으로 식각한다. 상기 예비 소자 분리막을 부분적으로 식각하는 공정은 습식 식각 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 그러나, 플라즈마에 의한 박막들의 표면 손상을 감소시키기 위해서는 상기 습식 식각을 통해 상기 예비 소자 분리막을 부분적으로 식각하는 것이 더 바람직하다.
도 19를 참조하면, 상기 하드 마스크 패턴(208a)을 제거한다. 상기 하드 마스크 패턴(208a)을 제거하는 공정은 습식 식각 공정을 통해 수행될 수 있다.
이 후, 예비 플로팅 게이트 전극(204a)의 표면 상에 잔류하는 버퍼용 산화막 패턴(206a)을 제거한다. 상기 버퍼용 산화막 패턴(206a)을 제거하는 공정에서 상기 예비 소자 분리막도 일부 제거될 수 있다. 상기 제거 공정을 수행함으로서 상기 예비 플로팅 게이트 전극(204a)들 사이에 위치하고, 상기 예비 플로팅 게이트 전극(204a)의 표면을 노출시키는 소자 분리막(220)이 완성된다.
도 20을 참조하면, 상기 예비 플로팅 게이트 전극(204a) 및 소자 분리막(220) 표면 상에 10 이상의 고유전율을 갖는 금속 산화물을 증착시켜 유전막(222)을 형성한다.
본 실시예에서는 유전율이 약 20 정도로 매우 높은 하프늄 산화막 또는 하프늄 알루미네이트(HfAlxOy)를 사용한다. 상기 하프늄 산화막 및 하프늄 알루미네이트는 통상적인 화학기상증착법 또는 원자층 적층법에 의해 증착이 가능하다.
상기 유전막(222) 상에 금속 질화막(224)을 형성한다. 상기 금속 질화막(224)은 4.5eV 이상의 일함수를 가지면서 상기 유전막의 유전율을 변화시키지 않는 금속 질화물로 형성되는 것이 바람직하다. 구체적으로, 상기 금속 질화막(224)은 탄탈륨 질화물 또는 티타늄 질화물로 이루어질 수 있다.
선택적으로, 상기 금속 질화막(224) 상에 폴리실리콘막(226)을 형성할 수 있 다.
다음에, 도 12에 도시된 것과 같이, 상기 폴리실리콘막(226), 금속 질화막(224), 유전막(222) 및 예비 플로팅 게이트 전극(204a)을 순차적으로 식각함으로서 유효 터널 산화막(203), 플로팅 게이트 전극(204b), 유전막 패턴(222a), 콘트롤 게이트 전극(224a) 및 폴리실리콘막 패턴(226a)이 적층된 게이트 구조물을 완성한다. 상기 게이트 구조물에서, 상기 유전막 패턴(222a), 콘트롤 게이트 전극(224a) 및 폴리실리콘막 패턴(226a)은 상기 액티브 영역의 연장 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 갖는다.
이 후, 상기 게이트 구조물 양측의 기판 표면 아래로 불순물 이온을 주입함으로서 소스/드레인(230)을 형성한다. 그리고, 상기 소스/드레인(230) 사이에는 채널 영역이 형성된다.
상기 공정에 의하면, 1회의 패터닝 공정을 통해 유전막 패턴이 형성되므로 보다 단순한 공정에 의해 비휘발성 메모리 장치를 완성할 수 있다. 또한, 비휘발성 메모리 장치의 커플링율을 증가시키면서도, 프로그래밍 및 소거 윈도우 마진을 충분히 확보할 수 있다.
본 발명에 의하면, 커플링율을 증가시키면서도, 프로그래밍 및 소거 윈도우 마진을 충분히 확보할 수 있는 고집적화된 비휘발성 메모리 장치를 구현할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (26)
- 소자 분리 영역 및 상부면 가장자리에 굴곡을 갖는 액티브 영역을 포함하는 반도체 기판;상기 액티브 영역의 상부 평탄면 상에 형성된 유효 터널 산화막;상기 유효 터널 산화막 상에 위치하고, 상기 유효 터널 산화막의 폭보다 넓은 선폭을 갖는 분리된 패턴 형상의 플로팅 게이트 전극;상기 플로팅 게이트 전극 상에 적층되어 분리된 패턴 형상을 갖고, 금속 산화물로 이루어지는 유전막 패턴; 및상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 유전막 패턴은 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화물(Al2O3), 질화 알루미늄 산화물(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3), 란탈륨 산화물(LaO2), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 스트론튬 루테늄 산화물(SrRuO3) 및 칼슘 루테늄 산화물(CaRuO3)물로 이루어지는 군에서 선택된 적어도 한가지 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 플로팅 게이트 전극은 폴리실리콘을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 콘트롤 게이트 전극은 금속 질화막 패턴을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제4항에 있어서, 상기 금속 질화막 패턴 상에 폴리실리콘막 패턴이 적층된 것을 특징으로 하는 비휘발성 메모리 장치.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 플로팅 게이트 전극은 150 내지 300Å의 두께를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 반도체 기판에, 예비 터널 산화막, 예비 플로팅 게이트 전극 및 금속 산화물로 이루어지는 예비 유전막 패턴이 적층된 라인 형상의 예비 게이트 구조물을 형성하는 단계;상기 예비 게이트 구조물 양측의 기판 표면을 선택적으로 산화시켜 상기 예비 게이트 구조물 양측의 산화막 두께를 증가시킴으로서 유효 터널 산화막을 형성하는 단계;상기 예비 게이트 구조물 양측에 소자 분리 영역 및 액티브 영역을 구분하기 위한 트렌치 소자 분리막을 형성하는 단계;상기 예비 게이트 구조물 상에 콘트롤 게이트용 도전막을 형성하는 단계; 및상기 콘트롤 게이트용 도전막, 예비 유전막 패턴 및 예비 플로팅 게이트 전극을 패터닝하여, 플로팅 게이트 전극, 분리된 형상의 유전막 패턴 및 콘트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서, 상기 예비 게이트 구조물에 포함되는 예비 유전막 패턴은 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화물(Al2O3), 질화 알루미늄 산화물(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3), 란탈륨 산화물(LaO2), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 스트론 튬 루테늄 산화물(SrRuO3) 및 칼슘 루테늄 산화물(CaRuO3)물로 이루어지는 군에서 선택된 적어도 한가지 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제7항에 있어서, 상기 예비 게이트 구조물 양측의 기판 표면을 선택적으로 산화시키는 공정은 습식 산화 공정을 통해 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제7항에 있어서, 상기 예비 게이트 구조물의 예비 유전막 패턴 상에는 상기 예비 게이트 구조물을 패터닝하기 위한 식각 마스크로 제공되고 실리콘 질화물로 이루어지는 하드 마스크 패턴이 더 포함되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 예비 게이트 구조물을 형성하는 단계 이 후에,상기 예비 게이트 구조물 및 상기 하드 마스크 패턴의 측벽에 실리콘 질화물로 이루어지는 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제11항에 있어서, 상기 트렌치 소자 분리막을 형성하는 단계는,상기 예비 게이트 구조물을 마스크로 사용하여 기판을 식각함으로서 소자 분 리용 트렌치를 형성하는 단계;상기 소자 분리용 트렌치 내부를 매립하는 예비 소자 분리막을 형성하는 단계;상기 예비 유전막 패턴의 측벽 일부가 노출되도록 상기 예비 소자 분리막의 상부를 제거하여 소자 분리막을 형성하는 단계; 및상기 예비 유전막 패턴의 상부면이 노출되도록 상기 하드 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 예비 소자 분리막을 형성하기 이 전에, 상기 예비 게이트 구조물 및 하드 마스크 패턴의 측벽에 형성된 상기 스페이서가 산화물로 완전히 전환되도록 상기 스페이서를 산화시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서, 상기 스페이서를 산화시키는 단계는 라디컬 산화 공정을 통해 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서, 상기 콘트롤 게이트 전극은 금속 질화물을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서, 상기 플로팅 게이트 전극은 150 내지 300Å의 두께를 갖도 록 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 소자 분리 영역 및 상부면 가장자리에 굴곡을 갖는 액티브 영역을 포함하는 반도체 기판;상기 액티브 영역의 상부 평탄면 상에 형성된 유효 터널 산화막;상기 유효 터널 산화막 상에 위치하고, 상기 액티브 영역 상부 평탄면의 폭보다 넓은 선폭을 갖는 분리된 패턴 형상의 플로팅 게이트 전극;상기 플로팅 게이트 전극 상부면을 덮으면서, 금속 산화물로 이루어지는 라인 형상의 유전막 패턴; 및상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제17항에 있어서, 상기 유전막 패턴은 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화물(Al2O3), 질화 알루미늄 산화물(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3), 란탈륨 산화물(LaO2), 스트론튬 티타늄 산화물(SrTiO3), 납 티타늄 산화물(PbTiO3), 스트론튬 루테늄 산화물(SrRuO3) 및 칼슘 루테늄 산화물(CaRuO3)물로 이루어지는 군에서 선택된 적어도 한가지 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제17항에 있어서, 상기 콘트롤 게이트 전극은 금속 질화막 패턴으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치.
- 반도체 기판에, 예비 터널 산화막 및 예비 플로팅 게이트 전극이 적층된 라인 형상의 예비 게이트 구조물을 형성하는 단계;상기 예비 게이트 구조물 양측의 기판 표면을 선택적으로 산화시켜 상기 예비 게이트 구조물 양측의 산화막 두께를 증가시킴으로서, 액티브 영역 상부 평탄면에 유효 터널 산화막을 형성하는 단계;상기 예비 게이트 구조물 양측에 소자 분리 영역 및 액티브 영역을 구분하기 위한 트렌치 소자 분리막을 형성하는 단계;상기 예비 게이트 구조물 상에 금속 산화물로 이루어지는 유전막 및 콘트롤 게이트막을 형성하는 단계; 및상기 콘트롤 게이트막, 유전막 및 예비 플로팅 게이트 전극을 패터닝하여, 라인 형상을 갖는 콘트롤 게이트 전극 및 유전막 패턴과 분리된 형상을 갖는 플로팅 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제20항에 있어서, 상기 예비 게이트 구조물 양측의 기판 표면을 선택적으로 산화시키는 공정은 습식 산화 공정을 통해 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제20항에 있어서, 상기 예비 게이트 구조물의 예비 플로팅 게이트 전극 상에는 상기 예비 게이트 구조물을 패터닝하기 위한 식각 마스크로 제공되는 버퍼용 산화막 패턴 및 하드 마스크 패턴이 더 포함되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제22항에 있어서, 상기 예비 게이트 구조물을 형성한 이 후에,상기 예비 게이트 구조물, 버퍼용 산화막 패턴 및 상기 하드 마스크 패턴의 측벽에 실리콘 질화물로 이루어지는 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제23항에 있어서, 상기 트렌치 소자 분리막을 형성하는 단계는,상기 예비 게이트 구조물을 마스크로 사용하여 기판을 식각함으로서 소자 분리용 트렌치를 형성하는 단계;상기 소자 분리용 트렌치 내부를 매립하는 예비 소자 분리막을 형성하는 단계;상기 플로팅 게이트 전극의 상부면과 동일한 위치의 상부면을 갖도록 상기 예비 소자 분리막의 상부를 제거하여 소자 분리막을 형성하는 단계; 및상기 플로팅 게이트 전극의 상부면이 노출되도록 상기 하드 마스크 패턴 및 버퍼용 산화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.제24항에 있어서, 상기 예비 소자 분리막을 형성하기 이 전에, 상기 예비 게이트 구조물, 버퍼용 산화막 패턴 및 하드 마스크 패턴의 측벽에 형성된 상기 스페이서가 산화물로 완전히 전환되도록 상기 스페이서를 산화시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 청구항 26은(는) 설정등록료 납부시 포기되었습니다.제25항에 있어서, 상기 스페이서를 산화시키는 단계는 라디컬 산화 공정을 통해 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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| KR20080001273A (ko) | 2008-01-03 |
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