KR20080114223A - 플래시 메모리 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 산화막과 질화막의 적층막으로 라이너 절연막을 형성하여 유효 산화막 높이(Effective Field oxide Height; EFH) 제어를 위한 습식 식각 공정에서 식각 비 차이에 의해 플로팅 게이트용 도전막의 측벽에 윙 스페이서(wing spacer) 형태로 잔류된 라이너 절연막을 이용하여 소자 분리 절연막의 두께는 낮추되, 터널 절연막이 노출되는 것을 방지하고, 컨트롤 게이트와 반도체 기판 사이의 전체 절연막 두께는 두껍게 유지함으로써, 컨트롤 게이트와 반도체 기판 사이의 항복전압(절연파괴 전압)이 감소되는 현상을 개선하고, 플로팅 게이트 사이에 컨트롤 게이트가 더 많이 존재하도록 함에 따라 플로팅 게이트 사이의 유전 상수 값이 낮아져 인접한 워드라인 간 간섭 현상을 줄일 수 있다.
소자 분리막, 셀 간섭, 라이너 절연막, PSZ막, 항복 전압
Description
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 104a : 플로팅 게이트
106 : 버퍼 산화막 108 : 질화막
110 : 하드 마스크 112 : 소자 분리 마스크
114 : 트렌치 116 : 제1 라이너 절연막
118 : 제2 라이너 절연막 120 : 라이너 절연막
122 : 소자 분리 절연막 124 : 소자 분리막
126 : 유전체막 128 : 컨트롤 게이트
130 : 산화질화막
본 발명은 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 인접한 워드라인 간에 간섭(interference) 현상을 개선할 수 있는 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 게이트 절연막, 폴리실리콘막 및 하드 마스크를 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 방법이 적용되고 있다.
그러나, 고집적화된 소자에 있어서 상기와 같은 방법으로 플로팅 게이트를 형성하면 소자 분리막의 폭이 줄어들어 인접한 워드라인 간 플로팅 게이트의 간격이 줄어듦에 따라 인접한 워드라인 간에 간섭 커패시터(interference capacitor; CFGY)가 발생하게 된다. 인접한 워드라인 간 플로팅 게이트 사이의 간섭 커패시터(CFGY)를 줄이기 위해서는 플로팅 게이트 사이의 절연막의 높이를 낮추는 것이 가장 효과적이다. 하지만, 절연막의 높이를 일정 두께 이하로 낮출 경우 반도체 기판 과 컨트롤 게이트 사이가 가까워져 항복 전압이 감소하는 문제가 발생함에 따라 플로팅 게이트 사이의 절연막의 두께를 낮추는데 제한을 받는다. 이렇게, 항복 전압 특성을 개선하기 위해서는 플로팅 게이트 사이의 절연막의 높이가 높아질수록 유리한데, 그럴 경우에는 인접한 워드라인 간에 간섭 특성이 저하되는 문제점이 있다.
본 발명은 항복 전압의 감소 없이 인접한 워드라인 간에 간섭(interference) 현상을 개선할 수 있는 플래시 메모리 소자의 소자 분리막 형성 방법을 제공함에 있다.
본 발명의 제1 실시예 따른 플래시 메모리 소자의 소자 분리막 형성 방법은, 활성 영역에는 터널 절연막, 도전막 및 소자 분리 마스크가 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계, 트렌치가 채워지도록 제1 라이너 절연막, 제2 라이너 절연막 및 소자 분리 절연막을 형성하는 단계, 소자 분리 영역에 제1 및 제2 라이너 절연막 및 소자 분리 절연막을 잔류시키되, 소자 분리 절연막이 도전막보다 낮은 높이로 잔류되도록 제1 식각 공정을 실시하는 단계, 및 도전막 측벽에 잔류된 제1 및 제2 라이너 절연막을 식각하되, 터널 절연막이 노출되지 않고 소자 분리 절연막보다 높게 잔류되도록 제2 식각 공정을 실시하는 단계를 포함한다.
또한, 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법은, 활성 영역에는 터널 절연막, 도전막 및 소자 분리 마스크가 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계, 트렌치가 채워지도록 제1 라이너 절연막, 제2 라이너 절연막 및 소자 분리 절연막을 형성하는 단계, 소자 분리 영역에 제1 및 제2 라이너 절연막 및 소자 분리 절연막을 잔류시키되, 소자 분리 절연막이 도전막보다 낮은 높이로 잔류되도록 제1 식각 공정을 실시하는 단계, 제2 라이너 절연막이 산화되도록 산화 공정을 실시하는 단계, 및 도전막 측벽에 잔류된 제1 라이너 절연막 및 산화질화막을 식각하되, 터널 절연막이 노출되지 않고 소자 분리 절연막보다 높게 잔류되도록 제2 식각 공정을 실시하는 단계를 포함한다.
상기 제1 및 제2 실시예에서, 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성된다. 제1 라이너 절연막 및 제2 라이너 절연막은 식각 선택비가 서로 다른 물질로 형성된다. 제1 라이너 절연막은 산화막으로 형성되며, 고온산화막(High Temperature Oxide; HTO), 고밀도플라즈마(High Density Plasma; HDP) 산화막 및 LP-TEOS(Low Pressure-Tetra Ethoxy Silicate Glass)막 중 어느 하나로 형성된다.
제1 라이너 절연막은 상기 트렌치의 측면보다 저면에서 두껍게 형성되도록 물리기상증착 방법으로 형성된다. 제1 라이너 절연막은 500 내지 1500Å의 두께로 형성된다. 제2 라이너 절연막은 질화막으로 형성되며, 30 내지 300Å의 두께로 형성된다.
소자 분리 절연막은 PSZ(polysilazane)막으로 형성된다. 소자 분리 절연막을 형성한 후, 소자 분리 절연막을 치밀화시키기 위해 큐어링 공정을 실시하는 단계, 및 소자 분리 마스크의 질화막 표면이 노출되는 시점까지 소자 분리 절연막, 제1 및 제2 라이너 절연막을 식각하는 단계를 더 포함한다. 큐어링 공정은 200 내지 600℃의 온도에서 실시된다.
제1 식각 공정은 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시된다. 제1 식각 공정 시 소자 분리 마스크가 함께 제거된다. 제2 식각 공정은 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시된다.
상기 제2 실시예에서, 산화 공정은 라디칼 산화(radical oxidation) 공정으로 실시되며, 600 내지 1200℃의 온도와 0.01 내지 500torr의 압력에서 H2, O2, N2 및 Ar 가스를 이용한 열공정으로 실시되거나, 플라즈마 방식을 이용하는 SPA(Slot Plane Antenna)로 실시된다. 제2 식각 공정은 HF가 포함된 용액을 이용하여 실시된다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 플로팅 게이트용 제1 도전막(104) 및 소자 분리 마스크(112)를 순차적으로 형성한다. 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층 구조로 형성할 수 있다. 이때, 하드 마스크(110)는 질화물, 산화물 또는 아모퍼스 카본(amorphous carbon)으로 형성할 수 있다.
한편, 제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성할 수 있다.
이어서, 마스크(미도시)를 이용한 식각 공정으로 소자 분리 영역의 소자 분리 마스크(112), 제1 도전막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트를 도포하여 포토레지스트막(미도시)을 형성하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 패터닝된 소자 분리 마스 크(112)를 이용한 식각 공정으로 제1 도전막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 한편, 소자 분리 마스크(112), 제1 도전막(104) 및 터널 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 일부 두께만큼 식각될 수 있다.
그런 다음, 노출된 소자 분리 영역의 반도체 기판(100)을 식각 공정으로 식각하여 트렌치(114)를 형성한다. 이렇게, 트렌치(114)는 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 트렌치(114)를 형성하기 위한 식각 공정에 의해 트렌치(114)의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 산화 공정을 더 실시할 수 있다. 이로써, 산화 공정을 통해 트렌치(114)의 측벽 및 저면이 산화되어 식각 손상층이 측벽 산화막(미도시)으로 형성된다. 한편, 산화 공정에 의해 트렌치(114)의 측벽 및 저면 뿐만 아니라 제1 도전막(104) 및 소자 분리 마스크(112)의 표면도 일부 두께만큼 산화될 수 있다. 이 경우, 측벽 산화막은 전체 표면에 형성되며, 트렌치(114)의 측벽 및 저면에 상대적으로 실리콘 성분이 많이 분포되어 있기 때문에 트렌치(114)의 측벽 및 저면에서 측벽 산화막이 보다 두껍게 형성된다.
이어서, 측벽 산화막을 포함한 반도체 기판(100) 상에 산화막과 질화막의 적층막으로 이루어지는 라이너 절연막(120)을 형성한다. 우선, 측벽 산화막 상부에 산화물을 라이너(liner) 형태로 증착하여 산화막인 제1 라이너 절연막(116)을 형성한다. 이때, 제1 라이너 절연막(116)은 트렌치(114)의 측면보다 저면에서 두껍게 형성되어 트렌치(114)를 일부 채우면서 종횡비가 낮아지도록 물리기상증 착(Physical Vapor Deposition; PVD) 방법으로 형성하며, 공정 마진과 그 특성의 필요에 따라 고온산화막(High Temperature Oxide; HTO), 고밀도플라즈마(High Density Plasma; HDP) 산화막 및 LP-TEOS(Low Pressure-Tetra Ethoxy Silicate Glass)막 중 어느 하나로 형성한다. 제1 라이너 절연막(116)은 500 내지 1500Å의 두께로 형성한다.
그런 다음, 제1 라이너 절연막(116) 상에 제1 라이너 절연막(116)과 식각 선택비가 서로 다른 물질을 라이너 형태로 증착하여 제2 라이너 절연막(118)을 형성한다. 바람직하게, 제2 라이너 절연막(118)은 질화막으로 형성한다. 제2 라이너 절연막(118)의 두께는 소자의 목표 임계치수(Critical Dimension; CD) 또는 전기적 타겟(Electrical Target)에 따라 결정되며, 30 내지 300Å으로 형성한다. 제2 라이너 절연막(118)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성할 수 있으며, 바람직하게 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법 또는 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 형성할 수 있다. 여기서, 제2 라이너 절연막(118)은 후속한 소자 분리막(미도시)의 유효 산화막 높이(Effective Field oxide Height; EFH)를 조절하기 위한 습식 식각(Wet Etch) 공정에서 제1 도전막(104)의 측벽이 노출되지 않도록 식각 정지막으로 사용되고, 후속한 열공정에 의한 열변형을 방지하여 최종적으로 제1 도전막(104)의 표면을 노출시키는데 매우 결정적인 공정 마진을 제공한다.
이어서, 트렌치(114)가 채워지도록 제2 라이너 절연막(118) 상에 소자 분리 절연막(122)을 형성한다. 소자 분리 절연막(122)은 트렌치(114)의 갭 필(gap-fill) 특성을 향상시키기 위하여 스핀 코팅(spin coating) 방식을 이용하여 PSZ(polysilazane)막으로 형성한다.
이후, PSZ막에 포함된 불순물이나 수분을 제거하고, 막을 치밀화시키기 위하여 200℃ 내지 600℃의 온도에서 큐어링(Curing) 공정을 더 실시한다.
도 1c를 참조하면, 소자 분리 마스크(112)의 질화막(108) 표면이 노출되는 시점까지 제1 및 제2 라이너 절연막(116, 118) 및 소자 분리 절연막(122)을 식각한다. 이때, 식각 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, 트렌치(114) 내부에 제1 및 제2 라이너 절연막(116, 118) 및 소자 분리 절연막(122)을 포함하는 소자 분리막(124)이 형성되며, 소자 분리막(124)에 의해 소자 분리 영역과 활성 영역이 정의된다.
도 1d를 참조하면, 소자 분리 영역에 제1 및 제2 라이너 절연막(116, 118) 및 소자 분리 절연막(122)을 잔류시키되, 소자 분리 절연막(122)이 제1 도전막(104)보다 낮은 높이로 잔류되도록 식각 공정을 실시한다.
여기서, 식각 공정은 습식 식각(Wet Etch) 공정으로 실시하며, 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시한다. 이때, 인산(H3PO4) 용액에 의해 질화막(108)이 선택적으로 제거되면서 제2 라이너 절연막(118)이 일부 제거되고, HF가 포함된 용액에 의해 버퍼 산화막(106)이 제거되어 제1 도전막(104)의 표면이 노출되고, 소자 분리 절연막(122)이 일정 두께만큼 식각되어 트렌치(114) 내부에 잔류된 소자 분리 절연막(122)보다 높게 돌출된 제2 라이너 절연막(118)의 측벽이 노출되면서 유효 산화막 높이(Effective Field oxide Height; EFH)가 제어된다.
이는 HF가 포함된 용액을 이용한 식각 과정에서 제2 라이너 절연막(118)과 소자 분리 절연막(122) 간 식각 비(etch rate) 차이에 의해 제2 라이너 절연막(118)이 일부 제거되지 않고 소자 분리 절연막(122)보다 돌출되어 제1 도전막(104)의 측벽에 윙 스페이서(wing spacer) 형태로 잔류되기 때문이다. 이로써, 제2 라이너 절연막(118)에 의해 제1 라이너 절연막(116)의 식각이 최소화되어 제1 라이너 절연막(116)도 소자 분리 절연막(122)보다 돌출되어 제1 도전막(104)의 측벽에 잔류하게 된다. 그러나, 도면에서보다 제1 및 제2 라이너 절연막(116, 118)이 더 식각되어 제1 도전막(104)의 측벽 상부가 일부 노출될수도 있다.
도 1e를 참조하면, 제1 도전막(104)의 측벽에 잔류된 제1 및 제2 라이너 절연막(116, 118)을 식각하되, 터널 절연막(102)이 노출되지 않고 소자 분리 절연막(122)보다 높게 잔류되도록 식각 공정을 실시한다. 여기서, 식각 공정은 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시한다. 따라서, 인산(H3PO4) 용액에 의해 제2 라이너 절연막(118)이 일부 식각되고, HF가 포함된 용액에 의해 제1 라이너 절연막(116)이 일부 식각되어 제1 도전막(104)의 측벽이 일부 노출된다. 즉, 제1 및 제2 라이너 절연막(116, 118)이 트렌치(114) 내 소자 분리 절연막(122)보다 돌출되어 제1 도전막(104)의 하부 측벽에 일부 잔류된다. 한편, 제1 라이너 절연막(116)의 제거 과정에서 소자 분리 절연막(122)도 일부 두께만큼 식각되어 소자 분리 절연막(122)의 높이가 낮아진다.
이렇듯, 본 발명의 제1 실시예에서는 소자 분리 절연막(122)의 높이를 낮추는 과정에서 식각 비 차이에 의해 제1 도전막(104)의 측벽에 윙 스페이서 형태로 잔류된 라이너 절연막(120)을 이용하여 안정적으로 원하는 EFH를 확보할 수 있다. 또한, EFH 제어 후 제1 및 제2 라이너 절연막(116, 118)을 일부 식각하는 과정에서 터널 절연막(102)이 노출되는 것이 방지되고, 이후에 형성될 컨트롤 게이트와 반도체 기판(100) 사이의 전체 절연막 두께는 두껍게 유지됨으로써, 컨트롤 게이트와 반도체 기판(100) 사이의 항복전압(절연파괴 전압)이 감소되는 현상을 개선할 수 있다. 여기서, 항복전압은 컨트롤 게이트와 반도체 기판(100) 사이에 역방향으로 전류가 흐를때의 전압을 의미한다.
도 1f를 참조하면, 소자 분리막(122) 및 제1 도전막(104)을 포함한 반도체 기판(100) 상에 유전체막(126) 및 컨트롤 게이트용 제2 도전막(미도시)을 형성한다. 유전체막(126)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막으로 형성하거나 유전상수가 3.9 이상인 고유전 물질을 적층하여 고유전막으로 형성할 수 있다. 제2 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.
이후, 통상적인 식각 공정으로 제2 도전막, 유전체막(126) 및 제1 도전막(104)을 패터닝하여, 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a), 제2 도전막으로 이루어지는 컨트롤 게이트(128)를 형성한다. 이로써, 터널 절연 막(102), 플로팅 게이트(104a), 유전체막(126) 및 컨트롤 게이트(128)의 적층 구조를 갖는 게이트 패턴이 형성된다.
상기한 바와 같이, 본 발명의 제1 실시예에서는 제1 도전막(104)의 측벽에 윙 스페이서 형태로 잔류된 라이너 절연막(120)을 이용한 식각 공정으로 소자 분리 절연막(122)의 두께를 낮춤으로써, 플로팅 게이트(104a) 사이에 컨트롤 게이트(128)가 더 많이 존재하고, 그에 따라 플로팅 게이트(104a) 사이의 유전 상수 값이 낮아져 인접한 워드라인 간에 간섭(interference) 현상을 줄여 프로그램 및 소거 속도를 향상시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.
도 2a를 참조하면, 본 발명의 제1 실시예의 도 1d까지 완료된 반도체 기판(100)에 제2 라이너 절연막(118)이 산화되도록 산화(oxidation) 공정을 실시한다. 바람직하게, 산화 공정은 라디칼 산화(radical oxidation) 공정으로 실시한다. 이때, 라디칼 산화 공정은 600 내지 1200℃의 온도와 0.01 내지 500torr의 압력에서 H2, O2, N2 및 Ar 가스를 이용한 열공정으로 실시하거나, 플라즈마 방식을 이용하는 SPA(Slot Plane Antenna)로 실시한다.
이로써, 트렌치(114) 내 소자 분리 절연막(122)보다 높게 돌출되어 제1 도전막(104)의 측벽에 잔류하는 제2 라이너 절연막(118)의 상부가 산화되어 산화질화막(130)으로 변경된다. 이렇게, 제2 라이너 절연막(118)의 상부가 산화질화막(130) 으로 변경될 경우 EFH 제어 후 산화질화막(130)의 일부를 제거하기 위한 식각 공정은 인산(H3PO4) 용액을 사용하지 않고 HF가 포함된 용액을 이용하여 실시할 수 있다.
도 2b를 참조하면, 제1 도전막(104) 측벽에 잔류된 제1 라이너 절연막(116) 및 산화질화막(130)을 식각하되, 터널 절연막(102)이 노출되지 않고 소자 분리 절연막(122)보다 높게 잔류되도록 식각 공정을 실시한다.
여기서, 식각 공정은 HF가 포함된 용액을 이용하여 실시한다. 이때, HF가 포함된 용액을 이용하여 산화질화막(130)은 모두 제거하고, 제1 및 제2 라이너 절연막(116, 118)은 일부 식각하여 제1 도전막(104)의 측벽이 일부 노출되도록 한다. 이로써, 제1 및 제2 라이너 절연막(116, 118)이 소자 분리 절연막(122)보다 돌출되어 제1 도전막(104)의 하부 측벽에 잔류된다. 한편, 산화질화막(130) 및 제1 라이너 절연막(116)의 식각 과정에서 소자 분리 절연막(122)의 일부도 함께 식각되어 소자 분리 절연막(122)의 높이가 낮아진다.
이렇듯, 본 발명의 제2 실시예에서는 소자 분리 절연막(122)의 높이를 낮추는 과정에서 식각 비 차이에 의해 제1 도전막(104)의 측벽에 윙 스페이서 형태로 잔류된 라이너 절연막(120)을 이용하여 안정적으로 원하는 EFH를 확보할 수 있다. 또한, EFH 제어 후 산화질화막(130) 및 제1 및 제2 라이너 절연막(116, 118)을 일부 식각하는 과정에서 터널 절연막(102)이 노출되는 것이 방지되고, 이후에 형성될 컨트롤 게이트와 반도체 기판(100) 사이의 전체 절연막 두께는 두껍게 유지됨으로 써, 컨트롤 게이트와 반도체 기판(100) 사이의 항복전압(절연파괴 전압)이 감소되는 현상을 개선할 수 있다.
특히, EFH 제어 후 산화 공정을 실시하여 소자 분리 절연막(122)보다 돌출된 제2 라이너 질화막(118)을 산화시켜 산화질화막(130)으로 변경함으로써, 후속한 산화질화막(130) 및 제1 라이너 절연막(116)의 식각 공정 시 산화질화막(130)과 제1 라이너 절연막(116)의 식각 선택비를 유사하게 하여 하나의 케미컬을 이용하여 식각 공정을 실시함에 따라 식각 공정을 단순화할 수 있다.
도 2c를 참조하면, 소자 분리막(124) 및 제1 도전막(104)을 포함한 반도체 기판(100) 상에 유전체막(126) 및 컨트롤 게이트용 제2 도전막(미도시)을 형성한다. 유전체막(126)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막으로 형성하거나 유전상수가 3.9 이상인 고유전 물질을 적층하여 고유전막으로 형성할 수 있다. 제2 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.
이후, 통상적인 식각 공정으로 제2 도전막, 유전체막(126) 및 제1 도전막(104)을 패터닝하여, 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a), 제2 도전막으로 이루어지는 컨트롤 게이트(128)를 형성한다. 이로써, 터널 절연막(102), 플로팅 게이트(104a), 유전체막(126) 및 컨트롤 게이트(128)의 적층 구조를 갖는 게이트 패턴이 형성된다.
상기한 바와 같이, 본 발명의 제2 실시예에서는 제1 도전막(104)의 측벽에 윙 스페이서 형태로 잔류된 라이너 절연막을 이용한 식각 공정으로 소자 분리 절연 막(122)의 두께를 낮춤으로써, 플로팅 게이트(104a) 사이에 컨트롤 게이트(128)가 더 많이 존재하고, 그에 따라 플로팅 게이트(104a) 사이의 유전 상수 값이 낮아져 인접한 워드라인 간에 간섭(interference) 현상을 줄여 프로그램 및 소거 속도를 향상시킬 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 산화막과 질화막의 적층막으로 라이너 절연막을 형성하여 유효 산화막 높이(EFH) 제어를 위한 습식 식각 공정에서 식각 비 차이에 의해 플로팅 게이트용 도전막의 측벽에 윙 스페이서(wing spacer) 형태로 잔류된 라이너 절연막을 이용하여 소자 분리 절연막의 두께는 낮추되, 터널 절연막이 노출되는 것을 방지하고, 컨트롤 게이트와 반도체 기판 사이의 전체 절연막 두께는 두껍게 유지함으로써, 컨트롤 게이트와 반도체 기판 사이의 항복전압(절연파괴 전압)이 감소되는 현상을 개선하고, 플로팅 게이트 사이에 컨트롤 게이트가 더 많이 존재하도록 함에 따라 플로팅 게이트 사이의 유전 상수 값이 낮아져 인접한 워드라인 간 간섭 현상을 줄일 수 있다.
또한, 본 발명은 EFH 제어 후 산화 공정을 실시하여 트렌치 내 소자 분리 절연막보다 돌출된 제2 라이너 절연막을 산화질화막으로 변경함으로써, 후속한 산화질화막과 제1 라이너 절연막의 식각 공정 시 HF가 포함된 용액만을 사용하므로 식각 공정을 단순화할 수 있다.
Claims (19)
- 활성 영역에는 터널 절연막, 도전막 및 소자 분리 마스크가 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계;상기 트렌치가 채워지도록 제1 라이너 절연막, 제2 라이너 절연막 및 소자 분리 절연막을 형성하는 단계;상기 소자 분리 영역에 상기 제1 및 제2 라이너 절연막 및 상기 소자 분리 절연막을 잔류시키되, 상기 소자 분리 절연막이 상기 도전막보다 낮은 높이로 잔류되도록 제1 식각 공정을 실시하는 단계; 및상기 도전막 측벽에 잔류된 상기 제1 및 제2 라이너 절연막을 식각하되, 상기 터널 절연막이 노출되지 않고 상기 소자 분리 절연막보다 높게 잔류되도록 제2 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 활성 영역에는 터널 절연막, 도전막 및 소자 분리 마스크가 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계;상기 트렌치가 채워지도록 제1 라이너 절연막, 제2 라이너 절연막 및 소자 분리 절연막을 형성하는 단계;상기 소자 분리 영역에 상기 제1 및 제2 라이너 절연막 및 상기 소자 분리 절연막을 잔류시키되, 상기 소자 분리 절연막이 상기 도전막보다 낮은 높이로 잔류 되도록 제1 식각 공정을 실시하는 단계;상기 제2 라이너 절연막이 산화되도록 산화 공정을 실시하는 단계; 및상기 도전막 측벽에 잔류된 상기 제1 라이너 절연막 및 산화질화막을 식각하되, 상기 터널 절연막이 노출되지 않고 상기 소자 분리 절연막보다 높게 잔류되도록 제2 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 라이너 절연막 및 상기 제2 라이너 절연막은 식각 선택비가 서로 다른 물질로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 4 항에 있어서,상기 제1 라이너 절연막은 산화막으로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 5 항에 있어서,상기 산화막은 고온산화막(High Temperature Oxide; HTO), 고밀도플라즈마(High Density Plasma; HDP) 산화막 및 LP-TEOS(Low Pressure-Tetra Ethoxy Silicate Glass)막 중 어느 하나로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 라이너 절연막은 상기 트렌치의 측면보다 저면에서 두껍게 형성되도록 물리기상증착 방법으로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 라이너 절연막은 500 내지 1500Å의 두께로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 4 항에 있어서,상기 제2 라이너 절연막은 질화막으로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 라이너 절연막은 30 내지 300Å의 두께로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소자 분리 절연막은 PSZ(polysilazane)막으로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 소자 분리 절연막을 형성한 후,상기 소자 분리 절연막을 치밀화시키기 위해 큐어링 공정을 실시하는 단계; 및상기 소자 분리 마스크의 질화막 표면이 노출되는 시점까지 상기 소자 분리 절연막, 상기 제1 및 제2 라이너 절연막을 식각하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 12 항에 있어서,상기 큐어링 공정은 200 내지 600℃의 온도에서 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 식각 공정은 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 식각 공정 시 상기 소자 분리 마스크가 함께 제거되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제2 식각 공정은 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 산화 공정은 라디칼 산화(radical oxidation) 공정으로 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 17 항에 있어서,상기 라디칼 산화 공정은 600 내지 1200℃의 온도와 0.01 내지 500torr의 압력에서 H2, O2, N2 및 Ar 가스를 이용한 열공정으로 실시되거나, 플라즈마 방식을 이용하는 SPA(Slot Plane Antenna)로 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 제2 식각 공정은 HF가 포함된 용액을 이용하여 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.
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