JP2003203999A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 高温熱処理の回数を最小限に減らした上で、
周辺回路部におけるトランジスタと、メモリセル部にお
けるトランジスタとを、簡便に作り分けることができ
る、不揮発性半導体記憶装置と製造方法を提供すること
を目的とする。 【解決手段】 周辺回路部において、第１のトランジス
タ６１および第２のトランジスタ６２の少なくとも一方
は、そのゲート絶縁膜６，７の上に、下から順にフロー
ティングゲートと同じ厚み方向構成の下部導電層８と、
ゲート間絶縁膜と同じ厚み方向構成の絶縁膜を含む中間
絶縁膜１０と、コントロールゲートの導電層と同じ厚み
方向構成の上部導電層１２とを備え、中間絶縁膜１０
は、上部導電層と下部導電層とを電気的に接続する導通
部を備える。
周辺回路部におけるトランジスタと、メモリセル部にお
けるトランジスタとを、簡便に作り分けることができ
る、不揮発性半導体記憶装置と製造方法を提供すること
を目的とする。 【解決手段】 周辺回路部において、第１のトランジス
タ６１および第２のトランジスタ６２の少なくとも一方
は、そのゲート絶縁膜６，７の上に、下から順にフロー
ティングゲートと同じ厚み方向構成の下部導電層８と、
ゲート間絶縁膜と同じ厚み方向構成の絶縁膜を含む中間
絶縁膜１０と、コントロールゲートの導電層と同じ厚み
方向構成の上部導電層１２とを備え、中間絶縁膜１０
は、上部導電層と下部導電層とを電気的に接続する導通
部を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に関し、より具体的には、高
温加熱処理回数を抑制した上で、メモリセル部のトラン
ジスタと周辺回路部のトランジスタとを簡便に作り分け
ることができる不揮発性半導体記憶装置およびその製造
方法に関するものである。
憶装置およびその製造方法に関し、より具体的には、高
温加熱処理回数を抑制した上で、メモリセル部のトラン
ジスタと周辺回路部のトランジスタとを簡便に作り分け
ることができる不揮発性半導体記憶装置およびその製造
方法に関するものである。
【０００２】
【従来の技術】図３４は、従来の不揮発性半導体記憶装
置を示す断面図である。図３４を参照して、この不揮発
性半導体記憶装置は、メモリセル部Ｒ1と、その周辺の
周辺回路部Ｒ2とに区分けされ、メモリセル部Ｒ1にはメ
モリトランジスタ１５０が、また周辺回路部Ｒ2には、
２種類のトランジスタ１６１，１６２が配置されてい
る。これら２種類のトランジスタの相違は、後述するよ
うに、ゲート絶縁膜１１７，１２７の厚さが異なること
にある。
置を示す断面図である。図３４を参照して、この不揮発
性半導体記憶装置は、メモリセル部Ｒ1と、その周辺の
周辺回路部Ｒ2とに区分けされ、メモリセル部Ｒ1にはメ
モリトランジスタ１５０が、また周辺回路部Ｒ2には、
２種類のトランジスタ１６１，１６２が配置されてい
る。これら２種類のトランジスタの相違は、後述するよ
うに、ゲート絶縁膜１１７，１２７の厚さが異なること
にある。
【０００３】図３４では、メモリセル部のメモリトラン
ジスタ１５０はビット線に沿った断面と、ワード線に沿
った断面との２つの断面が示されている。素子分離帯１
０２によって周辺回路部Ｒ2と分離されたメモリセル部
Ｒ1のシリコン基板の底部には、ｎ導電型ボトムウェル
１０３が設けられ、その上にｐ導電型ウェル１０５が形
成されている。メモリトランジスタ１５０は、ｐ導電型
ウェル内のソース、ドレイン領域１０８ａ，１０８ｂを
有し、さらにシリコン基板１０１の上に配置されたゲー
ト絶縁膜１０７を備えている。ゲート絶縁膜１０７の上
には、絶縁領域１０９に囲まれたフローティングゲート
１０８が配置されている。フローティングゲート１０８
の上にはシリコン酸化膜とシリコン窒化膜とシリコン酸
化膜との三層絶縁膜からなるゲート間絶縁膜１１０が形
成されている。そのゲート間絶縁膜の上には、コントロ
ールゲート１１３が配置され、さらにその上にＷＳｉか
らなる層１１４と、絶縁膜１１５とが配置されている。
ジスタ１５０はビット線に沿った断面と、ワード線に沿
った断面との２つの断面が示されている。素子分離帯１
０２によって周辺回路部Ｒ2と分離されたメモリセル部
Ｒ1のシリコン基板の底部には、ｎ導電型ボトムウェル
１０３が設けられ、その上にｐ導電型ウェル１０５が形
成されている。メモリトランジスタ１５０は、ｐ導電型
ウェル内のソース、ドレイン領域１０８ａ，１０８ｂを
有し、さらにシリコン基板１０１の上に配置されたゲー
ト絶縁膜１０７を備えている。ゲート絶縁膜１０７の上
には、絶縁領域１０９に囲まれたフローティングゲート
１０８が配置されている。フローティングゲート１０８
の上にはシリコン酸化膜とシリコン窒化膜とシリコン酸
化膜との三層絶縁膜からなるゲート間絶縁膜１１０が形
成されている。そのゲート間絶縁膜の上には、コントロ
ールゲート１１３が配置され、さらにその上にＷＳｉか
らなる層１１４と、絶縁膜１１５とが配置されている。
【０００４】周辺回路部Ｒ2には、ｎ導電型ウェル１０
４と、ｐ導電型ウェル１０５とが設けられ、それぞれの
ウェル内に２種類のトランジスタ１６１，１６２が設け
られている。トランジスタ１６１はゲート酸化膜１２７
を有し、トランジスタ１６２はそれより厚い膜厚のゲー
ト酸化膜１３７を有している。これらゲート酸化膜１２
７，１３７の上には、両方の場合ともにコントロールゲ
ートと同じ厚み方向構成の導電層１１３と、ＷＳｉ膜１
１４と、絶縁膜１１５とを備えている。周辺回路部Ｒ２
では、トランジスタは、シリコン基板に設けられた低濃
度不純物領域１１６，１１７と、ゲート電極側面のサイ
ドウォールスペーサをマスクに用いてさらに不純物を注
入した高濃度不純物領域１１９，１２０とを備えてい
る。高濃度不純物領域１１９，１２０には、層間絶縁膜
１２４の上に配置された配線１２６に導通するプラグ配
線１２５が接続されている。
４と、ｐ導電型ウェル１０５とが設けられ、それぞれの
ウェル内に２種類のトランジスタ１６１，１６２が設け
られている。トランジスタ１６１はゲート酸化膜１２７
を有し、トランジスタ１６２はそれより厚い膜厚のゲー
ト酸化膜１３７を有している。これらゲート酸化膜１２
７，１３７の上には、両方の場合ともにコントロールゲ
ートと同じ厚み方向構成の導電層１１３と、ＷＳｉ膜１
１４と、絶縁膜１１５とを備えている。周辺回路部Ｒ２
では、トランジスタは、シリコン基板に設けられた低濃
度不純物領域１１６，１１７と、ゲート電極側面のサイ
ドウォールスペーサをマスクに用いてさらに不純物を注
入した高濃度不純物領域１１９，１２０とを備えてい
る。高濃度不純物領域１１９，１２０には、層間絶縁膜
１２４の上に配置された配線１２６に導通するプラグ配
線１２５が接続されている。
【０００５】次に、図面を用いて従来の不揮発性半導体
装置の製造方法について説明する。まず、<１００>のｐ
導電型シリコン基板１０１の主表面に素子分離帯１０２
を形成する（図３５参照）。次いで、シリコン基板１０
１の主表面において、レジストパターンをマスクに用い
て、メモリセル部Ｒ1にリンを、たとえば３ＭｅＶの加
速エネルギー、1.0Ｅ13の密度でイオン注入してｎ導電
型ボトムウェル領域１０３を形成し、レジスト膜を除去
する。なお、以後の説明では、レジスト膜を除去する処
理については説明を省略する。
装置の製造方法について説明する。まず、<１００>のｐ
導電型シリコン基板１０１の主表面に素子分離帯１０２
を形成する（図３５参照）。次いで、シリコン基板１０
１の主表面において、レジストパターンをマスクに用い
て、メモリセル部Ｒ1にリンを、たとえば３ＭｅＶの加
速エネルギー、1.0Ｅ13の密度でイオン注入してｎ導電
型ボトムウェル領域１０３を形成し、レジスト膜を除去
する。なお、以後の説明では、レジスト膜を除去する処
理については説明を省略する。
【０００６】次いで、周辺回路部Ｒ2のｐ導電型ＭＯＳ
(Metal Oxide Semiconductor)トランジスタが形成され
る領域に、レジストパターンをマスクに用いて、リンを
たとえば１．２ＭｅＶの加速エネルギー、1.0Ｅ13の密
度でイオン注入する。さらに、同じ領域に、チャネルカ
ットのためのリンをたとえば７００ｋｅＶ、3.0Ｅ12
で、また、カウンタードープのためのボロンをたとえば
２０ｋｅＶ、1.5Ｅ12で、それぞれイオン注入する。こ
れらイオン注入によりｎ導電型ウェル領域１０４を形成
する（図３５参照）。
(Metal Oxide Semiconductor)トランジスタが形成され
る領域に、レジストパターンをマスクに用いて、リンを
たとえば１．２ＭｅＶの加速エネルギー、1.0Ｅ13の密
度でイオン注入する。さらに、同じ領域に、チャネルカ
ットのためのリンをたとえば７００ｋｅＶ、3.0Ｅ12
で、また、カウンタードープのためのボロンをたとえば
２０ｋｅＶ、1.5Ｅ12で、それぞれイオン注入する。こ
れらイオン注入によりｎ導電型ウェル領域１０４を形成
する（図３５参照）。
【０００７】この後、周辺回路部Ｒ2のｎ導電型ＭＯＳ
トランジスタが形成される領域と、メモリセルが形成さ
れる領域Ｒ1とに、レジストパターンをマスクに用い
て、（ａ）たとえば７００ｋｅＶの加速エネルギー、1.
0Ｅ13程度の密度でボロンを、また（ｂ）たとえば２７
０ｋｅＶの加速エネルギー、3.5Ｅ12の密度でｐチャネ
ルカットのためのボロンを、さらに（ｃ）たとえば５０
ｋｅＶの加速エネルギー、1.2Ｅ12の密度でチャネルド
ープのためのボロンを、それぞれイオン注入してｐ導電
型ウェル領域１０５を形成する（図３５参照）。
トランジスタが形成される領域と、メモリセルが形成さ
れる領域Ｒ1とに、レジストパターンをマスクに用い
て、（ａ）たとえば７００ｋｅＶの加速エネルギー、1.
0Ｅ13程度の密度でボロンを、また（ｂ）たとえば２７
０ｋｅＶの加速エネルギー、3.5Ｅ12の密度でｐチャネ
ルカットのためのボロンを、さらに（ｃ）たとえば５０
ｋｅＶの加速エネルギー、1.2Ｅ12の密度でチャネルド
ープのためのボロンを、それぞれイオン注入してｐ導電
型ウェル領域１０５を形成する（図３５参照）。
【０００８】この後、シリコン基板１０１の主表面上
に、熱酸化法を用いて厚さ１０ｎｍ程度のシリコン酸化
膜１０６を成膜し、次いで、厚さ２００ｎｍ程度のリン
ドープト多結晶シリコン膜１０７を形成する。この後、
シリコン基板１０１の主表面全面にフォトリソグラフィ
によってレジストパターンを形成し、このレジストパタ
ーンをマスクに用いてリンドープト多結晶シリコン膜を
パターニングし、メモリトランジスタが形成される領域
にフローティングゲート１０７を形成する。
に、熱酸化法を用いて厚さ１０ｎｍ程度のシリコン酸化
膜１０６を成膜し、次いで、厚さ２００ｎｍ程度のリン
ドープト多結晶シリコン膜１０７を形成する。この後、
シリコン基板１０１の主表面全面にフォトリソグラフィ
によってレジストパターンを形成し、このレジストパタ
ーンをマスクに用いてリンドープト多結晶シリコン膜を
パターニングし、メモリトランジスタが形成される領域
にフローティングゲート１０７を形成する。
【０００９】次に、シリコン基板１０１のメモリセルが
形成される領域に、レジストパターンをマスクに用いて
ヒ素をたとえば３５ｋｅＶの加速エネルギー，3.0Ｅ15
程度の密度でイオン注入し、ｎ導電型不純物拡散領域８
ａ，８ｂを形成し、ソース、ドレイン領域とする。この
後、シリコン基板１０１に、減圧ＣＶＤ法により厚さ８
００ｎｍのシリコン酸化膜１０９を堆積し、次いでこの
シリコン酸化膜１０９を全面エッチングすることによ
り、リンドープト多結晶シリコン膜１０７の表面を露出
する（図３５参照）。
形成される領域に、レジストパターンをマスクに用いて
ヒ素をたとえば３５ｋｅＶの加速エネルギー，3.0Ｅ15
程度の密度でイオン注入し、ｎ導電型不純物拡散領域８
ａ，８ｂを形成し、ソース、ドレイン領域とする。この
後、シリコン基板１０１に、減圧ＣＶＤ法により厚さ８
００ｎｍのシリコン酸化膜１０９を堆積し、次いでこの
シリコン酸化膜１０９を全面エッチングすることによ
り、リンドープト多結晶シリコン膜１０７の表面を露出
する（図３５参照）。
【００１０】次いで、シリコン基板の主表面に、熱酸化
法を用いて厚さ５ｎｍのシリコン酸化膜を、その上に減
圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜を、
さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍのシリ
コン酸化膜を形成し、三層絶縁膜１１０を形成する。
法を用いて厚さ５ｎｍのシリコン酸化膜を、その上に減
圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜を、
さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍのシリ
コン酸化膜を形成し、三層絶縁膜１１０を形成する。
【００１１】この後、シリコン基板上にフォトリソグラ
フィによってレジストパターンを形成し、図３５に示す
ように、周辺回路部Ｒ2における、三層絶縁膜１１０
と、リンドープト多結晶シリコン膜１０７と、ゲート酸
化膜１０６とをパターニングする。
フィによってレジストパターンを形成し、図３５に示す
ように、周辺回路部Ｒ2における、三層絶縁膜１１０
と、リンドープト多結晶シリコン膜１０７と、ゲート酸
化膜１０６とをパターニングする。
【００１２】この後、熱酸化法を用いて、厚さ２０ｎｍ
程度のシリコン酸化膜１１１を、周辺回路部Ｒ2の厚い
ゲート絶縁膜を形成する領域、すなわち高耐圧トランジ
スタを形成する領域に成膜する。このとき、メモリセル
部Ｒ1では、三層絶縁膜１１０の中のシリコン窒化膜が
下地の熱酸化を防止している。続いて、周辺回路部Ｒ2
の高耐圧トランジスタ形成領域と、メモリセル部とに、
フォトリソグラフィによってレジストパターンを形成
し、周辺回路部の低耐圧トランジスタ領域のシリコン酸
化膜１１１をパターニングする（図３６）。
程度のシリコン酸化膜１１１を、周辺回路部Ｒ2の厚い
ゲート絶縁膜を形成する領域、すなわち高耐圧トランジ
スタを形成する領域に成膜する。このとき、メモリセル
部Ｒ1では、三層絶縁膜１１０の中のシリコン窒化膜が
下地の熱酸化を防止している。続いて、周辺回路部Ｒ2
の高耐圧トランジスタ形成領域と、メモリセル部とに、
フォトリソグラフィによってレジストパターンを形成
し、周辺回路部の低耐圧トランジスタ領域のシリコン酸
化膜１１１をパターニングする（図３６）。
【００１３】シリコン基板１０１の上に熱酸化法を用い
て、周辺回路部Ｒ2の低耐圧トランジスタのゲート酸化
膜となる厚さ１０ｎｍ程度のシリコン酸化膜１１２を成
長させる。このとき、メモリセル部Ｒ1では、三層絶縁
膜１１０のシリコン窒化膜が下地の熱酸化を防止する。
一方、周辺回路部Ｒ2の高耐圧トランジスタ領域のゲー
ト酸化膜となるシリコン酸化膜は２０ｎｍより厚く、３
０ｎｍより薄い酸化膜となる。続いて、厚さ２００ｎｍ
程度のリンドープト多結晶シリコン膜１１３と、厚さ１
００ｎｍ程度のＷＳｉ膜１１４と、厚さ２００ｎｍ程度
のシリコン酸化膜とを堆積する。この後、フォトリソグ
ラフィによってレジストパターンを形成し、レジストパ
ターンをマスクに用いてシリコン酸化膜１１５をパター
ニングする。次いで、このシリコン酸化膜１１５をマス
クに用いて、ＷＳｉ膜１１４と、リンドープトシリコン
多結晶シリコン１１３とをパターニングする（図３
７）。
て、周辺回路部Ｒ2の低耐圧トランジスタのゲート酸化
膜となる厚さ１０ｎｍ程度のシリコン酸化膜１１２を成
長させる。このとき、メモリセル部Ｒ1では、三層絶縁
膜１１０のシリコン窒化膜が下地の熱酸化を防止する。
一方、周辺回路部Ｒ2の高耐圧トランジスタ領域のゲー
ト酸化膜となるシリコン酸化膜は２０ｎｍより厚く、３
０ｎｍより薄い酸化膜となる。続いて、厚さ２００ｎｍ
程度のリンドープト多結晶シリコン膜１１３と、厚さ１
００ｎｍ程度のＷＳｉ膜１１４と、厚さ２００ｎｍ程度
のシリコン酸化膜とを堆積する。この後、フォトリソグ
ラフィによってレジストパターンを形成し、レジストパ
ターンをマスクに用いてシリコン酸化膜１１５をパター
ニングする。次いで、このシリコン酸化膜１１５をマス
クに用いて、ＷＳｉ膜１１４と、リンドープトシリコン
多結晶シリコン１１３とをパターニングする（図３
７）。
【００１４】この後、シリコン基板１０１のメモリセル
部におけるリンドープト多結晶シリコン膜１１３と、Ｗ
Ｓｉ膜１１４と、厚さ２００ｎｍ程度のシリコン酸化膜
１１５とをマスクに用いて、三層絶縁膜１１０とリンド
ープト多結晶シリコン膜１０７とをパターニングする
（図３８）。
部におけるリンドープト多結晶シリコン膜１１３と、Ｗ
Ｓｉ膜１１４と、厚さ２００ｎｍ程度のシリコン酸化膜
１１５とをマスクに用いて、三層絶縁膜１１０とリンド
ープト多結晶シリコン膜１０７とをパターニングする
（図３８）。
【００１５】次いで、シリコン基板１０１の、周辺回路
のｎ導電型ＭＯＳトランジスタが形成される領域に、レ
ジストパターンをマスクに用いて、リンをたとえば５０
ｋｅＶの加速エネルギーで、4.0Ｅ13程度の密度でイオ
ン注入し、周辺回路部のｎ導電型ＭＯＳトランジスタの
低濃度不純物領域１１６を形成する（図３９）。
のｎ導電型ＭＯＳトランジスタが形成される領域に、レ
ジストパターンをマスクに用いて、リンをたとえば５０
ｋｅＶの加速エネルギーで、4.0Ｅ13程度の密度でイオ
ン注入し、周辺回路部のｎ導電型ＭＯＳトランジスタの
低濃度不純物領域１１６を形成する（図３９）。
【００１６】次に、シリコン基板１０１の周辺回路部に
おいてｐ導電型ＭＯＳトランジスタが形成される領域
に、レジストパターンをマスクに用いて、ボロンをたと
えば５０ｋｅＶの加速エネルギー、1.5Ｅ13程度の密度
でイオン注入し、周辺回路部にｐ導電型ＭＯＳトランジ
スタの低濃度不純物領域１１７を形成する（図４０）。
シリコン基板１０１上に、ＣＶＤ法により１００ｎｍ程
度のシリコン酸化膜を形成し、次いで異方性エッチング
によりサイドウォールスペーサ１２３を形成する（図４
１）。
おいてｐ導電型ＭＯＳトランジスタが形成される領域
に、レジストパターンをマスクに用いて、ボロンをたと
えば５０ｋｅＶの加速エネルギー、1.5Ｅ13程度の密度
でイオン注入し、周辺回路部にｐ導電型ＭＯＳトランジ
スタの低濃度不純物領域１１７を形成する（図４０）。
シリコン基板１０１上に、ＣＶＤ法により１００ｎｍ程
度のシリコン酸化膜を形成し、次いで異方性エッチング
によりサイドウォールスペーサ１２３を形成する（図４
１）。
【００１７】次に、シリコン基板１０１の周辺回路部
の、ｎ導電型ＭＯＳトランジスタが形成される領域に、
レジストパターンをマスクに用いてヒ素をたとえば３５
ｋｅＶの加速エネルギー、4.0Ｅ15程度の密度でイオン
注入し、ｎ導電型ＭＯＳトランジスタの高濃度不純物領
域１１９を形成する（図４２）。
の、ｎ導電型ＭＯＳトランジスタが形成される領域に、
レジストパターンをマスクに用いてヒ素をたとえば３５
ｋｅＶの加速エネルギー、4.0Ｅ15程度の密度でイオン
注入し、ｎ導電型ＭＯＳトランジスタの高濃度不純物領
域１１９を形成する（図４２）。
【００１８】さらに、シリコン基板１０１の周辺回路部
のｐ導電型ＭＯＳトランジスタが形成される領域に、レ
ジストパターンをマスクに用いてＢＦ2を、たとえば２
０ｋｅＶの加速エネルギー、2.0Ｅ15の密度でイオン注
入し、ｐ導電型ＭＯＳトランジスタの高濃度不純物領域
１２０を形成する（図４３）。この後、通常の配線形成
技術を用いて、配線を形成する。上記のような、製造方
法を用いることにより、従来の不揮発性半導体記憶装置
は製造されていた。
のｐ導電型ＭＯＳトランジスタが形成される領域に、レ
ジストパターンをマスクに用いてＢＦ2を、たとえば２
０ｋｅＶの加速エネルギー、2.0Ｅ15の密度でイオン注
入し、ｐ導電型ＭＯＳトランジスタの高濃度不純物領域
１２０を形成する（図４３）。この後、通常の配線形成
技術を用いて、配線を形成する。上記のような、製造方
法を用いることにより、従来の不揮発性半導体記憶装置
は製造されていた。
【００１９】通常、不揮発性半導体記憶装置において、
プログラム形成時には、コントロールゲート１１０に２
０Ｖ程度の高電圧Ｖppを印加し、ｎ導電型拡散領域１０
８ａ，１０８ｂと、シリコン基板１０１とを接地する。
それにより、ｎ導電型拡散層１０８ａ，１０８ｂ間の領
域に形成されるチャネルに電子が発生し、トンネル絶縁
膜１０６によるエネルギ障壁をトンネリングして電子が
フローティングゲート１０７に注入される。その結果、
メモリセルのしきい値電圧が上昇する。
プログラム形成時には、コントロールゲート１１０に２
０Ｖ程度の高電圧Ｖppを印加し、ｎ導電型拡散領域１０
８ａ，１０８ｂと、シリコン基板１０１とを接地する。
それにより、ｎ導電型拡散層１０８ａ，１０８ｂ間の領
域に形成されるチャネルに電子が発生し、トンネル絶縁
膜１０６によるエネルギ障壁をトンネリングして電子が
フローティングゲート１０７に注入される。その結果、
メモリセルのしきい値電圧が上昇する。
【００２０】また、プログラム消去時には、コントロー
ルゲート１１３に通常、マイナス２０Ｖ程度の高電圧Ｖ
ppを印加し、ｎ導電型拡散領域１０８ａ，１０８ｂとシ
リコン基板１０１とを接地する。この回路形成により、
トンネル現象が生じ、フローティングゲート１０７から
シリコン基板１０１に電子が放出される。この結果、メ
モリセルのしきい値電圧が下降する。
ルゲート１１３に通常、マイナス２０Ｖ程度の高電圧Ｖ
ppを印加し、ｎ導電型拡散領域１０８ａ，１０８ｂとシ
リコン基板１０１とを接地する。この回路形成により、
トンネル現象が生じ、フローティングゲート１０７から
シリコン基板１０１に電子が放出される。この結果、メ
モリセルのしきい値電圧が下降する。
【００２１】一方、選択したメモリトランジスタの読み
出し動作の際には、コントロールゲート１１３にたとえ
ば３．３Ｖ（Ｖcg＝３．３Ｖ）、ｎ導電型拡散層のドレ
イン１０８ａに３．３Ｖの電圧を印加し、ｎ導電型拡散
層のソース１０８ｂとシリコン基板１０１とを接地す
る。いま、Ｖthp>３．３Ｖ>Ｖtheとすると、プログラム
読み込み状態ではメモリトランジスタのソースとドレイ
ンとの間に電流が流れず、プログラム消去状態では電流
が流れる。
出し動作の際には、コントロールゲート１１３にたとえ
ば３．３Ｖ（Ｖcg＝３．３Ｖ）、ｎ導電型拡散層のドレ
イン１０８ａに３．３Ｖの電圧を印加し、ｎ導電型拡散
層のソース１０８ｂとシリコン基板１０１とを接地す
る。いま、Ｖthp>３．３Ｖ>Ｖtheとすると、プログラム
読み込み状態ではメモリトランジスタのソースとドレイ
ンとの間に電流が流れず、プログラム消去状態では電流
が流れる。
【００２２】読み出しの際に非選択のメモリトランジス
タでは、コントロールゲート１１３を接地し（Ｖcg＝０
Ｖ）、ｎ導電型拡散領域のドレイン１０８ａに３．３Ｖ
の電圧を印加し、ｎ導電型拡散領域のソース１０８ｂと
シリコン基板１０１とを接地する。Ｖthp>Ｖthe >０Ｖ
とすると、Ｖcg＝０Ｖでは、メモリトランジスタのソー
スとドレインとの間に電流が流れない。
タでは、コントロールゲート１１３を接地し（Ｖcg＝０
Ｖ）、ｎ導電型拡散領域のドレイン１０８ａに３．３Ｖ
の電圧を印加し、ｎ導電型拡散領域のソース１０８ｂと
シリコン基板１０１とを接地する。Ｖthp>Ｖthe >０Ｖ
とすると、Ｖcg＝０Ｖでは、メモリトランジスタのソー
スとドレインとの間に電流が流れない。
【００２３】選択したメモリトランジスタのうち、プロ
グラム読み込み状態のものだけが、ソースとドレインと
の間に電流を流し、これによって各メモリセルの情報を
検出することができる。
グラム読み込み状態のものだけが、ソースとドレインと
の間に電流を流し、これによって各メモリセルの情報を
検出することができる。
【００２４】したがって、不揮発性半導体記憶装置の周
辺回路部には、（１）読み出し動作の高速化のために、
ゲート酸化膜が薄く、電流駆動力の高い低耐圧のトラン
ジスタと、（２）高い印加電圧に耐えうるゲート酸化膜
をもつ高耐圧トランジスタとの２つの種類のトランジス
タが必要である。
辺回路部には、（１）読み出し動作の高速化のために、
ゲート酸化膜が薄く、電流駆動力の高い低耐圧のトラン
ジスタと、（２）高い印加電圧に耐えうるゲート酸化膜
をもつ高耐圧トランジスタとの２つの種類のトランジス
タが必要である。
【００２５】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、メモリトランジスタと、周辺回路部にお
いてゲート酸化膜の厚さが異なる２種類のトランジスタ
とをそれぞれ別の機会に形成しなければならない。この
ため、ゲート酸化膜形成時に、高温熱処理を多くの回数
行う必要があり、高温熱処理に長時間を費やしていた。
このため、次のような問題を生じていた。 （１）コストのかかるプロセスである熱酸化処理の工数
が増大する。 （２）高温熱処理に長時間さらされるので、イオン注入
により形成された拡散領域が広がり、半導体素子の微細
化の妨げとなる。 （３）高温熱処理の回数が多いので、シリコン基板をエ
ッチングしてシリコン酸化膜を埋め込んでいる構造の素
子分離膜では、そのシリコン酸化膜とシリコン基板との
熱膨張係数の相違により、トレンチ分離１０２の周りの
シリコン基板に応力が加わり、シリコン基板内に結晶欠
陥が生じる。
製造方法では、メモリトランジスタと、周辺回路部にお
いてゲート酸化膜の厚さが異なる２種類のトランジスタ
とをそれぞれ別の機会に形成しなければならない。この
ため、ゲート酸化膜形成時に、高温熱処理を多くの回数
行う必要があり、高温熱処理に長時間を費やしていた。
このため、次のような問題を生じていた。 （１）コストのかかるプロセスである熱酸化処理の工数
が増大する。 （２）高温熱処理に長時間さらされるので、イオン注入
により形成された拡散領域が広がり、半導体素子の微細
化の妨げとなる。 （３）高温熱処理の回数が多いので、シリコン基板をエ
ッチングしてシリコン酸化膜を埋め込んでいる構造の素
子分離膜では、そのシリコン酸化膜とシリコン基板との
熱膨張係数の相違により、トレンチ分離１０２の周りの
シリコン基板に応力が加わり、シリコン基板内に結晶欠
陥が生じる。
【００２６】本発明は、高温熱処理の回数を最小限に減
らした上で、周辺回路部およびメモリセル部のトランジ
スタを作り分け、とくに周辺回路部において高耐圧トラ
ンジスタと動作速度を重視した低耐圧トランジスタとを
簡便に作り分けることができる、不揮発性半導体記憶装
置およびその製造方法を提供することを目的とする。
らした上で、周辺回路部およびメモリセル部のトランジ
スタを作り分け、とくに周辺回路部において高耐圧トラ
ンジスタと動作速度を重視した低耐圧トランジスタとを
簡便に作り分けることができる、不揮発性半導体記憶装
置およびその製造方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】本発明の不揮発半導体記
憶装置は、半導体基板上にメモリセル部とその周辺に位
置する周辺回路部とを備え、メモリセル部において、ゲ
ート絶縁膜上のフローティングゲートと、そのフローテ
ィングゲート上に位置するゲート間絶縁膜と、ゲート間
絶縁膜上に位置するコントロールゲートとを有するメモ
リトランジスタを備え、また周辺回路部において、第１
のゲート絶縁膜を含む第１のトランジスタおよび第２の
ゲート絶縁膜を含む第２のトランジスタを備える不揮発
性半導体記憶装置である。この不揮発性半導体記憶装置
では、第１および第２のトランジスタの少なくとも一方
は、そのゲート絶縁膜の上に下から順に互いに接して位
置する、下部導電層と中間絶縁膜と上部導電層とを備
え、下部導電層はフローティングゲートと同じ厚み方向
構成を有し、中間絶縁膜はゲート間絶縁膜と同じ厚み方
向構成の絶縁膜を含み、上部導電層はコントロールゲー
トの導電層と同じ厚み方向構成を有し、さらに、中間絶
縁膜は、上部導電層と下部導電層とを電気的に接続する
導通部を備える（請求項１）。
憶装置は、半導体基板上にメモリセル部とその周辺に位
置する周辺回路部とを備え、メモリセル部において、ゲ
ート絶縁膜上のフローティングゲートと、そのフローテ
ィングゲート上に位置するゲート間絶縁膜と、ゲート間
絶縁膜上に位置するコントロールゲートとを有するメモ
リトランジスタを備え、また周辺回路部において、第１
のゲート絶縁膜を含む第１のトランジスタおよび第２の
ゲート絶縁膜を含む第２のトランジスタを備える不揮発
性半導体記憶装置である。この不揮発性半導体記憶装置
では、第１および第２のトランジスタの少なくとも一方
は、そのゲート絶縁膜の上に下から順に互いに接して位
置する、下部導電層と中間絶縁膜と上部導電層とを備
え、下部導電層はフローティングゲートと同じ厚み方向
構成を有し、中間絶縁膜はゲート間絶縁膜と同じ厚み方
向構成の絶縁膜を含み、上部導電層はコントロールゲー
トの導電層と同じ厚み方向構成を有し、さらに、中間絶
縁膜は、上部導電層と下部導電層とを電気的に接続する
導通部を備える（請求項１）。
【００２８】この構成により、メモリセル部では絶縁膜
によって絶縁されているフローティングゲートとコント
ロールゲートとを、周辺回路部では電気的に接続させる
ことができる。したがって、周辺回路部では、フローテ
ィングゲートおよびコントロールゲートのいずれをもゲ
ート電極として用いることができる。このため、（Ａ）
メモリセル部の不揮発性トランジスタのゲート部と、周
辺回路部のトランジスタのゲート部とを同じ機会に同じ
厚み方向構成で形成してゆくことができ、工程省略を得
ることができる。また、たとえば、（Ｂ）不揮発性トラ
ンジスタのゲート酸化膜と、周辺回路部のたとえば第１
のトランジスタのゲート酸化膜とを同じ機会に同じ厚み
方向構成で共通に製造することにより、さらに工程省略
が促進される。この結果、（Ｂ1）熱酸化処理を抑制す
ることができ、半導体基板における結晶欠陥の発生を抑
制することができる。さらに、半導体基板に加えられる
熱履歴を抑制することにより、（Ｂ2）不純物拡散領域
のサイズを拡大させず、不揮発性半導体記憶装置の小型
化の阻害要因とならない。
によって絶縁されているフローティングゲートとコント
ロールゲートとを、周辺回路部では電気的に接続させる
ことができる。したがって、周辺回路部では、フローテ
ィングゲートおよびコントロールゲートのいずれをもゲ
ート電極として用いることができる。このため、（Ａ）
メモリセル部の不揮発性トランジスタのゲート部と、周
辺回路部のトランジスタのゲート部とを同じ機会に同じ
厚み方向構成で形成してゆくことができ、工程省略を得
ることができる。また、たとえば、（Ｂ）不揮発性トラ
ンジスタのゲート酸化膜と、周辺回路部のたとえば第１
のトランジスタのゲート酸化膜とを同じ機会に同じ厚み
方向構成で共通に製造することにより、さらに工程省略
が促進される。この結果、（Ｂ1）熱酸化処理を抑制す
ることができ、半導体基板における結晶欠陥の発生を抑
制することができる。さらに、半導体基板に加えられる
熱履歴を抑制することにより、（Ｂ2）不純物拡散領域
のサイズを拡大させず、不揮発性半導体記憶装置の小型
化の阻害要因とならない。
【００２９】上記、第１および第２のトランジスタは、
通常、一方は高耐圧トランジスタであり、他方は耐圧性
はそれほど必要ないが高速動作が重視されるトランジス
タとする分類が適用される。すなわち、第１のゲート酸
化膜と第２のゲート酸化膜との厚さが異なる。しかし、
必ずしも上記の分類に限定されず、他の分類であっても
よい。ｎ導電型およびｐ導電型の両方のウェルに、上記
第１および第２のトランジスタが形成される。
通常、一方は高耐圧トランジスタであり、他方は耐圧性
はそれほど必要ないが高速動作が重視されるトランジス
タとする分類が適用される。すなわち、第１のゲート酸
化膜と第２のゲート酸化膜との厚さが異なる。しかし、
必ずしも上記の分類に限定されず、他の分類であっても
よい。ｎ導電型およびｐ導電型の両方のウェルに、上記
第１および第２のトランジスタが形成される。
【００３０】なお、フローティングゲートと同じ厚み方
向構成の下部導電層とは、フローティングゲート層の形
成の際に、そのフローティングゲート層と同じ機会に同
じ層を周辺回路部にも形成し、それを下部導電層として
用いることをさす。他の層についても同様の意味で用い
る。したがって、２つの層が、同じ厚み方向構成の場合
には、（ａ)厚み寸法、（ｂ）厚み方向の化学組成分
布、が同じになる。
向構成の下部導電層とは、フローティングゲート層の形
成の際に、そのフローティングゲート層と同じ機会に同
じ層を周辺回路部にも形成し、それを下部導電層として
用いることをさす。他の層についても同様の意味で用い
る。したがって、２つの層が、同じ厚み方向構成の場合
には、（ａ)厚み寸法、（ｂ）厚み方向の化学組成分
布、が同じになる。
【００３１】上記本発明の不揮発性半導体記憶装置で
は、第１および第２のトランジスタの両方とも、それぞ
れのゲート絶縁膜の上に、フローティングゲートと同じ
厚み方向構成の下部導電層と、ゲート間絶縁膜と同じ厚
み方向構成の絶縁膜を含む中間絶縁膜と、コントロール
ゲートと同じ厚み方向構成の上部導電層とを備え、中間
絶縁膜は、上部導電層と下部導電層とを電気的に接続す
る導通部を備えることができる（請求項２）。
は、第１および第２のトランジスタの両方とも、それぞ
れのゲート絶縁膜の上に、フローティングゲートと同じ
厚み方向構成の下部導電層と、ゲート間絶縁膜と同じ厚
み方向構成の絶縁膜を含む中間絶縁膜と、コントロール
ゲートと同じ厚み方向構成の上部導電層とを備え、中間
絶縁膜は、上部導電層と下部導電層とを電気的に接続す
る導通部を備えることができる（請求項２）。
【００３２】この構成では、第１および第２のトランジ
スタともに、上記導通部を有した上で、メモリトランジ
スタのゲート絶縁膜上の積層構造と同じ積層構造が形成
される。
スタともに、上記導通部を有した上で、メモリトランジ
スタのゲート絶縁膜上の積層構造と同じ積層構造が形成
される。
【００３３】上記本発明の不揮発性半導体記憶装置で
は、第１のトランジスタは、第１のゲート絶縁膜の上
に、フローティングゲートと同じ厚み方向構成の下部導
電層と、ゲート間絶縁膜と同じ厚み方向構成の絶縁膜を
含む中間絶縁膜と、コントロールゲートと同じ厚み方向
構成の上部導電層とを備え、中間絶縁膜は、上部導電層
と下部導電層とを電気的に接続する導通部を備えること
ができる。また、第２のトランジスタは、第２のゲート
絶縁膜の上にコントロールゲートと同じ厚み方向構成の
導電層を備えることができる（請求項３）。
は、第１のトランジスタは、第１のゲート絶縁膜の上
に、フローティングゲートと同じ厚み方向構成の下部導
電層と、ゲート間絶縁膜と同じ厚み方向構成の絶縁膜を
含む中間絶縁膜と、コントロールゲートと同じ厚み方向
構成の上部導電層とを備え、中間絶縁膜は、上部導電層
と下部導電層とを電気的に接続する導通部を備えること
ができる。また、第２のトランジスタは、第２のゲート
絶縁膜の上にコントロールゲートと同じ厚み方向構成の
導電層を備えることができる（請求項３）。
【００３４】この構成によっても、本発明の上記
（Ａ）、（Ｂ）、（Ｂ1）、（Ｂ2）と同じ作用効果を得
ることができる。
（Ａ）、（Ｂ）、（Ｂ1）、（Ｂ2）と同じ作用効果を得
ることができる。
【００３５】上記本発明の不揮発性半導体記憶装置で
は、導通部を、上部導電層が中間絶縁膜を貫通し、下部
導電層に届く、絶縁膜貫通導通部とすることができる
（請求項４）。
は、導通部を、上部導電層が中間絶縁膜を貫通し、下部
導電層に届く、絶縁膜貫通導通部とすることができる
（請求項４）。
【００３６】この構成により、中間絶縁膜に下部導電層
に届くコンタクトホールを開口して、そこに上部導電層
を埋め込んで上部導電層と下部導電層とを電気的に接続
することが可能になる。
に届くコンタクトホールを開口して、そこに上部導電層
を埋め込んで上部導電層と下部導電層とを電気的に接続
することが可能になる。
【００３７】上記本発明の不揮発性半導体記憶装置で
は、第１のトランジスタは半導体基板上にメモリトラン
ジスタのゲート絶縁膜と同じ厚み方向構成の第１のゲー
ト絶縁膜を有し、第２のトランジスタは半導体基板上に
第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を備
えることができる（請求項５）。
は、第１のトランジスタは半導体基板上にメモリトラン
ジスタのゲート絶縁膜と同じ厚み方向構成の第１のゲー
ト絶縁膜を有し、第２のトランジスタは半導体基板上に
第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を備
えることができる（請求項５）。
【００３８】この構成により、第１のトランジスタを耐
圧性はそれほど必要なく高速動作が可能なトランジスタ
とし、第２のトランジスタを高耐圧トランジスタとする
ことができる。この組み合わせにおいて、メモリトラン
ジスタのゲート酸化膜と第１のトランジスタのゲート酸
化膜とは、同じ機会に同じ組成の膜を共通に形成するこ
とができる。このため、上記の（Ａ）、（Ｂ）、（Ｂ
1）、（Ｂ2）の作用効果をすべて得ることができる。
圧性はそれほど必要なく高速動作が可能なトランジスタ
とし、第２のトランジスタを高耐圧トランジスタとする
ことができる。この組み合わせにおいて、メモリトラン
ジスタのゲート酸化膜と第１のトランジスタのゲート酸
化膜とは、同じ機会に同じ組成の膜を共通に形成するこ
とができる。このため、上記の（Ａ）、（Ｂ）、（Ｂ
1）、（Ｂ2）の作用効果をすべて得ることができる。
【００３９】上記本発明の不揮発性半導体記憶装置で
は、第２のゲート絶縁膜は、第１のゲート絶縁膜と同じ
厚み方向構成の絶縁膜を含みさらに別の絶縁膜を付加さ
れた絶縁膜とすることができる（請求項６）。
は、第２のゲート絶縁膜は、第１のゲート絶縁膜と同じ
厚み方向構成の絶縁膜を含みさらに別の絶縁膜を付加さ
れた絶縁膜とすることができる（請求項６）。
【００４０】この構成により、第１のゲート酸化膜を生
かしながら簡単な製造方法により、高耐圧トランジスタ
のゲート絶縁膜を少なくとも２層構造として膜厚を厚く
することができる。
かしながら簡単な製造方法により、高耐圧トランジスタ
のゲート絶縁膜を少なくとも２層構造として膜厚を厚く
することができる。
【００４１】上記本発明の不揮発性半導体記憶装置で
は、周辺回路部において、中間絶縁膜と上部導電層との
間に不純物を含むドープトシリコン膜をさらに備え、ド
ープトシリコン膜にも導通部が設けられるようにできる
（請求項７）。
は、周辺回路部において、中間絶縁膜と上部導電層との
間に不純物を含むドープトシリコン膜をさらに備え、ド
ープトシリコン膜にも導通部が設けられるようにできる
（請求項７）。
【００４２】この構成により、中間絶縁膜の上にドープ
トシリコン膜を形成した後、周辺回路部のトランジスタ
領域上のドープトシリコン膜および中間絶縁膜にコンタ
クトホールを開口した後、コンタクトホール底部のフロ
ーティングゲート導電層に生じる自然酸化膜を除去する
ために、たとえばＨＦ溶液を用いることが可能になる。
この結果、フローティングゲートとコントロールゲート
との電気的な接続を確実にすることができる。
トシリコン膜を形成した後、周辺回路部のトランジスタ
領域上のドープトシリコン膜および中間絶縁膜にコンタ
クトホールを開口した後、コンタクトホール底部のフロ
ーティングゲート導電層に生じる自然酸化膜を除去する
ために、たとえばＨＦ溶液を用いることが可能になる。
この結果、フローティングゲートとコントロールゲート
との電気的な接続を確実にすることができる。
【００４３】上記本発明の不揮発性半導体記憶装置で
は、メモリセル部におけるフローティングゲートおよび
周辺回路部における下部導電層は、不純物を含むドープ
トシリコンから形成され、下部導電層の不純物濃度を、
フローティングゲートの不純物濃度より高くすることが
できる（請求項８）。
は、メモリセル部におけるフローティングゲートおよび
周辺回路部における下部導電層は、不純物を含むドープ
トシリコンから形成され、下部導電層の不純物濃度を、
フローティングゲートの不純物濃度より高くすることが
できる（請求項８）。
【００４４】この構成により、フローティングゲートに
対応する周辺回路部における導電層の不純物濃度をフロ
ーティングゲートの不純物濃度よりも高濃度にすること
ができる。この結果、周辺回路部のフローティング導電
層を、周辺部のゲート電極として、より適したものとす
ることができる。
対応する周辺回路部における導電層の不純物濃度をフロ
ーティングゲートの不純物濃度よりも高濃度にすること
ができる。この結果、周辺回路部のフローティング導電
層を、周辺部のゲート電極として、より適したものとす
ることができる。
【００４５】上記本発明の不揮発性半導体記憶装置で
は、ドープトシリコンが、リンドープト多結晶シリコン
であり、下部導電層のリン濃度を、フローティングゲー
トのリン濃度より高くすることができる（請求項９）。
は、ドープトシリコンが、リンドープト多結晶シリコン
であり、下部導電層のリン濃度を、フローティングゲー
トのリン濃度より高くすることができる（請求項９）。
【００４６】この構成により、既存の設備を用いて簡単
に下部導電層の不純物濃度を不揮発性トランジスタのフ
ローティングゲートのそれより高くすることができる。
その結果、下部導電層を、周辺回路部のゲート電極とし
てより適したものとすることができる。
に下部導電層の不純物濃度を不揮発性トランジスタのフ
ローティングゲートのそれより高くすることができる。
その結果、下部導電層を、周辺回路部のゲート電極とし
てより適したものとすることができる。
【００４７】上記本発明の不揮発性半導体記憶装置で
は、ゲート間絶縁膜を、下から順に、シリコン酸化膜
と、シリコン窒化膜と、シリコン酸化膜との３層が積層
された三層絶縁膜とすることができる（請求項１０）。
は、ゲート間絶縁膜を、下から順に、シリコン酸化膜
と、シリコン窒化膜と、シリコン酸化膜との３層が積層
された三層絶縁膜とすることができる（請求項１０）。
【００４８】この構成により、たとえば第１のトランジ
スタの領域およびメモリセル部を上記三層絶縁膜で覆っ
た後、第２のトランジスタの領域の半導体基板を露出さ
せた後、その第２のトタンジスタの領域のみ熱酸化処理
して酸化膜を形成することが可能となる。
スタの領域およびメモリセル部を上記三層絶縁膜で覆っ
た後、第２のトランジスタの領域の半導体基板を露出さ
せた後、その第２のトタンジスタの領域のみ熱酸化処理
して酸化膜を形成することが可能となる。
【００４９】本発明の不揮発性半導体記憶装置の製造方
法は、半導体基板上にメモリセル部とその周辺に位置す
る周辺回路部とを備え、メモリセル部において、絶縁膜
上のフローティングゲートと、そのフローティングゲー
ト上に位置するゲート間絶縁膜と、ゲート間絶縁膜上に
位置するコントロールゲートとを有するメモリトランジ
スタを備え、また周辺回路部において、第１のゲート絶
縁膜を含む第１のトランジスタおよび第２のゲート絶縁
膜を含む第２のトランジスタを備える不揮発性半導体記
憶装置の製造方法である。この製造方法は、半導体基板
上の周辺回路部の第２のトランジスタが形成される領域
に下層絶縁膜を形成する工程と、半導体基板および下層
絶縁膜を覆うゲート絶縁膜を形成する工程と、ゲート絶
縁膜の上にフローティングゲートを構成するフローティ
ング導電層を形成する工程と、フローティング導電層の
上に、ゲート間絶縁膜を形成する工程と、第１および第
２のトランジスタが形成される領域のゲート間絶縁膜に
フローティング導電層に届く貫通孔を開口する工程とを
備える（請求項１１）。
法は、半導体基板上にメモリセル部とその周辺に位置す
る周辺回路部とを備え、メモリセル部において、絶縁膜
上のフローティングゲートと、そのフローティングゲー
ト上に位置するゲート間絶縁膜と、ゲート間絶縁膜上に
位置するコントロールゲートとを有するメモリトランジ
スタを備え、また周辺回路部において、第１のゲート絶
縁膜を含む第１のトランジスタおよび第２のゲート絶縁
膜を含む第２のトランジスタを備える不揮発性半導体記
憶装置の製造方法である。この製造方法は、半導体基板
上の周辺回路部の第２のトランジスタが形成される領域
に下層絶縁膜を形成する工程と、半導体基板および下層
絶縁膜を覆うゲート絶縁膜を形成する工程と、ゲート絶
縁膜の上にフローティングゲートを構成するフローティ
ング導電層を形成する工程と、フローティング導電層の
上に、ゲート間絶縁膜を形成する工程と、第１および第
２のトランジスタが形成される領域のゲート間絶縁膜に
フローティング導電層に届く貫通孔を開口する工程とを
備える（請求項１１）。
【００５０】この構成により、第１のトランジスタのゲ
ート絶縁膜とメモリトランジスタのゲート絶縁膜とを同
じ機会に同じ組成で共通に製造することができる。ま
た、第２のトランジスタのゲート絶縁膜を、第１のトラ
ンジスタのゲート絶縁膜よりも下層絶縁膜の分だけ厚く
形成することができる。上記の工程では、メモリセル部
と周辺回路部とに分けて、トランジスタのゲート酸化膜
を形成する必要がないので、熱酸化処理も抑制されるの
で、半導体基板での結晶欠陥の発生を抑制することがで
きる。また、半導体基板に加えられる熱処理履歴が抑制
されるので、不純物拡散領域の拡大を抑制し、不揮発性
半導体記憶装置の微細化への阻害要因とならない。
ート絶縁膜とメモリトランジスタのゲート絶縁膜とを同
じ機会に同じ組成で共通に製造することができる。ま
た、第２のトランジスタのゲート絶縁膜を、第１のトラ
ンジスタのゲート絶縁膜よりも下層絶縁膜の分だけ厚く
形成することができる。上記の工程では、メモリセル部
と周辺回路部とに分けて、トランジスタのゲート酸化膜
を形成する必要がないので、熱酸化処理も抑制されるの
で、半導体基板での結晶欠陥の発生を抑制することがで
きる。また、半導体基板に加えられる熱処理履歴が抑制
されるので、不純物拡散領域の拡大を抑制し、不揮発性
半導体記憶装置の微細化への阻害要因とならない。
【００５１】上記の不揮発性半導体記憶装置の製造方法
では、フローティング導電層は不純物ドープトシリコン
膜で形成され、ゲート間絶縁膜に貫通孔を開口する工程
の後、周辺回路部の領域の不純物ドープトシリコン膜に
のみ、さらに不純物を注入する工程を備えることができ
る（請求項１２）。
では、フローティング導電層は不純物ドープトシリコン
膜で形成され、ゲート間絶縁膜に貫通孔を開口する工程
の後、周辺回路部の領域の不純物ドープトシリコン膜に
のみ、さらに不純物を注入する工程を備えることができ
る（請求項１２）。
【００５２】この構成により、周辺回路部においてトラ
ンジスタのゲート電極となるフローティング導電層の不
純物濃度を簡単に増加させることができる。この結果、
不揮発性トランジスタのフローティングゲートとしてで
なくトランジスタのゲート電極としてより適した導電性
を確保することができる。
ンジスタのゲート電極となるフローティング導電層の不
純物濃度を簡単に増加させることができる。この結果、
不揮発性トランジスタのフローティングゲートとしてで
なくトランジスタのゲート電極としてより適した導電性
を確保することができる。
【００５３】本発明の別の不揮発性半導体記憶装置の製
造方法では、半導体基板上にメモリセル部とその周辺に
位置する周辺回路部とを備え、メモリセル部において、
ゲート絶縁膜上に位置するフローティングゲートと、そ
のフローティングゲート上に位置するゲート間絶縁膜
と、前記ゲート間絶縁膜上に位置するコントロールゲー
トとを有するメモリトランジスタを備え、また周辺回路
部において、第１のゲート絶縁膜を含む第１のトランジ
スタおよび第２のゲート絶縁膜を含む第２のトランジス
タを備える、不揮発性半導体記憶装置の製造方法であ
る。この不揮発性半導体記憶装置の製造方法は、メモリ
セル部と周辺回路部とに共通に、ゲート絶縁膜と、その
ゲート絶縁膜上にフローティングゲートとなるフローテ
ィング導電層と、その導電層上にゲート間絶縁膜とを、
順次積層する工程と、順次積層された、ゲート絶縁膜
と、フローティング導電層と、ゲート間絶縁膜とを、平
面的に見て第２のトランジスタが形成される領域の範囲
のみ除去して、半導体基板を露出させる工程と、第２の
トランジスタの領域にのみ、ゲート絶縁膜より厚さの厚
い第２ゲート絶縁膜を形成する工程と、第１のトランジ
スタが形成される領域の、ゲート間絶縁膜にフローティ
ング導電層に届く貫通孔を開口する工程と、メモリセル
部と周辺回路部とにわたって、貫通孔を埋め、第２ゲー
ト絶縁膜を覆うようにコントロールゲートとなるコント
ロール導電層を形成する工程とを備える（請求項１
３）。
造方法では、半導体基板上にメモリセル部とその周辺に
位置する周辺回路部とを備え、メモリセル部において、
ゲート絶縁膜上に位置するフローティングゲートと、そ
のフローティングゲート上に位置するゲート間絶縁膜
と、前記ゲート間絶縁膜上に位置するコントロールゲー
トとを有するメモリトランジスタを備え、また周辺回路
部において、第１のゲート絶縁膜を含む第１のトランジ
スタおよび第２のゲート絶縁膜を含む第２のトランジス
タを備える、不揮発性半導体記憶装置の製造方法であ
る。この不揮発性半導体記憶装置の製造方法は、メモリ
セル部と周辺回路部とに共通に、ゲート絶縁膜と、その
ゲート絶縁膜上にフローティングゲートとなるフローテ
ィング導電層と、その導電層上にゲート間絶縁膜とを、
順次積層する工程と、順次積層された、ゲート絶縁膜
と、フローティング導電層と、ゲート間絶縁膜とを、平
面的に見て第２のトランジスタが形成される領域の範囲
のみ除去して、半導体基板を露出させる工程と、第２の
トランジスタの領域にのみ、ゲート絶縁膜より厚さの厚
い第２ゲート絶縁膜を形成する工程と、第１のトランジ
スタが形成される領域の、ゲート間絶縁膜にフローティ
ング導電層に届く貫通孔を開口する工程と、メモリセル
部と周辺回路部とにわたって、貫通孔を埋め、第２ゲー
ト絶縁膜を覆うようにコントロールゲートとなるコント
ロール導電層を形成する工程とを備える（請求項１
３）。
【００５４】この構成によっても、第１のトランジスタ
のみが、ゲート電極部にメモリセル部のゲート間絶縁膜
と同じ厚み方向構成の絶縁膜を有し、第２のトランジス
タは上部導電層のみ積層された場合でも、第１のトラン
ジスタとメモリトランジスタのゲート酸化膜の形成工程
を共通化することができ、工程省略を実現することがで
きる。また、熱酸化処理の回数を減らすことにより、半
導体基板に導入される結晶欠陥を抑制することができ
る。さらに、半導体基板に加えられる熱履歴を抑制する
ことにより、不純物拡散領域のサイズを拡大しないよう
にして不揮発性半導体記憶装置の微細化の阻害要因にな
らないようにできる。
のみが、ゲート電極部にメモリセル部のゲート間絶縁膜
と同じ厚み方向構成の絶縁膜を有し、第２のトランジス
タは上部導電層のみ積層された場合でも、第１のトラン
ジスタとメモリトランジスタのゲート酸化膜の形成工程
を共通化することができ、工程省略を実現することがで
きる。また、熱酸化処理の回数を減らすことにより、半
導体基板に導入される結晶欠陥を抑制することができ
る。さらに、半導体基板に加えられる熱履歴を抑制する
ことにより、不純物拡散領域のサイズを拡大しないよう
にして不揮発性半導体記憶装置の微細化の阻害要因にな
らないようにできる。
【００５５】上記本発明の別の不揮発性半導体記憶装置
の製造方法では、フローティング導電層は不純物ドープ
トシリコン膜で形成され、貫通孔開口工程とコントロー
ル導電層形成工程との間に、周辺回路部の不純物ドープ
トシリコン膜にのみ、さらに不純物を注入する工程とを
備えることができる（請求項１４）。
の製造方法では、フローティング導電層は不純物ドープ
トシリコン膜で形成され、貫通孔開口工程とコントロー
ル導電層形成工程との間に、周辺回路部の不純物ドープ
トシリコン膜にのみ、さらに不純物を注入する工程とを
備えることができる（請求項１４）。
【００５６】上記の構成によって、上記（Ａ）、
（Ｂ）、（Ｂ1）、（Ｂ2）の作用効果を確保した上で、
第１のトランジスタの下部導電層に不純物を導入して、
周辺回路部のゲート電極としてより適した導電性を得る
ことが可能となる。
（Ｂ）、（Ｂ1）、（Ｂ2）の作用効果を確保した上で、
第１のトランジスタの下部導電層に不純物を導入して、
周辺回路部のゲート電極としてより適した導電性を得る
ことが可能となる。
【００５７】
【発明の実施の形態】次に図面を用いて、本発明の実施
の形態について説明する。
の形態について説明する。
【００５８】（実施の形態１）図１は、本発明の実施の
形態１における不揮発性半導体記憶装置を示す断面図で
ある。図１を参照して、この不揮発性半導体記憶装置
は、メモリセル部Ｒ1と、その周辺の周辺回路部Ｒ2とに
区分けされ、メモリセル部Ｒ1にはメモリトランジスタ
５０が、また周辺回路部Ｒ2には、ｎ導電型ウェル４お
よびｐ導電型ウェル５の各々に２種類のトランジスタ６
１，６２が配置されている。これら２種類のトランジス
タの相違は、後述するように、ゲート絶縁膜の厚さが異
なることにある。
形態１における不揮発性半導体記憶装置を示す断面図で
ある。図１を参照して、この不揮発性半導体記憶装置
は、メモリセル部Ｒ1と、その周辺の周辺回路部Ｒ2とに
区分けされ、メモリセル部Ｒ1にはメモリトランジスタ
５０が、また周辺回路部Ｒ2には、ｎ導電型ウェル４お
よびｐ導電型ウェル５の各々に２種類のトランジスタ６
１，６２が配置されている。これら２種類のトランジス
タの相違は、後述するように、ゲート絶縁膜の厚さが異
なることにある。
【００５９】図１では、メモリセル部のメモリトランジ
スタ５０は、右側のビット線に沿った断面と、左側のワ
ード線に沿った断面とが示されている。素子分離帯２に
よって周辺回路部Ｒ2と分離されたメモリセル部Ｒ1のシ
リコン基板の底部には、ｎ導電型ボトムウェル３が設け
られ、その上にｐ導電型ウェル５が形成されている。メ
モリトランジスタ５０は、ｐ導電型ウェル内にｎ導電型
のソース、ドレイン領域２８ａ，２８ｂを有し、さらに
シリコン基板１の上に配置されたゲート絶縁膜７を備え
ている。ゲート絶縁膜７の上には、絶縁領域９に囲まれ
た導電層のフローティングゲート８が配置されている。
フローティングゲート８の上にはシリコン酸化膜とシリ
コン窒化膜とシリコン酸化膜との三層絶縁膜からなるゲ
ート間絶縁膜１０が形成されている。そのゲート間絶縁
膜の上には、リンドープト多結晶シリコン膜１１が配置
され、その上に導電層のコントロールゲート１２が設け
られ、さらにその上にＷＳｉからなる層１３と、その上
の絶縁膜１４とが配置されている。
スタ５０は、右側のビット線に沿った断面と、左側のワ
ード線に沿った断面とが示されている。素子分離帯２に
よって周辺回路部Ｒ2と分離されたメモリセル部Ｒ1のシ
リコン基板の底部には、ｎ導電型ボトムウェル３が設け
られ、その上にｐ導電型ウェル５が形成されている。メ
モリトランジスタ５０は、ｐ導電型ウェル内にｎ導電型
のソース、ドレイン領域２８ａ，２８ｂを有し、さらに
シリコン基板１の上に配置されたゲート絶縁膜７を備え
ている。ゲート絶縁膜７の上には、絶縁領域９に囲まれ
た導電層のフローティングゲート８が配置されている。
フローティングゲート８の上にはシリコン酸化膜とシリ
コン窒化膜とシリコン酸化膜との三層絶縁膜からなるゲ
ート間絶縁膜１０が形成されている。そのゲート間絶縁
膜の上には、リンドープト多結晶シリコン膜１１が配置
され、その上に導電層のコントロールゲート１２が設け
られ、さらにその上にＷＳｉからなる層１３と、その上
の絶縁膜１４とが配置されている。
【００６０】周辺回路部Ｒ2には、ｎ導電型ウェル４
と、ｐ導電型ウェル５とが設けられ、それぞれのウェル
内に、上述のように２種類のトランジスタ６１，６２が
設けられている。トランジスタ６１はゲート酸化膜７を
有し、トランジスタ６２はそれより厚い膜厚のゲート酸
化膜６，７を有している。これらゲート酸化膜６，７の
上に、両方のトランジスタとも、メモリトランジスタと
同じ膜厚構成の積層構造を備えている。すなわち、ゲー
ト酸化膜の上にフローティングゲート８が配置され、そ
の上にゲート間絶縁膜１０が位置し、さらにリンドープ
ト多結晶シリコン膜１１、コントロールゲート１２、Ｗ
Ｓｉ層１３および絶縁膜１４が順に積層されている。
と、ｐ導電型ウェル５とが設けられ、それぞれのウェル
内に、上述のように２種類のトランジスタ６１，６２が
設けられている。トランジスタ６１はゲート酸化膜７を
有し、トランジスタ６２はそれより厚い膜厚のゲート酸
化膜６，７を有している。これらゲート酸化膜６，７の
上に、両方のトランジスタとも、メモリトランジスタと
同じ膜厚構成の積層構造を備えている。すなわち、ゲー
ト酸化膜の上にフローティングゲート８が配置され、そ
の上にゲート間絶縁膜１０が位置し、さらにリンドープ
ト多結晶シリコン膜１１、コントロールゲート１２、Ｗ
Ｓｉ層１３および絶縁膜１４が順に積層されている。
【００６１】図１におけるＡ部を拡大した図を図２に示
す。図２によれば、ゲート間絶縁膜１０に貫通孔が開け
られ、フローティングゲート８とコントロールゲート１
２とが導通する導通部が形成されている。この導通部の
ために、フローティングゲート８とコントロールゲート
１２とは、通常のトランジスタのゲート電極として用い
ることができる。図３は、図１におけるＢ部拡大図であ
る。図２および図３を比較することにより、ゲート酸化
膜から上のゲート部の積層構造が、メモリセル部Ｒ1の
メモリトランジスタ５０と、周辺回路部Ｒ2の２種類の
トランジスタ６１，６２とで、同じであることが分か
る。このため、周辺回路部のトランジスタのゲート電極
を、フローティングゲートとコントロールゲートとを含
むメモリトランジスタのゲート部と同じタイミングで製
造することが可能となる。
す。図２によれば、ゲート間絶縁膜１０に貫通孔が開け
られ、フローティングゲート８とコントロールゲート１
２とが導通する導通部が形成されている。この導通部の
ために、フローティングゲート８とコントロールゲート
１２とは、通常のトランジスタのゲート電極として用い
ることができる。図３は、図１におけるＢ部拡大図であ
る。図２および図３を比較することにより、ゲート酸化
膜から上のゲート部の積層構造が、メモリセル部Ｒ1の
メモリトランジスタ５０と、周辺回路部Ｒ2の２種類の
トランジスタ６１，６２とで、同じであることが分か
る。このため、周辺回路部のトランジスタのゲート電極
を、フローティングゲートとコントロールゲートとを含
むメモリトランジスタのゲート部と同じタイミングで製
造することが可能となる。
【００６２】周辺回路部では、トランジスタは、シリコ
ン基板に設けられた低濃度不純物領域１５，１６と、ゲ
ート電極側面のサイドウォールスペーサ１７をマスクに
用いてさらに不純物を注入した高濃度不純物領域１８，
１９とを備えている。高濃度不純物領域１８，１９に
は、層間絶縁膜２２の上に配置された配線２６に導通す
るプラグ配線２３が接続されている。
ン基板に設けられた低濃度不純物領域１５，１６と、ゲ
ート電極側面のサイドウォールスペーサ１７をマスクに
用いてさらに不純物を注入した高濃度不純物領域１８，
１９とを備えている。高濃度不純物領域１８，１９に
は、層間絶縁膜２２の上に配置された配線２６に導通す
るプラグ配線２３が接続されている。
【００６３】次に、図１に示す不揮発半導体記憶装置の
製造方法について説明する。まず、<１００>の結晶方位
のｐ導電型シリコン基板１０１の主表面に、シリコン酸
化膜からなる素子分離領域２を形成する（図４）。次い
で、シリコン基板１の主表面において、レジストパター
ンをマスクに用いて、メモリセルが形成される領域にリ
ンを、たとえば３ＭｅＶの加速エネルギー、1.0Ｅ13の
密度でイオン注入し、ｎ導電型ボトムウェル領域３を形
成し、レジストを除去する（図５）。
製造方法について説明する。まず、<１００>の結晶方位
のｐ導電型シリコン基板１０１の主表面に、シリコン酸
化膜からなる素子分離領域２を形成する（図４）。次い
で、シリコン基板１の主表面において、レジストパター
ンをマスクに用いて、メモリセルが形成される領域にリ
ンを、たとえば３ＭｅＶの加速エネルギー、1.0Ｅ13の
密度でイオン注入し、ｎ導電型ボトムウェル領域３を形
成し、レジストを除去する（図５）。
【００６４】次いで、周辺回路部Ｒ2のｐ導電型ＭＯＳ
トランジスタが形成される領域に、レジストパターンを
マスクに用いて、（ａ）リンをたとえば１．２ＭｅＶの
加速エネルギー、1.0Ｅ13の密度でイオン注入する。さ
らに、同じ領域に、（ｂ）チャネルカットのためのリン
をたとえば７００ｋｅＶ、3.0Ｅ12にて、また、（ｃ）
カウンタードープのためのボロンをたとえば２０ｋｅ
Ｖ、1.5Ｅ12にて、それぞれイオン注入する。これらイ
オン注入によりｎ導電型ウェル領域４が形成される（図
６）。
トランジスタが形成される領域に、レジストパターンを
マスクに用いて、（ａ）リンをたとえば１．２ＭｅＶの
加速エネルギー、1.0Ｅ13の密度でイオン注入する。さ
らに、同じ領域に、（ｂ）チャネルカットのためのリン
をたとえば７００ｋｅＶ、3.0Ｅ12にて、また、（ｃ）
カウンタードープのためのボロンをたとえば２０ｋｅ
Ｖ、1.5Ｅ12にて、それぞれイオン注入する。これらイ
オン注入によりｎ導電型ウェル領域４が形成される（図
６）。
【００６５】この後、周辺回路部Ｒ2の、ｎ導電型ＭＯ
Ｓトランジスタが形成される領域と、メモリセル部のメ
モリトランジスタが形成される領域とに、レジストパタ
ーンをマスクに用いて、たとえば、（ａ）ボロンを加速
エネルギー７００ｋｅＶ、密度1.0Ｅ13程度にて、また
（ｂ）加速エネルギー２７０ｋｅＶ，密度3.5Ｅ12に
て、ｐチャネルカットのためのボロンを、さらに（ｃ）
加速エネルギー５０ｋｅＶ，密度1.2Ｅ12にて、チャネ
ルドープのためのボロンを、それぞれイオン注入してｐ
導電型ウェル領域５を形成する（図７）。
Ｓトランジスタが形成される領域と、メモリセル部のメ
モリトランジスタが形成される領域とに、レジストパタ
ーンをマスクに用いて、たとえば、（ａ）ボロンを加速
エネルギー７００ｋｅＶ、密度1.0Ｅ13程度にて、また
（ｂ）加速エネルギー２７０ｋｅＶ，密度3.5Ｅ12に
て、ｐチャネルカットのためのボロンを、さらに（ｃ）
加速エネルギー５０ｋｅＶ，密度1.2Ｅ12にて、チャネ
ルドープのためのボロンを、それぞれイオン注入してｐ
導電型ウェル領域５を形成する（図７）。
【００６６】シリコン基板１の主表面の上に、熱酸化法
を用いて厚さ２０ｎｍ程度のシリコン酸化膜６を成膜す
る。次いで、そのシリコン酸化膜の上にフォトリソグラ
フィによってレジストパターンを形成し、そのレジスト
パターンをマスクに用いて、メモリセルトランジスタが
形成される領域と、周辺回路部の低耐圧トランジスタ６
１が形成される領域との上記シリコン酸化膜６をエッチ
ングして除去する。したがって、図８に示すように、周
辺回路部の高耐圧トランジスタ６２が形成される領域に
のみ厚さ２０ｎｍ程度のシリコン酸化膜６が配置され
る。
を用いて厚さ２０ｎｍ程度のシリコン酸化膜６を成膜す
る。次いで、そのシリコン酸化膜の上にフォトリソグラ
フィによってレジストパターンを形成し、そのレジスト
パターンをマスクに用いて、メモリセルトランジスタが
形成される領域と、周辺回路部の低耐圧トランジスタ６
１が形成される領域との上記シリコン酸化膜６をエッチ
ングして除去する。したがって、図８に示すように、周
辺回路部の高耐圧トランジスタ６２が形成される領域に
のみ厚さ２０ｎｍ程度のシリコン酸化膜６が配置され
る。
【００６７】次に、上記シリコン酸化膜６およびシリコ
ン基板１の主表面上に、熱酸化法を用いて、厚さ１０ｎ
ｍのシリコン酸化膜７を形成する。次いで、その上に厚
さ２００ｎｍ程度のリンドープト多結晶シリコン膜８を
形成する。このとき、周辺回路部の低耐圧トランジスタ
の領域のシリコン酸化膜の厚さは２０ｎｍ以上３０ｎｍ
未満の厚さとなる。次に、リンドープト多結晶シリコン
膜８の上にフォトリソグラフィによってレジストパター
ンを形成し、そのレジストパターンをマスクに用いてリ
ンドープト多結晶シリコン膜８をパターニングする（図
９）。
ン基板１の主表面上に、熱酸化法を用いて、厚さ１０ｎ
ｍのシリコン酸化膜７を形成する。次いで、その上に厚
さ２００ｎｍ程度のリンドープト多結晶シリコン膜８を
形成する。このとき、周辺回路部の低耐圧トランジスタ
の領域のシリコン酸化膜の厚さは２０ｎｍ以上３０ｎｍ
未満の厚さとなる。次に、リンドープト多結晶シリコン
膜８の上にフォトリソグラフィによってレジストパター
ンを形成し、そのレジストパターンをマスクに用いてリ
ンドープト多結晶シリコン膜８をパターニングする（図
９）。
【００６８】メモリセル部のメモリトランジスタが形成
される領域に、レジストパターンをマスクに用いて、ヒ
素をたとえば加速エネルギー３５ｋｅＶ、密度3.0Ｅ15
で注入し、ｎ導電型不純物拡散層２８ａ，２８ｂを形成
する（図１０）。
される領域に、レジストパターンをマスクに用いて、ヒ
素をたとえば加速エネルギー３５ｋｅＶ、密度3.0Ｅ15
で注入し、ｎ導電型不純物拡散層２８ａ，２８ｂを形成
する（図１０）。
【００６９】この後、シリコン基板１の上に、減圧ＣＶ
Ｄ法により厚さ８００ｎｍのシリコン酸化膜９を堆積
し、次いでこのシリコン酸化膜９を全面エッチングする
ことにより、リンドープト多結晶シリコン膜８の表面を
露出する（図１１）。
Ｄ法により厚さ８００ｎｍのシリコン酸化膜９を堆積
し、次いでこのシリコン酸化膜９を全面エッチングする
ことにより、リンドープト多結晶シリコン膜８の表面を
露出する（図１１）。
【００７０】次いで、シリコン基板の主表面全面上に熱
酸化法を用いて厚さ５ｎｍのシリコン酸化膜を、その上
に減圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜
を、さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍの
シリコン酸化膜を形成し、３層が積層した三層絶縁膜１
０を形成する（図１２）。
酸化法を用いて厚さ５ｎｍのシリコン酸化膜を、その上
に減圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜
を、さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍの
シリコン酸化膜を形成し、３層が積層した三層絶縁膜１
０を形成する（図１２）。
【００７１】この後、三層絶縁膜１０の上にリンドープ
ト多結晶シリコン膜１１を形成する。次いで、シリコン
基板の主表面全面にフォトリソグラフィによってレジス
トパターンを形成し、周辺回路部のリンドープト多結晶
シリコン膜１１および三層絶縁膜１０をパターニングす
る。このパターニングによって、図１３に示すように、
周辺回路部の高耐圧および低耐圧トランジスタが形成さ
れる領域にコンタクトホール２５が開口される。
ト多結晶シリコン膜１１を形成する。次いで、シリコン
基板の主表面全面にフォトリソグラフィによってレジス
トパターンを形成し、周辺回路部のリンドープト多結晶
シリコン膜１１および三層絶縁膜１０をパターニングす
る。このパターニングによって、図１３に示すように、
周辺回路部の高耐圧および低耐圧トランジスタが形成さ
れる領域にコンタクトホール２５が開口される。
【００７２】ＨＦ溶液等を用いて、リンドープト多結晶
シリコン膜１１に付着した自然酸化膜を除去した後、こ
の上に厚さ２００ｎｍのリンドープト多結晶シリコン膜
１２を形成する。次いで、その上に厚さ１００ｎｍ程度
のＷＳｉ膜１３を形成した後、厚さ２００ｎｍ程度のシ
リコン酸化膜１４を形成する。この後、フォトリソグラ
フィによってレジストパターンを形成し、このレジスト
パターンをマスクに用いてシリコン酸化膜１４をパター
ニングする。次いでこのシリコン酸化膜１４をマスクに
用いて、ＷＳｉ膜１３を、次いでリンドープト多結晶シ
リコン膜１２、リンドープト多結晶シリコン膜１１、三
層絶縁膜１０、リンドープト多結晶シリコン膜８を順に
パターニングする（図１４）。
シリコン膜１１に付着した自然酸化膜を除去した後、こ
の上に厚さ２００ｎｍのリンドープト多結晶シリコン膜
１２を形成する。次いで、その上に厚さ１００ｎｍ程度
のＷＳｉ膜１３を形成した後、厚さ２００ｎｍ程度のシ
リコン酸化膜１４を形成する。この後、フォトリソグラ
フィによってレジストパターンを形成し、このレジスト
パターンをマスクに用いてシリコン酸化膜１４をパター
ニングする。次いでこのシリコン酸化膜１４をマスクに
用いて、ＷＳｉ膜１３を、次いでリンドープト多結晶シ
リコン膜１２、リンドープト多結晶シリコン膜１１、三
層絶縁膜１０、リンドープト多結晶シリコン膜８を順に
パターニングする（図１４）。
【００７３】図１５は、図１４のＣ部を拡大した図であ
る。三層絶縁膜１０およびリンドープト多結晶シリコン
膜１１に開けられたコンタクトホールを貫通して、コン
トロールゲートのリンドープト多結晶シリコン膜１２が
フローティングゲート８に電気的に接続されている。
る。三層絶縁膜１０およびリンドープト多結晶シリコン
膜１１に開けられたコンタクトホールを貫通して、コン
トロールゲートのリンドープト多結晶シリコン膜１２が
フローティングゲート８に電気的に接続されている。
【００７４】次に、周辺回路部Ｒ2のｎ導電型ＭＯＳト
ランジスタが形成される領域に、レジストパターンをマ
スクに用いて、リンをたとえば加速エネルギー５０ｋｅ
Ｖ、密度4.0Ｅ13程度にて、イオン注入し、ｎ導電型Ｍ
ＯＳトランジスタの低濃度不純物領域１５を形成する
（図１６）。次いで、周辺回路部のｐ導電型ＭＯＳトラ
ンジスタが形成される領域に、レジストパターンをマス
クに用いて、ボロンをたとえば加速エネルギー５０ｋｅ
Ｖ、密度1.5Ｅ13程度にてイオン注入し、ｐ導電型ＭＯ
Ｓトランジスタの低濃度不純物領域１６を形成する（図
１７）。
ランジスタが形成される領域に、レジストパターンをマ
スクに用いて、リンをたとえば加速エネルギー５０ｋｅ
Ｖ、密度4.0Ｅ13程度にて、イオン注入し、ｎ導電型Ｍ
ＯＳトランジスタの低濃度不純物領域１５を形成する
（図１６）。次いで、周辺回路部のｐ導電型ＭＯＳトラ
ンジスタが形成される領域に、レジストパターンをマス
クに用いて、ボロンをたとえば加速エネルギー５０ｋｅ
Ｖ、密度1.5Ｅ13程度にてイオン注入し、ｐ導電型ＭＯ
Ｓトランジスタの低濃度不純物領域１６を形成する（図
１７）。
【００７５】この後、ＣＶＤ(Chemical Vapor Depositi
on)法によりシリコン酸化膜を形成し、次いで、酸化膜
異方性エッチングによりサイドウォールスペーサ１７を
形成する（図１８）。続いて、周辺回路部Ｒ2のｎ導電
型ＭＯＳトランジスタが形成される領域に、レジストパ
ターンをマスクに用いて、ヒ素をたとえば加速エネルギ
ー３５ｋｅＶ、密度4.0Ｅ15程度にてイオン注入し、ｎ
導電型ＭＯＳトランジスタの高濃度不純物領域１８を形
成する（図１９）。次いで、周辺回路部Ｒ2のｐ導電型
ＭＯＳトランジスタが形成される領域に、レジストパタ
ーンをマスクに用いてＢＦ2を、たとえば加速エネルギ
ー２０ｋｅＶ、密度2.0Ｅ15程度にてイオン注入し、ｐ
導電型ＭＯＳトランジスタの高密度不純物領域１９を形
成する（図２０）。
on)法によりシリコン酸化膜を形成し、次いで、酸化膜
異方性エッチングによりサイドウォールスペーサ１７を
形成する（図１８）。続いて、周辺回路部Ｒ2のｎ導電
型ＭＯＳトランジスタが形成される領域に、レジストパ
ターンをマスクに用いて、ヒ素をたとえば加速エネルギ
ー３５ｋｅＶ、密度4.0Ｅ15程度にてイオン注入し、ｎ
導電型ＭＯＳトランジスタの高濃度不純物領域１８を形
成する（図１９）。次いで、周辺回路部Ｒ2のｐ導電型
ＭＯＳトランジスタが形成される領域に、レジストパタ
ーンをマスクに用いてＢＦ2を、たとえば加速エネルギ
ー２０ｋｅＶ、密度2.0Ｅ15程度にてイオン注入し、ｐ
導電型ＭＯＳトランジスタの高密度不純物領域１９を形
成する（図２０）。
【００７６】上記の不揮発性半導体記憶装置において
は、メモリセル部では三層絶縁膜１０からなるゲート間
絶縁膜によって絶縁されているフローティングゲート
（ＦＧ）とコントロールゲート（ＣＧ）とを、周辺回路
部では導通状態にして、通常のゲート電極としている。
このため、メモリセル部の不揮発性トランジスタ５０の
ゲート絶縁膜と、周辺回路部の低耐圧トランジスタのゲ
ート絶縁膜とを、同じ機会に製造することができる。ま
た、メモリセル部の不揮発性トランジスタのゲート部
と、周辺回路部のトランジスタのゲート部とを同じ機会
に並行的に製造することができる。この結果、処理工程
の省略を図ることができ、熱酸化処理時に発生する半導
体基板の結晶欠陥を抑制することができる。さらに、メ
モリセル部に加えられる熱処理時間の削減により、不純
物領域の拡大を抑制することができ、メモリセル部の微
細化を阻害することがない。
は、メモリセル部では三層絶縁膜１０からなるゲート間
絶縁膜によって絶縁されているフローティングゲート
（ＦＧ）とコントロールゲート（ＣＧ）とを、周辺回路
部では導通状態にして、通常のゲート電極としている。
このため、メモリセル部の不揮発性トランジスタ５０の
ゲート絶縁膜と、周辺回路部の低耐圧トランジスタのゲ
ート絶縁膜とを、同じ機会に製造することができる。ま
た、メモリセル部の不揮発性トランジスタのゲート部
と、周辺回路部のトランジスタのゲート部とを同じ機会
に並行的に製造することができる。この結果、処理工程
の省略を図ることができ、熱酸化処理時に発生する半導
体基板の結晶欠陥を抑制することができる。さらに、メ
モリセル部に加えられる熱処理時間の削減により、不純
物領域の拡大を抑制することができ、メモリセル部の微
細化を阻害することがない。
【００７７】また、三層絶縁膜の上に薄膜のリンドープ
ト多結晶シリコン膜を堆積することにより、リンドープ
ト多結晶シリコン膜および三層絶縁膜にコンタクトホー
ル２５を開口した後に、そのリンドープト多結晶シリコ
ン上に付着する自然酸化膜を、たとえばＨＦ溶液等を用
いて除去することができる。このため、周辺回路部にお
いて、フローティング導電層とコントロール導電層とを
確実に導通させることができる。
ト多結晶シリコン膜を堆積することにより、リンドープ
ト多結晶シリコン膜および三層絶縁膜にコンタクトホー
ル２５を開口した後に、そのリンドープト多結晶シリコ
ン上に付着する自然酸化膜を、たとえばＨＦ溶液等を用
いて除去することができる。このため、周辺回路部にお
いて、フローティング導電層とコントロール導電層とを
確実に導通させることができる。
【００７８】（実施の形態２）本発明の実施の形態２に
おける不揮発性半導体記憶装置の構造は、図１に示した
不揮発性半導体記憶装置と同じである。本実施の形態に
おける不揮発性半導体記憶装置の周辺回路部Ｒ2におけ
るリンドープト多結晶シリコン膜８のリン濃度は、実施
の形態１におけるリンドープト多結晶シリコン膜のリン
濃度よりも高い点に特徴がある。
おける不揮発性半導体記憶装置の構造は、図１に示した
不揮発性半導体記憶装置と同じである。本実施の形態に
おける不揮発性半導体記憶装置の周辺回路部Ｒ2におけ
るリンドープト多結晶シリコン膜８のリン濃度は、実施
の形態１におけるリンドープト多結晶シリコン膜のリン
濃度よりも高い点に特徴がある。
【００７９】本実施の形態２における不揮発性半導体記
憶装置の製造方法は、基本的に実施の形態１における製
造方法と同じである。実施の形態１における図１〜図１
３の工程が、そのまま用いられる。図１３に示すよう
に、三層絶縁膜１０およびリンドープト多結晶シリコン
膜１１にコンタクトホール２５を開口した後、レジスト
パターンをマスクに用いて、周辺回路部にリンをイオン
注入する。このため、周辺回路部のリンドープト多結晶
シリコン膜８は、メモリセル部のフローティングゲート
となるリンドープトシリコン膜８よりも、高いリン濃度
を有する。この後の製造工程は、実施の形態１における
製造工程を示す図１４〜２０と同じである。
憶装置の製造方法は、基本的に実施の形態１における製
造方法と同じである。実施の形態１における図１〜図１
３の工程が、そのまま用いられる。図１３に示すよう
に、三層絶縁膜１０およびリンドープト多結晶シリコン
膜１１にコンタクトホール２５を開口した後、レジスト
パターンをマスクに用いて、周辺回路部にリンをイオン
注入する。このため、周辺回路部のリンドープト多結晶
シリコン膜８は、メモリセル部のフローティングゲート
となるリンドープトシリコン膜８よりも、高いリン濃度
を有する。この後の製造工程は、実施の形態１における
製造工程を示す図１４〜２０と同じである。
【００８０】上記の実施の形態２における不揮発性半導
体記憶装置は、実施の形態１の不揮発性半導体記憶装置
の作用効果に付け加えて、次の作用効果を有する。通
常、リンドープト多結晶シリコン膜１１の不純物濃度
は、メモリセル部のメモリトランジスタの特性に応じて
決められ、その不純物濃度は、たとえば４Ｅ２０／ｃｍ
3程度である。一方、周辺回路部のトランジスタのゲー
ト電極とするためには、そのゲート材の空乏化を抑える
ため、メモリセル部のそれよりも高い濃度であることが
望ましい。本実施の形態によれば、実施の形態１の処理
工程に対してイオン注入工程を１工程だけ追加すればよ
い。この結果、簡単な工程変更により、メモリセル部の
トランジスタと周辺回路部のトランジスタとで、不純物
濃度が異なるゲート材を得ることができる。
体記憶装置は、実施の形態１の不揮発性半導体記憶装置
の作用効果に付け加えて、次の作用効果を有する。通
常、リンドープト多結晶シリコン膜１１の不純物濃度
は、メモリセル部のメモリトランジスタの特性に応じて
決められ、その不純物濃度は、たとえば４Ｅ２０／ｃｍ
3程度である。一方、周辺回路部のトランジスタのゲー
ト電極とするためには、そのゲート材の空乏化を抑える
ため、メモリセル部のそれよりも高い濃度であることが
望ましい。本実施の形態によれば、実施の形態１の処理
工程に対してイオン注入工程を１工程だけ追加すればよ
い。この結果、簡単な工程変更により、メモリセル部の
トランジスタと周辺回路部のトランジスタとで、不純物
濃度が異なるゲート材を得ることができる。
【００８１】上記の不揮発性半導体記憶装置は、次の製
造方法を用いて製造することができる。まず、実施の形
態１における図１〜図１０の手順にしたがって製造して
ゆく。図１０は、三層絶縁膜１０の上にリンドープト多
結晶シリコン膜１１を形成し、周辺回路部のトランジス
タ形成領域にリンドープト多結晶シリコン膜８に届く貫
通孔を開口した状態の断面図である。
造方法を用いて製造することができる。まず、実施の形
態１における図１〜図１０の手順にしたがって製造して
ゆく。図１０は、三層絶縁膜１０の上にリンドープト多
結晶シリコン膜１１を形成し、周辺回路部のトランジス
タ形成領域にリンドープト多結晶シリコン膜８に届く貫
通孔を開口した状態の断面図である。
【００８２】本実施の形態では、この後、図１９に示す
ように、メモリセル部を除いて周辺回路部にのみリンを
注入する。このリンの周辺回路領域への注入により、周
辺回路部のリンドープト多結晶シリコン膜８のリン濃度
は、メモリセル部のそれより高くなる。
ように、メモリセル部を除いて周辺回路部にのみリンを
注入する。このリンの周辺回路領域への注入により、周
辺回路部のリンドープト多結晶シリコン膜８のリン濃度
は、メモリセル部のそれより高くなる。
【００８３】この後の製造工程は、実施の形態１におけ
る図１１〜図１８の処理工程にしたがって行われる。
る図１１〜図１８の処理工程にしたがって行われる。
【００８４】上記不揮発性半導体記憶装置では、上記実
施の形態１の不揮発性半導体記憶装置において得られる
利点に加えて、次の利点を得ることができる。
施の形態１の不揮発性半導体記憶装置において得られる
利点に加えて、次の利点を得ることができる。
【００８５】リンドープト多結晶シリコン膜１１では、
メモリセルの特性により、その濃度を決める必要があ
る。通常、その濃度は、たとえば4Ｅ20／ｃｍ3程度であ
る。一方、周辺回路部のトランジスタのゲート電極の場
合、ゲート電極材の空乏化を抑えるために、それよりも
高濃度であることが望ましい。本実施の形態の製造方法
によれば、実施の形態１における製造工程に対してイオ
ン注入工程を１工程追加するだけで、メモリセルと周辺
回路とで、ゲート電極の不純物濃度を変えることができ
る （実施の形態３）図２２は、本発明の実施の形態３にお
ける不揮発性半導体記憶装置を示す断面図である。本実
施の形態における不揮発性半導体記憶装置では、周辺回
路部Ｒ2における、高耐圧トランジスタ６２と低耐圧ト
ランジスタ６１とは、ゲート絶縁膜の厚さだけでなく、
積層構造にも相違がある。図２３は、図２２の周辺回路
部におけるＤ部拡大図である。図２３において、高耐圧
トランジスタ６２のゲート絶縁膜３７は単層であり、低
耐圧トランジスタ６１のゲート絶縁膜７よりも厚い。
メモリセルの特性により、その濃度を決める必要があ
る。通常、その濃度は、たとえば4Ｅ20／ｃｍ3程度であ
る。一方、周辺回路部のトランジスタのゲート電極の場
合、ゲート電極材の空乏化を抑えるために、それよりも
高濃度であることが望ましい。本実施の形態の製造方法
によれば、実施の形態１における製造工程に対してイオ
ン注入工程を１工程追加するだけで、メモリセルと周辺
回路とで、ゲート電極の不純物濃度を変えることができ
る （実施の形態３）図２２は、本発明の実施の形態３にお
ける不揮発性半導体記憶装置を示す断面図である。本実
施の形態における不揮発性半導体記憶装置では、周辺回
路部Ｒ2における、高耐圧トランジスタ６２と低耐圧ト
ランジスタ６１とは、ゲート絶縁膜の厚さだけでなく、
積層構造にも相違がある。図２３は、図２２の周辺回路
部におけるＤ部拡大図である。図２３において、高耐圧
トランジスタ６２のゲート絶縁膜３７は単層であり、低
耐圧トランジスタ６１のゲート絶縁膜７よりも厚い。
【００８６】また、低耐圧トランジスタ６１のゲート部
の積層構造は、メモリトランジスタのゲート部の積層構
造と同じである。ただし、ゲート間絶縁膜１０にはコン
タクトホール２５が開口され、コントロールゲートの導
電層が埋め込まれ、コントロールゲートとフローティン
グゲートとが電気的に接続されている。この導通部の部
分を除けば、メモリトランジスタと同様に、ゲート酸化
膜７の上に、フローティングゲート層８が、その上にゲ
ート間絶縁膜１０が、またその上にコントロールゲート
層１２が、その上にＷＳｉ層１３が、さらにその上に絶
縁膜１４が配置されている。
の積層構造は、メモリトランジスタのゲート部の積層構
造と同じである。ただし、ゲート間絶縁膜１０にはコン
タクトホール２５が開口され、コントロールゲートの導
電層が埋め込まれ、コントロールゲートとフローティン
グゲートとが電気的に接続されている。この導通部の部
分を除けば、メモリトランジスタと同様に、ゲート酸化
膜７の上に、フローティングゲート層８が、その上にゲ
ート間絶縁膜１０が、またその上にコントロールゲート
層１２が、その上にＷＳｉ層１３が、さらにその上に絶
縁膜１４が配置されている。
【００８７】一方、高耐圧トランジスタ６２では、ゲー
ト酸化膜３７の上に、コントロールゲート層１２が、ま
たその上にＷＳｉ層１３が、さらにその上に絶縁膜１４
が配置されている。高耐圧トランジスタでは、ゲート間
絶縁膜を含んでいない。
ト酸化膜３７の上に、コントロールゲート層１２が、ま
たその上にＷＳｉ層１３が、さらにその上に絶縁膜１４
が配置されている。高耐圧トランジスタでは、ゲート間
絶縁膜を含んでいない。
【００８８】次に、本実施の形態における不揮発性半導
体記憶装置の製造方法を説明する。次に、図２３に示す
不揮発半導体記憶装置の製造方法について説明する。ま
ず、<１００>の結晶方位のｐ導電型シリコン基板１０１
の主表面に、シリコン酸化膜からなる素子分離領域２を
形成する（図４参照）。次いで、シリコン基板１の主表
面において、レジストパターンをマスクに用いて、メモ
リセルが形成される領域にリンを、たとえば３ＭｅＶの
加速エネルギー、1.0Ｅ13の密度でイオン注入し、ｎ導
電型ボトムウェル領域３を形成する（図５参照）。
体記憶装置の製造方法を説明する。次に、図２３に示す
不揮発半導体記憶装置の製造方法について説明する。ま
ず、<１００>の結晶方位のｐ導電型シリコン基板１０１
の主表面に、シリコン酸化膜からなる素子分離領域２を
形成する（図４参照）。次いで、シリコン基板１の主表
面において、レジストパターンをマスクに用いて、メモ
リセルが形成される領域にリンを、たとえば３ＭｅＶの
加速エネルギー、1.0Ｅ13の密度でイオン注入し、ｎ導
電型ボトムウェル領域３を形成する（図５参照）。
【００８９】次いで、周辺回路部Ｒ2のｐ導電型ＭＯＳ
トランジスタが形成される領域に、レジストパターンを
マスクに用いて、（ａ）リンをたとえば１．２ＭｅＶの
加速エネルギー、1.0Ｅ13の密度でイオン注入する。さ
らに、同じ領域に、（ｂ）チャネルカットのためのリン
をたとえば７００ｋｅＶ、3.0Ｅ12にて、また、（ｃ）
カウンタードープのためのボロンをたとえば２０ｋｅ
Ｖ、1.5Ｅ12にて、それぞれイオン注入する。これらイ
オン注入によりｎ導電型ウェル領域４が形成される（図
６参照）。
トランジスタが形成される領域に、レジストパターンを
マスクに用いて、（ａ）リンをたとえば１．２ＭｅＶの
加速エネルギー、1.0Ｅ13の密度でイオン注入する。さ
らに、同じ領域に、（ｂ）チャネルカットのためのリン
をたとえば７００ｋｅＶ、3.0Ｅ12にて、また、（ｃ）
カウンタードープのためのボロンをたとえば２０ｋｅ
Ｖ、1.5Ｅ12にて、それぞれイオン注入する。これらイ
オン注入によりｎ導電型ウェル領域４が形成される（図
６参照）。
【００９０】この後、周辺回路部Ｒ2の、ｎ導電型ＭＯ
Ｓトランジスタが形成される領域と、メモリセル部のメ
モリトランジスタが形成される領域とに、レジストパタ
ーンをマスクに用いて、たとえば、（ａ）ボロンを加速
エネルギー７００ｋｅＶ、密度1.0Ｅ13程度にて、また
（ｂ）加速エネルギー２７０ｋｅＶ，密度3.5Ｅ12に
て、ｐチャネルカットのためのボロンを、さらに（ｃ）
加速エネルギー５０ｋｅＶ，密度1.2Ｅ12にて、チャネ
ルドープのためのボロンを、それぞれイオン注入してｐ
導電型ウェル領域５を形成する（図７参照）。
Ｓトランジスタが形成される領域と、メモリセル部のメ
モリトランジスタが形成される領域とに、レジストパタ
ーンをマスクに用いて、たとえば、（ａ）ボロンを加速
エネルギー７００ｋｅＶ、密度1.0Ｅ13程度にて、また
（ｂ）加速エネルギー２７０ｋｅＶ，密度3.5Ｅ12に
て、ｐチャネルカットのためのボロンを、さらに（ｃ）
加速エネルギー５０ｋｅＶ，密度1.2Ｅ12にて、チャネ
ルドープのためのボロンを、それぞれイオン注入してｐ
導電型ウェル領域５を形成する（図７参照）。
【００９１】次に、シリコン基板１の主表面上に、熱酸
化法を用いて、厚さ１０ｎｍのシリコン酸化膜７を形成
する。次いで、その上に厚さ２００ｎｍ程度のリンドー
プト多結晶シリコン膜８を形成する。次に、リンドープ
ト多結晶シリコン膜８の上にフォトリソグラフィによっ
てレジストパターンを形成し、そのレジストパターンを
マスクに用いてリンドープト多結晶シリコン膜８をパタ
ーニングする（図２４）。
化法を用いて、厚さ１０ｎｍのシリコン酸化膜７を形成
する。次いで、その上に厚さ２００ｎｍ程度のリンドー
プト多結晶シリコン膜８を形成する。次に、リンドープ
ト多結晶シリコン膜８の上にフォトリソグラフィによっ
てレジストパターンを形成し、そのレジストパターンを
マスクに用いてリンドープト多結晶シリコン膜８をパタ
ーニングする（図２４）。
【００９２】メモリセル部のメモリトランジスタが形成
される領域に、レジストパターンをマスクに用いて、ヒ
素をたとえば加速エネルギー３５ｋｅＶ、密度3.0Ｅ15
で注入し、ｎ導電型不純物拡散層２８ａ，２８ｂを形成
する（図２５）。
される領域に、レジストパターンをマスクに用いて、ヒ
素をたとえば加速エネルギー３５ｋｅＶ、密度3.0Ｅ15
で注入し、ｎ導電型不純物拡散層２８ａ，２８ｂを形成
する（図２５）。
【００９３】この後、シリコン基板１の上に、減圧ＣＶ
Ｄ法により厚さ８００ｎｍのシリコン酸化膜９を堆積
し、次いでこのシリコン酸化膜９を全面エッチングする
ことにより、リンドープト多結晶シリコン膜８の表面を
露出する（図２６）。
Ｄ法により厚さ８００ｎｍのシリコン酸化膜９を堆積
し、次いでこのシリコン酸化膜９を全面エッチングする
ことにより、リンドープト多結晶シリコン膜８の表面を
露出する（図２６）。
【００９４】次いで、シリコン基板の主表面全面上に熱
酸化法を用いて厚さ５ｎｍのシリコン酸化膜を、その上
に減圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜
を、さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍの
シリコン酸化膜を形成し、３層が積層した三層絶縁膜１
０を形成する（図２７）。
酸化法を用いて厚さ５ｎｍのシリコン酸化膜を、その上
に減圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜
を、さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍの
シリコン酸化膜を形成し、３層が積層した三層絶縁膜１
０を形成する（図２７）。
【００９５】この後、三層絶縁膜の上に形成されたレジ
ストパターンをマスクに用いて、図２８に示すように、
周辺回路部Ｒ2の高耐圧トランジスタが形成される領域
の上の三層絶縁膜１０およびリンドープト多結晶シリコ
ン膜８をエッチング除去する。
ストパターンをマスクに用いて、図２８に示すように、
周辺回路部Ｒ2の高耐圧トランジスタが形成される領域
の上の三層絶縁膜１０およびリンドープト多結晶シリコ
ン膜８をエッチング除去する。
【００９６】次いで、熱酸化法を用いて、図２９に示す
ように、シリコン基板上に厚さ２０ｎｍ程度のシリコン
酸化膜３７を形成する。このシリコン酸化膜３７が、高
耐圧トランジスタのゲート絶縁膜となる。このシリコン
酸化膜３７の形成の際、メモリセル部と、周辺回路部の
低耐圧トランジスタの領域のシリコン基板表面は、三層
絶縁膜中のシリコン窒化膜によって熱酸化が防止されて
いる。
ように、シリコン基板上に厚さ２０ｎｍ程度のシリコン
酸化膜３７を形成する。このシリコン酸化膜３７が、高
耐圧トランジスタのゲート絶縁膜となる。このシリコン
酸化膜３７の形成の際、メモリセル部と、周辺回路部の
低耐圧トランジスタの領域のシリコン基板表面は、三層
絶縁膜中のシリコン窒化膜によって熱酸化が防止されて
いる。
【００９７】次いで、周辺回路部の低耐圧トランジスタ
が形成される領域の上の三層絶縁膜１０に、リンドープ
ト多結晶シリコン膜１２に届くようにコンタクトホール
２５を開口する（図３０）。
が形成される領域の上の三層絶縁膜１０に、リンドープ
ト多結晶シリコン膜１２に届くようにコンタクトホール
２５を開口する（図３０）。
【００９８】次いで、コンタクトホール２５を埋め込み
ながら、三層絶縁膜１０およびシリコン酸化膜３７の上
に、厚さ２００ｎｍのリンドープト多結晶シリコン膜１
２を形成する。次いで、リンドープト多結晶シリコン膜
１２の上に厚さ１００ｎｍ程度のＷＳｉ膜１３を形成
し、さらにその上に厚さ２００ｎｍ程度のシリコン酸化
膜１４を形成する。この後、フォトリソグラフィによっ
てレジストパターンを形成し、このレジストパターンを
マスクに用いてシリコン酸化膜１４をパターニングす
る。次いでこのシリコン酸化膜１４をマスクに用いて、
ＷＳｉ膜１３を、次いでリンドープト多結晶シリコン膜
１２、リンドープト多結晶シリコン膜１１、三層絶縁膜
１０、リンドープト多結晶シリコン膜８を順にパターニ
ングする（図３１）。
ながら、三層絶縁膜１０およびシリコン酸化膜３７の上
に、厚さ２００ｎｍのリンドープト多結晶シリコン膜１
２を形成する。次いで、リンドープト多結晶シリコン膜
１２の上に厚さ１００ｎｍ程度のＷＳｉ膜１３を形成
し、さらにその上に厚さ２００ｎｍ程度のシリコン酸化
膜１４を形成する。この後、フォトリソグラフィによっ
てレジストパターンを形成し、このレジストパターンを
マスクに用いてシリコン酸化膜１４をパターニングす
る。次いでこのシリコン酸化膜１４をマスクに用いて、
ＷＳｉ膜１３を、次いでリンドープト多結晶シリコン膜
１２、リンドープト多結晶シリコン膜１１、三層絶縁膜
１０、リンドープト多結晶シリコン膜８を順にパターニ
ングする（図３１）。
【００９９】図３２は、図３１のＥ部を拡大した図であ
る。三層絶縁膜１０に開けられたコンタクトホール２５
を貫通して、コントロールゲートのリンドープト多結晶
シリコン膜１２がフローティングゲート８に電気的に接
続されている。
る。三層絶縁膜１０に開けられたコンタクトホール２５
を貫通して、コントロールゲートのリンドープト多結晶
シリコン膜１２がフローティングゲート８に電気的に接
続されている。
【０１００】この後の製造工程は、実施の形態１に示し
た図１６〜図２０の製造工程にしたがって処理が行われ
る。
た図１６〜図２０の製造工程にしたがって処理が行われ
る。
【０１０１】本実施の形態における不揮発性半導体記憶
装置のメモリセル部のメモリトランジスタでは、フロー
ティングゲートとコントロールゲートとはゲート間絶縁
膜によって絶縁されるが、周辺回路部の低耐圧トランジ
スタでは、フローティングゲートとコントロールゲート
とに対応する２つの導電層は、電気的に接続されてい
る。このため、低耐圧トランジスタでは、フローティン
グゲートとコントロールゲートとに対応する導電層をい
ずれもゲート電極として用いることができる。また、周
辺回路部の高耐圧トランジスタでは、コントロールゲー
トに対応する導電層をゲート電極に用いている。このた
め、メモリトランジスタのゲート酸化膜７と、低耐圧ト
ランジスタのゲート酸化膜７とを、共通にすることがで
きる。この結果、直ちに酸化工程の削減を達成すること
ができる。また、熱酸化処理時にシリコン基板に発生す
る結晶欠陥を抑制することができる。さらに、メモリセ
ル部に加えられる熱酸化処理時間の削減により、メモリ
セルの微細化の障害とならない。
装置のメモリセル部のメモリトランジスタでは、フロー
ティングゲートとコントロールゲートとはゲート間絶縁
膜によって絶縁されるが、周辺回路部の低耐圧トランジ
スタでは、フローティングゲートとコントロールゲート
とに対応する２つの導電層は、電気的に接続されてい
る。このため、低耐圧トランジスタでは、フローティン
グゲートとコントロールゲートとに対応する導電層をい
ずれもゲート電極として用いることができる。また、周
辺回路部の高耐圧トランジスタでは、コントロールゲー
トに対応する導電層をゲート電極に用いている。このた
め、メモリトランジスタのゲート酸化膜７と、低耐圧ト
ランジスタのゲート酸化膜７とを、共通にすることがで
きる。この結果、直ちに酸化工程の削減を達成すること
ができる。また、熱酸化処理時にシリコン基板に発生す
る結晶欠陥を抑制することができる。さらに、メモリセ
ル部に加えられる熱酸化処理時間の削減により、メモリ
セルの微細化の障害とならない。
【０１０２】（実施の形態４）本発明の実施の形態４に
おける不揮発性半導体記憶装置の構造は、図２２に示し
た不揮発性半導体記憶装置と同じである。本実施の形態
における不揮発性半導体記憶装置の周辺回路部Ｒ2にお
けるリンドープト多結晶シリコン膜８のリン濃度は、実
施の形態３におけるリンドープト多結晶シリコン膜のリ
ン濃度よりも高い点に特徴がある。
おける不揮発性半導体記憶装置の構造は、図２２に示し
た不揮発性半導体記憶装置と同じである。本実施の形態
における不揮発性半導体記憶装置の周辺回路部Ｒ2にお
けるリンドープト多結晶シリコン膜８のリン濃度は、実
施の形態３におけるリンドープト多結晶シリコン膜のリ
ン濃度よりも高い点に特徴がある。
【０１０３】本実施の形態４における不揮発性半導体記
憶装置の製造方法は、基本的に実施の形態３における製
造方法と同じである。実施の形態１における図４〜図７
の工程および実施の形態３における図２４〜図３１の工
程が、そのまま用いられる。
憶装置の製造方法は、基本的に実施の形態３における製
造方法と同じである。実施の形態１における図４〜図７
の工程および実施の形態３における図２４〜図３１の工
程が、そのまま用いられる。
【０１０４】すなわち、図７の状態のシリコン基板１の
主表面上に、熱酸化法を用いて、厚さ１０ｎｍのシリコ
ン酸化膜７を形成する。次いで、その上に厚さ２００ｎ
ｍ程度のリンドープト多結晶シリコン膜８を形成する。
次に、リンドープト多結晶シリコン膜８の上にフォトリ
ソグラフィによってレジストパターンを形成し、そのレ
ジストパターンをマスクに用いてリンドープト多結晶シ
リコン膜８をパターニングする（図２４参照）。
主表面上に、熱酸化法を用いて、厚さ１０ｎｍのシリコ
ン酸化膜７を形成する。次いで、その上に厚さ２００ｎ
ｍ程度のリンドープト多結晶シリコン膜８を形成する。
次に、リンドープト多結晶シリコン膜８の上にフォトリ
ソグラフィによってレジストパターンを形成し、そのレ
ジストパターンをマスクに用いてリンドープト多結晶シ
リコン膜８をパターニングする（図２４参照）。
【０１０５】メモリセル部のメモリトランジスタが形成
される領域に、レジストパターンをマスクに用いて、ヒ
素をたとえば加速エネルギー３５ｋｅＶ、密度3.0Ｅ15
で注入し、ｎ導電型不純物拡散層２８ａ，２８ｂを形成
する（図２５参照）。
される領域に、レジストパターンをマスクに用いて、ヒ
素をたとえば加速エネルギー３５ｋｅＶ、密度3.0Ｅ15
で注入し、ｎ導電型不純物拡散層２８ａ，２８ｂを形成
する（図２５参照）。
【０１０６】この後、シリコン基板１の上に、減圧ＣＶ
Ｄ法により厚さ８００ｎｍのシリコン酸化膜９を堆積
し、次いでこのシリコン酸化膜９を全面エッチングする
ことにより、リンドープト多結晶シリコン膜８の表面を
露出する（図２６参照）。
Ｄ法により厚さ８００ｎｍのシリコン酸化膜９を堆積
し、次いでこのシリコン酸化膜９を全面エッチングする
ことにより、リンドープト多結晶シリコン膜８の表面を
露出する（図２６参照）。
【０１０７】次いで、シリコン基板の主表面全面上に熱
酸化法を用いて厚さ５ｎｍのシリコン酸化膜を、その上
に減圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜
を、さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍの
シリコン酸化膜を形成し、３層が積層した三層絶縁膜１
０を形成する（図２７参照）。
酸化法を用いて厚さ５ｎｍのシリコン酸化膜を、その上
に減圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜
を、さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍの
シリコン酸化膜を形成し、３層が積層した三層絶縁膜１
０を形成する（図２７参照）。
【０１０８】この後、三層絶縁膜の上に形成されたレジ
ストパターンをマスクに用いて、周辺回路部Ｒ2の高耐
圧トランジスタが形成される領域の上の三層絶縁膜１０
およびリンドープト多結晶シリコン膜８をエッチング除
去する（図２８参照）。
ストパターンをマスクに用いて、周辺回路部Ｒ2の高耐
圧トランジスタが形成される領域の上の三層絶縁膜１０
およびリンドープト多結晶シリコン膜８をエッチング除
去する（図２８参照）。
【０１０９】次いで、熱酸化法を用いて、シリコン基板
上に厚さ２０ｎｍ程度のシリコン酸化膜３７を形成する
（図２９参照）。このシリコン酸化膜３７が、高耐圧ト
ランジスタのゲート絶縁膜となる。このシリコン酸化膜
３７の形成の際、メモリセル部と、周辺回路部の低耐圧
トランジスタの領域のシリコン基板表面は、三層絶縁膜
中のシリコン窒化膜によって熱酸化が防止されている。
上に厚さ２０ｎｍ程度のシリコン酸化膜３７を形成する
（図２９参照）。このシリコン酸化膜３７が、高耐圧ト
ランジスタのゲート絶縁膜となる。このシリコン酸化膜
３７の形成の際、メモリセル部と、周辺回路部の低耐圧
トランジスタの領域のシリコン基板表面は、三層絶縁膜
中のシリコン窒化膜によって熱酸化が防止されている。
【０１１０】次いで、周辺回路部の低耐圧トランジスタ
が形成される領域の上の三層絶縁膜１０に、リンドープ
ト多結晶シリコン膜１２に届くようにコンタクトホール
２５を開口する（図３０参照）。
が形成される領域の上の三層絶縁膜１０に、リンドープ
ト多結晶シリコン膜１２に届くようにコンタクトホール
２５を開口する（図３０参照）。
【０１１１】この後、図３３に示すように、周辺回路部
Ｒ2の低耐圧トランジスタの領域にリンをイオン注入す
る。リンドープト多結晶シリコン膜の不純物部度は、メ
モリトランジスタに要求される特性にしたがって決めら
れる。その不純物濃度は、たとえば4Ｅ20／ｃｍ3程度で
あり、導電層として扱われるゲート電極の不純物濃度と
しては低い濃度である。周辺回路部のトランジスタのゲ
ート電極には、そのゲート電極の空乏化を抑えるため、
上記値よりも高濃度であることが望ましい。このイオン
注入工程を増やすのみで、周辺回路部の低耐圧トランジ
スタのゲート電極の不純物濃度を、メモリトランジスタ
のゲート電極のそれよりも高濃度にすることができる。
Ｒ2の低耐圧トランジスタの領域にリンをイオン注入す
る。リンドープト多結晶シリコン膜の不純物部度は、メ
モリトランジスタに要求される特性にしたがって決めら
れる。その不純物濃度は、たとえば4Ｅ20／ｃｍ3程度で
あり、導電層として扱われるゲート電極の不純物濃度と
しては低い濃度である。周辺回路部のトランジスタのゲ
ート電極には、そのゲート電極の空乏化を抑えるため、
上記値よりも高濃度であることが望ましい。このイオン
注入工程を増やすのみで、周辺回路部の低耐圧トランジ
スタのゲート電極の不純物濃度を、メモリトランジスタ
のゲート電極のそれよりも高濃度にすることができる。
【０１１２】なお、周辺回路部の高耐圧トランジスタの
ゲート電極は、元来不純物濃度が高いメモリトランジス
タのコントロールゲートに対応する導電層と同じである
ので、特別に不純物濃度を高める処理を追加しなくて
も、周辺回路部のトランジスタのゲート電極に必要とさ
れる不純物を含んでいる。
ゲート電極は、元来不純物濃度が高いメモリトランジス
タのコントロールゲートに対応する導電層と同じである
ので、特別に不純物濃度を高める処理を追加しなくて
も、周辺回路部のトランジスタのゲート電極に必要とさ
れる不純物を含んでいる。
【０１１３】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むものである。
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むものである。
【０１１４】
【発明の効果】本発明の不揮発性半導体記憶装置および
その製造方法を用いることにより、高温熱処理の回数を
最小限に減らして、周辺回路部において、高耐圧トラン
ジスタと動作速度を重視した低耐圧トランジスタとを、
簡便に形成することができる。この製造方法では、高温
熱処理の回数を抑制するので、半導体基板への結晶欠陥
の導入が抑制され、また不純物拡散が抑制されるので、
不純物拡散領域の高温加熱履歴の蓄積に伴う不純物拡散
領域の拡大を防止することができる。このため、不揮発
性半導体記憶装置の微細化の阻害要因にならない。さら
に、ゲート間絶縁膜の上にドープトシリコン膜を形成す
ることにより、ゲート間絶縁膜にコンタクトホールを開
口後、その底部に生じる自然酸化膜をＨＦ溶液等を用い
て簡単に除去することができ、フローティングゲートお
よびコントロールゲートに対応する導電層の電気的接続
を確実にすることができる。
その製造方法を用いることにより、高温熱処理の回数を
最小限に減らして、周辺回路部において、高耐圧トラン
ジスタと動作速度を重視した低耐圧トランジスタとを、
簡便に形成することができる。この製造方法では、高温
熱処理の回数を抑制するので、半導体基板への結晶欠陥
の導入が抑制され、また不純物拡散が抑制されるので、
不純物拡散領域の高温加熱履歴の蓄積に伴う不純物拡散
領域の拡大を防止することができる。このため、不揮発
性半導体記憶装置の微細化の阻害要因にならない。さら
に、ゲート間絶縁膜の上にドープトシリコン膜を形成す
ることにより、ゲート間絶縁膜にコンタクトホールを開
口後、その底部に生じる自然酸化膜をＨＦ溶液等を用い
て簡単に除去することができ、フローティングゲートお
よびコントロールゲートに対応する導電層の電気的接続
を確実にすることができる。
【図１】 本発明の実施の形態１における不揮発性半導
体記憶装置の断面図である。
体記憶装置の断面図である。
【図２】 図１のＡ部拡大図である。
【図３】 図１のＢ部拡大図である。
【図４】 図１に示す不揮発性半導体記憶装置の製造に
あたり、シリコン基板に素子分離絶縁膜を形成した段階
の断面図である。
あたり、シリコン基板に素子分離絶縁膜を形成した段階
の断面図である。
【図５】 メモリセル部の底部にボトムウェルを形成し
た段階の断面図である。
た段階の断面図である。
【図６】 周辺回路部のｐ導電型トランジスタを形成す
る領域にｎ導電型ウェルを形成した段階の断面図であ
る。
る領域にｎ導電型ウェルを形成した段階の断面図であ
る。
【図７】 メモリセル部および周辺回路部のｎ導電型ト
ランジスタを形成する領域にｐ導電型ウェルを形成した
段階の断面図である。
ランジスタを形成する領域にｐ導電型ウェルを形成した
段階の断面図である。
【図８】 周辺回路部の高耐圧トランジスタを形成する
領域に、ゲート酸化膜の下層酸化膜を形成した段階の断
面図である。
領域に、ゲート酸化膜の下層酸化膜を形成した段階の断
面図である。
【図９】 下層酸化膜とシリコン基板とを覆うように、
ゲート酸化膜を形成し、次いで、フローティングゲート
となる導電層をメモリセル部と周辺回路部とにわたって
形成し、メモリセル部でパターニングした段階の断面図
である。
ゲート酸化膜を形成し、次いで、フローティングゲート
となる導電層をメモリセル部と周辺回路部とにわたって
形成し、メモリセル部でパターニングした段階の断面図
である。
【図１０】 メモリセル部のシリコン基板にｎ導電型不
純物を注入して、メモリトランジスタのソース、ドレイ
ン領域を形成した段階の断面図である。
純物を注入して、メモリトランジスタのソース、ドレイ
ン領域を形成した段階の断面図である。
【図１１】 メモリトランジスタのソース、ドレイン領
域の上にシリコン酸化膜を形成した段階の断面図であ
る。
域の上にシリコン酸化膜を形成した段階の断面図であ
る。
【図１２】 メモリセル部と周辺回路部とにわたって、
ゲート間絶縁膜となる三層絶縁膜を堆積した段階の断面
図である。
ゲート間絶縁膜となる三層絶縁膜を堆積した段階の断面
図である。
【図１３】 さらにリンドープト多結晶シリコン膜を形
成した後、周辺回路部において、高耐圧トランジスタお
よび低耐圧トランジスタが形成される領域上の三層絶縁
膜およびリンドープト多結晶シリコン膜のコンタクトホ
ールを開口した段階の断面図である。
成した後、周辺回路部において、高耐圧トランジスタお
よび低耐圧トランジスタが形成される領域上の三層絶縁
膜およびリンドープト多結晶シリコン膜のコンタクトホ
ールを開口した段階の断面図である。
【図１４】 リンドープト多結晶シリコン膜を堆積し、
次いで、ＷＳｉ膜、絶縁膜を順次積層した後、メモリセ
ル部および周辺回路部のトランジスタのゲート部をパタ
ーニングした段階の断面図である。
次いで、ＷＳｉ膜、絶縁膜を順次積層した後、メモリセ
ル部および周辺回路部のトランジスタのゲート部をパタ
ーニングした段階の断面図である。
【図１５】 図１４のＣ部拡大図である。
【図１６】 周辺回路部のｎ導電型トランジスタのシリ
コン基板にｎ導電型不純物を注入した段階の断面図であ
る。
コン基板にｎ導電型不純物を注入した段階の断面図であ
る。
【図１７】 周辺回路部のｐ導電型トランジスタのシリ
コン基板にｐ導電型不純物を注入した段階の断面図であ
る。
コン基板にｐ導電型不純物を注入した段階の断面図であ
る。
【図１８】 メモリセル部および周辺回路部のゲート部
の側面にサイドウォールスペーサを形成した段階の断面
図である。
の側面にサイドウォールスペーサを形成した段階の断面
図である。
【図１９】 サイドウォールスペーサをマスクに用い
て、ｎ導電型トランジスタのソース、ドレイン領域にｎ
導電型不純物を注入して、高濃度ｎ導電型不純物領域を
形成した段階の断面図である。
て、ｎ導電型トランジスタのソース、ドレイン領域にｎ
導電型不純物を注入して、高濃度ｎ導電型不純物領域を
形成した段階の断面図である。
【図２０】サイドウォールスペーサをマスクに用いて、
ｐ導電型トランジスタのソース、ドレイン領域にｐ導電
型不純物を注入して、高濃度ｐ導電型不純物領域を形成
した段階の断面図である。
ｐ導電型トランジスタのソース、ドレイン領域にｐ導電
型不純物を注入して、高濃度ｐ導電型不純物領域を形成
した段階の断面図である。
【図２１】 本発明の実施の形態２における不揮発性半
導体記憶装置の製造において、三層絶縁膜とリンドープ
ト多結晶シリコン膜とにコンタクトホールを開口後、周
辺回路部のフローティングゲート導電層にリンをさらに
注入している段階の断面図である。
導体記憶装置の製造において、三層絶縁膜とリンドープ
ト多結晶シリコン膜とにコンタクトホールを開口後、周
辺回路部のフローティングゲート導電層にリンをさらに
注入している段階の断面図である。
【図２２】 本発明の実施の形態３における不揮発性半
導体記憶装置の断面図である。
導体記憶装置の断面図である。
【図２３】 図２２のＤ部拡大図である。
【図２４】 図２２に示す不揮発性半導体記憶装置の製
造にあたり、シリコン基板上にゲート絶縁膜を形成後、
フローティングゲートとなる導電層を堆積して、パター
ニングした段階の断面図である。
造にあたり、シリコン基板上にゲート絶縁膜を形成後、
フローティングゲートとなる導電層を堆積して、パター
ニングした段階の断面図である。
【図２５】 メモリトランジスタのソース、ドレイン領
域となるｎ導電型不純物領域を形成した段階の断面図で
ある。
域となるｎ導電型不純物領域を形成した段階の断面図で
ある。
【図２６】 メモリトランジスタのソース、ドレイン領
域の上にシリコン酸化膜を形成した段階の断面図であ
る。
域の上にシリコン酸化膜を形成した段階の断面図であ
る。
【図２７】 ゲート間絶縁膜となる三層絶縁膜を形成し
た段階の断面図である。
た段階の断面図である。
【図２８】 周辺回路部の高耐圧トランジスタが形成さ
れる領域上の、ゲート酸化膜、フローティングゲート導
電層および三層絶縁膜をエッチング除去し、シリコン基
板を露出させた段階の断面図である。
れる領域上の、ゲート酸化膜、フローティングゲート導
電層および三層絶縁膜をエッチング除去し、シリコン基
板を露出させた段階の断面図である。
【図２９】 露出したシリコン基板の上にゲート酸化膜
より厚い厚みのゲート酸化膜を形成した段階の断面図で
ある。
より厚い厚みのゲート酸化膜を形成した段階の断面図で
ある。
【図３０】 周辺回路部の低耐圧トランジスタが形成さ
れる領域上の三層絶縁膜にコンタクトホールを開口した
段階の断面図である。
れる領域上の三層絶縁膜にコンタクトホールを開口した
段階の断面図である。
【図３１】 低耐圧トランジスタが形成される領域上の
フローティングゲート導電層にリンを注入し、メモリセ
ル部と周辺回路部とのトランジスタのゲート部をパター
ニングした段階の断面図である。
フローティングゲート導電層にリンを注入し、メモリセ
ル部と周辺回路部とのトランジスタのゲート部をパター
ニングした段階の断面図である。
【図３２】 図３１のＥ部拡大図である。
【図３３】 本発明の実施の形態４における不揮発性半
導体記憶装置の製造において、三層絶縁膜にコンタクト
ホールを開口後、周辺回路部のフローティングゲート導
電層にリンをさらに注入している段階の断面図である。
導体記憶装置の製造において、三層絶縁膜にコンタクト
ホールを開口後、周辺回路部のフローティングゲート導
電層にリンをさらに注入している段階の断面図である。
【図３４】 従来の不揮発性半導体記憶装置の断面図で
ある。
ある。
【図３５】 図３４の不揮発性半導体記憶装置の製造に
あたり、ゲート酸化膜、フローティング導電層および三
層絶縁膜を形成後、周辺回路部のゲート酸化膜、フロー
ティング導電層および三層絶縁膜をエッチング除去し、
周辺回路部のシリコン基板を露出させた段階の断面図で
ある。
あたり、ゲート酸化膜、フローティング導電層および三
層絶縁膜を形成後、周辺回路部のゲート酸化膜、フロー
ティング導電層および三層絶縁膜をエッチング除去し、
周辺回路部のシリコン基板を露出させた段階の断面図で
ある。
【図３６】 周辺回路部の高耐圧トランジスタが形成さ
れる領域に厚いゲート絶縁膜を形成した段階の断面図で
ある。
れる領域に厚いゲート絶縁膜を形成した段階の断面図で
ある。
【図３７】 さらに周辺回路部にのみゲート絶縁膜を形
成し、周辺回路部とメモリセル部とにわたって、下から
順に、コントロールゲート導電層、ＷＳｉ層および絶縁
層を堆積し、周辺回路部のトランジスタのゲート部のみ
をパターニングした段階の断面図である。
成し、周辺回路部とメモリセル部とにわたって、下から
順に、コントロールゲート導電層、ＷＳｉ層および絶縁
層を堆積し、周辺回路部のトランジスタのゲート部のみ
をパターニングした段階の断面図である。
【図３８】 メモリセル部のトランジスタのゲート部を
パターニングした段階の断面図である。
パターニングした段階の断面図である。
【図３９】 周辺回路部のｎ導電型トランジスタのソー
ス、ドレイン領域となるシリコン基板の領域にｎ導電型
不純物を注入した段階の断面図である。
ス、ドレイン領域となるシリコン基板の領域にｎ導電型
不純物を注入した段階の断面図である。
【図４０】 周辺回路部のｐ導電型トランジスタのソー
ス、ドレイン領域となるシリコン基板の領域にｐ導電型
不純物を注入した段階の断面図である。
ス、ドレイン領域となるシリコン基板の領域にｐ導電型
不純物を注入した段階の断面図である。
【図４１】 メモリセル部および周辺回路部のゲート部
の側面にサイドウォールスペーサを形成した段階の断面
図である。
の側面にサイドウォールスペーサを形成した段階の断面
図である。
【図４２】 サイドウォールスペーサをマスクに用い
て、ｎ導電型トランジスタのソース、ドレイン領域にｎ
導電型不純物をさらに注入して、高濃度ｎ導電型不純物
領域を形成した段階の断面図である。
て、ｎ導電型トランジスタのソース、ドレイン領域にｎ
導電型不純物をさらに注入して、高濃度ｎ導電型不純物
領域を形成した段階の断面図である。
【図４３】 サイドウォールスペーサをマスクに用い
て、ｐ導電型トランジスタのソース、ドレイン領域にｐ
導電型不純物をさらに注入して、高濃度ｐ導電型不純物
領域を形成した段階の断面図である。
て、ｐ導電型トランジスタのソース、ドレイン領域にｐ
導電型不純物をさらに注入して、高濃度ｐ導電型不純物
領域を形成した段階の断面図である。
１ シリコン基板、２ 素子分離絶縁膜、３ ボトムウ
ェル、４ ｎ導電型ウェル、５ ｐ導電型ウェル、６
ゲート酸化膜下層、７ ゲート酸化膜、８ フローティ
ングゲート（導電層）、９ シリコン酸化膜、１０ 三
層絶縁膜（ＯＮＯ:Oxide-Nitride-Oxide膜）、１１ リ
ンドープト多結晶シリコン膜、１２ コントロールゲー
ト（導電層）、１３ ＷＳｉ層、１４ 絶縁膜、１５,
１６ 低濃度不純物領域、１７ サイドウォールスペー
サ、１８，１９ 高濃度不純物領域、２２ 層間絶縁
膜、２３ プラグ配線、２５ コンタクトホール、２６
配線、２８ａ，２８ｂ ソース、ドレイン、３７ 高
耐圧トランジスタのゲート酸化膜、５０ メモリトラン
ジスタ、６１ 低耐圧トランジスタ、６２ 高耐圧トラ
ンジスタ。
ェル、４ ｎ導電型ウェル、５ ｐ導電型ウェル、６
ゲート酸化膜下層、７ ゲート酸化膜、８ フローティ
ングゲート（導電層）、９ シリコン酸化膜、１０ 三
層絶縁膜（ＯＮＯ:Oxide-Nitride-Oxide膜）、１１ リ
ンドープト多結晶シリコン膜、１２ コントロールゲー
ト（導電層）、１３ ＷＳｉ層、１４ 絶縁膜、１５,
１６ 低濃度不純物領域、１７ サイドウォールスペー
サ、１８，１９ 高濃度不純物領域、２２ 層間絶縁
膜、２３ プラグ配線、２５ コンタクトホール、２６
配線、２８ａ，２８ｂ ソース、ドレイン、３７ 高
耐圧トランジスタのゲート酸化膜、５０ メモリトラン
ジスタ、６１ 低耐圧トランジスタ、６２ 高耐圧トラ
ンジスタ。
フロントページの続き
Ｆターム(参考） 5F083 EP02 EP23 EP42 EP48 EP55
EP63 EP68 ER03 ER09 ER14
ER19 ER21 ER29 GA24 GA28
HA01 JA04 JA35 JA39 JA53
MA01 MA06 MA16 MA19 NA04
PR12 PR36 PR39 PR43 PR44
PR46 PR49 PR53 PR54 PR56
ZA05 ZA06 ZA07
5F101 BA29 BA36 BB05 BC01 BD10
BD27 BD36 BD38 BE02 BE05
BE07 BH04 BH05 BH08 BH09
BH21
Claims (14)
- 【請求項１】 半導体基板上にメモリセル部とその周辺
に位置する周辺回路部とを備え、 前記メモリセル部において、ゲート絶縁膜上に位置する
フローティングゲートと、そのフローティングゲート上
に位置するゲート間絶縁膜と、前記ゲート間絶縁膜上に
位置するコントロールゲートとを有するメモリトランジ
スタを備え、また前記周辺回路部において、第１のゲー
ト絶縁膜を含む第１のトランジスタおよび第２のゲート
絶縁膜を含む第２のトランジスタを備え、 前記第１および第２のトランジスタの少なくとも一方
は、そのゲート絶縁膜の上に下から順に互いに接して位
置する、下部導電層と中間絶縁膜と上部導電層とを備
え、前記下部導電層は前記フローティングゲートと同じ
厚み方向構成を有し、前記中間絶縁膜は前記ゲート間絶
縁膜と同じ厚み方向構成の絶縁膜を含み、前記上部導電
層は前記コントロールゲートの導電層と同じ厚み方向構
成を有し、さらに、 前記中間絶縁膜は、前記上部導電層と前記下部導電層と
を電気的に接続する導通部を備える、不揮発性半導体記
憶装置。 - 【請求項２】 前記第１および第２のトランジスタの両
方とも、それぞれのゲート絶縁膜の上に、前記フローテ
ィングゲートと同じ厚み方向構成の下部導電層と、前記
ゲート間絶縁膜と同じ厚み方向構成の絶縁膜を含む中間
絶縁膜と、前記コントロールゲートと同じ厚み方向構成
の上部導電層とを備え、前記中間絶縁膜は、前記上部導
電層と前記下部導電層とを電気的に接続する導通部を備
える、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１のトランジスタは、前記第１の
ゲート絶縁膜の上に、前記フローティングゲートと同じ
厚み方向構成の下部導電層と、前記ゲート間絶縁膜と同
じ厚み方向構成の絶縁膜を含む中間絶縁膜と、前記コン
トロールゲートと同じ厚み方向構成の上部導電層とを備
え、前記中間絶縁膜は、前記上部導電層と前記下部導電
層とを電気的に接続する導通部を備え、前記第２のトラ
ンジスタは、前記第２のゲート絶縁膜の上に前記コント
ロールゲートと同じ厚み方向構成の導電層を備える、請
求項１に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記導通部は、前記上部導電層が前記中
間絶縁膜を貫通し、前記下部導電層に届く、絶縁膜貫通
導通部である、請求項１〜３のいずれかに記載の不揮発
性半導体記憶装置。 - 【請求項５】 前記第１のトランジスタは前記半導体基
板上に前記メモリトランジスタのゲート絶縁膜と同じ厚
み方向構成の第１のゲート絶縁膜を有し、前記第２のト
ランジスタは前記半導体基板上に前記第１のゲート絶縁
膜よりも厚い第２のゲート絶縁膜を備える、請求項１〜
４のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項６】 前記第２のゲート絶縁膜は、前記第１の
ゲート絶縁膜と同じ厚み方向構成の絶縁膜を含みさらに
別の絶縁膜を付加された絶縁膜である、請求項５に記載
の不揮発性半導体記憶装置。 - 【請求項７】 前記周辺回路部において、前記中間絶縁
膜と前記上部導電層との間に不純物を含むドープトシリ
コン膜をさらに備え、前記ドープトシリコン膜にも前記
導通部が設けられている、請求項１〜６のいずれかに記
載の不揮発性半導体記憶装置。 - 【請求項８】 前記メモリセル部におけるフローティン
グゲートおよび前記周辺回路部における下部導電層は、
不純物を含むドープトシリコンから形成され、前記下部
導電層の不純物濃度が、前記フローティングゲートの不
純物濃度より高い、請求項１〜７のいずれかに記載の不
揮発性半導体記憶装置。 - 【請求項９】 前記ドープトシリコンが、リンドープト
多結晶シリコンであり、前記下部導電層のリン濃度が、
前記フローティングゲートのリン濃度より高い、請求項
８に記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記ゲート間絶縁膜が、下から順に、
シリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜
との３層が積層された三層絶縁膜である、請求項１〜９
のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項１１】 半導体基板上にメモリセル部とその周
辺に位置する周辺回路部とを備え、前記メモリセル部に
おいて、ゲート絶縁膜上に位置するフローティングゲー
トと、そのフローティングゲート上に位置するゲート間
絶縁膜と、前記ゲート間絶縁膜上に位置するコントロー
ルゲートとを有するメモリトランジスタを備え、また前
記周辺回路部において、第１のゲート絶縁膜を含む第１
のトランジスタおよび第２のゲート絶縁膜を含む第２の
トランジスタを備える不揮発性半導体記憶装置の製造方
法であって、 前記半導体基板上の周辺回路部の前記第２のトランジス
タが形成される領域に下層絶縁膜を形成する工程と、 前記半導体基板および前記下層絶縁膜を覆うゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜の上にフローティングゲートを構成す
るフローティング導電層を形成する工程と、 前記フローティング導電層の上に、前記ゲート間絶縁膜
を形成する工程と、 前記第１および第２のトランジスタが形成される領域の
前記ゲート間絶縁膜に前記フローティング導電層に届く
貫通孔を開口する工程とを備える、不揮発性半導体記憶
装置の製造方法。 - 【請求項１２】 前記フローティング導電層は不純物ド
ープトシリコン膜で形成され、前記ゲート間絶縁膜に貫
通孔を開口する工程の後、前記周辺回路部の領域の前記
不純物ドープトシリコン膜にのみさらに不純物を注入す
る工程を備える、請求項１１に記載の不揮発性半導体記
憶装置の製造方法。 - 【請求項１３】 半導体基板上にメモリセル部とその周
辺に位置する周辺回路部とを備え、 前記メモリセル部において、ゲート絶縁膜上に位置する
フローティングゲートと、そのフローティングゲート上
に位置するゲート間絶縁膜と、前記ゲート間絶縁膜上に
位置するコントロールゲートとを有するメモリトランジ
スタを備え、また前記周辺回路部において、第１のゲー
ト絶縁膜を含む第１のトランジスタおよび第２のゲート
絶縁膜を含む第２のトランジスタを備える、不揮発性半
導体記憶装置の製造方法であって、 前記メモリセル部と前記周辺回路部とに共通に、ゲート
絶縁膜と、そのゲート絶縁膜上に前記フローティングゲ
ートとなるフローティング導電層と、その導電層上にゲ
ート間絶縁膜とを、順次積層する工程と、 前記順次積層された、ゲート絶縁膜と、フローティング
導電層と、ゲート間絶縁膜とを、平面的に見て前記第２
のトランジスタが形成される領域の範囲のみ除去して前
記半導体基板を露出させる工程と、 前記第２のトランジスタの領域にのみ、前記ゲート絶縁
膜より厚さの厚い第２ゲート絶縁膜を形成する工程と、 前記第１のトランジスタが形成される領域の、前記ゲー
ト間絶縁膜に前記フローティング導電層に届く貫通孔を
開口する工程と、 前記メモリセル部と前記周辺回路部とにわたって、前記
貫通孔を埋め、前記第２ゲート絶縁膜を覆うように前記
コントロールゲートとなるコントロール導電層を形成す
る工程とを備える、不揮発性半導体記憶装置の製造方
法。 - 【請求項１４】 前記フローティング導電層は不純物ド
ープトシリコン膜で形成され、前記貫通孔開口工程と前
記コントロール導電層形成工程との間に、前記周辺回路
部の不純物ドープトシリコン膜にのみ、さらに不純物を
注入する工程とを備える、請求項１３に記載の不揮発性
半導体記憶装置の製造方法。
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