JP2007165856A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置の高集積化，高耐圧化，高速化，加工容易性を同時に実現する。
【解決手段】トンネル絶縁膜上のフローティングゲート電極層，ゲート間絶縁膜，第１，及び第２コントロールゲート電極層及び金属シリサイド膜を備えるメモリセルトランジスタと、高電圧用ゲート絶縁膜２１上の高電圧用ゲート電極層５１，一部分を開口したゲート間絶縁膜２５，第１，及び第２コントロールゲート電極層４８，４６及び金属シリサイド膜５３を備える高電圧トランジスタと、トンネル絶縁膜２０上のフローティングゲート電極層５０，一部分を開口したゲート間絶縁膜２５，第１，及び第２コントロールゲート電極層４８，４６及び金属シリサイド膜５３を備える低電圧トランジスタと、メモリセルトランジスタ，高電圧トランジスタ及び低電圧トランジスタのソース・ドレイン領域上に直接、配置されるライナー絶縁膜２７とを備える不揮発性半導体記憶装置。
【選択図】図３２

Description

本発明は、不揮発性半導体記憶装置に関し、特に、フラッシュメモリに用いる不揮発性半導体記憶装置に関する。

従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。このＥＥＰＲＯＭでは、特にＮＡＮＤ型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、フローティングゲートとコントロールゲートとを積層してなる積層ゲート構造のＭＯＳトランジスタが用いられる。

ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、ＮＡＮＤストリングを形成し、そのＮＡＮＤストリングの両側に選択トランジスタが配置された構造を有する。また、メモリセルの素子活性領域に対して素子分離領域が並行して配置されメモリセルアレイを構成している。

従来のフラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、メモリセルアレイ領域に対する書き込み電圧、中間電圧、消去電圧等の高電圧パルスを供給するために、高電圧回路領域が必要である。一方、通常の低電圧、高速性能の要求される低電圧回路領域も存在する。

しかしながら、低電圧回路領域においては、トランジスタの駆動能力を上昇させ、より高速性能を有するトランジスタを用いた方が有利となる。特に、低電源電圧動作の可能なフラッシュＥＥＰＲＯＭの低電圧回路領域においては、トランジスタの駆動能力を確保することが課題となる。一方、メモリセルアレイの大容量化に伴って、メモリセル領域のワード線の抵抗を下げることによって書き込み速度、読み出し速度の向上を得ることが重要な課題となっている。ＮＡＮＤ型フラッシュメモリにおいて、大容量化にともなうワード線の遅延の回避や高速化を実現する為の技術として、ワード線に金属シリサイド膜を形成することが一つの手段として上げられる。

低電圧回路領域においては、駆動能力を上昇させ、より高速性能を有するトランジスタを得る必要がある。また大容量のメモリセルアレイにおいて、メモリセル領域のワード線の抵抗を下げて書き込み速度、読み出し速度の向上を得るためには、ゲートや拡散層に金属サリサイド膜を形成することが一つの方法である。

しかしながら、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、ＣＭＯＳロジック同様、全回路領域のゲートや拡散層に金属サリサイド膜を形成した場合、
書き込み電圧Ｖ_pgm 及び消去電圧Ｖ_erase等の１５Ｖ以上の高電圧を発生するために配置された高電圧回路領域内のトランジスタでは、接合リークの増大や接合耐圧、表面耐圧の劣化を回避することが課題となる。又、抵抗素子の抵抗が下がり、素子面積が増えることや高電圧系の周辺回路トランジスタのゲート耐圧の劣化が懸念される。その解決策として、領域を選択した金属サリサイド膜を形成する手法が挙げられるが、その場合、金属サリサイド膜の有無による加工の困難性が増加する。

特にＮＡＮＤ型の場合は、ＡＮＤやＮＯＲに比べて高電圧を必要とするため、接合リークや接合耐圧の問題が顕著になる。

コントロールゲート上にワード線方向に延在する溝を設け、層間絶縁膜上に金属配線を形成し、溝に金属配線を埋め込み、ポリサイドワード線抵抗を低抵抗化することによって、製造工程を複雑化することなく、ワード線を低抵抗化し、メモリの読み出し時間を短縮できる不揮発性半導体記憶装置及びその製造方法については、既に開示されている（例えば、特許文献１参照。）。

メモリセルトランジスタの不純物拡散層の上面にシリサイド層を形成することなく、ゲート電極上にシリサイド層を形成し、ロジック領域上のゲート電極及び拡散層上にシリサイド層を形成して、高速動作化を図る半導体記憶装置及びその製造方法については、既に開示されている（例えば、特許文献２参照。）。

又、メモリセルトランジスタと周辺トランジスタの両拡散層及び周辺トランジスタのゲート電極上には、金属シリサイド層が形成されていると共に、メモリセルトランジスタが、セルフアラインコンタクト構造を有することになるので、周辺トランジスタの低抵抗化を確保しつつセルサイズの面積を縮小することができる不揮発性半導体記憶装置のも提案されている（例えば、特許文献３参照。）。
特開２０００−１００９７５号公報 特開２００３−３４７５１１号公報 特開２００２−２１７３１９号公報

本発明は、メモリセルトランジスタの高速化・高集積化・加工容易性，低電圧トランジスタの高速化・加工容易性及び高電圧トランジスタの高耐圧化・高速化・加工容易性を同時に実現する不揮発性半導体記憶装置を提供することにある。

本発明の一態様によれば、（イ）第１のソース・ドレイン領域，第１のソース・ドレイン領域間の半導体領域上の第１のトンネル絶縁膜，第１のトンネル絶縁膜上の第１フローティングゲート電極層，第１フローティングゲート電極層上の第１のゲート間絶縁膜，第１のゲート間絶縁膜上の第１コントロールゲート電極層，第１コントロールゲート電極層上の第２コントロールゲート電極層，第２コントロールゲート電極層と電気的に接触する第１の金属シリサイド膜を備えるメモリセルトランジスタを含むセルアレイ領域と、（ロ）セルアレイ領域の周辺に配置され、第２のソース・ドレイン領域，第２のソース・ドレイン領域間の半導体領域上の高電圧用ゲート絶縁膜，高電圧用ゲート絶縁膜上の高電圧用ゲート電極層，高電圧用ゲート電極層上の一部分を開口した第２のゲート間絶縁膜，第２のゲート間絶縁膜上の第３コントロールゲート電極層，第３コントロールゲート電極層上の第４コントロールゲート電極層，第４コントロールゲート電極層と電気的に接触する第２の金属シリサイド膜を備える高電圧トランジスタを含む高電圧回路領域と、（ハ）セルアレイ領域の周辺の高電圧回路領域とは異なる位置に配置され，第３のソース・ドレイン領域，第３のソース・ドレイン領域間の半導体領域上の第２のトンネル絶縁膜，第２のトンネル絶縁膜上の第２フローティングゲート電極層，第２フローティングゲート電極層上の一部分を開口した第３のゲート間絶縁膜，第３のゲート間絶縁膜上の第５コントロールゲート電極層，第５コントロールゲート電極層上の第６コントロールゲート電極層，第６コントロールゲート電極層と電気的に接触する第３の金属シリサイド膜を備える低電圧トランジスタを含む低電圧回路領域と、（ニ）第１のソース・ドレイン領域，第２のソース・ドレイン領域及び第３のソース・ドレイン領域上に直接、配置されるライナー絶縁膜とを備える不揮発性半導体記憶装置が提供される。

本発明の他の態様によれば、（イ）第１のソース・ドレイン領域，第１のソース・ドレイン領域間の半導体領域上の第１のトンネル絶縁膜，第１のトンネル絶縁膜上の第１フローティングゲート電極層，第１フローティングゲート電極層上の第１のゲート間絶縁膜，第１のゲート間絶縁膜上の第１コントロールゲート電極層，第１のコントロールゲート電極層上の第２コントロールゲート電極層，第２コントロールゲート電極層と電気的に接触する第１の金属シリサイド膜を備えるメモリセルトランジスタを含むセルアレイ領域と、（ロ）前記セルアレイ領域の周辺部において、前記第１のソース・ドレイン領域が配置される半導体基板表面より低い凹部半導体表面上に配置され，第２のソース・ドレイン領域，第２のソース・ドレイン領域間の半導体領域上の高電圧用ゲート絶縁膜，高電圧用ゲート絶縁膜上の第２フローティングゲート電極層，第２フローティングゲート電極層上の一部分を開口した第２のゲート間絶縁膜，第２のゲート間絶縁膜上の第３コントロールゲート電極層，第３コントロールゲート電極層上の第４コントロールゲート電極層，第４コントロールゲート電極層と電気的に接触する第２の金属シリサイド膜を備える高電圧トランジスタを含む高電圧回路領域と、（ハ）セルアレイ領域の周辺の高電圧回路領域とは異なる位置に配置され，第３のソース・ドレイン領域，第３のソース・ドレイン領域間の半導体領域上の第２のトンネル絶縁膜，第２のトンネル絶縁膜上の第３フローティングゲート電極層，第３フローティングゲート電極層上の一部分を開口した第３のゲート間絶縁膜，第３のゲート間絶縁膜上の第５コントロールゲート電極層，第５コントロールゲート電極層上の第６コントロールゲート電極層，第６コントロールゲート電極層と電気的に接触する第３の金属シリサイド膜を備える低電圧トランジスタを含む低電圧回路領域と、（ニ）第１のソース・ドレイン領域，第２のソース・ドレイン領域及び第３のソース・ドレイン領域上に直接配置されるライナー絶縁膜とを備え、（ホ）高電圧用ゲート絶縁膜の厚さは第１乃至第２のトンネル絶縁膜の厚さよりも厚く、かつ高電圧用ゲート絶縁膜の表面と第１乃至第２のトンネル絶縁膜の表面は平坦化されている不揮発性半導体記憶装置が提供される。

本発明の不揮発性半導体記憶装置によれば、メモリセルトランジスタの高速化・高集積化・加工容易性，低電圧トランジスタの高速化・加工容易性及び高電圧トランジスタの高耐圧化・高速化・加工容易性を同時に実現することができる。

次に、図面を参照して、本発明の第１乃至第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す第１乃至第６の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

ＮＡＮＤ型不揮発性半導体記憶装置の形成プロセスにおいては、素子分離領域（ＳＴＩ）形成前にすべてのゲート絶縁膜を形成する「全素子ゲート先作り」工程がある。「全素子ゲート先作り」工程では、低電圧回路領域のゲート絶縁膜は、セルアレイ領域のゲート絶縁膜と同じ膜厚になるため、製造工程が簡単になるという利点がある。一方、セルアレイ領域に対して周辺部を構成する低電圧回路領域および高電圧回路領域のゲート絶縁膜（トンネル酸化膜）を独立に形成することができる「後作り」工程がある。「後作り」工程においては、素子分離領域を周辺低電圧回路領域および高電圧回路領域のゲート絶縁膜を後から独立にゲート絶縁膜の厚さを調整しつつ形成することができる。特に、低電圧回路領域のトランジスタのゲート絶縁膜をメモリセルトランジスタのゲート絶縁膜よりも薄く、極めて薄く形成することができる。このことからトランジスタとしての相互コンダクタンスｇ_mを高めることができ駆動能力の優れたトランジスタを形成することができるという利点がある。

本発明の実施の形態に係る不揮発性半導体記憶装置は、素子分離領域（ＳＴＩ）形成前にすべてのゲート絶縁膜を形成する「全素子ゲート先作り」工程に相当する。

本発明の実施の形態に係る不揮発性半導体記憶装置によれば、ワード線と各種素子のゲート電極層に金属シリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性，低電圧トランジスタの高速化・加工容易性及び高電圧トランジスタの高耐圧化・高速化・加工容易性を同時に実現することができる。

[第１の実施の形態]
（全体平面パターンブロック構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は、例えば、図６４に示すように、半導体チップ１１０上に配置されたセルアレイ領域１２０と、高電圧回路領域９０と、低電圧回路領域８０と、低電圧回路と高電圧回路と抵抗素子領域との混在からなるその他の回路領域１００とを備える。高電圧回路領域９０はセルアレイ領域１２０に対して書き込み電圧Ｖ_pgm、消去電圧Ｖ_erase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路である。低電圧回路領域８０はＣＭＯＳ等の論理回路であり、相対的に高速・低消費電力性能が要求される回路領域である。その他の回路領域１００には、特に低電圧回路領域８０及び高電圧回路領域９０に設定される回路以外の低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域等が配置される。

本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、特にセルアレイ領域１２０と、高電圧回路領域９０と、低電圧回路領域８０が関係している。更に又、セルアレイ領域１２０とその他の回路領域１００内における低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域も関係している。更に又、セルアレイ領域１２０と、高電圧回路領域９０及び低電圧回路領域８０と、その他の回路領域１００内における、配線領域も関係している。

本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成についてより詳細に説明すると、図６５に示すように、メモリセルアレイ１３０と、データ選択線ドライバ４２と、ロウデコーダ４３と、アドレスバッファ４７と、カラムデコーダ３９と、センスアンプ／データレジスタ３７と、データ入出力バッファ４５と、基板電位制御回路４４と、制御回路３５と、Ｖ_pgm発生回路４１ａと、Ｖ_pass発生回路４１ｂと、Ｖ_read発生回路４１ｃと、Ｖ_ref発生回路４１ｄから構成される。

メモリセルアレイ１３０は、後述するように、不揮発性メモリセルと選択トランジスタを直列又は並列接続したメモリセルブロックがマトリックス状に配列されて構成される。このメモリセルアレイ１３０のデータ転送線のデータをセンスし、或いは書き込みデータを保持するためにセンスアンプ／データレジスタ４６が設けられている。このセンスアンプ／データレジスタ４６はデータラッチを兼ねており、例えばフリップフロップ回路を主体として構成される。このセンスアンプ／データレジスタ４６は、データ入出力バッファ４５に接続されている。これらの接続は、アドレスバッファ４７からアドレス信号を受けるカラムデコーダ３９の出力によって制御される。データ入出力バッファ４５に加えられたデータを、メモリセルアレイ１３０に書き込み、及びメモリセルアレイ１３０に記憶されたデータを、データ入出力バッファ４５に読み出し可能となっている。メモリセルアレイ１３０には、メモリセルエレメントの選択を行うため、具体的にはデータ選択線及びブロック選択線の制御をするために、アドレス選択回路からなるロウデコーダ４３が設けられている。

基板電位制御回路４４は、メモリセルアレイ１３０が形成されるｐ型半導体基板(又はｐ型ウェル領域）の電位を制御するために設けられており、特に消去時に１０Ｖ以上の消去電圧に昇圧されるように構成されることが望ましい。更に、メモリセルアレイ１３０中の選択されたメモリセルトランジスタにデータ書き込みを行う際に、電源電圧よりも昇圧された書き込み電圧Ｖ_pgmを発生するためのＶ_pgm発生回路４１ａが配置されている。このＶ_pgm発生回路４１ａとは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖ_passを発生するためのＶ_pass発生回路４１ｂ、及びデータ読み出し時に非選択のメモリセルに与えられる読み出し用中間電圧Ｖ_read発生回路４１ｃも設けられている。これらは、書き込み、消去、及び読み出しの各状態で、必要な電圧出力がデータ選択線ドライバ４２に加えられるように、制御回路３５によって制御されている。

書き込み電圧Ｖ_pgmは６Ｖ以上３０Ｖ以下の電圧であり、書き込み用中間電圧Ｖ_passは３Ｖ以上１５Ｖ以下の電圧である。また、読み出し用中間電圧Ｖ_readは１Ｖ以上９Ｖ以下の電圧で、ＮＡＮＤ型メモリセルアレイの場合、読み出し電流を十分確保し、リードディスターブを低下させるのには、書き込みしきい値上限よりも１Ｖ程度高い電圧が望ましい。データ選択線ドライバ４２は、ロウデコーダ４３の出力に従って、電圧出力を、書き込み又は読み出しが必要なメモリセルトランジスタのコントロールゲート電極や選択トランジスタのゲート電極に印加するスイッチ回路である。

高電圧回路領域９０とは、図２のデータ選択線ドライバ４２及びロウデコーダ４３であり、低電圧回路領域８０とは、センスアンプ／データレジスタ３７やカラムデコーダ３９である。また、高電圧トランジスタとは、高電圧回路領域９０に用いられるトランジスタ、または、１５Ｖ以上の電圧がかかるトランジスタであり、低電圧トランジスタとは、低電圧回路領域８０に用いられるトランジスタ又は、１５Ｖ未満の電圧がかかるトランジスタである。

（ＮＡＮＤ型回路構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図６６に示すように、ＮＡＮＤ型メモリセルアレイの回路構成を備える。

ＮＡＮＤセルユニット１３２は、図６６に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬ_j-1，ＢＬ_j, ＢＬ_j+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。

各メモリセルトランジスタのｎソース・ドレイン領域を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線ＢＬ_j-1，ＢＬ_j, ＢＬ_j+1が延伸する方向に直列に接続され、両端部に選択ゲートトランジスタＳＧ１，ＳＧ２が配置され、更にこれらの選択ゲートトランジスタＳＧ１，ＳＧ２を介して、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに接続されている。結果として、１つのＮＡＮＤセルユニット１３２が構成され、これらのＮＡＮＤセルユニット１３２は、ビット線・・・ＢＬ_j-1，ＢＬ_j, ＢＬ_j+1・・・に直交するワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬ１４，ＷＬ１５が延伸する方向に複数並列に配置されている。

（素子構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１，図３３，図３４及び図３５（ａ），（ｂ）に示すように、第１のソース・ドレイン拡散層３４，第１のソース・ドレイン拡散層３４間の半導体領域上の第１のトンネル絶縁膜２０，第１のトンネル絶縁膜２０上の第１フローティングゲート電極層５０，第１フローティングゲート電極層５０上の第１のゲート間絶縁膜２５，第１のゲート間絶縁膜２５上の第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上の第２コントロールゲート電極層４６，第２コントロールゲート電極層４６と電気的に接触する第１の金属シリサイド膜５３を備えるメモリセルトランジスタを含むセルアレイ領域１２０と、セルアレイ領域１２０の周辺に配置され、第２のソース・ドレイン領域３６又は３８，第２のソース・ドレイン領域３６又は３８間の半導体領域上の高電圧用ゲート絶縁膜２１，高電圧用ゲート絶縁膜２１上の高電圧用ゲート電極層５１，高電圧用ゲート電極層５１上の一部分を開口した第２のゲート間絶縁膜２５，第２のゲート間絶縁膜２５上の第３コントロールゲート電極層４８，第３コントロールゲート電極層４８上の第４コントロールゲート電極層４６，第４コントロールゲート電極層４６と電気的に接触する第２の金属シリサイド膜５３を備える高電圧トランジスタを含む高電圧回路領域９０と、セルアレイ領域１２０の周辺の高電圧回路領域９０とは異なる位置に配置され，第３のソース・ドレイン領域３６又は３８，第３のソース・ドレイン領域３６又は３８間の半導体領域上の第２のトンネル絶縁膜２０，第２のトンネル絶縁膜２０上の第２フローティングゲート電極層５０，第２フローティングゲート電極層５０上の一部分を開口した第３のゲート間絶縁膜２５，第３のゲート間絶縁膜２５上の第５コントロールゲート電極層４８，第５コントロールゲート電極層４８上の第６コントロールゲート電極層４６，第６コントロールゲート電極層４６と電気的に接触する第３の金属シリサイド膜５３を備える低電圧トランジスタを含む低電圧回路領域８０と、第１のソース・ドレイン領域，第２のソース・ドレイン領域及び第３のソース・ドレイン領域上に直接、配置されるライナー絶縁膜２７とを備える。

或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、第１のソース・ドレイン領域，第２のソース・ドレイン領域及び第３のソース・ドレイン領域の上に、更に、ライナー絶縁膜２７と一部分において接触するバリア絶縁膜２９を備えていても良い。

或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、バリア絶縁膜２９は、更に、第１の金属シリサイド膜５３，第２の金属シリサイド膜５３，第３の金属シリサイド膜５３上に配置されていても良い。

或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第１乃至第３のソース・ドレイン領域が配置される半導体基板表面からバリア絶縁膜２９までの高さは、第１乃至第３のゲート間絶縁膜２５までの高さよりも高く設定されていても良い。

第１の実施の形態に係る不揮発性半導体記憶装置では、メモリトランジスタ、周辺の低電圧回路領域８０及び高電圧回路領域９０のトランジスタはいずれもスタックゲート構造を備える。

セルアレイ領域１２０のメモリセルトランジスタは、例えば、図３３，図３４に示すように、半導体基板１０と、半導体基板１０内に形成されたｎウェル領域１４及びｐウェル領域１２と、半導体基板１０上に配置されたトンネル絶縁膜２０と、トンネル絶縁膜２０上に配置されるフローティングゲート電極層５０と、フローティングゲート電極層５０上に配置されたゲート間絶縁膜２５と、ゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。第２コントロールゲート電極層４６はワード線に対応することから、金属シリサイド膜５３はワード線を構成する。

更に、セルアレイ領域１２０のメモリセルトランジスタに隣接して形成される選択ゲートトランジスタは、フローティングゲート電極層５０と、フローティングゲート電極層５０上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。フローティングゲート電極層５０と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、フローティングゲート電極層５０，フローティングゲート電極層５０に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、選択ゲートトランジスタのゲート電極となり、ワード線に平行に配置される選択ゲート線を構成する。

高電圧回路領域（ＨＶ）９０は、図３５（ａ）に示すように、例えば、半導体基板１０内に形成されたｐウェル領域１６及びｎウェル領域１８と、ｐウェル領域１６内に形成されたｎＭＯＳトランジスタと、ｎウェル領域１８内に形成されたｐＭＯＳトランジスタとを備える。高電圧回路領域９０のｎＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０内に形成されたｐウェル領域１６と、ｐウェル領域１６上に配置された高電圧用ゲート絶縁膜２１と、高電圧用ゲート絶縁膜２１上に配置された高電圧用ゲート電極層５１と、ｐウェル領域１６の表面に配置され，ソース領域およびドレイン領域のいずれかとなるｎソース／ドレイン領域３６と、高電圧用ゲート電極層５１上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。高電圧用ゲート電極層５１と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、高電圧用ゲート電極層５１，高電圧用ゲート電極層５１に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、高電圧回路領域９０のｎＭＯＳ高電圧トランジスタのゲート電極となる。同様に、高電圧回路領域９０のｐＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０内に形成されたｎウェル領域１８と、ｎウェル領域１８上に配置された高電圧用ゲート絶縁膜２１と、高電圧用ゲート絶縁膜２１上に配置された高電圧用ゲート電極層５１と、ｎウェル領域１８の表面に配置され，ソース領域およびドレイン領域のいずれかとなるｐソース／ドレイン領域３８と、高電圧用ゲート電極層５１上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上
部に電気的に接触する金属シリサイド膜５３とを備える。高電圧用ゲート電極層５１と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、高電圧用ゲート電極層５１，高電圧用ゲート電極層５１に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、高電圧回路領域９０のｐＭＯＳ高電圧トランジスタのゲート電極となる。

低電圧回路領域（ＬＶ）８０は、図３５（ｂ）に示すように、例えば、半導体基板１０内に形成されたｐウェル領域１６及びｎウェル領域１８と、ｐウェル領域１６内に形成されたｎＭＯＳトランジスタと、ｎウェル領域１８内に形成されたｐＭＯＳトランジスタとを備える。低電圧回路領域（ＬＶ）８０のｎＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０内に形成されたｐウェル領域１６と、ｐウェル領域１６上に配置され，トンネル絶縁膜２０と同時に形成されたゲート絶縁膜と、トンネル絶縁膜２０上に配置されたフローティングゲート電極層５０と、ｐウェル領域１６の表面に配置され，ソース領域およびドレイン領域のいずれかとなるｎソース／ドレイン領域３６と、フローティングゲート電極層５０上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。フローティングゲート電極層５０と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、フローティングゲート電極層５０，フローティングゲート電極層５０に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、低電圧回路領域（ＬＶ）８０のｎＭＯＳ高電圧トランジスタのゲート電極となる。同様に、低電圧回路領域（ＬＶ）８０のｐＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０内に形成されたｎウェル領域１８と、ｎウェル領域１８上に配置され，トンネル絶縁膜２０と同時に形成されたゲート絶縁膜と、トンネル絶縁膜２０上に配置されたフローティングゲート電極層５０と、ｎウェル領域１８の表面に配置され，ソース領域およびドレイン領域のいずれかとなるｐソース／ドレイン領域３８と、フローティングゲート電極層５０上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロール
ゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。フローティングゲート電極層５０と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、フローティングゲート電極層５０，フローティングゲート電極層５０に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、低電圧回路領域８０のｐＭＯＳ高電圧トランジスタのゲート電極となる。

（製造方法）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成は、図１に示すように、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,ＡＡ５,ＡＡ６,ＡＡ７,ＡＡ８,…と、列方向に延伸し, 複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,ＡＡ５,ＡＡ６,ＡＡ７,ＡＡ８,…を互いに素子分離する素子分離領域（ＳＴＩ）と、行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,ＷＬ３,…,ＷＬｎ−３,ＷＬｎ−２,ＷＬｎ−１,ＷＬｎと、行方向に延伸する選択ゲート線ＳＧＳ,ＳＧＤとを備える。選択ゲート線ＳＧＳは、ＳＧＤであっても良い。或いは又、選択ゲート線ＳＧＤは、ＳＧＳであっても良い。更に、選択ゲート線ＳＧＳ,ＳＧＤは、複数本で構成されていても良い。

図１において、Ｉ−Ｉ線は、活性領域ＡＡ２上における列方向に沿う切断線を表し、ＩＩ−ＩＩ線は、活性領域ＡＡ３とＡＡ４の間の素子分離領域上における列方向に沿う切断線を表し、ＩＩＩ−ＩＩＩ線は、選択ゲート線ＳＧＳ,ＳＧＤの間における行方向に沿う切断線を表し、ＩＶ−ＩＶ線は、ワード線ＷＬｎ上における行方向に沿う切断線を表し、Ｖ−Ｖ線は、ワード線ＷＬｎ−１とＷＬｎ−２の間における行方向に沿う切断線を表す。

第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を図１〜図３５を参照しながら説明する。

（Ａ−１）まず、図２（ａ）,（ｂ）、図３（ａ）〜図３（ｃ）に示すように、セルアレイ領域１２０にイオン注入Ｉ／Ｉをしてｐウェル領域１２,ｎウェル領域１４を形成し、同時に、図４（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）にイオン注入Ｉ／Ｉをして、ｐウェル領域１６,ｎウェル領域１８を形成した半導体基板１０を用意する。

（Ａ−２）次に、図２（ａ）,（ｂ）、図３（ａ）〜図３（ｃ）、図４（ａ）,（ｂ）に示すように、半導体基板１０を高温の酸化雰囲気中にさらし、半導体基板１０上にトンネル絶縁膜２０を成長させる。

（Ａ−３）次に、トンネル絶縁膜２０上にメモリセルトランジスタのフローティングゲート電極材となるフローティングゲート電極層５０を堆積させた後に、フローティングゲート電極層５０上にストッパ膜２４を堆積させる。同時に、図４（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）においても、フローティングゲート電極層５０を堆積させた後に、フローティングゲート電極層５０上にストッパ膜２４を堆積させる。ストッパ膜２４は、化学的機械研磨（ＣＭＰ）で表面を研磨し、平坦化するときにストッパとして作用する膜である。

（Ａ−４）次に、図７（ａ）に示すように、高電圧トランジスタ領域（ＨＶ）において、リソグラフィ技術とドライエッチング技術を用いて、ストッパ膜２４及びフローティングゲート電極層５０を除去する。

（Ａ−５）次に、図７（ａ）に示すように、半導体基板１０を高温の酸化雰囲気中にさらし、高電圧トランジスタ領域（ＨＶ）において、半導体基板１０上に高電圧用ゲート絶縁膜２１を成長させる。

（Ａ−６）次に、図７（ａ）に示すように、高電圧トランジスタ領域（ＨＶ）において、高電圧用ゲート絶縁膜２１上にポリシリコン層等からなる高電圧用ゲート電極層５１を形成し、高電圧用ゲート電極層５１上にストッパ膜２４を堆積する。

（Ａ−７）次に、図５（ａ）,（ｂ）、図６（ａ）〜図６（ｃ）、図７（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リソグラフィ技術とドライエッチング技術を用いて、素子分離領域（ＳＴＩ）を形成する予定領域のストッパ膜２４及びフローティングゲート電極層５０,高電圧用ゲート電極層５１を除去する。

（Ａ−８）次に、図８（ａ）,（ｂ）、図９（ａ）〜図９（ｃ）、図１０（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、ドライエッチング技術を用いて、素子分離領域（ＳＴＩ）を形成する予定領域のトンネル絶縁膜２０, 高電圧用ゲート絶縁膜２１及び半導体基板１０を、素子分離領域（ＳＴＩ）を形成する深さまで除去する。図８（ａ）,（ｂ）、図９（ａ）〜図６（ｃ）、図１０（ａ）,（ｂ）から明らかなように、半導体基板１０のエッチング深さは、ｐウェル領域１２,１６又はｎウェル領域１８の接合深さよりも深く形成される。

（Ａ−９）次に、図１１（ａ）,（ｂ）、図１２（ａ）〜図１２（ｃ）、図１３（ａ）,（ｂ）に示すように、ＴＥＯＳ（テトラエトキシジシラン）等の絶縁膜を、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に堆積し、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）に形成されたエッチング溝を充填し、素子分離領域（ＳＴＩ）４０を形成する。

（Ａ−１０）次に、デバイス表面全面に堆積されたＴＥＯＳ（テトラエトキシジシラン）等の絶縁膜を、化学的機械研磨（ＣＭＰ）で表面を研磨し、平坦化する。

（Ａ−１１）次に、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面のストッパ膜２４を除去する。

（Ａ−１２）次に、図１１（ａ）,（ｂ）、図１２（ａ）〜図１２（ｃ）、図１３（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、ゲート間絶縁膜２５を形成する。ゲート間絶縁膜２５の材料としては、シリコン酸化膜,窒化膜,ＯＮＯ膜,アルミナ膜等を用いることができる。

（Ａ−１３）次に、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に形成されたゲート間絶縁膜２５上に、ポリシリコン等で形成された第１コントロールゲート電極層４８を堆積する。

（Ａ−１４）次に、図１４（ａ）,（ｂ）、図１５（ａ）〜図１５（ｃ）、図１６（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リソグラフィ技術とエッチング技術を用いて、第１コントロールゲート電極層４８及びゲート間絶縁膜２５を除去する。この工程によって、セルアレイ領域１２０でメモリセルトランジスタの選択ゲートトランジスタが配置される箇所の一部に、フローティングゲート電極層５０と第１／第２コントロールゲート電極層４８／４６を電気的に接続させるための開口部を形成する。同様に、高電圧トランジスタ領域（ＨＶ）において、高電圧用ゲート電極層５１と、第１／第２コントロールゲート電極層４８／４６を電気的に接続させるための開口部を形成する。同様に、低電圧トランジスタ領域（ＬＶ）において、フローティングゲート電極層５０と第１／第２コントロールゲート電極層４８／４６を電気的に接続させるための開口部を形成する。

（Ａ−１５）次に、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、ポリシリコン等で形成された第１コントロールゲート電極層４８及び／或いは第２コントロールゲート電極層４６を堆積する。同じ材料成分である第１コントロールゲート電極層４８と第２コントロールゲート電極層４６を２回に分けて堆積させるのは、ゲート間絶縁膜２５上にリソグラフィをするためにレジストを堆積させるとゲート間絶縁膜２５が汚染される懸念があるためである。そこで、第１コントロールゲート電極層４８上にレジストを堆積させて、ゲート間絶縁膜２５を加工して開口部を加工することでゲート間絶縁膜２５の汚染を防ぐ。

（Ａ−１６）次に、図１７（ａ）,（ｂ）、図１８（ａ）〜図１８（ｃ）、図１９（ａ）,（ｂ）に示すように、セルアレイ領域１２０及び低電圧トランジスタ領域（ＬＶ）において、リソグラフィ技術とエッチング技術を用いて、第２コントロールゲート電極層４６, 第１コントロールゲート電極層４８,ゲート間絶縁膜２５,フローティングゲート電極層５０,トンネル絶縁膜２０を除去する。同時に、図１９（ａ）に示すように、高電圧トランジスタ領域（ＨＶ）において、リソグラフィ技術とエッチング技術を用いて、第２コントロールゲート電極層４６, 第１コントロールゲート電極層４８,ゲート間絶縁膜２５,高電圧用ゲート電極層５１,高電圧用ゲート絶縁膜２１を除去する。図１７（ａ）に示すように、セルアレイ領域１２０にフローティングゲート電極層５０と第１／第２コントロールゲート電極層４８／４６を電気的に接続し,幅の広い選択ゲート線ＳＧＤ,ＳＧＳが形成される。又、フローティングゲート電極層５０と第１／第２コントロールゲート電極層４８／４６がゲート間絶縁膜２５を介して積層するメモリセルトランジスタが形成される。

（Ａ−１７）次に、図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の第Ｖ族の原子をイオン注入Ｉ／Ｉで打ち込み,熱処理工程により、セルアレイ領域１２０のメモリセルトランジスタのｎソース／ドレイン拡散層３４を形成する。

（Ａ−１８）次に、図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）、図２２（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、窒化膜等で形成されるゲート間埋め込み絶縁膜２６を堆積する。

図２０（ａ）に示すように、隣接するメモリセルトランジスタの第１／第２コントロールゲート電極層４８／４６間はゲート間埋め込み絶縁膜２６で埋め込まれる。メモリセルトランジスタの第１／第２コントロールゲート電極層４８／４６間には、ボイドが発生しないようにする。

（Ａ−１９）次に、図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）、図２２（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リソグラフィ技術とエッチング技術を用いて、ゲート間埋め込み絶縁膜２６を除去する。

（Ａ−２０）次に、図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）、図２２（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、窒化膜等で形成されるゲート側壁絶縁膜７５を堆積する。

（Ａ−２１）次に、図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）、図２２（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リソグラフィ技術とエッチング技術を用いて、ゲート側壁絶縁膜７５を除去する。

図示は省略するが、ゲート側壁絶縁膜７５を除去する工程は、詳細には、以下の通りである。セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面にレジストを堆積させ、リソグラフィ技術を用いて、選択ゲート線ＳＧＤ,ＳＧＳ間、隣接するワード線ＷＬ０,ＷＬ１,ＷＬ２,ＷＬ３,…,ＷＬｎ−３,ＷＬｎ−２,ＷＬｎ−１,ＷＬｎ間をレジストをマスクとして利用し、エッチングすることでゲート側壁絶縁膜７５を除去する。その後にレジストリムーバを用いてレジストを除去する。

（Ａ−２２）次に、図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）、図２２（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の第Ｖ族の原子をイオン注入Ｉ／Ｉで打ち込み,熱処理工程により、セルアレイ領域１２０のメモリセルトランジスタのｎ⁺ソース／ドレイン拡散層３２及び 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）のｎソース／ドレイン領域３６を形成する。

（Ａ−２３）次に、図２３（ａ）,（ｂ）、に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、ボロン（Ｂ）等の第ＩＩＩ族の原子をイオン注入Ｉ／Ｉで打ち込み,熱処理工程により、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）のｐソース／ドレイン領域３８を形成する。

（Ａ−２４）次に、図２４（ａ）,（ｂ）、図２５（ａ）〜図２５（ｃ）、図２６（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、窒化膜で形成されるライナー絶縁膜２７を堆積する。

ライナー絶縁膜２７は、セルアレイ領域１２０のメモリセルトランジスタの第２コントロールゲート電極層４６, 高電圧トランジスタ領域（ＨＶ）の高電圧トランジスタの高電圧用ゲート電極層５１上に配置された第２コントロールゲート電極層４６及び低電圧トランジスタ領域（ＬＶ）の低電圧トランジスタのフローティングゲート電極層５０上に配置された第２コントロールゲート電極層４６にゲートコンタクトを取るときのエッチングストッパ膜である。

（Ａ−２５）次に、図２４（ａ）,（ｂ）、図２５（ａ）〜図２５（ｃ）、図２６（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、ライナー絶縁膜２７上にＴＥＯＳ膜或いはＢＰＳＧ等で形成される層間絶縁膜２８を厚く堆積する。

図２４（ａ）に示すように、隣接するメモリセルトランジスタの第１／第２コントロールゲート電極層４８／４６間はゲート間埋め込み絶縁膜２６,ライナー絶縁膜２７及び層間絶縁膜２８で埋め込まれる。

（Ａ−２６）次に、図２７（ａ）,（ｂ）、図２８（ａ）〜図２８（ｃ）、図２９（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、ＣＭＰを施し、更にドライエッチングを実施して、層間絶縁膜２８を平坦化する。

（Ａ−２７）次に、リソグラフィ技術とエッチング技術を用いて、シリサイド形成領域を開口する。配線及び抵抗となる部分には、シリサイド形成しないように窒化膜等でマスクをする。

（Ａ−２８）次に、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、開口したシリサイド形成領域にのみ金属シリサイド膜５３を形成する。金属シリサイド膜５３はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド（ＣｏＳｉ₂）,ニッケルシリサイド（ＮｉＳｉ₂）等の種々の金属シリサイドを用いることができる。

シリサイド形成領域とは、セルアレイ領域１２０のメモリセルトランジスタの第２コントロールゲート電極層４６, 高電圧トランジスタ領域（ＨＶ）の高電圧トランジスタの高電圧用ゲート電極層５１上に配置された第２コントロールゲート電極層４６及び低電圧トランジスタ領域（ＬＶ）の低電圧トランジスタのフローティングゲート電極層５０上に配置された第２コントロールゲート電極層４６である。

（Ａ−２９）次に、図３０（ａ）,（ｂ）、図３１（ａ）〜図３１（ｃ）、図３２（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、窒化膜等からなるバリア絶縁膜２９を堆積する。

（Ａ−３０）次に、図３３、図３４、図３５（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、バリア絶縁膜２９上に、層間絶縁膜６８を堆積し、リソグラフィ技術とエッチング技術を用いて、ゲート電極上および半導体基板１０上への電気的接続をするコンタクトを形成する。セルアレイ領域１２０においては、図３３に示すように、ｎソース／ドレイン拡散層３４及びｎ⁺ソース／ドレイン拡散層３２上に、ビット線コンタクト（ＣＢ）プラグ６３を形成する。高電圧トランジスタ領域（ＨＶ）においては、第２コントロールゲート電極層４６及び金属シリサイド膜５３上に、ゲートコンタクト（ＣＧ）プラグ６９を形成し、ｐソース／ドレイン領域３８上に、ソース／ドレインコンタクト（ＣＳ／Ｄ）プラグ６７を形成する。同様に、低電圧トランジスタ領域（ＬＶ）においては、第２コントロールゲート電極層４６及び金属シリサイド膜５３上に、ゲートコンタクト（ＣＧ）プラグ６９を形成し、ｐソース／ドレイン領域３８上に、ソース／ドレインコンタクト（ＣＳ／Ｄ）プラグ６７を形成する。

（Ａ−３１）次に、図３３、図３４、図３５（ａ）,（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、
ビット線コンタクト（ＣＢ）プラグ６３, ソース／ドレインコンタクト（ＣＳ／Ｄ）プラグ６７及びゲートコンタクト（ＣＧ）プラグ６９上に、Ｍ０メタル層６４を形成し、更にＭ０メタル層６４上にビアコンタクト（Ｖ１）６５を形成して、Ｍ１メタル層６６に接続する。

本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を先作りするために、低電圧回路領域８０の低電圧トランジスタのゲート絶縁膜は、セルアレイ領域１２０におけるメモリセルトランジスタのトンネル絶縁膜２０と同時に形成することができ、製造工程が簡単化されている。

また、本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、高電圧回路領域９０の高電圧トランジスタの高電圧用ゲート絶縁膜２１は、トンネル絶縁膜２０より厚くすることができるので、高電圧トランジスタの高耐圧化を同時に実現することが可能となる。

本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、ワード線と各種素子のゲート電極層に金属シリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性，低電圧トランジスタの高速化・加工容易性及び高電圧トランジスタの高耐圧化・高速化・加工容易性を同時に実現することができる。

[第２の実施の形態]
（素子構造）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図１，図３３，図３４及び図６３（ａ），（ｂ）に示すように、第１のソース・ドレイン拡散層３４，第１のソース・ドレイン拡散層３４間の半導体領域上の第１のトンネル絶縁膜２０，第１のトンネル絶縁膜２０上の第１フローティングゲート電極層５０，第１フローティングゲート電極層５０上の第１のゲート間絶縁膜２５，第１のゲート間絶縁膜２５上の第１コントロールゲート電極層４８，第１のコントロールゲート電極層４８上の第２コントロールゲート電極層４６，第２コントロールゲート電極層４６と電気的に接触する第１の金属シリサイド膜５３を備えるメモリセルトランジスタを含むセルアレイ領域１２０と、セルアレイ領域１２０の周辺部において、第１のソース・ドレイン拡散層３４が配置される半導体基板表面より低い凹部半導体表面上に配置され，第２のソース・ドレイン領域３６又は３８，第２のソース・ドレイン領域３６又は３８間の半導体領域上の高電圧用ゲート絶縁膜２１，高電圧用ゲート絶縁膜２１上の第２フローティングゲート電極層５０，第２フローティングゲート電極層５０上の一部分を開口した第２のゲート間絶縁膜２５，第２のゲート間絶縁膜２５上の第３コントロールゲート電極層４８，第３コントロールゲート電極層４８上の第４コントロールゲート電極層４６，第４コントロールゲート電極層４６と電気的に接触する第２の金属シリサイド膜５３を備える高電圧トランジスタを含む高電圧回路領域９０と、セルアレイ領域１２０の周辺の高電圧回路領域９０とは異なる位置に配置され，第３のソース・ドレイン領域３６又は３８，第３のソース・ドレイン領域３６又は３８間の半導体領域上の第２のトンネル絶縁膜２０，第２のトンネル絶縁膜２０上の第３フローティングゲート電極層５０，第３フローティングゲート電極層５０上の一部分を開口した第３のゲート間絶縁膜２５，第３のゲート間絶縁膜２５上の第５コントロールゲート電極層４８，第５コントロールゲート電極層４８上の第６コントロールゲート電極層４６，第６コントロールゲート電極層４６と電気的に接触する第３の金属シリサイド膜５３を備える低電圧トランジスタを含む低電圧回路領域８０と、第１のソース・ドレイン領域，第２のソース・ドレイン領域及び第３のソース・ドレイン領域上に直接配置されるライナー絶縁膜２
７とを備える。高電圧用ゲート絶縁膜２１の厚さは第１乃至第２のトンネル絶縁膜２０の厚さよりも厚く、かつ高電圧用ゲート絶縁膜２１の表面と第１乃至第２のトンネル絶縁膜２０の表面は平坦化されている。

或いは又、本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、第１のソース・ドレイン領域，第２のソース・ドレイン領域及び第３のソース・ドレイン領域の上に、更に、ライナー絶縁膜２７と一部分において接触するバリア絶縁膜２９を備えていても良い。

或いは又、本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、バリア絶縁膜２９は、更に、第１の金属シリサイド膜５３，第２の金属シリサイド膜５３，第３の金属シリサイド膜５３上に配置されていても良い。

或いは又、本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、第１乃至第３のソース・ドレイン領域が配置される半導体基板表面からバリア絶縁膜２９までの高さは、第１乃至第３のゲート間絶縁膜２５までの高さよりも高く設定されていても良い。

第２の実施の形態に係る不揮発性半導体記憶装置では、メモリトランジスタ、周辺の低電圧回路領域８０及び高電圧回路領域９０のトランジスタはいずれもスタックゲート構造を備える。

セルアレイ領域１２０のメモリセルトランジスタは、例えば、第１の実施の形態と同様に、図３３，図３４に示すように表され、半導体基板１０と、半導体基板１０内に形成されたｎウェル領域１４及びｐウェル領域１２と、半導体基板１０上に配置されたトンネル絶縁膜２０と、トンネル絶縁膜２０上に配置されるフローティングゲート電極層５０と、フローティングゲート電極層５０上に配置されたゲート間絶縁膜２５と、ゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。第２コントロールゲート電極層４６はワード線に対応することから、金属シリサイド膜５３はワード線を構成する。

更に、セルアレイ領域１２０のメモリセルトランジスタに隣接して形成される選択ゲートトランジスタは、フローティングゲート電極層５０と、フローティングゲート電極層５０上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。フローティングゲート電極層５０と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、フローティングゲート電極層５０，フローティングゲート電極層５０に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、選択ゲートトランジスタのゲート電極となり、ワード線に平行に配置される選択ゲート線を構成する。

高電圧回路領域（ＨＶ）９０は、図６３（ａ）に示すように、例えば、予め半導体基板１０の表面に設けられた凹部表面に形成されたｐウェル領域１６及びｎウェル領域１８と、ｐウェル領域１６内に形成されたｎＭＯＳトランジスタと、ｎウェル領域１８内に形成されたｐＭＯＳトランジスタとを備える。高電圧回路領域９０のｎＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０内に形成されたｐウェル領域１６と、ｐウェル領域１６上に配置された高電圧用ゲート絶縁膜２１と、高電圧用ゲート絶縁膜２１上に配置されたフローティングゲート電極層５０と、ｐウェル領域１６の表面に配置され，ソース領域およびドレイン領域のいずれかとなるｎソース／ドレイン領域３６と、フローティングゲート電極層５０上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。フローティングゲート電極層５０と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、フローティングゲート電極層５０，フローティングゲート電極層５０に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、高電圧回路領域９０のｎＭＯＳ高電圧トランジスタのゲート電極となる。同様に、高電圧回路領域９０のｐＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０内に形成されたｎウェル領域１８と、ｎウェル領域１８上に配置された高電圧用ゲート絶縁膜２１と、高電圧用ゲート絶縁膜２１上に配置されたフローティングゲート電極層５０と、ｎウェル領域１８の表面に配置され，ソース領域およびドレイン領域のいずれかとなるｐソース／ドレイン領域３８と、フローティングゲート電極層５０上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第
２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。フローティングゲート電極層５０と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、フローティングゲート電極層５０，フローティングゲート電極層５０に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、高電圧回路領域９０のｐＭＯＳ高電圧トランジスタのゲート電極となる。

低電圧回路領域（ＬＶ）８０は、図６３（ｂ）に示すように、例えば、半導体基板１０内に形成されたｐウェル領域１６及びｎウェル領域１８と、ｐウェル領域１６内に形成されたｎＭＯＳトランジスタと、ｎウェル領域１８内に形成されたｐＭＯＳトランジスタとを備える。低電圧回路領域（ＬＶ）８０のｎＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０内に形成されたｐウェル領域１６と、ｐウェル領域１６上に配置され，トンネル絶縁膜２０と同時に形成されたゲート絶縁膜と、トンネル絶縁膜２０上に配置されたフローティングゲート電極層５０と、ｐウェル領域１６の表面に配置され，ソース領域およびドレイン領域のいずれかとなるｎソース／ドレイン領域３６と、フローティングゲート電極層５０上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。フローティングゲート電極層５０と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、フローティングゲート電極層５０，フローティングゲート電極層５０に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、低電圧回路領域（ＬＶ）８０のｎＭＯＳ低電圧トランジスタのゲート電極となる。同様に、低電圧回路領域（ＬＶ）８０のｐＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０内に形成されたｎウェル領域１８と、ｎウェル領域１８上に配置され，トンネル絶縁膜２０と同時に形成されたゲート絶縁膜と、トンネル絶縁膜２０上に配置されたフローティングゲート電極層５０と、ｎウェル領域１８の表面に配置され，ソース領域およびドレイン領域のいずれかとなるｐソース／ドレイン領域３８と、フローティングゲート電極層５０上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロール
ゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。フローティングゲート電極層５０と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、フローティングゲート電極層５０，フローティングゲート電極層５０に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、低電圧回路領域８０のｐＭＯＳ低電圧トランジスタのゲート電極となる。

（製造方法）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成は、第１の実施の形態と同様に図１に示すように、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,ＡＡ５,ＡＡ６,ＡＡ７,ＡＡ８,…と、列方向に延伸し, 複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,ＡＡ５,ＡＡ６,ＡＡ７,ＡＡ８,…を互いに素子分離する素子分離領域（ＳＴＩ）と、行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,ＷＬ３,…,ＷＬｎ−３,ＷＬｎ−２,ＷＬｎ−１,ＷＬｎと、行方向に延伸する選択ゲート線ＳＧＳ,ＳＧＤとを備える。選択ゲート線ＳＧＳは、ＳＧＤであっても良い。或いは又、選択ゲート線ＳＧＤは、ＳＧＳであっても良い。更に、選択ゲート線ＳＧＳ,ＳＧＤは、複数本で構成されていても良い。

第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を図３６〜図６３を参照しながら説明する。

（Ｂ−１）まず、図３６（ａ），（ｂ）、図３７（ａ）〜図３７（ｃ）、図３８（ａ），（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、半導体基板１０を高温の酸化雰囲気中にさらし、半導体基板１０上にシリコンの局所酸化技術（ＬＯＣＯＳ：Local Oxidation of Silicon）に使用するパッド絶縁膜８を形成する。

（Ｂ−２）次に、図３６（ａ），（ｂ）、図３７（ａ）〜図３７（ｃ）、図３８（ａ），（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、パッド絶縁膜８上に、ＬＯＣＯＳ技術に使用する窒化膜６を形成する。

（Ｂ−３）次に、図３８（ａ）に示すように、高電圧トランジスタ領域（ＨＶ）において、リソグラフィ技術とドライエッチング技術を用いて、パッド絶縁膜８上の窒化膜６を剥離する。

（Ｂ−４）次に、図３９（ａ），（ｂ）、図４０（ａ）〜図４０（ｃ）、図４１（ａ），（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面において、半導体基板１０を高温の酸化雰囲気中にさらし、高電圧トランジスタ領域（ＨＶ）の半導体基板１０上にＬＯＣＯＳ技術に使用するＬＯＣＯＳ絶縁膜９を形成する。

（Ｂ−５）次に、図４２（ａ），（ｂ）、図４３（ａ）〜図４３（ｃ）、図４４（ａ），（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面において、窒化膜６，ＬＯＣＯＳ絶縁膜９及びパッド絶縁膜８をエッチングにより除去する。結果として、図４４（ａ），（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）の半導体基板１０の表面の高さは、セルアレイ領域１２０及び低電圧トランジスタ領域（ＬＶ）の半導体基板１０の表面の高さに比べ、ＬＯＣＯＳ絶縁膜９の厚さとパッド絶縁膜８の厚さの差分だけ、低く形成される。

（Ｂ−６）次に、図４７（ａ），（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）にイオン注入Ｉ／Ｉをして、ｐウェル領域１６,ｎウェル領域１８を形成する。

（Ｂ−７）次に、図４５（ａ）,（ｂ）、図４６（ａ）〜図４６（ｃ）、図４７（ａ），（ｂ）に示すように、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面において、半導体基板１０を高温の酸化雰囲気中にさらし、セルアレイ領域１２０及び低電圧トランジスタ領域（ＬＶ）の半導体基板１０上にトンネル絶縁膜２０を形成し、高電圧トランジスタ領域（ＨＶ）の半導体基板１０上に高電圧用ゲート絶縁膜２１をトンネル絶縁膜２０よりも厚く形成する。

（Ｂ−８）次に、図４８（ａ）,（ｂ）、図４９（ａ）〜図４９（ｃ）、図５０（ａ），（ｂ）に示すように、セルアレイ領域１２０にイオン注入Ｉ／Ｉをしてｐウェル領域１２,ｎウェル領域１４を形成する。

（Ｂ−９）次に、図４８（ａ）,（ｂ）、図４９（ａ）〜図４９（ｃ）に示すように、トンネル絶縁膜２０上にメモリセルトランジスタのフローティングゲート電極材となるフローティングゲート電極層５０を堆積させた後に、フローティングゲート電極層５０上にストッパ膜２４を堆積させる。同時に、図５０（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）においても、フローティングゲート電極層５０を堆積させた後に、フローティングゲート電極層５０上にストッパ膜２４を堆積させる。ストッパ膜２４は、化学的機械研磨（ＣＭＰ）で表面を研磨し、平坦化するときにストッパとして作用する膜である。

（Ｂ−１０）次に、図５１（ａ），（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リソグラフィ技術とドライエッチング技術を用いて、素子分離領域（ＳＴＩ）を形成する予定領域のストッパ膜２４及びフローティングゲート電極層５０を除去する。

同時に、第１の実施の形態において示された図５（ａ），（ｂ）、図６（ａ）〜図６（ｃ）と同様に、セルアレイ領域１２０においても、リソグラフィ技術とドライエッチング技術を用いて、素子分離領域（ＳＴＩ）を形成する予定領域のストッパ膜２４及びフローティングゲート電極層５０を除去する。

（Ｂ−１１）次に、図５２（ａ），（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、ドライエッチング技術を用いて、素子分離領域（ＳＴＩ）を形成する予定領域のトンネル絶縁膜２０, 高電圧用ゲート絶縁膜２１及び半導体基板１０を、素子分離領域（ＳＴＩ）を形成する深さまで除去する。

同時に、第１の実施の形態において示された図８（ａ），（ｂ）、図９（ａ）〜図９（ｃ）と同様に、セルアレイ領域１２０においても、ドライエッチング技術を用いて、素子分離領域（ＳＴＩ）を形成する予定領域のトンネル絶縁膜２０及び半導体基板１０を、素子分離領域（ＳＴＩ）を形成する深さまで除去する。図５２（ａ）,（ｂ）から明らかなように、半導体基板１０のエッチング深さは、ｐウェル領域１２,１６又はｎウェル領域１８の接合深さよりも深く形成される。

（Ｂ−１２）次に、ＴＥＯＳ（テトラエトキシジシラン）等の絶縁膜を、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に堆積し、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）に形成されたエッチング溝を充填し、素子分離領域（ＳＴＩ）４０を形成する。

（Ｂ−１３）次に、デバイス表面全面に堆積されたＴＥＯＳ（テトラエトキシジシラン）等の絶縁膜を、化学的機械研磨（ＣＭＰ）で表面を研磨し、平坦化する。

（Ｂ−１４）次に、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面のストッパ膜２４を除去する。

（Ｂ−１５）次に、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、ゲート間絶縁膜２５を形成する。ゲート間絶縁膜２５の材料としては、シリコン酸化膜,窒化膜,ＯＮＯ膜,アルミナ膜等を用いることができる。

（Ｂ−１６）次に、図５３（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に形成されたゲート間絶縁膜２５上に、ポリシリコン等で形成された第１コントロールゲート電極層４８を堆積する。

同時に、第１の実施の形態と同様に、セルアレイ領域１２０においても、ゲート間絶縁膜２５上に、ポリシリコン等で形成された第１コントロールゲート電極層４８を堆積する。

（Ｂ−１７）次に、図５４（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リソグラフィ技術とエッチング技術を用いて、第１コントロールゲート電極層４８及びゲート間絶縁膜２５を除去する。この工程によって、高電圧トランジスタ領域（ＨＶ）において、フローティングゲート電極層５０と、第１／第２コントロールゲート電極層４８／４６を電気的に接続させるための開口部を形成する。同様に、低電圧トランジスタ領域（ＬＶ）において、フローティングゲート電極層５０と第１／第２コントロールゲート電極層４８／４６を電気的に接続させるための開口部を形成する。

同時に、第１の実施の形態において示された図１４（ａ），（ｂ）、図１５（ａ）〜図１５（ｃ）と同様に、セルアレイ領域１２０においても、リソグラフィ技術とエッチング技術を用いて、第１コントロールゲート電極層４８及びゲート間絶縁膜２５を除去する。この工程によって、セルアレイ領域１２０でメモリセルトランジスタの選択ゲートトランジスタが配置される箇所の一部に、フローティングゲート電極層５０と第１／第２コントロールゲート電極層４８／４６を電気的に接続させるための開口部を形成する。

（Ｂ−１８）次に、図５５（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、ポリシリコン等で形成された第１コントロールゲート電極層４８及び／或いは第２コントロールゲート電極層４６を堆積する。

同時に、第１の実施の形態と同様に、セルアレイ領域１２０においても、ポリシリコン等で形成された第１コントロールゲート電極層４８及び／或いは第２コントロールゲート電極層４６を堆積する。同じ材料成分である第１コントロールゲート電極層４８と第２コントロールゲート電極層４６を２回に分けて堆積させるのは、ゲート間絶縁膜２５上にリソグラフィをするためにレジストを堆積させるとゲート間絶縁膜２５が汚染される懸念があるためである。そこで、第１コントロールゲート電極層４８上にレジストを堆積させて、ゲート間絶縁膜２５を加工して開口部を加工することでゲート間絶縁膜２５の汚染を防ぐ。

（Ｂ−１９）次に、図５６（ｂ）に示すように、低電圧トランジスタ領域（ＬＶ）において、リソグラフィ技術とエッチング技術を用いて、第２コントロールゲート電極層４６, 第１コントロールゲート電極層４８,ゲート間絶縁膜２５,フローティングゲート電極層５０,トンネル絶縁膜２０を除去する。同時に、図５６（ａ）に示すように、高電圧トランジスタ領域（ＨＶ）において、リソグラフィ技術とエッチング技術を用いて、第２コントロールゲート電極層４６, 第１コントロールゲート電極層４８,ゲート間絶縁膜２５, フローティングゲート電極層５０,高電圧用ゲート絶縁膜２１を除去する。

同時に、第１の実施の形態において示された図１７（ａ），（ｂ）、図１８（ａ）〜図１８（ｃ）と同様に、セルアレイ領域１２０においても、リソグラフィ技術とエッチング技術を用いて、第２コントロールゲート電極層４６, 第１コントロールゲート電極層４８,ゲート間絶縁膜２５,フローティングゲート電極層５０,トンネル絶縁膜２０を除去する。

図１７（ａ）と同様に、セルアレイ領域１２０において、フローティングゲート電極層５０と第１／第２コントロールゲート電極層４８／４６を電気的に接続し,幅の広い選択ゲート線ＳＧＤ,ＳＧＳが形成される。又、フローティングゲート電極層５０と第１／第２コントロールゲート電極層４８／４６がゲート間絶縁膜２５を介して積層するメモリセルトランジスタが形成される。

（Ｂ−２０）次に、第１の実施の形態において示された図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）と同様に、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の第Ｖ族の原子をイオン注入Ｉ／Ｉで打ち込み,熱処理工程により、セルアレイ領域１２０のメモリセルトランジスタのｎソース／ドレイン拡散層３４を形成する。

（Ｂ−２１）次に、第１の実施の形態において示された図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）、図２２（ａ）,（ｂ）と同様に、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、窒化膜等で形成されるゲート間埋め込み絶縁膜２６を堆積する。

図２０（ａ）に示すように、隣接するメモリセルトランジスタの第１／第２コントロールゲート電極層４８／４６間はゲート間埋め込み絶縁膜２６で埋め込まれる。メモリセルトランジスタの第１／第２コントロールゲート電極層４８／４６間には、ボイドが発生しないようにする。

（Ｂ−２２）次に、第１の実施の形態において示された図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）、図２２（ａ）,（ｂ）と同様に、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リソグラフィ技術とエッチング技術を用いて、ゲート間埋め込み絶縁膜２６を除去する。

（Ｂ−２３）次に、第１の実施の形態において示された図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）、図２２（ａ）,（ｂ）と同様に、セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、窒化膜等で形成されるゲート側壁絶縁膜７５を堆積する。

（Ｂ−２４）次に、図５７（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リソグラフィ技術とエッチング技術を用いて、ゲート側壁絶縁膜７５を除去する。

同時に、第１の実施の形態において示された図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）と同様に、セルアレイ領域１２０においても、リソグラフィ技術とエッチング技術を用いて、ゲート側壁絶縁膜７５を除去する。

図示は省略するが、ゲート側壁絶縁膜７５を除去する工程は、詳細には、以下の通りである。セルアレイ領域１２０, 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面にレジストを堆積させ、リソグラフィ技術を用いて、選択ゲート線ＳＧＤ,ＳＧＳ間、隣接するワード線ＷＬ０,ＷＬ１,ＷＬ２,ＷＬ３,…,ＷＬｎ−３,ＷＬｎ−２,ＷＬｎ−１,ＷＬｎ間をレジストをマスクとして利用し、エッチングすることでゲート側壁絶縁膜７５を除去する。その後にレジストリムーバを用いてレジストを除去する。

（Ｂ−２５）次に、図５７（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の第Ｖ族の原子をイオン注入Ｉ／Ｉで打ち込み,熱処理工程により、 高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）のｎソース／ドレイン領域３６を形成する。

同時に、第１の実施の形態において示された図２０（ａ）,（ｂ）、図２１（ａ）〜図２１（ｃ）と同様に、セルアレイ領域１２０においても、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の第Ｖ族の原子をイオン注入Ｉ／Ｉで打ち込み,熱処理工程により、セルアレイ領域１２０のメモリセルトランジスタのｎ⁺ソース／ドレイン拡散層３２を形成する。

（Ｂ−２６）次に、図５８（ａ）,（ｂ）、に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、ボロン（Ｂ）等の第ＩＩＩ族の原子をイオン注入Ｉ／Ｉで打ち込み,熱処理工程により、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）のｐソース／ドレイン領域３８を形成する。

（Ｂ−２７）次に、図５９（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、窒化膜で形成されるライナー絶縁膜２７を堆積する。

同時に、第１の実施の形態において示された図２４（ａ）,（ｂ）、図２５（ａ）〜図２５（ｃ）と同様に、セルアレイ領域１２０においても、デバイス表面全面に、窒化膜で形成されるライナー絶縁膜２７を堆積する。

ライナー絶縁膜２７は、セルアレイ領域１２０のメモリセルトランジスタの第２コントロールゲート電極層４６, 高電圧トランジスタ領域（ＨＶ）の高電圧トランジスタのフローティングゲート電極層５０上に配置された第２コントロールゲート電極層４６及び低電圧トランジスタ領域（ＬＶ）の低電圧トランジスタのフローティングゲート電極層５０上に配置された第２コントロールゲート電極層４６にゲートコンタクトを取るときのエッチングストッパ膜である。

（Ｂ−２８）次に、図５９（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、ライナー絶縁膜２７上にＴＥＯＳ膜或いはＢＰＳＧ等で形成される層間絶縁膜２８を厚く堆積する。

同時に、第１の実施の形態において示された図２４（ａ）,（ｂ）、図２５（ａ）〜図２５（ｃ）と同様に、セルアレイ領域１２０においても、ライナー絶縁膜２７上にＴＥＯＳ膜或いはＢＰＳＧ等で形成される層間絶縁膜２８を厚く堆積する。

図２４（ａ）と同様に、隣接するメモリセルトランジスタの第１／第２コントロールゲート電極層４８／４６間はゲート間埋め込み絶縁膜２６,ライナー絶縁膜２７及び層間絶縁膜２８で埋め込まれる。

（Ｂ−２９）次に、図６０（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、ＣＭＰを施し、更にドライエッチングを実施して、層間絶縁膜２８を平坦化する。

同時に、第１の実施の形態において示された図２７（ａ）,（ｂ）、図２８（ａ）〜図２８（ｃ）と同様に、セルアレイ領域１２０においても、デバイス表面全面に、ＣＭＰを施し、更にドライエッチングを実施して、層間絶縁膜２８を平坦化する。

（Ｂ−３０）次に、リソグラフィ技術とエッチング技術を用いて、シリサイド形成領域を開口する。配線及び抵抗となる部分には、シリサイドを形成しないように窒化膜等でマスクをする。

（Ｂ−３１）次に、図６１（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、開口したシリサイド形成領域にのみ金属シリサイド膜５３を形成する。

同時に、第１の実施の形態と同様に、セルアレイ領域１２０においても、開口したシリサイド形成領域にのみ金属シリサイド膜５３を形成する。金属シリサイド膜５３はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド（ＣｏＳｉ₂）,ニッケルシリサイド（ＮｉＳｉ₂）等の種々の金属シリサイドを用いることができる。

シリサイド形成領域とは、セルアレイ領域１２０のメモリセルトランジスタの第２コントロールゲート電極層４６, 高電圧トランジスタ領域（ＨＶ）の高電圧トランジスタのフローティングゲート電極層５０上に配置された第２コントロールゲート電極層４６及び低電圧トランジスタ領域（ＬＶ）の低電圧トランジスタのフローティングゲート電極層５０上に配置された第２コントロールゲート電極層４６である。

（Ｂ−３２）次に、図６２（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）を含むデバイス表面全面に、窒化膜等からなるバリア絶縁膜２９を堆積する。

同時に、第１の実施の形態において示された図３０（ａ）,（ｂ）、図３１（ａ）〜図３１（ｃ）と同様に、セルアレイ領域１２０においても、デバイス表面全面に、窒化膜等からなるバリア絶縁膜２９を堆積する。

（Ｂ−３３）次に、図６３（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、バリア絶縁膜２９上に、層間絶縁膜６８を堆積し、リソグラフィ技術とエッチング技術を用いて、ゲート電極上および半導体基板１０上への電気的接続をするコンタクトを形成する。

同時に、第１の実施の形態において示された図３３と同様に、セルアレイ領域１２０においても、ｎソース／ドレイン拡散層３４及びｎ⁺ソース／ドレイン拡散層３２上に、ビット線コンタクト（ＣＢ）プラグ６３を形成する。

高電圧トランジスタ領域（ＨＶ）においては、第２コントロールゲート電極層４６及び金属シリサイド膜５３上に、ゲートコンタクト（ＣＧ）プラグ６９を形成し、ｐソース／ドレイン領域３８上に、ソース／ドレインコンタクト（ＣＳ／Ｄ）プラグ６７を形成する。

同様に、低電圧トランジスタ領域（ＬＶ）においては、第２コントロールゲート電極層４６及び金属シリサイド膜５３上に、ゲートコンタクト（ＣＧ）プラグ６９を形成し、ｐソース／ドレイン領域３８上に、ソース／ドレインコンタクト（ＣＳ／Ｄ）プラグ６７を形成する。

（Ｂ−３４）次に、図６３（ａ）,（ｂ）に示すように、高電圧トランジスタ領域（ＨＶ）及び低電圧トランジスタ領域（ＬＶ）において、ソース／ドレインコンタクト（ＣＳ／Ｄ）プラグ６７及びゲートコンタクト（ＣＧ）プラグ６９上に、Ｍ０メタル層６４を形成し、更にＭ０メタル層６４上にビアコンタクト（Ｖ１）６５を形成して、Ｍ１メタル層６６に接続する。

同時に、第１の実施の形態において示された図３３と同様に、セルアレイ領域１２０においても、ビット線コンタクト（ＣＢ）プラグ６３上に、Ｍ０メタル層を６４形成し、更にＭ０メタル層６４上にビアコンタクト（Ｖ１）６５を形成して、Ｍ１メタル層６６に接続する。

本発明の第２実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を先作りするために、低電圧回路領域８０の低電圧トランジスタのゲート絶縁膜は、セルアレイ領域１２０におけるメモリセルトランジスタのトンネル絶縁膜２０と同時に形成することができ、製造工程が簡単化されている。

また、本発明の第２実施の形態に係る不揮発性半導体記憶装置によれば、高電圧回路領域９０の高電圧トランジスタの高電圧用ゲート絶縁膜２１は、トンネル絶縁膜２０より厚くすることができるので、高電圧トランジスタの高耐圧化を同時に実現することが可能となる。

更に、本発明の第２実施の形態に係る不揮発性半導体記憶装置によれば、ＬＯＣＯＳ技術を用いて、予め高電圧回路領域９０の高電圧トランジスタを半導体基板に形成された段差部の低い部分に形成することから、高電圧用ゲート絶縁膜とトンネル絶縁膜の厚さの差に起因する段差形状を吸収し、高電圧トランジスタを、低電圧回路領域８０の低電圧トランジスタ及びセルアレイ領域１２０におけるメモリセルトランジスタと略同じ高さに形成可能となり、全体として平坦化を実現することができる。このような平坦化を実現した不揮発性半導体記憶装置においては、段差部におけるステップカバレッジにおける配線切れや配線抵抗の増大、製造工程における製造歩留りの低下等の問題点を解消し、段差部におけるステップカバレッジの良好な、製造歩留りの高い、信頼性の向上した不揮発性半導体記憶装置を実現することができる。

本発明の第２の実施の形態に係る不揮発性半導体記憶装置によれば、ＮＡＮＤ型フラッシュメモリにおいて、ワード線と各種素子のゲート電極層に金属シリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性，低電圧トランジスタの高速化・加工容易性及び高電圧トランジスタの高耐圧化・高速化・加工容易性を同時に実現することができる。

[第３の実施の形態]
（ＡＮＤ型回路構成）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図６７に示すように、ＡＮＤ型メモリセルアレイの回路構成を備える。

図６７において、点線で囲まれた１３４がＡＮＤセルユニットを示す。ＡＮＤセルユニット１３４は、図６７に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬ_j-1，ＢＬ_j, ＢＬ_j+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続される。

ＡＮＤセルユニット１３４内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図６７に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット１３４では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。

本発明の第３の実施の形態に係る不揮発性半導体記憶装置によれば、ＡＮＤ型フラッシュメモリにおいて、ワード線と各種素子のゲート電極層に金属シリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性，低電圧トランジスタの高速化・加工容易性及び高電圧トランジスタの高耐圧化・高速化・加工容易性を同時に実現することができる。

[第４の実施の形態]
（ＮＯＲ型回路構成）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図６８に示すように、ＮＯＲ型メモリセルアレイの回路構成を備える。

図６８において、点線で囲まれた１３６がＮＯＲセルユニットを示す。ＮＯＲセルユニット１３６内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線・・・ＢＬ_j-2，ＢＬ_j-1，ＢＬ_j，ＢＬ_j+1，ＢＬ_j+2・・・に接続されている。更に、ビット線・・・ＢＬ_j-2，ＢＬ_j-1，ＢＬ_j，ＢＬ_j+1，ＢＬ_j+2…に直交するワード線・・・ＷＬ_i-1，ＷＬ_i，ＷＬ_i+1…方向にＮＯＲセルユニット１３６が配列されており、各ワード線・・・ＷＬ_i-1，ＷＬ_i，ＷＬ_i+1…がＮＯＲセルユニット１３６間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。

本発明の第４の実施の形態に係る不揮発性半導体記憶装置によれば、ＮＯＲ型フラッシュメモリにおいて、ワード線と各種素子のゲート電極層に金属シリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性，低電圧トランジスタの高速化・加工容易性及び高電圧トランジスタの高耐圧化・高速化・加工容易性を同時に実現することができる。

[第５の実施の形態]
（２トランジスタ／セル型回路構成）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図６９に示すように、２トランジスタ／セル型メモリセルアレイの回路構成を備える。

本発明の第５の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、スタックゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのｎソース・ドレイン領域の内、ドレイン領域はビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのｎソース・ドレイン領域の内、ソース領域は選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、ソース線コンタクトＣＳに接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図６９に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内では、ワード線ＷＬ_i-2がメモリセルトランジスタのコントロールゲート電極層に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴのゲート電極に対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。

本発明の第５の実施の形態に係る不揮発性半導体記憶装置によれば、２トランジスタ／セル型フラッシュメモリにおいて、ワード線と各種素子のゲート電極層に金属シリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性，低電圧トランジスタの高速化・加工容易性及び高電圧トランジスタの高耐圧化・高速化・加工容易性を同時に実現することができる。

[第６の実施の形態]
（３トランジスタ／セル型回路構成）
本発明の第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図７０に示すように、３トランジスタ／セル型メモリセルアレイの回路構成を備える。

本発明の第６の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、スタックゲート構造のメモリセルトランジスタＭＴを備え、メモリセルトランジスタＭＴの両側には、選択トランジスタＳＴ１，ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクトＣＳに接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図７０に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬ_i-2がメモリセルトランジスタＭＴのコントロールゲート電極層に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタＳＴ２のゲート電極に対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲート電極に対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。

本発明の第６の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となる。

本発明の第６の実施の形態に係る不揮発性半導体記憶装置によれば、３トランジスタ／セル型フラッシュメモリにおいて、ワード線と各種素子のゲート電極層に金属シリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性，低電圧トランジスタの高速化・加工容易性及び高電圧トランジスタの高耐圧化・高速化・加工容易性を同時に実現することができる。

[応用例]
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。

ページモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセル列を一括してビット線を介してセンスアンプに読み出し、或いは一括してセンスアンプから書き込む動作を行う。即ち、ページ単位で読み出し、書き込みを行っている。

これに対して、バイトモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセルをバイト単位でセンスアンプに読み出し、或いはバイト単位でセンスアンプからメモリセルに対して書き込む動作を行う。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。

一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、フラッシュメモリセルアレイ内を、フラッシュメモリ部分とＲＯＭ領域を有するＥＥＰＲＯＭ部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行う。

上述した本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。

本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図７１乃至図８５に示す。

（適用例１）
図７１は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図７１に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。

ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。

ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。

ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。

ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。

次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、或いはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。

ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。

以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。

（メモリカード）
（適用例２）
一例として、半導体メモリデバイス２５０を含むメモリカード２６０は、図７２に示すように構成される。半導体メモリデバイス２５０には、本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード２６０は、図７２に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。

半導体メモリデバイス２５０を内蔵するメモリカード２６０に対しては、シグナルラインＤＡＴ,コマンドラインイネーブルシグナルラインＣＬＥ,アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号,アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス２５０がレディーか否かを示す信号を伝達する。

（適用例３）
メモリカード２６０の別の具体例は、図７３に示すように、図７２のメモリカードの例とは異なり、半導体メモリデバイス２５０に加えて、更に、半導体メモリデバイス２５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ２７６を具備している。コントローラ２７６は、インタフェースユニット（Ｉ／Ｆ）２７１，２７２と、マイクロプロセッサユニット（ＭＰＵ）２７３と、バッファＲＡＭ２７４と、及びインタフェースユニット（Ｉ／Ｆ）２７２内に含まれるエラー訂正コードユニット（ＥＣＣ）２７５とを備える。

インタフェースユニット（Ｉ／Ｆ）２７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）２７２は、半導体メモリデバイス２５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）２７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ２７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）２７５は、エラー訂正コードを発生する。

コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード２６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ２７６の回路構成は適宜修正可能である。

（適用例４）
更に別のメモリカード２６０の構成例は、図７４に示すように、インタフェースユニット（Ｉ／Ｆ）２７１，２７２、マイクロプロセッサユニット（ＭＰＵ）２７３、バッファＲＡＭ２７４、インタフェースユニット（Ｉ／Ｆ）２７２に含まれるエラー訂正コードユニット（ＥＣＣ）２７５及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード２６０内に搭載されている。

（適用例５）
更に別のメモリカード２６０の構成例は、図７５に示すように、マイクロプロセッサユニット（ＭＰＵ）２７３内に半導体メモリデバイス領域５０１を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）２７１，２７２、バッファＲＡＭ２７４及びインタフェースユニット（Ｉ／Ｆ）２７２に含まれるエラー訂正コードユニット（ＥＣＣ）２７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード２６０内に搭載されている。

（適用例６）
更に別のメモリカード２６０の構成例は、図７６に示すように、図７２或いは図７３において示された半導体メモリデバイス２５０に代わり、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。

ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、図７４において示されたように、コントローラ２７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図７５において示されたように、マイクロプロセッサユニット（ＭＰＵ）２７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）２７１，２７２、バッファＲＡＭ２７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。

（適用例７）
図７２乃至図７６において示されたメモリカード２６０の適用例としては、図７７に示すように、メモリカードホルダ２８０を想定することができる。メモリカードホルダ２８０は、本発明の第１乃至第６の実施の形態において詳細に説明された不揮発性半導体記憶装置を半導体メモリデバイス２５０として備えた、メモリカード２６０を収容することができる。メモリカードホルダ２８０は、電子デバイス（図示されていない）に接続され、メモリカード２６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ２８０は、図７２乃至図７６に開示されたメモリカード２６０内のコントローラ２７６、マイクロプロセッサユニット（ＭＰＵ）２７３、バッファＲＡＭ２７４、エラー訂正コードユニット（ＥＣＣ）２７５、インタフェースユニット（Ｉ／Ｆ）２７１，２７２等の複数の機能と共に、様々な機能を実行可能である。

（適用例８）
図７８を参照して、更に別の適用例を説明する。メモリカード２６０若しくはメモリカードホルダ２８０を収容可能な接続装置２９０について、図７８には開示されている。メモリカード２６０若しくはメモリカードホルダ２８０の内、いずれかに、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第６の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード２６０或いはメモリカードホルダ２８０は接続装置２９０に装着され、しかも電気的に接続される。接続装置２９０は接続ワイヤ２９２及びインタフェース回路２９３を介して、ＣＰＵ２９４及びバス２９５を備えた回路ボード２９１に接続される。

（適用例９）
図７９を参照して、別の適用例を説明する。メモリカード２６０若しくはメモリカードホルダ２８０の内、いずれかに、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第６の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード２６０或いはメモリカードホルダ２８０は接続装置２９０に対して装着され、電気的に接続される。接続装置２９０は、接続ワイヤ２９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。

（適用例１０）
図８０を参照して、別の適用例を説明する。メモリカード２６０は、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第６の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード２６０をメモリカードホルダ２８０を内蔵するデジタルカメラ６５０に適用した例を図８０は示している。

（ＩＣカード）
（適用例１１）
本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図８１及び図８５に示すように、半導体メモリデバイス２５０，ＲＯＭ４１０，ＲＡＭ４２０及びＣＰＵ４３０から構成されたＭＰＵ４００と、プレーンターミナル６００を含むＩＣ(interface circuit:ＩＣ)カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス２５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。

図８２において、半導体メモリデバイス２５０或いはＲＯＭ４１０に対して、本発明の第１乃至第６の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。

（適用例１２）
更に別のＩＣカード５００の構成例は、図８３に示すように、ＲＯＭ４１０，ＲＡＭ４２０，ＣＰＵ４３０及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図８３において、半導体メモリデバイス領域５０１及びＲＯＭ４１０に対して、本発明の第１乃至第６の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。

（適用例１３）
更に別のＩＣカード５００の構成例は、図８４に示すように、ＲＯＭ４１０を半導体メモリデバイス領域５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成する。

更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０，ＲＡＭ４２０，ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている。

（適用例１４）
更に別のＩＣカード５００の構成例は、図８５に示すように、図８２に示した半導体メモリデバイス２５０において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図８２と同様である。

[その他の実施の形態]
上記のように、本発明は第１乃至第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本素子構造としては、スタックゲート型構造について開示されたが、この構造に限るものではなく、側壁コントロールゲート型構造、ＭＯＮＯＳ構造等であっても良いことは勿論である。また、製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。

更に又、第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。

又、第１乃至第６の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタ，高電圧用トランジスタ，低電圧用トランジスタのゲート電極部分に金属シリサイドを形成する構造を特に説明したが、メモリセルトランジスタ，高電圧用トランジスタ，低電圧用トランジスタのいずれにおいても、ソース・ドレイン領域に金属シリサイドを形成する構造と組み合わせることも可能である。

又、第１乃至第６の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタ，高電圧用トランジスタ，低電圧用トランジスタのゲート電極部分に金属シリサイドを形成する構造を特に説明したが、抵抗素子領域、配線領域においても、金属シリサイドを形成する構造と組み合わせることも可能である。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１乃至第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、図１のＩ−Ｉ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、図１のＩＶ−ＩＶ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図１のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｃ）図１のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の製造工程の一工程を説明する図であって、（ａ）高電圧トランジスタ領域における高電圧トランジスタの模式的断面構造図、（ｂ）低電圧トランジスタ領域における低電圧トランジスタの模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置のより詳細な模式的ブロック構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＮＡＮＤ型メモリセルアレイにおける模式的回路構成図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置のＡＮＤ型メモリセルアレイにおける模式的回路構成図。 本発明の第３の実施の形態に係る不揮発性半導体記憶装置のＮＯＲ型メモリセルアレイにおける模式的回路構成図。 本発明の第４の実施の形態に係る不揮発性半導体記憶装置の２トランジスタ／セル型のメモリセルアレイにおける模式的回路構成図。 本発明の第５の実施の形態に係る不揮発性半導体記憶装置の３トランジスタ／セル型のメモリセルアレイにおける模式的回路構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置の応用例の一つであって、フラッシュメモリ装置及びシステムの模式的ブロック構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカード及びカードホルダーの模式的構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵可能な、デジタルカメラシステム。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの模式的構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。

符号の説明

６…窒化膜
８…パッド絶縁膜
９…ＬＯＣＯＳ絶縁膜
１０…半導体基板
１２，１６…ｐウェル領域
１４，１８…ｎウェル領域
２０…トンネル絶縁膜
２１…高電圧用ゲート絶縁膜
２４…ストッパ膜
２５…ゲート間絶縁膜
２６…ゲート間埋め込み絶縁膜
２７…ライナー絶縁膜
２８，６８…層間絶縁膜
２９…バリア絶縁膜
３２…ｎ⁺ソース／ドレイン拡散層
３４…ｎソース／ドレイン拡散層
３６…ｎソース／ドレイン領域
３８…ｐソース／ドレイン領域
４０…素子分離領域（ＳＴＩ）
４６…第２コントロールゲート電極層
４８…第１コントロールゲート電極層
５０…フローティングゲート電極層
５１…高電圧用ゲート電極層
５３…金属シリサイド膜
６３…ビット線コンタクト（ＣＢ）プラグ
６４…Ｍ０メタル層
６５…ビアコンタクト（Ｖ１）
６６…Ｍ１メタル層
６７…ソース／ドレインコンタクト（ＣＳ／Ｄ）プラグ
６９…ゲートコンタクト（ＣＧ）プラグ
７５…ゲート側壁絶縁膜
８０…低電圧回路領域
９０…高電圧回路領域
１００…その他の回路領域
１１０…半導体チップ
１２０…セルアレイ領域
１３０…メモリセルアレイ
１３２…ＮＡＮＤセルユニット
１３４…ＡＮＤセルユニット
１３６…ＮＯＲセルユニット
１４０…不揮発性半導体記憶装置
２６０…メモリカード
５００…ＩＣカード

Claims (5)

1. 第１のソース・ドレイン領域，前記第１のソース・ドレイン領域間の半導体領域上の第１のトンネル絶縁膜，前記第１のトンネル絶縁膜上の第１フローティングゲート電極層，前記第１フローティングゲート電極層上の第１のゲート間絶縁膜，前記第１のゲート間絶縁膜上の第１コントロールゲート電極層，前記第１コントロールゲート電極層上の第２コントロールゲート電極層，前記第２コントロールゲート電極層と電気的に接触する第１の金属シリサイド膜を備えるメモリセルトランジスタを含むセルアレイ領域と、
   前記セルアレイ領域の周辺に配置され、第２のソース・ドレイン領域，前記第２のソース・ドレイン領域間の半導体領域上の高電圧用ゲート絶縁膜，前記高電圧用ゲート絶縁膜上の高電圧用ゲート電極層，前記高電圧用ゲート電極層上の一部分を開口した第２のゲート間絶縁膜，前記第２のゲート間絶縁膜上の第３コントロールゲート電極層，前記第３コントロールゲート電極層上の第４コントロールゲート電極層，前記第４コントロールゲート電極層と電気的に接触する第２の金属シリサイド膜を備える高電圧トランジスタを含む高電圧回路領域と、
   前記セルアレイ領域の周辺の前記高電圧回路領域とは異なる位置に配置され，第３のソース・ドレイン領域，前記第３のソース・ドレイン領域間の半導体領域上の第２のトンネル絶縁膜，前記第２のトンネル絶縁膜上の第２フローティングゲート電極層，前記第２フローティングゲート電極層上の一部分を開口した第３のゲート間絶縁膜，前記第３のゲート間絶縁膜上の第５コントロールゲート電極層，前記第５コントロールゲート電極層上の第６コントロールゲート電極層，前記第６コントロールゲート電極層と電気的に接触する第３の金属シリサイド膜を備える低電圧トランジスタを含む低電圧回路領域と、
   前記第１のソース・ドレイン領域，前記第２のソース・ドレイン領域及び前記第３のソース・ドレイン領域上に直接、配置されるライナー絶縁膜
   とを備えることを特徴とする不揮発性半導体記憶装置。
2. 前記第１のソース・ドレイン領域，前記第２のソース・ドレイン領域及び前記第３のソース・ドレイン領域の上に、更に、前記ライナー絶縁膜と一部分において接触するバリア絶縁膜を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記バリア絶縁膜は、更に、前記第１の金属シリサイド膜，前記第２の金属シリサイド膜，前記第３の金属シリサイド膜上に配置されることを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記第１乃至第３のソース・ドレイン領域が配置される半導体基板表面から前記バリア絶縁膜までの高さは、前記第１乃至第３のゲート間絶縁膜までの高さよりも高いことを特徴とする請求項２乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
5. 第１のソース・ドレイン領域，前記第１のソース・ドレイン領域間の半導体領域上の第１のトンネル絶縁膜，前記第１のトンネル絶縁膜上の第１フローティングゲート電極層，前記第１フローティングゲート電極層上の第１のゲート間絶縁膜，前記第１のゲート間絶縁膜上の第１コントロールゲート電極層，前記第１のコントロールゲート電極層上の第２コントロールゲート電極層，前記第２コントロールゲート電極層と電気的に接触する第１の金属シリサイド膜を備えるメモリセルトランジスタを含むセルアレイ領域と、
   前記セルアレイ領域の周辺部において、前記第１のソース・ドレイン領域が配置される半導体基板表面より低い凹部半導体表面上に配置され，第２のソース・ドレイン領域，前記第２のソース・ドレイン領域間の半導体領域上の高電圧用ゲート絶縁膜，前記高電圧用ゲート絶縁膜上の第２フローティングゲート電極層，前記第２フローティングゲート電極層上の一部分を開口した第２のゲート間絶縁膜，前記第２のゲート間絶縁膜上の第３コントロールゲート電極層，前記第３コントロールゲート電極層上の第４コントロールゲート電極層，前記第４コントロールゲート電極層と電気的に接触する第２の金属シリサイド膜を備える高電圧トランジスタを含む高電圧回路領域と、
   前記セルアレイ領域の周辺の前記高電圧回路領域とは異なる位置に配置され，第３のソース・ドレイン領域，前記第３のソース・ドレイン領域間の半導体領域上の第２のトンネル絶縁膜，前記第２のトンネル絶縁膜上の第３フローティングゲート電極層，前記第３フローティングゲート電極層上の一部分を開口した第３のゲート間絶縁膜，前記第３のゲート間絶縁膜上の第５コントロールゲート電極層，前記第５コントロールゲート電極層上の第６コントロールゲート電極層，前記第６コントロールゲート電極層と電気的に接触する第３の金属シリサイド膜を備える低電圧トランジスタを含む低電圧回路領域と、
   前記第１のソース・ドレイン領域，前記第２のソース・ドレイン領域及び前記第３のソース・ドレイン領域上に直接配置されるライナー絶縁膜
   とを備え、前記高電圧用ゲート絶縁膜の厚さは前記第１乃至第２のトンネル絶縁膜の厚さよりも厚く、かつ前記高電圧用ゲート絶縁膜の表面と前記第１乃至第２のトンネル絶縁膜の表面は平坦化されていることを特徴とする不揮発性半導体記憶装置。

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