JP2003037250A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JP2003037250A JP2003037250A JP2001225026A JP2001225026A JP2003037250A JP 2003037250 A JP2003037250 A JP 2003037250A JP 2001225026 A JP2001225026 A JP 2001225026A JP 2001225026 A JP2001225026 A JP 2001225026A JP 2003037250 A JP2003037250 A JP 2003037250A
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Abstract
(57)【要約】 （修正有）
【課題】 安定した高性能の周辺回路トランジスタを得
ることができる半導体メモリの製造方法を提供する。 【解決手段】 不揮発性メモリトランジスタからなるセ
ルアレイと周辺回路とが集積される半導体メモリの製造
方法であって、シリコン基板１のセルアレイ領域に犠牲
酸化膜２を介してイオン注入を行ってｐ型ウェル４を形
成し、周辺回路の高電圧系トランジスタの領域にも犠牲
酸化膜２を介してイオン注入を行って高電圧系トランジ
スタ用のｐ型ウェル５及びｎ型ウェルを形成する。その
後、シリコン基板１に、不揮発性メモリトランジスタ用
のトンネル絶縁膜７を形成し、これセルアレイ領域に残
して除去して、周辺回路領域に高電圧系トランジスタ用
のゲート絶縁膜１０を形成する。ゲート絶縁膜１０を介
してイオン注入を行って、低電圧系トランジスタ用にｐ
型ウェル及びｎ型ウェルを形成する。その後、低電圧ト
ランジスタ用のゲート絶縁膜を形成する。
ることができる半導体メモリの製造方法を提供する。 【解決手段】 不揮発性メモリトランジスタからなるセ
ルアレイと周辺回路とが集積される半導体メモリの製造
方法であって、シリコン基板１のセルアレイ領域に犠牲
酸化膜２を介してイオン注入を行ってｐ型ウェル４を形
成し、周辺回路の高電圧系トランジスタの領域にも犠牲
酸化膜２を介してイオン注入を行って高電圧系トランジ
スタ用のｐ型ウェル５及びｎ型ウェルを形成する。その
後、シリコン基板１に、不揮発性メモリトランジスタ用
のトンネル絶縁膜７を形成し、これセルアレイ領域に残
して除去して、周辺回路領域に高電圧系トランジスタ用
のゲート絶縁膜１０を形成する。ゲート絶縁膜１０を介
してイオン注入を行って、低電圧系トランジスタ用にｐ
型ウェル及びｎ型ウェルを形成する。その後、低電圧ト
ランジスタ用のゲート絶縁膜を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
トランジスタを含む半導体メモリの製造方法に関する。
トランジスタを含む半導体メモリの製造方法に関する。
【０００２】
【従来の技術】半導体メモリとして、電気的書き換え可
能な不揮発性メモリトランジスタを用いたＮＡＮＤ型や
ＮＯＲ型のＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭ
のメモリトランジスタは通常、半導体基板に電荷蓄積層
である浮遊ゲートと制御ゲートが積層されたＭＩＳＦＥ
Ｔ構造を有する。浮遊ゲートと基板の間にはトンネル絶
縁膜が形成される。このメモリトランジスタは、浮遊ゲ
ートの電荷蓄積状態に応じて異なるしきい値電圧の差を
データとして記憶する。データの書き込み／消去は、基
板からトンネル絶縁膜を介して浮遊ゲートに電荷を注入
し、或いは浮遊ゲートの蓄積電荷を基板に放出させると
いう動作により行われる。
能な不揮発性メモリトランジスタを用いたＮＡＮＤ型や
ＮＯＲ型のＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭ
のメモリトランジスタは通常、半導体基板に電荷蓄積層
である浮遊ゲートと制御ゲートが積層されたＭＩＳＦＥ
Ｔ構造を有する。浮遊ゲートと基板の間にはトンネル絶
縁膜が形成される。このメモリトランジスタは、浮遊ゲ
ートの電荷蓄積状態に応じて異なるしきい値電圧の差を
データとして記憶する。データの書き込み／消去は、基
板からトンネル絶縁膜を介して浮遊ゲートに電荷を注入
し、或いは浮遊ゲートの蓄積電荷を基板に放出させると
いう動作により行われる。
【０００３】この種のＥＥＰＲＯＭでは、電気的書き換
えのために、電源電圧を昇圧した種々の昇圧電圧が用い
られる。このためセルアレイの周辺回路には、昇圧電圧
が印加され、従って高耐圧が要求される高電圧系トラン
ジスタと、電源電圧で動作し、従って特に高耐圧が要求
されない低電圧系トランジスタとが用いられる。高電圧
系トランジスタは例えば、セルアレイのワード線を駆動
するロウデコーダ／ワード線ドライバ等に用いられる。
低電圧系トランジスタは、アドレスバッファ、入出力バ
ッファ、データ書き換え制御を行うコントローラ等に用
いられる。
えのために、電源電圧を昇圧した種々の昇圧電圧が用い
られる。このためセルアレイの周辺回路には、昇圧電圧
が印加され、従って高耐圧が要求される高電圧系トラン
ジスタと、電源電圧で動作し、従って特に高耐圧が要求
されない低電圧系トランジスタとが用いられる。高電圧
系トランジスタは例えば、セルアレイのワード線を駆動
するロウデコーダ／ワード線ドライバ等に用いられる。
低電圧系トランジスタは、アドレスバッファ、入出力バ
ッファ、データ書き換え制御を行うコントローラ等に用
いられる。
【０００４】従来この種のＥＥＰＲＯＭの製造において
は、まずシリコン基板のセルアレイ領域、周辺回路の高
電圧系トランジスタの領域及び低電圧系トランジスタの
領域にそれぞれ最適化されたイオン注入条件でウェル形
成及びしきい値電圧調整ためのイオン注入を行う。その
後、セルアレイ領域にはトンネル絶縁膜を形成し、周辺
回路の高電圧系トランジスタ領域、低電圧系トランジス
タ領域にはそれぞれ最適化された膜厚のゲート絶縁膜を
順次形成する。
は、まずシリコン基板のセルアレイ領域、周辺回路の高
電圧系トランジスタの領域及び低電圧系トランジスタの
領域にそれぞれ最適化されたイオン注入条件でウェル形
成及びしきい値電圧調整ためのイオン注入を行う。その
後、セルアレイ領域にはトンネル絶縁膜を形成し、周辺
回路の高電圧系トランジスタ領域、低電圧系トランジス
タ領域にはそれぞれ最適化された膜厚のゲート絶縁膜を
順次形成する。
【０００５】
【発明が解決しようとする課題】しかし、ゲート絶縁膜
形成工程の前に、各素子形成領域のウェル形成及びしき
い値調整のイオン注入を行うと、ゲート絶縁膜形成の熱
工程でウェル及びチャネル領域の不純物再拡散が生じ
る。特に、セルアレイに用いられるトンネル絶縁膜の形
成工程では、高温で長時間の熱酸化と熱窒化を必要とす
るため、不純物の再拡散が大きく、なかでも熱窒化の工
程ではシリコン基板中の不純物の異常な拡散を促進す
る。このため、特にウェルやチャネルでの急峻な不純物
プロファイルを必要とする低電圧系トランジスタにおい
て大きな影響が出る。具体的には、低電圧系トランジス
タの高速性や安定したしきい値電圧特性が得られず、ま
た一層の低電圧化ができないといった問題がある。
形成工程の前に、各素子形成領域のウェル形成及びしき
い値調整のイオン注入を行うと、ゲート絶縁膜形成の熱
工程でウェル及びチャネル領域の不純物再拡散が生じ
る。特に、セルアレイに用いられるトンネル絶縁膜の形
成工程では、高温で長時間の熱酸化と熱窒化を必要とす
るため、不純物の再拡散が大きく、なかでも熱窒化の工
程ではシリコン基板中の不純物の異常な拡散を促進す
る。このため、特にウェルやチャネルでの急峻な不純物
プロファイルを必要とする低電圧系トランジスタにおい
て大きな影響が出る。具体的には、低電圧系トランジス
タの高速性や安定したしきい値電圧特性が得られず、ま
た一層の低電圧化ができないといった問題がある。
【０００６】この発明は、上記事情を考慮してなされた
もので、安定した高性能の周辺回路トランジスタを得る
ことができる半導体メモリの製造方法を提供することを
目的としている。
もので、安定した高性能の周辺回路トランジスタを得る
ことができる半導体メモリの製造方法を提供することを
目的としている。
【０００７】
【課題を解決するための手段】この発明は、不揮発性メ
モリトランジスタを配列したセルアレイと周辺回路とが
集積される半導体メモリの製造方法であって、半導体基
板の前記セルアレイの領域にイオン注入を行ってセルア
レイ用ウェルを形成する第１のウェル形成工程と、前記
半導体基板の前記周辺回路の高電圧系トランジスタの領
域にイオン注入を行って高電圧系トランジスタ用ウェル
を形成する第２のウェル形成工程と、前記半導体基板
に、前記不揮発性メモリトランジスタ用のトンネル絶縁
膜を形成する工程と、前記トンネル絶縁膜を前記セルア
レイ領域に残してエッチング除去する工程と、前記半導
体基板の前記周辺回路の領域に高電圧系トランジスタ用
の第１のゲート絶縁膜を形成する工程と、前記半導体基
板の前記周辺回路の低電圧系トランジスタの領域に、前
記第１のゲート絶縁膜を介してイオン注入を行って低電
圧系トランジスタ用ウェルを形成する第３のウェル形成
工程と、前記半導体基板の前記低電圧系トランジスタの
領域に、前記第１のゲート絶縁膜を除去して低電圧系ト
ランジスタ用の第２のゲート絶縁膜を形成する工程と、
前記半導体基板に素子分離絶縁膜を形成する工程と、前
記半導体基板のセルアレイ領域に電荷蓄積層を含む不揮
発性メモリトランジスタを形成し、周辺回路領域に高電
圧系トランジスタ及び低電圧系トランジスタを形成する
工程とを有することを特徴としている。
モリトランジスタを配列したセルアレイと周辺回路とが
集積される半導体メモリの製造方法であって、半導体基
板の前記セルアレイの領域にイオン注入を行ってセルア
レイ用ウェルを形成する第１のウェル形成工程と、前記
半導体基板の前記周辺回路の高電圧系トランジスタの領
域にイオン注入を行って高電圧系トランジスタ用ウェル
を形成する第２のウェル形成工程と、前記半導体基板
に、前記不揮発性メモリトランジスタ用のトンネル絶縁
膜を形成する工程と、前記トンネル絶縁膜を前記セルア
レイ領域に残してエッチング除去する工程と、前記半導
体基板の前記周辺回路の領域に高電圧系トランジスタ用
の第１のゲート絶縁膜を形成する工程と、前記半導体基
板の前記周辺回路の低電圧系トランジスタの領域に、前
記第１のゲート絶縁膜を介してイオン注入を行って低電
圧系トランジスタ用ウェルを形成する第３のウェル形成
工程と、前記半導体基板の前記低電圧系トランジスタの
領域に、前記第１のゲート絶縁膜を除去して低電圧系ト
ランジスタ用の第２のゲート絶縁膜を形成する工程と、
前記半導体基板に素子分離絶縁膜を形成する工程と、前
記半導体基板のセルアレイ領域に電荷蓄積層を含む不揮
発性メモリトランジスタを形成し、周辺回路領域に高電
圧系トランジスタ及び低電圧系トランジスタを形成する
工程とを有することを特徴としている。
【０００８】周辺回路がＣＭＯＳ回路である場合、第１
のウェル形成工程は、セルアレイ用ウェルと同じ導電型
となる高電圧系トランジスタ用ウェルを形成するイオン
注入工程を含むものとする。また、第３のウェル形成工
程は、第１導電型ウェルを形成するイオン注入工程及び
第２導電型ウェルを形成するイオン注入工程を含む。
のウェル形成工程は、セルアレイ用ウェルと同じ導電型
となる高電圧系トランジスタ用ウェルを形成するイオン
注入工程を含むものとする。また、第３のウェル形成工
程は、第１導電型ウェルを形成するイオン注入工程及び
第２導電型ウェルを形成するイオン注入工程を含む。
【０００９】この発明はまた、不揮発性メモリトランジ
スタを配列したセルアレイと周辺回路とが集積される半
導体メモリの製造方法であって、半導体基板の前記セル
アレイの領域にイオン注入を行ってセルアレイ用ウェル
を形成する第１のウェル形成工程と、前記半導体基板
に、前記不揮発性メモリトランジスタ用のトンネル絶縁
膜を形成する工程と、前記半導体基板の前記周辺回路の
高電圧系トランジスタの領域に、前記トンネル絶縁膜を
介してイオン注入を行って高電圧系トランジスタ用ウェ
ルを形成する第２のウェル形成工程と、前記トンネル絶
縁膜を前記セルアレイ領域に残してエッチング除去する
工程と、前記半導体基板の前記周辺回路の領域に前記高
電圧用の第１のゲート絶縁膜を形成する工程と、前記半
導体基板の前記周辺回路の低電圧系トランジスタの領域
に、前記第１のゲート絶縁膜を介してイオン注入を行っ
て低電圧系トランジスタ用ウェルを形成する第３のウェ
ル形成工程と、前記半導体基板の前記低電圧系トランジ
スタの領域に、前記第１のゲート絶縁膜を除去して低電
圧系トランジスタ用の第２のゲート絶縁膜を形成する工
程と、前記半導体基板に素子分離絶縁膜を形成する工程
と、前記半導体基板のセルアレイ領域に電荷蓄積層を含
む不揮発性メモリトランジスタを形成し、周辺回路領域
に高電圧系トランジスタ及び低電圧系トランジスタを形
成する工程とを有することを特徴としている。
スタを配列したセルアレイと周辺回路とが集積される半
導体メモリの製造方法であって、半導体基板の前記セル
アレイの領域にイオン注入を行ってセルアレイ用ウェル
を形成する第１のウェル形成工程と、前記半導体基板
に、前記不揮発性メモリトランジスタ用のトンネル絶縁
膜を形成する工程と、前記半導体基板の前記周辺回路の
高電圧系トランジスタの領域に、前記トンネル絶縁膜を
介してイオン注入を行って高電圧系トランジスタ用ウェ
ルを形成する第２のウェル形成工程と、前記トンネル絶
縁膜を前記セルアレイ領域に残してエッチング除去する
工程と、前記半導体基板の前記周辺回路の領域に前記高
電圧用の第１のゲート絶縁膜を形成する工程と、前記半
導体基板の前記周辺回路の低電圧系トランジスタの領域
に、前記第１のゲート絶縁膜を介してイオン注入を行っ
て低電圧系トランジスタ用ウェルを形成する第３のウェ
ル形成工程と、前記半導体基板の前記低電圧系トランジ
スタの領域に、前記第１のゲート絶縁膜を除去して低電
圧系トランジスタ用の第２のゲート絶縁膜を形成する工
程と、前記半導体基板に素子分離絶縁膜を形成する工程
と、前記半導体基板のセルアレイ領域に電荷蓄積層を含
む不揮発性メモリトランジスタを形成し、周辺回路領域
に高電圧系トランジスタ及び低電圧系トランジスタを形
成する工程とを有することを特徴としている。
【００１０】周辺回路がＣＭＯＳ回路である場合、第２
のウェル形成工程は、第１導電型ウェルを形成するイオ
ン注入工程及び第２導電型ウェルを形成するイオン注入
工程とを含み、第３のウェル形成工程は、第１導電型ウ
ェルを形成するイオン注入工程及び第２導電型ウェルを
形成するイオン注入工程を含むものとする。
のウェル形成工程は、第１導電型ウェルを形成するイオ
ン注入工程及び第２導電型ウェルを形成するイオン注入
工程とを含み、第３のウェル形成工程は、第１導電型ウ
ェルを形成するイオン注入工程及び第２導電型ウェルを
形成するイオン注入工程を含むものとする。
【００１１】この発明において、例えば第２のウェル形
成工程及び第３のウェル形成工程はそれぞれ、しきい値
調整のためのチャネルイオン注入工程を含むものとす
る。またこの発明において、素子分離絶縁膜の形成工程
は例えば、トンネル絶縁膜及び、第１及び第２のゲート
絶縁膜上にそれぞれ電荷蓄積層及び、ゲート電極となる
電極材料膜とストッパ絶縁膜が積層された状態でエッチ
ングを行って、ストッパ絶縁膜から半導体基板の所定深
さに達する溝を形成する工程と、その溝に絶縁膜を埋め
込む工程とからなる。
成工程及び第３のウェル形成工程はそれぞれ、しきい値
調整のためのチャネルイオン注入工程を含むものとす
る。またこの発明において、素子分離絶縁膜の形成工程
は例えば、トンネル絶縁膜及び、第１及び第２のゲート
絶縁膜上にそれぞれ電荷蓄積層及び、ゲート電極となる
電極材料膜とストッパ絶縁膜が積層された状態でエッチ
ングを行って、ストッパ絶縁膜から半導体基板の所定深
さに達する溝を形成する工程と、その溝に絶縁膜を埋め
込む工程とからなる。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１〜図１５はこの発明の実施の形態
によるＥＥＰＲＯＭの要部断面を用いた製造工程を示し
ている。図１に示すように、ｐ型シリコン基板１に犠牲
酸化膜２を形成し、この上にリソグラフィによりレジス
トマスク３ａをパターン形成する。そして、犠牲酸化膜
２を介してセルアレイ領域全体にボロンをイオン注入し
てｐ型ウェル４を形成する。この実施の形態では、周辺
回路はＣＭＯＳ回路であって、そのｎチャネルの高電圧
系トランジスタの領域に同時にｐ型ウェル５を形成して
いる。またこれらのｐ型ウェル４，５には、必要に応じ
て、しきい値調整のためのチャネルイオン注入を行う。
の実施の形態を説明する。 ［実施の形態１］図１〜図１５はこの発明の実施の形態
によるＥＥＰＲＯＭの要部断面を用いた製造工程を示し
ている。図１に示すように、ｐ型シリコン基板１に犠牲
酸化膜２を形成し、この上にリソグラフィによりレジス
トマスク３ａをパターン形成する。そして、犠牲酸化膜
２を介してセルアレイ領域全体にボロンをイオン注入し
てｐ型ウェル４を形成する。この実施の形態では、周辺
回路はＣＭＯＳ回路であって、そのｎチャネルの高電圧
系トランジスタの領域に同時にｐ型ウェル５を形成して
いる。またこれらのｐ型ウェル４，５には、必要に応じ
て、しきい値調整のためのチャネルイオン注入を行う。
【００１３】レジストマスク３ａを除去し、改めて図２
に示すようにリソグラフィによりレジストマスク３ｂを
形成する。そして、犠牲酸化膜２を介してリン又は砒素
のイオン注入を行って、周辺回路のｐチャネルの高電圧
系トランジスタ領域にｎ型ウェル６を形成する。ここで
も、必要に応じてしきい値調整のチャネルイオン注入を
行う。
に示すようにリソグラフィによりレジストマスク３ｂを
形成する。そして、犠牲酸化膜２を介してリン又は砒素
のイオン注入を行って、周辺回路のｐチャネルの高電圧
系トランジスタ領域にｎ型ウェル６を形成する。ここで
も、必要に応じてしきい値調整のチャネルイオン注入を
行う。
【００１４】次に、犠牲酸化膜２を除去し、図３に示す
ように、基板１の全面にセルアレイに用いられるトンネ
ル絶縁膜７を形成する。トンネル絶縁膜７は、７５０℃
程度の熱酸化により１０ｎｍ或いはそれ以下のシリコン
酸化膜を形成した後、更に高温の熱窒化と熱酸化を行っ
て形成されるオキシナイトライド膜である。トンネル絶
縁膜７上には、セルアレイの浮遊ゲートの一部となる多
結晶シリコン膜８、及び後の素子分離工程でストッパ絶
縁膜として用いられるシリコン窒化膜９を堆積する。
ように、基板１の全面にセルアレイに用いられるトンネ
ル絶縁膜７を形成する。トンネル絶縁膜７は、７５０℃
程度の熱酸化により１０ｎｍ或いはそれ以下のシリコン
酸化膜を形成した後、更に高温の熱窒化と熱酸化を行っ
て形成されるオキシナイトライド膜である。トンネル絶
縁膜７上には、セルアレイの浮遊ゲートの一部となる多
結晶シリコン膜８、及び後の素子分離工程でストッパ絶
縁膜として用いられるシリコン窒化膜９を堆積する。
【００１５】次に、リソグラフィ工程を経て、図４に示
すように、シリコン窒化膜９、多結晶シリコン膜８及び
トンネル絶縁膜７を、セルアレイ領域のみに残してエッ
チング除去する。そして、露出した周辺回路領域の基板
１の表面に、図５に示すように、高電圧系トランジスタ
に用いられるゲート絶縁膜１０を形成する。ゲート絶縁
膜１０は例えば、８００℃の熱酸化による、１０数ｎｍ
のシリコン酸化膜である。高電圧系トランジスタは、Ｎ
ＡＮＤ型ＥＥＰＲＯＭの場合であれば、２０Ｖ程度、Ｎ
ＯＲ型ＥＥＰＲＯＭの場合であれば、１０Ｖ程度の電圧
を扱うことになり、それに応じて膜厚が設定される。
すように、シリコン窒化膜９、多結晶シリコン膜８及び
トンネル絶縁膜７を、セルアレイ領域のみに残してエッ
チング除去する。そして、露出した周辺回路領域の基板
１の表面に、図５に示すように、高電圧系トランジスタ
に用いられるゲート絶縁膜１０を形成する。ゲート絶縁
膜１０は例えば、８００℃の熱酸化による、１０数ｎｍ
のシリコン酸化膜である。高電圧系トランジスタは、Ｎ
ＡＮＤ型ＥＥＰＲＯＭの場合であれば、２０Ｖ程度、Ｎ
ＯＲ型ＥＥＰＲＯＭの場合であれば、１０Ｖ程度の電圧
を扱うことになり、それに応じて膜厚が設定される。
【００１６】次に、リソグラフィにより、図６に示すよ
うに、周辺回路のｎチャネルの低電圧系トランジスタの
領域に開口を持つレジストマスク３ｃを形成し、ボロン
のイオン注入を行って、低電圧系トランジスタ用のｐ型
ウェル１１を形成する。またｐ型ウェル１１には、必要
に応じてしきい値調整のためのチャネルイオン注入を行
う。
うに、周辺回路のｎチャネルの低電圧系トランジスタの
領域に開口を持つレジストマスク３ｃを形成し、ボロン
のイオン注入を行って、低電圧系トランジスタ用のｐ型
ウェル１１を形成する。またｐ型ウェル１１には、必要
に応じてしきい値調整のためのチャネルイオン注入を行
う。
【００１７】更に、レジストマスク３ｃを除去して、図
７に示すように改めて、周辺回路のｐチャネルの低電圧
系トランジスタ領域に開口を持つレジストマスク３ｄを
形成する。そして、リン又は砒素のイオン注入を行っ
て、ｎ型ウェル１２を形成する。このｎ型ウェル１２に
も、必要に応じてしきい値調整のためのチャネルイオン
注入を行う。
７に示すように改めて、周辺回路のｐチャネルの低電圧
系トランジスタ領域に開口を持つレジストマスク３ｄを
形成する。そして、リン又は砒素のイオン注入を行っ
て、ｎ型ウェル１２を形成する。このｎ型ウェル１２に
も、必要に応じてしきい値調整のためのチャネルイオン
注入を行う。
【００１８】次に、レジストマスク３ｄを除去した後、
改めて、図８に示すように、周辺回路の低電圧系トラン
ジスタの領域に開口を持つレジストマスク３ｅを形成
し、ゲート絶縁膜１０をエッチング除去する。そして、
図９に示すように、低電圧系トランジスタの領域に、高
電圧系トランジスタ領域のゲート絶縁膜１０より薄いゲ
ート絶縁膜１３を形成する。具体的に、低電圧系トラン
ジスタとして５Ｖ程度の耐圧が必要とされる場合、７５
０℃の熱酸化により６〜８ｎｍ程度のシリコン酸化膜を
形成する。
改めて、図８に示すように、周辺回路の低電圧系トラン
ジスタの領域に開口を持つレジストマスク３ｅを形成
し、ゲート絶縁膜１０をエッチング除去する。そして、
図９に示すように、低電圧系トランジスタの領域に、高
電圧系トランジスタ領域のゲート絶縁膜１０より薄いゲ
ート絶縁膜１３を形成する。具体的に、低電圧系トラン
ジスタとして５Ｖ程度の耐圧が必要とされる場合、７５
０℃の熱酸化により６〜８ｎｍ程度のシリコン酸化膜を
形成する。
【００１９】続いて、図１０に示すように、周辺回路の
ゲート電極材料膜である多結晶シリコン膜１４を堆積
し、更にこの上に後の素子分離工程でストッパ絶縁膜と
して用いられるシリコン窒化膜１５を堆積する。セルア
レイ領域には既にシリコン窒化膜９が形成されているた
め、周辺回路領域を覆うレジストマスク（図示せず）を
形成して、セルアレイ領域のシリコン窒化膜１５と多結
晶シリコン膜１４を選択エッチングして、図１１の状態
を得る。セルアレイ領域と周辺回路領域の間の境界領域
にはシリコン窒化膜で覆われていない領域ができるの
で、改めてシリコン窒化膜を全面に堆積する。
ゲート電極材料膜である多結晶シリコン膜１４を堆積
し、更にこの上に後の素子分離工程でストッパ絶縁膜と
して用いられるシリコン窒化膜１５を堆積する。セルア
レイ領域には既にシリコン窒化膜９が形成されているた
め、周辺回路領域を覆うレジストマスク（図示せず）を
形成して、セルアレイ領域のシリコン窒化膜１５と多結
晶シリコン膜１４を選択エッチングして、図１１の状態
を得る。セルアレイ領域と周辺回路領域の間の境界領域
にはシリコン窒化膜で覆われていない領域ができるの
で、改めてシリコン窒化膜を全面に堆積する。
【００２０】図１２は、全面を覆うシリコン窒化膜１６
として、既に形成されているシリコン窒化膜９，１０
と、その後堆積されたシリコン窒化膜を含めて一体に示
している。このシリコン窒化膜１６上には更に、ＴＥＯ
Ｓを用いたＣＶＤによる酸化膜（ＴＥＯＳ酸化膜）１７
を堆積する。
として、既に形成されているシリコン窒化膜９，１０
と、その後堆積されたシリコン窒化膜を含めて一体に示
している。このシリコン窒化膜１６上には更に、ＴＥＯ
Ｓを用いたＣＶＤによる酸化膜（ＴＥＯＳ酸化膜）１７
を堆積する。
【００２１】この後、素子分離工程に入る。図１３に示
すように、素子分離領域に開口を持つレジストマスク３
ｆをパターン形成し、ＴＥＯＳ酸化膜１７、シリコン窒
化膜１６、多結晶シリコン膜８，１４、ゲート絶縁膜
７，１０，１３を順次ＲＩＥによりエッチングし、更に
シリコン基板１を所定深さまでエッチングする。これに
より、図１４に示すように、素子分離溝２０が形成され
る。
すように、素子分離領域に開口を持つレジストマスク３
ｆをパターン形成し、ＴＥＯＳ酸化膜１７、シリコン窒
化膜１６、多結晶シリコン膜８，１４、ゲート絶縁膜
７，１０，１３を順次ＲＩＥによりエッチングし、更に
シリコン基板１を所定深さまでエッチングする。これに
より、図１４に示すように、素子分離溝２０が形成され
る。
【００２２】素子分離溝２０の形成後、シリコン酸化膜
を堆積し、シリコン窒化膜１６をストッパとしてＣＭＰ
処理を行って、図１５に示すように、素子分離溝２０に
素子分離酸化膜２１を埋め込む。図１５では、素子分離
酸化膜２１を埋め込んだ後、ストッパとして用いたシリ
コン窒化膜１６をウェットエッチングにより除去した状
態を示している。セルアレイ領域と周辺回路領域の境界
領域には、素子分離溝は形成されず、最終的にもシリコ
ン窒化膜１６が除去されずに残る。
を堆積し、シリコン窒化膜１６をストッパとしてＣＭＰ
処理を行って、図１５に示すように、素子分離溝２０に
素子分離酸化膜２１を埋め込む。図１５では、素子分離
酸化膜２１を埋め込んだ後、ストッパとして用いたシリ
コン窒化膜１６をウェットエッチングにより除去した状
態を示している。セルアレイ領域と周辺回路領域の境界
領域には、素子分離溝は形成されず、最終的にもシリコ
ン窒化膜１６が除去されずに残る。
【００２３】この後は、通常の素子形成工程になる。セ
ルアレイ領域には、多結晶シリコン膜８を浮遊ゲートの
一部とする不揮発性メモリトランジスタを形成し、周辺
回路領域には多結晶シリコン膜１４をゲート電極とする
トランジスタを形成する。図１６には、最終的なセルア
レイ領域の構造と、周辺回路のトランジスタ構造を示し
ている。
ルアレイ領域には、多結晶シリコン膜８を浮遊ゲートの
一部とする不揮発性メモリトランジスタを形成し、周辺
回路領域には多結晶シリコン膜１４をゲート電極とする
トランジスタを形成する。図１６には、最終的なセルア
レイ領域の構造と、周辺回路のトランジスタ構造を示し
ている。
【００２４】素子形成工程の詳細な説明は省くが、多く
の工程がセルアレイと周辺回路で共有される。簡単に説
明すれば、セレアレイ領域の多結晶シリコン膜８及び周
辺回路領域の多結晶シリコン膜１４に重ねて多結晶シリ
コン膜３１を堆積する。セルアレイ領域ではこの積層膜
をパターニングして浮遊ゲート分離を行う。浮遊ゲート
上には、第２ゲート絶縁膜としてＯＮＯ（Ｏｘｉｄｅ／
Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜３２を形成する。この
とき、ＯＮＯ膜３２はその上に多結晶シリコン膜３３を
積層した状態で、セルアレイ領域のみに残すようにパタ
ーニングする。
の工程がセルアレイと周辺回路で共有される。簡単に説
明すれば、セレアレイ領域の多結晶シリコン膜８及び周
辺回路領域の多結晶シリコン膜１４に重ねて多結晶シリ
コン膜３１を堆積する。セルアレイ領域ではこの積層膜
をパターニングして浮遊ゲート分離を行う。浮遊ゲート
上には、第２ゲート絶縁膜としてＯＮＯ（Ｏｘｉｄｅ／
Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜３２を形成する。この
とき、ＯＮＯ膜３２はその上に多結晶シリコン膜３３を
積層した状態で、セルアレイ領域のみに残すようにパタ
ーニングする。
【００２５】更にこの上に多結晶シリコン膜３４とＷＳ
ｉ膜３５を堆積し、これらの積層膜を、セルアレイ領域
と周辺回路領域で同時にパターニングする。これによ
り、セルアレイ領域には多結晶シリコン膜３２，３３及
びＷＳｉ膜３５の積層構造からなる制御ゲートが形成さ
れ、更に多結晶シリコン膜８，３１の積層構造からな浮
遊ゲートが形成される。周辺回路領域には、多結晶シリ
コン膜１４，３１，３４及びＷＳｉ膜３５の積層構造か
らなるゲート電極が形成される。その後、ｐチャネル及
びｎチャネル領域にそれぞれイオン注入を行って、ソー
ス、ドレイン拡散層３７を形成する。
ｉ膜３５を堆積し、これらの積層膜を、セルアレイ領域
と周辺回路領域で同時にパターニングする。これによ
り、セルアレイ領域には多結晶シリコン膜３２，３３及
びＷＳｉ膜３５の積層構造からなる制御ゲートが形成さ
れ、更に多結晶シリコン膜８，３１の積層構造からな浮
遊ゲートが形成される。周辺回路領域には、多結晶シリ
コン膜１４，３１，３４及びＷＳｉ膜３５の積層構造か
らなるゲート電極が形成される。その後、ｐチャネル及
びｎチャネル領域にそれぞれイオン注入を行って、ソー
ス、ドレイン拡散層３７を形成する。
【００２６】素子形成後、各ゲート電極の周囲はシリコ
ン窒化膜３６により覆う。そして、層間絶縁膜３８を堆
積し、コンタクト孔あけを行ってＷ等のコンタクトプラ
グ３９を埋め込み、層間絶縁膜３８上にメタル配線４０
を形成する。
ン窒化膜３６により覆う。そして、層間絶縁膜３８を堆
積し、コンタクト孔あけを行ってＷ等のコンタクトプラ
グ３９を埋め込み、層間絶縁膜３８上にメタル配線４０
を形成する。
【００２７】この実施の形態によると、周辺回路の低電
圧系トランジスタ領域では、ウェル１１，１２の形成後
にゲート絶縁膜形成の熱工程が入るのは、薄いゲート絶
縁膜１３の形成工程のみである。従って、ウェル／チャ
ネルイオン注入後の不純物再拡散が小さく抑えられ、急
峻な不純物プロファイルを持つ高性能の低電圧系トラン
ジスタが得られる。プロセスは、従来方式の場合と比べ
て入れ替えがあるのみで、プロセス数が増えることはな
い。周辺回路の高電圧系トランジスタ領域では、ウェル
５，６の形成後に、トンネル絶縁膜７の熱工程及びゲー
ト絶縁膜１０，１３の熱工程が入るが、低電圧系トラン
ジスタに比べるとその影響は比較的小さい。
圧系トランジスタ領域では、ウェル１１，１２の形成後
にゲート絶縁膜形成の熱工程が入るのは、薄いゲート絶
縁膜１３の形成工程のみである。従って、ウェル／チャ
ネルイオン注入後の不純物再拡散が小さく抑えられ、急
峻な不純物プロファイルを持つ高性能の低電圧系トラン
ジスタが得られる。プロセスは、従来方式の場合と比べ
て入れ替えがあるのみで、プロセス数が増えることはな
い。周辺回路の高電圧系トランジスタ領域では、ウェル
５，６の形成後に、トンネル絶縁膜７の熱工程及びゲー
ト絶縁膜１０，１３の熱工程が入るが、低電圧系トラン
ジスタに比べるとその影響は比較的小さい。
【００２８】［実施の形態２］周辺回路の高電圧系トラ
ンジスタ領域についても、トンネル絶縁膜形成後に、ウ
ェル／チャネルイオン注入を行うようにすれば、熱工程
の影響を更に低減することができる。その様な実施の形
態を次に説明する。
ンジスタ領域についても、トンネル絶縁膜形成後に、ウ
ェル／チャネルイオン注入を行うようにすれば、熱工程
の影響を更に低減することができる。その様な実施の形
態を次に説明する。
【００２９】図１７に示すように、シリコン基板１に犠
牲酸化膜２を形成し、この上にセルアレイ領域に開口を
持つレジストマスク５０ａをパターン形成する。そして
ボロンのイオン注入を行って、セルアレイ領域にｐ型ウ
ェル４を形成する。次に、犠牲酸化膜２を除去し、図１
８に示すように、基板１の全面にセルアレイに用いられ
るトンネル絶縁膜７を形成する。トンネル絶縁膜７は、
７５０℃程度の熱酸化により１０ｎｍ或いはそれ以下の
酸化膜を形成した後、更に高温の熱窒化と熱酸化を行っ
て形成されるオキシナイトライド膜である。トンネル絶
縁膜７上には、セルアレイの浮遊ゲートの一部となる多
結晶シリコン膜８、及び後の素子分離工程でストッパ絶
縁膜として用いられるシリコン窒化膜９を堆積する。
牲酸化膜２を形成し、この上にセルアレイ領域に開口を
持つレジストマスク５０ａをパターン形成する。そして
ボロンのイオン注入を行って、セルアレイ領域にｐ型ウ
ェル４を形成する。次に、犠牲酸化膜２を除去し、図１
８に示すように、基板１の全面にセルアレイに用いられ
るトンネル絶縁膜７を形成する。トンネル絶縁膜７は、
７５０℃程度の熱酸化により１０ｎｍ或いはそれ以下の
酸化膜を形成した後、更に高温の熱窒化と熱酸化を行っ
て形成されるオキシナイトライド膜である。トンネル絶
縁膜７上には、セルアレイの浮遊ゲートの一部となる多
結晶シリコン膜８、及び後の素子分離工程でストッパ絶
縁膜として用いられるシリコン窒化膜９を堆積する。
【００３０】次に、図１９に示すように、多結晶シリコ
ン膜８とシリコン窒化膜９をセルアレイ領域のみに残し
てエッチング除去した後、周辺回路のｎチャネルの高電
圧系トランジスタ領域に開口を持つレジストマスク５０
ｂを形成し、ボロンをイオン注入して、ｐ型ウェル５を
形成する。必要に応じて、ｐ型ウェル５にはチャネルイ
オン注入を行う。
ン膜８とシリコン窒化膜９をセルアレイ領域のみに残し
てエッチング除去した後、周辺回路のｎチャネルの高電
圧系トランジスタ領域に開口を持つレジストマスク５０
ｂを形成し、ボロンをイオン注入して、ｐ型ウェル５を
形成する。必要に応じて、ｐ型ウェル５にはチャネルイ
オン注入を行う。
【００３１】更に、レジストマスク５０ｂを除去して、
図２０に示すように改めて、周辺回路のｐチャネルの高
電圧系トランジスタ領域に開口を持つレジストマスク５
０ｃを形成し、リン又は砒素のイオン注入を行って、ｎ
型ウェル６を形成する。このｎ型ウェル６にも、必要に
応じてチャネルイオン注入を行う。
図２０に示すように改めて、周辺回路のｐチャネルの高
電圧系トランジスタ領域に開口を持つレジストマスク５
０ｃを形成し、リン又は砒素のイオン注入を行って、ｎ
型ウェル６を形成する。このｎ型ウェル６にも、必要に
応じてチャネルイオン注入を行う。
【００３２】以下、先の実施の形態と同様の工程を行
う。即ち、レジストマスク５０ｃを除去し、図５に示す
ように、高電圧系トランジスタに用いられるゲート絶縁
膜１０を形成する。ゲート絶縁膜１０は例えば、８００
℃の熱酸化による、１０数ｎｍのシリコン酸化膜であ
る。高電圧系トランジスタは、ＮＡＮＤ型ＥＥＰＲＯＭ
の場合であれば、２０Ｖ程度、ＮＯＲ型ＥＥＰＲＯＭの
場合であれば、１０Ｖ程度の電圧を扱うことになり、そ
れに応じて膜厚が設定される。
う。即ち、レジストマスク５０ｃを除去し、図５に示す
ように、高電圧系トランジスタに用いられるゲート絶縁
膜１０を形成する。ゲート絶縁膜１０は例えば、８００
℃の熱酸化による、１０数ｎｍのシリコン酸化膜であ
る。高電圧系トランジスタは、ＮＡＮＤ型ＥＥＰＲＯＭ
の場合であれば、２０Ｖ程度、ＮＯＲ型ＥＥＰＲＯＭの
場合であれば、１０Ｖ程度の電圧を扱うことになり、そ
れに応じて膜厚が設定される。
【００３３】次に、リソグラフィにより、図６に示すよ
うに、周辺回路のｎチャネルの低電圧系トランジスタの
領域に開口を持つレジストマスク３ｃを形成し、ボロン
のイオン注入を行って、ｎチャネルの低電圧系トランジ
スタ用のｐ型ウェル１１を形成する。そしてｐ型ウェル
１１には、必要に応じてしきい値調整のためのチャネル
イオン注入を行う。
うに、周辺回路のｎチャネルの低電圧系トランジスタの
領域に開口を持つレジストマスク３ｃを形成し、ボロン
のイオン注入を行って、ｎチャネルの低電圧系トランジ
スタ用のｐ型ウェル１１を形成する。そしてｐ型ウェル
１１には、必要に応じてしきい値調整のためのチャネル
イオン注入を行う。
【００３４】更に、レジストマスク３ｃを除去して、図
７に示すように改めて、周辺回路のｐチャネルの低電圧
系トランジスタ領域に開口を持つレジストマスク３ｄを
形成する。そして、リン又は砒素のイオン注入を行っ
て、ｎ型ウェル１２を形成する。このｎ型ウェル１２に
も、必要に応じてしきい値調整のためのチャネルイオン
注入を行う。
７に示すように改めて、周辺回路のｐチャネルの低電圧
系トランジスタ領域に開口を持つレジストマスク３ｄを
形成する。そして、リン又は砒素のイオン注入を行っ
て、ｎ型ウェル１２を形成する。このｎ型ウェル１２に
も、必要に応じてしきい値調整のためのチャネルイオン
注入を行う。
【００３５】次に、レジストマスク３ｄを除去した後、
改めて、図８に示すように、周辺回路の低電圧系トラン
ジスタの領域に開口を持つレジストマスク３ｅを形成
し、ゲート絶縁膜１０をエッチング除去する。そして、
図９に示すように、低電圧系トランジスタの領域に、高
電圧系トランジスタ領域のゲート絶縁膜１０より薄いゲ
ート絶縁膜１３を形成する。具体的に、低電圧系トラン
ジスタとして５Ｖ程度の耐圧が必要とされる場合、７５
０℃の熱酸化により６〜８ｎｍ程度のシリコン酸化膜を
形成する。
改めて、図８に示すように、周辺回路の低電圧系トラン
ジスタの領域に開口を持つレジストマスク３ｅを形成
し、ゲート絶縁膜１０をエッチング除去する。そして、
図９に示すように、低電圧系トランジスタの領域に、高
電圧系トランジスタ領域のゲート絶縁膜１０より薄いゲ
ート絶縁膜１３を形成する。具体的に、低電圧系トラン
ジスタとして５Ｖ程度の耐圧が必要とされる場合、７５
０℃の熱酸化により６〜８ｎｍ程度のシリコン酸化膜を
形成する。
【００３６】続いて、図１０に示すように、周辺回路の
ゲート電極材料膜である多結晶シリコン膜１４を堆積
し、更にこの上に後の素子分離工程でストッパ絶縁膜と
して用いられるシリコン窒化膜１５を堆積する。セルア
レイ領域には既にシリコン窒化膜９が形成されているた
め、周辺回路領域を覆うレジストマスク（図示せず）を
形成して、セルアレイ領域のシリコン窒化膜１５と多結
晶シリコン膜１４を選択エッチングして、図１１の状態
を得る。セルアレイ領域と周辺回路領域の間の境界領域
にはシリコン窒化膜で覆われていない領域ができるの
で、改めてシリコン窒化膜を全面に堆積する。
ゲート電極材料膜である多結晶シリコン膜１４を堆積
し、更にこの上に後の素子分離工程でストッパ絶縁膜と
して用いられるシリコン窒化膜１５を堆積する。セルア
レイ領域には既にシリコン窒化膜９が形成されているた
め、周辺回路領域を覆うレジストマスク（図示せず）を
形成して、セルアレイ領域のシリコン窒化膜１５と多結
晶シリコン膜１４を選択エッチングして、図１１の状態
を得る。セルアレイ領域と周辺回路領域の間の境界領域
にはシリコン窒化膜で覆われていない領域ができるの
で、改めてシリコン窒化膜を全面に堆積する。
【００３７】以下、説明を省くが、先の実施の形態と同
様に素子分離を行った後、セルアレイ領域に不揮発性メ
モリトランジスタを、周辺回路に高電圧系及び低電圧系
トランジスタを形成する。この実施の形態によると、周
辺回路のトランジスタのウェル／チャネルイオン注入が
全て、セルアレイ領域のトンネル絶縁膜形成後に行われ
る。従って、低電圧系トランジスタのみならず、高電圧
系トランジスタについても、不純物再拡散が抑えられ、
より高性能化が図られる。
様に素子分離を行った後、セルアレイ領域に不揮発性メ
モリトランジスタを、周辺回路に高電圧系及び低電圧系
トランジスタを形成する。この実施の形態によると、周
辺回路のトランジスタのウェル／チャネルイオン注入が
全て、セルアレイ領域のトンネル絶縁膜形成後に行われ
る。従って、低電圧系トランジスタのみならず、高電圧
系トランジスタについても、不純物再拡散が抑えられ、
より高性能化が図られる。
【００３８】
【発明の効果】以上述べたようにこの発明によれば、セ
ルアレイのトンネル酸化膜形成の熱工程による周辺回路
トランジスタへの不純物再拡散の影響を低減して、高性
能の周辺回路トランジスタを持つ半導体メモリを得るこ
とができる。
ルアレイのトンネル酸化膜形成の熱工程による周辺回路
トランジスタへの不純物再拡散の影響を低減して、高性
能の周辺回路トランジスタを持つ半導体メモリを得るこ
とができる。
【図１】この発明の実施の形態によるセルアレイ及び高
電圧系トランジスタ領域のｐ型ウェル形成工程を示す図
である。
電圧系トランジスタ領域のｐ型ウェル形成工程を示す図
である。
【図２】同実施の形態の高電圧系トランジスタ領域のｎ
型ウェル形成工程を示す図である。
型ウェル形成工程を示す図である。
【図３】同実施の形態のトンネル絶縁膜形成及び、多結
晶シリコン膜とシリコン窒化膜堆積の工程を示す図であ
る。
晶シリコン膜とシリコン窒化膜堆積の工程を示す図であ
る。
【図４】同実施の形態のトンネル絶縁膜をセルアレイ領
域に残してエッチング除去する工程を示す図である。
域に残してエッチング除去する工程を示す図である。
【図５】同実施の形態の高電圧系トランジスタ用のゲー
ト絶縁膜形成工程を示す図である。
ト絶縁膜形成工程を示す図である。
【図６】同実施の形態の低電圧系トランジスタ領域のｐ
型ウェル形成工程を示す図である。
型ウェル形成工程を示す図である。
【図７】同実施の形態の低電圧系トランジスタ領域のｎ
型ウェル形成工程を示す図である。
型ウェル形成工程を示す図である。
【図８】同実施の形態の低電圧系トランジスタ領域のゲ
ート絶縁膜エッチングの工程を示す図である。
ート絶縁膜エッチングの工程を示す図である。
【図９】同実施の形態の低電圧系トランジスタ領域のゲ
ート絶縁膜形成工程を示す図である。
ート絶縁膜形成工程を示す図である。
【図１０】同実施の形態の周辺回路用の多結晶シリコン
膜とシリコン窒化膜堆積の工程を示す図である。
膜とシリコン窒化膜堆積の工程を示す図である。
【図１１】同実施の形態のセルアレイ領域上の不要なシ
リコン窒化膜と多結晶シリコン膜をエッチング除去する
工程を示す図である。
リコン窒化膜と多結晶シリコン膜をエッチング除去する
工程を示す図である。
【図１２】同実施の形態のシリコン窒化膜及びシリコン
酸化膜堆積の工程を示す図である。
酸化膜堆積の工程を示す図である。
【図１３】同実施の形態の素子分離溝形成のレジストマ
スクを形成する工程を示す図である。
スクを形成する工程を示す図である。
【図１４】同実施の形態の素子分離溝形成の工程を示す
図である。
図である。
【図１５】同実施の形態の素子分離酸化膜埋め込み工程
を示す図である。
を示す図である。
【図１６】同実施の形態によるセルアレイ及び周辺回路
トランジスタの構造を示す図である。
トランジスタの構造を示す図である。
【図１７】この発明の他の実施の形態によるセルアレイ
のｐ型ウェル形成工程を示す図である。
のｐ型ウェル形成工程を示す図である。
【図１８】同実施の形態によるトンネル絶縁膜形成と多
結晶シリコン膜及びシリコン窒化膜の堆積工程を示す図
である。
結晶シリコン膜及びシリコン窒化膜の堆積工程を示す図
である。
【図１９】同実施の形態による高電圧系トランジスタの
ｐ型ウェル形成工程を示す図である。
ｐ型ウェル形成工程を示す図である。
【図２０】同実施の形態による高電圧系トランジスタの
ｎ型ウェル形成工程を示す図である。
ｎ型ウェル形成工程を示す図である。
１…シリコン基板、２…犠牲酸化膜、３ａ〜３ｆ…レジ
ストマスク、４…ｐ型ウェル（セルアレイ用）、５…ｐ
型ウェル（高電圧系トランジスタ用）、６…ｎ型ウェル
（高電圧系トランジスタ用）、７…トンネル絶縁膜、８
…多結晶シリコン膜、９…シリコン窒化膜、１０…ゲー
ト絶縁膜（高電圧系トランジスタ用）、１１…ｐ型ウェ
ル（低電圧系トランジスタ用）、１２…ｎ型ウェル（低
電圧系トランジスタ用）、１３…ゲート絶縁膜（低電圧
系トランジスタ用）、１４…多結晶シリコン膜、１５…
シリコン窒化膜、１６…シリコン窒化膜、１７…シリコ
ン酸化膜、２０…素子分離溝、２１…素子分離絶縁膜、
３１，３３，３４…多結晶シリコン膜、３２…ＯＮＯ
膜、３５…ＷＳｉ膜、３６…シリコン窒化膜、３７…ソ
ース、ドレイン拡散層、３８…層間絶縁膜、３９…コン
タクトプラグ、４０…メタル配線。
ストマスク、４…ｐ型ウェル（セルアレイ用）、５…ｐ
型ウェル（高電圧系トランジスタ用）、６…ｎ型ウェル
（高電圧系トランジスタ用）、７…トンネル絶縁膜、８
…多結晶シリコン膜、９…シリコン窒化膜、１０…ゲー
ト絶縁膜（高電圧系トランジスタ用）、１１…ｐ型ウェ
ル（低電圧系トランジスタ用）、１２…ｎ型ウェル（低
電圧系トランジスタ用）、１３…ゲート絶縁膜（低電圧
系トランジスタ用）、１４…多結晶シリコン膜、１５…
シリコン窒化膜、１６…シリコン窒化膜、１７…シリコ
ン酸化膜、２０…素子分離溝、２１…素子分離絶縁膜、
３１，３３，３４…多結晶シリコン膜、３２…ＯＮＯ
膜、３５…ＷＳｉ膜、３６…シリコン窒化膜、３７…ソ
ース、ドレイン拡散層、３８…層間絶縁膜、３９…コン
タクトプラグ、４０…メタル配線。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
Ｆターム(参考） 5F048 AB01 AC03 BA01 BB05 BB08
BB13 BB16 BD04 BE03 BG01
BG13 DA27
5F083 EP04 EP23 EP44 EP55 JA04
JA05 JA35 JA53 MA06 MA19
NA01 NA08 PR40 PR43 PR46
PR53 PR56 ZA07 ZA08
5F101 BA17 BA26 BA29 BA35 BA36
BB05 BD27 BD36 BH04
Claims (6)
- 【請求項１】 不揮発性メモリトランジスタを配列した
セルアレイと周辺回路とが集積される半導体メモリの製
造方法であって、 半導体基板の前記セルアレイの領域にイオン注入を行っ
てセルアレイ用ウェルを形成する第１のウェル形成工程
と、 前記半導体基板の前記周辺回路の高電圧系トランジスタ
の領域にイオン注入を行って高電圧系トランジスタ用ウ
ェルを形成する第２のウェル形成工程と、 前記半導体基板に、前記不揮発性メモリトランジスタ用
のトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜を前記セルアレイ領域に残してエッ
チング除去する工程と、 前記半導体基板の前記周辺回路の領域に高電圧系トラン
ジスタ用の第１のゲート絶縁膜を形成する工程と、 前記半導体基板の前記周辺回路の低電圧系トランジスタ
の領域に、前記第１のゲート絶縁膜を介してイオン注入
を行って低電圧系トランジスタ用ウェルを形成する第３
のウェル形成工程と、 前記半導体基板の前記低電圧系トランジスタの領域に、
前記第１のゲート絶縁膜を除去して低電圧系トランジス
タ用の第２のゲート絶縁膜を形成する工程と、前記半導
体基板に素子分離絶縁膜を形成する工程と、 前記半導体基板のセルアレイ領域に電荷蓄積層を含む不
揮発性メモリトランジスタを形成し、周辺回路領域に高
電圧系トランジスタ及び低電圧系トランジスタを形成す
る工程とを有することを特徴とする半導体メモリの製造
方法。 - 【請求項２】 不揮発性メモリトランジスタを配列した
セルアレイと周辺回路とが集積される半導体メモリの製
造方法であって、 半導体基板の前記セルアレイの領域にイオン注入を行っ
てセルアレイ用ウェルを形成する第１のウェル形成工程
と、 前記半導体基板に、前記不揮発性メモリトランジスタ用
のトンネル絶縁膜を形成する工程と、 前記半導体基板の前記周辺回路の高電圧系トランジスタ
の領域に、前記トンネル絶縁膜を介してイオン注入を行
って高電圧系トランジスタ用ウェルを形成する第２のウ
ェル形成工程と、 前記トンネル絶縁膜を前記セルアレイ領域に残してエッ
チング除去する工程と、 前記半導体基板の前記周辺回路の領域に前記高電圧用の
第１のゲート絶縁膜を形成する工程と、 前記半導体基板の前記周辺回路の低電圧系トランジスタ
の領域に、前記第１のゲート絶縁膜を介してイオン注入
を行って低電圧系トランジスタ用ウェルを形成する第３
のウェル形成工程と、 前記半導体基板の前記低電圧系トランジスタの領域に、
前記第１のゲート絶縁膜を除去して低電圧系トランジス
タ用の第２のゲート絶縁膜を形成する工程と、前記半導
体基板に素子分離絶縁膜を形成する工程と、 前記半導体基板のセルアレイ領域に電荷蓄積層を含む不
揮発性メモリトランジスタを形成し、周辺回路領域に高
電圧系トランジスタ及び低電圧系トランジスタを形成す
る工程とを有することを特徴とする半導体メモリの製造
方法。 - 【請求項３】 前記第２のウェル形成工程及び第３のウ
ェル形成工程はそれぞれ、しきい値調整のためのチャネ
ルイオン注入工程を含むことを特徴とする請求項１又は
２記載の半導体メモリの製造方法。 - 【請求項４】 前記素子分離絶縁膜の形成工程は、 前記トンネル絶縁膜及び、前記第１及び第２のゲート絶
縁膜上にそれぞれ電荷蓄積層及び、ゲート電極となる電
極材料膜とストッパ絶縁膜が積層された状態でエッチン
グを行って、前記ストッパ絶縁膜から前記半導体基板の
所定深さに達する溝を形成する工程と、 前記溝に絶縁膜を埋め込む工程とを有することを特徴と
する請求項１又は２記載の半導体メモリの製造方法。 - 【請求項５】 前記周辺回路はＣＭＯＳ回路であって、 前記第１のウェル形成工程は、前記セルアレイ用ウェル
と同じ導電型となる高電圧系トランジスタ用ウェルを形
成するイオン注入工程を含み、 前記第３のウェル形成工程は、第１導電型ウェルを形成
するイオン注入工程及び第２導電型ウェルを形成するイ
オン注入工程を含むことを特徴とする請求項１記載の半
導体メモリの製造方法。 - 【請求項６】 前記周辺回路はＣＭＯＳ回路であって、 前記第２のウェル形成工程は、第１導電型ウェルを形成
するイオン注入工程及び第２導電型ウェルを形成するイ
オン注入工程とを含み、 前記第３のウェル形成工程は、第１導電型ウェルを形成
するイオン注入工程及び第２導電型ウェルを形成するイ
オン注入工程を含むことを特徴とする請求項２記載の半
導体メモリの製造方法。
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