KR20050038752A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
비휘발성 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20050038752A KR20050038752A KR1020030073987A KR20030073987A KR20050038752A KR 20050038752 A KR20050038752 A KR 20050038752A KR 1020030073987 A KR1020030073987 A KR 1020030073987A KR 20030073987 A KR20030073987 A KR 20030073987A KR 20050038752 A KR20050038752 A KR 20050038752A
- Authority
- KR
- South Korea
- Prior art keywords
- cell region
- trench
- forming
- floating gate
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title claims description 19
- 239000000463 material Substances 0.000 claims abstract description 17
- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 230000008878 coupling Effects 0.000 abstract description 10
- 238000010168 coupling process Methods 0.000 abstract description 10
- 238000005859 coupling reaction Methods 0.000 abstract description 10
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 셀 영역에 트렌치를 형성하고 트렌치 내부에 오목한 형태로 플로팅 게이트를 형성함으로써 커플링 비율을 증가시킬 수 있고, 콘트롤 게이트의 높이에 영향을 미치지 않도록 하기 위한 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 상기 비휘발성 메모리 소자의 제조 방법은 주변 회로 영역의 실리콘 기판에 제 1 깊이의 제 1 트렌치를 형성한 후 매립 산화막으로 매립하고 평탄화하는 단계와; 셀 영역의 실리콘 기판에 제 2 깊이의 제 2 트렌치를 형성하는 단계와; 상기 셀 영역에 채널 이온 주입을 실시하고 상기 제 2 트렌치 내부에 터널 산화막을 형성하고, 플로팅 게이트 물질을 증착하는 단계와, 상기 플로팅 게이트 물질을 식각하여 플로팅 게이트를 형성하는 단계와; 상기 셀 영역에 소오스/드레인 접합을 형성하는 단계와; 상기 주변 회로 및 셀 영역에 웰을 형성하고 유전체막을 증착하는 단계와; 상기 셀 영역의 채널 부위에만 유전체막을 남기고 게이트 물질을 증착하는 단계와; 상기 게이트 물질을 식각하여 주변 회로 영역에 게이트, 셀 영역에 콘트롤 게이트를 형성하는 단계를 포함하여 구성된다.
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 셀 영역에 트렌치를 형성하고 트렌치 내부에 플로팅 게이트가 오목한 형태로 형성되도록 한 후에 유전체막이 플로팅 게이트를 전면적으로 감싸도록 함으로써 콘트롤 게이트의 높이에 영향을 미치지 않도록 하는 비휘발성 메모리 소자의 제조 방법을 제공하기 위한 것이다.
비 휘발성 메모리 소자( Non-volatile memory device)는 전원의 공급을 중단하여도 기록상태를 유지할 수 있는 메모리 소자이다. 이러한 플래시 메모리 소자에는 전기적으로 기입(program)할 수 있고, 자외선을 쬐어 소거(erase)할 수 있는 이피롬(EPROM), 전기적으로 기입 및 소거를 할 수 있는 이이피롬(EEPROM)이 있고, 이이피롬(EEPROM)중에서 칩크기(CHIP SIZE)가 작고, 기입 및 소거특성이 우수한 플래시 메모리(FLASH MEMORY) 등이 있다.
플래시 메모리 소자의 구조는 일반적인 모스 트랜지스터 구조에 전하를 축적할 수 있는 플로팅게이트(Floating gate)를 포함하고 있다. 즉, 상기 플래시 메모리 소자에 있어서는 반도체 기판 상에 터널 산화막이라고 불리는 얇은 게이트 산화막을 개재하여 플로팅 게이트가 형성되어 있고, 상기 플로팅게이트 상부에 게이트 층간 유전막을 개재하여 콘트롤 게이트(Control gate) 전극이 형성되어 있다. 따라서, 상기 플로팅 게이트는 상기 터널 산화막 및 상기 게이트 층간 유전막에 의해 상기 반도체 기판 및 상기 콘트롤 게이트 전극과 전기적으로 절연이 되어 있다.
상술한 플래시 메모리 소자의 데이타 기입(program) 방법은 FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입방법(Hot Electron Injection)을 이용하는 방법이 있다. 이중, FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법은 플래시 메모리의 콘트롤 게이트 전극에 고전압을 인가함으로써 터널 산화막에 고전계가 인가되고, 상기 고전계에 의해 반도체 기판의 전자가 상기 터널 산화막을 통과하여 플로팅게이트에 주입됨으로써, 데이터가 기입되는 방식이다. 또한, 열전자 주입(Hot Electron Injection) 방법은 플래시 메모리의 콘트롤 게이트 전극과 드레인 영역에 고전압을 인가하여 드레인 영역 부근에서 발생한 열전자(Hot Electron)를 터널 산화막을 통하여 플로팅게이트로 주입함으로써, 데이터를 기입하는 방식이다.
따라서, 상기 FN 터널링 및 열전자 주입방법은 두 방법 모두 터널 산화막에 고전계가 인가되어야 한다. 이 때, 터널 산화막에 고전계를 인가하기 위해서는 높은 커플링 비율(Coupling Ratio)이 필요하게 된다. 그런데, 소오스와 드레인 영역의 기생 캐패시터 값이 매우 작으므로 무시할 수 있다고 가정하면, 상기 커플링 비는 Cono와 Ctun에만 의존하게 되며, 이러한 상기 커플링 비율(CR)은 다음과 같은 수학식으로 표현된다.
[수학식1]
여기서, CONO는 콘트롤 게이트 전극 및 플로팅 게이트 사이의 정전용량을 나타내고, CTUN 은 플로팅 게이트 및 반도체 기판 사이에 개재된 터널 산화막에 기인하는 정전용량을 나타낸다.
따라서, 커플링 비율(CR)을 증가시키기 위해서는 콘트롤 게이트 전극과 중첩되는 플로팅게이트의 표면적을 증가시켜, 상기 콘트롤 게이트 전극 및 플로팅 게이트 사이의 정전용량, 즉, CONO를 증가시켜야 할 것이나, 플로팅 게이트의 표면적을 증가시키는 경우에, 플래시 메모리 소자의 집적도를 증가시키기가 어렵다. 더구나, 최근 반도체 소자가 고집적화, 미세화됨에 따라, 커패시터가 형성되는 면적을 더욱 감소시켜야 하는 바, 플로팅 케이트의 면적을 증가시킴으로써, 정전 용량을 증가시키기는 힘든 실정이다.
특히, EEPROM 셀이 내장되는 SoC 제품에서 플로팅 게이트의 높이를 높게 할수록 콘트롤 게이트의 높이가 높아지게 되어 주변 회로의 로직 게이트와 콘트롤 게이트를 동시에 패터닝하기 어려운 문제점이 발생하게 되고, EEPROM 셀 내의 비트라인 콘택과 콘트롤 게이트와의 거리가 좁아짐으로써 전기적으로 단락이 우려되어 일정 간격 이상이 필요하게 되어 셀 사이즈가 커지는 문제점이 발생하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명은 셀 영역에 트렌치를 형성하고 트렌치 내부에 오목한 형태로 플로팅 게이트가 형성되도록 한 후에 유전체막이 플로팅 게이트를 전면적으로 감싸도록 함으로써 커플링 비율을 증가시켜 정전 용량을 확보할 수 있을 뿐만 아니라 콘트롤 게이트의 높이에 영향을 미치지 않도록 하는 비휘발성 메모리 소자의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 주변 회로 영역의 실리콘 기판에 제 1 깊이의 제 1 트렌치를 형성한 후 매립 산화막으로 매립하고 평탄화하는 단계와; 셀 영역의 실리콘 기판에 제 2 깊이의 제 2 트렌치를 형성하는 단계와; 상기 셀 영역에 채널 이온 주입을 실시하고 상기 제 2 트렌치 내부에 터널 산화막을 형성하고, 플로팅 게이트 물질을 증착하는 단계와, 상기 플로팅 게이트 물질을 식각하여 플로팅 게이트를 형성하는 단계와; 상기 셀 영역에 소오스/드레인 접합을 형성하는 단계와; 상기 주변 회로 및 셀 영역에 웰을 형성하고 유전체막을 증착하는 단계와; 상기 셀 영역의 채널 부위에만 유전체막을 남기고 게이트 물질을 증착하는 단계와; 상기 게이트 물질을 식각하여 주변 회로 영역에 게이트, 셀 영역에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
상기 본 발명에 의한 비휘발성 메모리 소자의 제조 방법에 따르면, 셀 영역에 트렌치를 형성하고 트렌치 내부에 플로팅 게이트를 형성한 다음 유전체막이 플로팅 게이트를 전면적으로 감싸도록 함으로써, 커플링 비율을 증가시켜 정전용량을 확보할 수 있을 뿐만 아니라, 콘트롤 게이트의 높이를 낮춤으로써 비트라인 콘택과의 간격을 감소시켜 셀 사이즈를 줄일 수 있게된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1a 내지 도1j는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법을 순차적으로 나타낸 공정단면도이다.
우선, 도1a에 도시된 바와 같이 주변 회로 영역(A) 및 셀 영역(B)이 분리된 실리콘 기판(100)에 실리콘 산화막(110) 및 실리콘 질화막(120)을 순차적으로 증착한 후 사진 및 식각 공정을 진행하여 주변 회로 영역(A)의 실리콘 기판(100)에 제 1 깊이를 갖는 제 1 트렌치(미도시함)를 형성한다. 그리고, 상기 제 1 트렌치가 매립되도록 HDP 산화막 또는 USG등의 매립 산화막(130)을 증착하고 화학 기계적 연마 공정으로 평탄화한다.
그런 다음, 도1b에 도시된 바와 같이 셀 영역(B)에 제 2 깊이의 제 2 트렌치를 형성한 후 사진 공정 없이 상기 실리콘 질화막(120)을 베리어로 사용하여 문턱 전압 조절용 채널 이온 주입을 실시한다. 이때, 상기 제 2 트렌치의 폭은 후속 플로팅 게이트 물질 증착 두께의 1/2 이상으로 하는 것이 바람직하다.
이어서, 도1c에 도시된 바와 같이 상기 셀 영역(B)에 터널 산화막(140)을 형성하고 언도프트 폴리실리콘 또는 비정질 실리콘을 증착한 후 도1d에 도시된 바와 같이 에치백 공정으로 셀 영역에만 플로팅 게이트(150')가 형성되도록 한다.
상기 플로팅 게이트(150')를 형성하고 나서, 도1e에 도시된 바와 같이 실리콘 질화막(120)을 제거한 후 도1f에 도시된 바와 같이 셀 영역(B)에 소오스 드레인(160) 이온 주입 공정을 진행한다. 이때, 상기 셀 영역의 소오스/드레인은 상기 제 2 깊이의 트렌치와 동일 깊이로 형성하는 것이 바람직하다.
그런 후에 도시되지는 않지만 주변 회로부 및 셀 동작에 필요한 트윈 웰 및 트리플 웰을 형성하고, 도1g에 도시된 바와 같이 ONO 유전체막과 Al2O3 또는 HfO2
와 같은 고유전체막으로 유전체막(170)을 증착한 다음, 도1h에 도시된 바와 같이 셀 영역(B)의 채널 부위에만 유전체막(170)이 남도록 한다.
이후, 게이트 전극으로 이용한 게이트 물질을 증착하고 사진 및 식각 공정을 진행하여 도1i와 같이 주변회로 영역(A)에는 게이트(180)를 셀 영역에는 콘트롤 게이트(180')를 형성한다. 이때, 상기 게이트 물질은 폴리 실리콘, 비정질 실리콘 또는 텅스텐 실리사이등으로 형성한다.
이와 같이 본원 발명에 의한 비휘발성 메모리 소자의 제조 방법에 의하면, 셀 영역에 트렌치를 형성하고 트렌치 내부에 오목한 형태로 플로팅 게이트를 형성한 다음 유전체막이 플로팅 게이트를 전면적으로 감싸도록 함으로써, 커플링 비율을 증가시킬 수 있다. 또한, 트렌치 내부에 플로팅 게이트가 형성되도록 함으로써 주변 회로부의 게이트 전극과 셀 영역의 콘트롤 게이트를 패터닝 하는 공정에서 DOF(Depth Of Focus) 마진을 증가시킬 수 있다.
상기한 바와 같이 본 발명은 트렌치 내부에 셀 플로팅 게이트를 오목하게 형성함으로써 커플링 비를 증가시켜 정전 용량을 증가시킬 수 있는 이점이 있다.
또한, 트렌치 하부에 플로팅 게이트를 형성함으로써 주변 회로 영역의 게이트 전극과 셀 영역의 콘트롤 게이트 패터닝시에 DOF(Depth Of Focus) 마진을 증가시킬 수 있고, 콘트롤 게이트의 높이를 낮춤으로써 비트라인 콘택과의 간격을 감소시켜 셀 사이즈를 감소할 수 있어 집적도를 향상시킬 수 있는 이점이 있다.
도1a 내지 도1j는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법을 순차적으로 나타낸 공정단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 110 : 실리콘 산화막
120 : 실리콘 질화막 130 : 매립 산화막
140 : 터널 산화막 150': 플로팅 게이트
160 : 소오스/드레인 170 : 유전체막
180': 콘트롤 게이트
Claims (9)
- 주변 회로 영역의 실리콘 기판에 제 1 깊이의 제 1 트렌치를 형성한 후 매립 산화막으로 매립하고 평탄화하는 단계와;셀 영역의 실리콘 기판에 제 2 깊이의 제 2 트렌치를 형성하는 단계와;상기 셀 영역에 채널 이온 주입을 실시하고 상기 제 2 트렌치 내부에 터널 산화막을 형성하고, 플로팅 게이트 물질을 증착하는 단계와,상기 플로팅 게이트 물질을 식각하여 플로팅 게이트를 형성하는 단계와;상기 셀 영역에 소오스/드레인 접합을 형성하는 단계와;상기 주변 회로 및 셀 영역에 웰을 형성하고 유전체막을 증착하는 단계와;상기 셀 영역의 채널 부위에만 유전체막을 남기고 게이트 물질을 증착하는 단계와;상기 게이트 물질을 식각하여 주변 회로 영역에 게이트, 셀 영역에 콘트롤 게이트를 형성하는 단계를포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 2 트렌치는 플로팅 게이트 물질 증착 두께의 1/2두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 플로팅 게이트는 언도프트 폴리실리콘 또는 비정질 실리콘으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 플로팅 게이트는 상기 제 2 트렌치 내부에 오목한 형태로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 매립 산화막을 HDP 산화막 또는 USG막인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 유전체막은 ONO 유전체막 또는 Al2O3 또는 HfO2의 고유전체막인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 유전체막은 셀 영역의 콘트롤 게이트 보다 0.01~0.1㎛ 오버랩 되도록 하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 게이트 물질은 폴리실리콘, 비정질 실리콘 또는 텅스텐 실리사이드 중 어느 하나로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 셀 영역의 소오스/드레인은 상기 제 2 깊이의 트렌치와 동일 깊이로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030073987A KR100642901B1 (ko) | 2003-10-22 | 2003-10-22 | 비휘발성 메모리 소자의 제조 방법 |
| US10/968,200 US20050090059A1 (en) | 2003-10-22 | 2004-10-19 | Method for manufacturing a non-volatile memory device |
| JP2004305876A JP4955203B2 (ja) | 2003-10-22 | 2004-10-20 | 不揮発性メモリ素子の製造方法 |
| CNB2004100981329A CN1333458C (zh) | 2003-10-22 | 2004-10-22 | 非易失性存储装置的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030073987A KR100642901B1 (ko) | 2003-10-22 | 2003-10-22 | 비휘발성 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050038752A true KR20050038752A (ko) | 2005-04-29 |
| KR100642901B1 KR100642901B1 (ko) | 2006-11-03 |
Family
ID=34511016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030073987A KR100642901B1 (ko) | 2003-10-22 | 2003-10-22 | 비휘발성 메모리 소자의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20050090059A1 (ko) |
| JP (1) | JP4955203B2 (ko) |
| KR (1) | KR100642901B1 (ko) |
| CN (1) | CN1333458C (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100726359B1 (ko) * | 2005-11-01 | 2007-06-11 | 삼성전자주식회사 | 리세스된 채널을 구비하는 비휘발성 메모리 장치의 형성방법 및 그에 의해 형성된 장치 |
| KR100731076B1 (ko) * | 2005-12-29 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그제조 방법 |
| US7306992B2 (en) | 2005-05-12 | 2007-12-11 | Hynix Semiconductor Inc. | Flash memory device and method of fabricating the same |
| US7531409B2 (en) | 2005-11-01 | 2009-05-12 | Samsung Electronics Co., Ltd. | Fabrication method and structure for providing a recessed channel in a nonvolatile memory device |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342272B2 (en) | 2005-08-31 | 2008-03-11 | Micron Technology, Inc. | Flash memory with recessed floating gate |
| KR100812237B1 (ko) * | 2006-08-25 | 2008-03-10 | 삼성전자주식회사 | 임베디드 플래시 메모리 장치의 제조 방법 |
| JP2008140913A (ja) | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
| TWI355087B (en) * | 2008-04-10 | 2011-12-21 | Nanya Technology Corp | Two bits u-shape memory structure and method of ma |
| KR101030297B1 (ko) * | 2008-07-30 | 2011-04-20 | 주식회사 동부하이텍 | 반도체 메모리 소자 및 그 제조 방법 |
| CN102201411B (zh) * | 2010-03-25 | 2013-04-03 | 上海丽恒光微电子科技有限公司 | 叠栅非易失性快闪存储单元、存储器件及其制造方法 |
| CN101866931A (zh) * | 2010-05-19 | 2010-10-20 | 中国科学院微电子研究所 | 半导体结构及其形成方法 |
| KR101802371B1 (ko) * | 2011-05-12 | 2017-11-29 | 에스케이하이닉스 주식회사 | 반도체 셀 및 그 형성 방법 |
| CN102881693B (zh) * | 2012-10-25 | 2017-05-24 | 上海华虹宏力半导体制造有限公司 | 存储器件及其制作方法 |
| JP2014143377A (ja) * | 2013-01-25 | 2014-08-07 | Seiko Instruments Inc | 半導体不揮発性メモリ |
| CN105576016B (zh) * | 2014-10-09 | 2019-02-12 | 中芯国际集成电路制造(上海)有限公司 | 栅极结构、其制作方法及闪存器件 |
| CN106486529A (zh) * | 2015-08-24 | 2017-03-08 | 联华电子股份有限公司 | 存储器元件及其制造方法 |
| CN106783865B (zh) * | 2016-11-28 | 2019-02-15 | 武汉新芯集成电路制造有限公司 | 一种存储单元的制作方法 |
| US10879251B2 (en) * | 2017-04-27 | 2020-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit and manufacturing method thereof |
| CN112928064A (zh) * | 2021-01-27 | 2021-06-08 | 中国科学院微电子研究所 | 位线两侧气隙及半导体结构的制造方法 |
| CN113939906A (zh) * | 2021-08-31 | 2022-01-14 | 长江存储科技有限责任公司 | 半导体结构、制作方法及三维存储器 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931064A (ja) * | 1982-08-13 | 1984-02-18 | Oki Electric Ind Co Ltd | Ｍｏｓ型半導体装置 |
| JPH0344971A (ja) * | 1989-07-13 | 1991-02-26 | Ricoh Co Ltd | 不揮発性メモリ及びその製造方法 |
| JPH03257873A (ja) * | 1990-03-07 | 1991-11-18 | Matsushita Electron Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH05267679A (ja) * | 1992-03-17 | 1993-10-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR0136528B1 (ko) * | 1994-07-30 | 1998-09-15 | 문정환 | 불휘발성 반도체 메모리장치의 제조방법 |
| US5680345A (en) * | 1995-06-06 | 1997-10-21 | Advanced Micro Devices, Inc. | Nonvolatile memory cell with vertical gate overlap and zero birds beaks |
| KR0183877B1 (ko) * | 1996-06-07 | 1999-03-20 | 김광호 | 불휘발성 메모리 장치 및 그 제조방법 |
| US5677216A (en) * | 1997-01-07 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of manufacturing a floating gate with high gate coupling ratio |
| JP3586072B2 (ja) * | 1997-07-10 | 2004-11-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5915177A (en) * | 1997-08-18 | 1999-06-22 | Vanguard International Semiconductor Corporation | EPROM manufacturing process having a floating gate with a large surface area |
| KR20010040845A (ko) * | 1998-02-27 | 2001-05-15 | 인피니언 테크놀로지스 아게 | 전기적 프로그램 가능 메모리 셀 장치 및 그의 제조 방법 |
| TW469650B (en) * | 1998-03-20 | 2001-12-21 | Seiko Epson Corp | Nonvolatile semiconductor memory device and its manufacturing method |
| EP0967654A1 (en) * | 1998-06-26 | 1999-12-29 | EM Microelectronic-Marin SA | Non-volatile semiconductor memory device |
| JP4270670B2 (ja) * | 1999-08-30 | 2009-06-03 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
| JP2001007225A (ja) * | 1999-06-17 | 2001-01-12 | Nec Yamagata Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2001144193A (ja) * | 1999-11-16 | 2001-05-25 | Nec Corp | 不揮発性半導体メモリ及びその製造方法 |
| US6835987B2 (en) * | 2001-01-31 | 2004-12-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures |
-
2003
- 2003-10-22 KR KR1020030073987A patent/KR100642901B1/ko active IP Right Grant
-
2004
- 2004-10-19 US US10/968,200 patent/US20050090059A1/en not_active Abandoned
- 2004-10-20 JP JP2004305876A patent/JP4955203B2/ja active Active
- 2004-10-22 CN CNB2004100981329A patent/CN1333458C/zh active Active
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7306992B2 (en) | 2005-05-12 | 2007-12-11 | Hynix Semiconductor Inc. | Flash memory device and method of fabricating the same |
| US7696560B2 (en) | 2005-05-12 | 2010-04-13 | Hynix Semiconductor Inc. | Flash memory device |
| KR100726359B1 (ko) * | 2005-11-01 | 2007-06-11 | 삼성전자주식회사 | 리세스된 채널을 구비하는 비휘발성 메모리 장치의 형성방법 및 그에 의해 형성된 장치 |
| US7531409B2 (en) | 2005-11-01 | 2009-05-12 | Samsung Electronics Co., Ltd. | Fabrication method and structure for providing a recessed channel in a nonvolatile memory device |
| KR100731076B1 (ko) * | 2005-12-29 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1610100A (zh) | 2005-04-27 |
| US20050090059A1 (en) | 2005-04-28 |
| JP2005129942A (ja) | 2005-05-19 |
| KR100642901B1 (ko) | 2006-11-03 |
| JP4955203B2 (ja) | 2012-06-20 |
| CN1333458C (zh) | 2007-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100642901B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| US7799637B2 (en) | Scaled dielectric enabled by stack sidewall process | |
| JP5503843B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR100634266B1 (ko) | 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 | |
| JP2010183022A (ja) | 半導体装置およびその製造方法 | |
| JP2008503080A (ja) | 分離領域上に消去ゲートを有する不揮発性メモリ | |
| US6667510B2 (en) | Self-aligned split-gate flash memory cell and its contactless memory array | |
| US6441426B1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| US7563676B2 (en) | NOR-type flash memory cell array and method for manufacturing the same | |
| CN109994542B (zh) | 半导体器件及其制造方法 | |
| CN106024889B (zh) | 半导体器件及其制造方法 | |
| US20090179256A1 (en) | Memory having separated charge trap spacers and method of forming the same | |
| JP2002538608A (ja) | 自己整列ゲートを有するフラッシュメモリセル及び製造方法 | |
| US20070126050A1 (en) | Flash memory cell and fabrication method thereof | |
| US11211469B2 (en) | Third generation flash memory structure with self-aligned contact and methods for forming the same | |
| JP3947041B2 (ja) | 半導体装置及びその製造方法 | |
| US20050253184A1 (en) | Nonvolatile memory, nonvolatile memory array and manufacturing method thereof | |
| KR101004814B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| US20060138534A1 (en) | Nonvolatile memory device, method for fabricating the same, and method for programming/erasing data in the same | |
| KR100642900B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| EP1146562A2 (en) | Cell array, operating method of the same and manufacturing method of the same | |
| KR100958627B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100771553B1 (ko) | 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법 | |
| KR100692800B1 (ko) | 플래시 메모리 장치의 제조방법 | |
| JPH09129759A (ja) | 半導体不揮発性メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140917 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150923 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160926 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170920 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180918 Year of fee payment: 13 |