JPH0344971A - 不揮発性メモリ及びその製造方法 - Google Patents
不揮発性メモリ及びその製造方法Info
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- JPH0344971A JPH0344971A JP1180760A JP18076089A JPH0344971A JP H0344971 A JPH0344971 A JP H0344971A JP 1180760 A JP1180760 A JP 1180760A JP 18076089 A JP18076089 A JP 18076089A JP H0344971 A JPH0344971 A JP H0344971A
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 229920005591 polysilicon Polymers 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 4
- 229910052751 metal Inorganic materials 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 20
- 239000011229 interlayer Substances 0.000 description 10
- 150000002739 metals Chemical class 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 244000025254 Cannabis sativa Species 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、フローティングゲート上に絶縁膜（ポリ−
ポリ層間膜）を介してコントロールゲートが設けられて
いる構成の不揮発性メモリ及びその製造方法にかかり、
特にゲート部が他の頭載（ソース・ドレイン部）よりも
突出するのを防上するのに好適な不揮発性メモ１ノ及び
その製造方法に関する。
ポリ層間膜）を介してコントロールゲートが設けられて
いる構成の不揮発性メモリ及びその製造方法にかかり、
特にゲート部が他の頭載（ソース・ドレイン部）よりも
突出するのを防上するのに好適な不揮発性メモ１ノ及び
その製造方法に関する。
［従来の技術］
従来のフローティングゲートを有する不揮発性メモリは
、次のように形成される。例えば、不揮発性メモリの一
種であるＥＦＲＯＭを形成する場合には、第３図（ａ＞
に示すように、Ｐ型基板１上にイオン注入（Ｂ＋）を行
ってＰ−Ｆｊ２２を形戊する。次に、第３図（ｂ）に示
すように、ゲート酸化膜３とポリシリコン層４とポリ−
ポリ層間膜５とポリシリコン層６を順に積層する。次に
、エツチングとイオン注入（ＡＳ＋）を行って、Ｎ−箇
７とフローティングゲート４ｇとコントロールゲート６
ｇを形成する。
、次のように形成される。例えば、不揮発性メモリの一
種であるＥＦＲＯＭを形成する場合には、第３図（ａ＞
に示すように、Ｐ型基板１上にイオン注入（Ｂ＋）を行
ってＰ−Ｆｊ２２を形戊する。次に、第３図（ｂ）に示
すように、ゲート酸化膜３とポリシリコン層４とポリ−
ポリ層間膜５とポリシリコン層６を順に積層する。次に
、エツチングとイオン注入（ＡＳ＋）を行って、Ｎ−箇
７とフローティングゲート４ｇとコントロールゲート６
ｇを形成する。
このように、従来のフローティングゲートを有する不揮
発性メモリは、シリコン基板］上にゲート酸化膜３、フ
ローティングゲート４ｑ、ポリ−ポリ層間膜５、コント
ロールゲート６ｇを順に積層した構造を有している。
発性メモリは、シリコン基板］上にゲート酸化膜３、フ
ローティングゲート４ｑ、ポリ−ポリ層間膜５、コント
ロールゲート６ｇを順に積層した構造を有している。
［発明が解決しようとする課題］
上記した従来のフローティングゲートを有する不揮発性
メモリでは、フローティングゲートとコントロールゲー
ト用に、基板上にポリシリコンをポリ−ポリ層間膜を介
して２腹積層する必要がある。したがって、ゲート部が
他の領域（ソース・ドレイン部〉よりも著しく突出して
しまうという問題点がある。
メモリでは、フローティングゲートとコントロールゲー
ト用に、基板上にポリシリコンをポリ−ポリ層間膜を介
して２腹積層する必要がある。したがって、ゲート部が
他の領域（ソース・ドレイン部〉よりも著しく突出して
しまうという問題点がある。
すなわら、上記ゲート部の上に、種々の絶縁膜ヤ金属を
堆積させる必要がある場合、それらの平坦化が困難にな
り、そのため半導体装置の微細化が困難になるのである
。あえて、微細化しても、ゲート部が突出しているため
、信頼性の乏しい半導体装置しか得ることができないの
である。
堆積させる必要がある場合、それらの平坦化が困難にな
り、そのため半導体装置の微細化が困難になるのである
。あえて、微細化しても、ゲート部が突出しているため
、信頼性の乏しい半導体装置しか得ることができないの
である。
この発明は上記した従来技術の問題点に鑑みなされたも
ので、ゲート部が他の領域（ソース・ドレイン部）より
も突出するのを防止し、平坦化と微細化を可能にする不
揮売性メモリ及びその製造方法を提供することを目的と
している。
ので、ゲート部が他の領域（ソース・ドレイン部）より
も突出するのを防止し、平坦化と微細化を可能にする不
揮売性メモリ及びその製造方法を提供することを目的と
している。
［課題を解決するための手段］
この発明の不揮発性メモリは、フローティングゲート上
に絶縁膜を介してコントロールゲートが設けられている
構成を有する不揮発性メモリに適用されるものであり、
次の特徴を有している。すなわら、ソースとドレインが
形成されている基板内に上記フローティングゲートが埋
め込まれた構成を有している。
に絶縁膜を介してコントロールゲートが設けられている
構成を有する不揮発性メモリに適用されるものであり、
次の特徴を有している。すなわら、ソースとドレインが
形成されている基板内に上記フローティングゲートが埋
め込まれた構成を有している。
さらに、この発明の不揮発性メモリの製造方法は、フロ
ーティングゲート上に絶縁膜を介してコントロールゲー
トが設けられている構成を有する不揮発性メモリの製造
方法に適用されるものであり、次の特徴を有している。
ーティングゲート上に絶縁膜を介してコントロールゲー
トが設けられている構成を有する不揮発性メモリの製造
方法に適用されるものであり、次の特徴を有している。
すなわち、基板上に上記フローティングゲートを埋め込
むための溝を形成し、この溝内に形成されたフローティ
ングゲート用の第１のポリシリコン層上に絶縁膜を積層
し、上記絶縁膜上に平面化材料を堆積させ、上記第１の
ポリシリコン層と平坦化材料に対してエッチレートの等
しいエツチング材を用いて、ゲート絶縁膜とポリシリコ
ン層とが同一平面状に露出するようにエツチングし、さ
らに上記第１のポリシリコン層上に絶縁膜を介してコン
トロールゲート用の第２のポリシリコン層を積層する工
程を含むものである。
むための溝を形成し、この溝内に形成されたフローティ
ングゲート用の第１のポリシリコン層上に絶縁膜を積層
し、上記絶縁膜上に平面化材料を堆積させ、上記第１の
ポリシリコン層と平坦化材料に対してエッチレートの等
しいエツチング材を用いて、ゲート絶縁膜とポリシリコ
ン層とが同一平面状に露出するようにエツチングし、さ
らに上記第１のポリシリコン層上に絶縁膜を介してコン
トロールゲート用の第２のポリシリコン層を積層する工
程を含むものである。
［作用］
この発明の不揮発性メモリによれば、フローティングゲ
ートが基板内に埋め込まれるため、基板表面からゲート
部最上部までの高さが、従来の不揮発性メモリと比較し
て５０〜６０％程度まで低くすることが可能になる。し
たがって、装置を平坦化することが可能になり、ゲート
部の上に種々の絶縁膜や金属を堆積させた場合において
も、装置を微細化することが可能になる。
ートが基板内に埋め込まれるため、基板表面からゲート
部最上部までの高さが、従来の不揮発性メモリと比較し
て５０〜６０％程度まで低くすることが可能になる。し
たがって、装置を平坦化することが可能になり、ゲート
部の上に種々の絶縁膜や金属を堆積させた場合において
も、装置を微細化することが可能になる。
さらに、この発明の不揮発性メモリの製造方法によれば
、フローティングゲートが基板内の溝に均一に埋め込む
ことが可能になり、ゲート部を平坦化することが可能に
なる。
、フローティングゲートが基板内の溝に均一に埋め込む
ことが可能になり、ゲート部を平坦化することが可能に
なる。
［実施例］
以下添附の図面に示す実施例を用いて、ざらに詳細にこ
の発明について説明する。
の発明について説明する。
第１図（ａ）、（ｂ）、（Ｃ）、（ｄ）、（ｅ）はこの
発明の不揮発性メモリの製造方法の一実施例を示す断面
説明図である。
発明の不揮発性メモリの製造方法の一実施例を示す断面
説明図である。
第１図（ａ）に示すように、まずＰ型基板１１上にイオ
ン注入（Ａｓ 等〉を行ってＮ−１５１２を形成する
。
ン注入（Ａｓ 等〉を行ってＮ−１５１２を形成する
。
次に、第１図（ｂ）に示すように、レジスト膜を形成し
た後、フローティングゲート＃Ｉ域のための溝１４を形
成し、ざらにレジスト膜１３をマスクとしてチャネルド
ープのためのイオン注入（Ｂ 等）を行い、Ｐ−Ｈ２Ｓ
を形成する。ここで、上記溝１４は、Ｎ−層１２と同じ
程度の深さ（例えば、０．２μｍ程度）に形成される。
た後、フローティングゲート＃Ｉ域のための溝１４を形
成し、ざらにレジスト膜１３をマスクとしてチャネルド
ープのためのイオン注入（Ｂ 等）を行い、Ｐ−Ｈ２Ｓ
を形成する。ここで、上記溝１４は、Ｎ−層１２と同じ
程度の深さ（例えば、０．２μｍ程度）に形成される。
次に、第１図（Ｃ）に示すように、レジスト膜１３を除
去した後、ゲート酸化膜１６を形成し、さらにゲート材
料として第］のポリシリコン図１７を堆積させる。ここ
で、上記ゲート酸化膜１６は例えば約３５０Ａ程度の厚
さに形成され、またポリシリコン図１７は例えば約３０
００への厚さに形成される。さらに、平坦化材料層１８
をＳＯＧ （Ｓｐｉｎ ｏｎ Ｇｒａｓｓ ）法によっ
て形成する。次に、平坦化材料層１８とポリシリコン図
１７のエツチング選択比が１：１であるエツチング材を
用いて、上記ゲート酸化膜１６の表面までエツチングを
行う。ここで、第３図（Ｃ）に示すように、平坦化材２
１ Ｅ １ｓは表面が平坦になるように堆積され、かつ
エツチングが平坦化材料層１８とポリシリコン図１７と
において等速度で行われるため、第１図（ｄ）に示すよ
うに、ゲート酸化膜１６とポリシリコン図１７は同一面
状に平坦化されることになる。
去した後、ゲート酸化膜１６を形成し、さらにゲート材
料として第］のポリシリコン図１７を堆積させる。ここ
で、上記ゲート酸化膜１６は例えば約３５０Ａ程度の厚
さに形成され、またポリシリコン図１７は例えば約３０
００への厚さに形成される。さらに、平坦化材料層１８
をＳＯＧ （Ｓｐｉｎ ｏｎ Ｇｒａｓｓ ）法によっ
て形成する。次に、平坦化材料層１８とポリシリコン図
１７のエツチング選択比が１：１であるエツチング材を
用いて、上記ゲート酸化膜１６の表面までエツチングを
行う。ここで、第３図（Ｃ）に示すように、平坦化材２
１ Ｅ １ｓは表面が平坦になるように堆積され、かつ
エツチングが平坦化材料層１８とポリシリコン図１７と
において等速度で行われるため、第１図（ｄ）に示すよ
うに、ゲート酸化膜１６とポリシリコン図１７は同一面
状に平坦化されることになる。
次に、第１図（ｄ）に示すように、上記平坦化されたゲ
ート酸化膜１６とポリシリコン層１Ｙの上に、絶縁膜で
あるポリ−ポリ層間膜１９が形成される。
ート酸化膜１６とポリシリコン層１Ｙの上に、絶縁膜で
あるポリ−ポリ層間膜１９が形成される。
このポリ−ポリ層間膜１９は、例えば厚２￥４００Ａ程
度の酸化膜で形成される。
度の酸化膜で形成される。
次に、上記ポリ−ポリ層間膜１９上に第２のポリシリコ
ン層を形成し、その後エツチングとイオン注入（Ａｓ＋
等）を行って、Ｎ＋１ｆｆｉ２０とフローティングゲー
ト１７ｇとコントロールゲート２１０を形成する。
ン層を形成し、その後エツチングとイオン注入（Ａｓ＋
等）を行って、Ｎ＋１ｆｆｉ２０とフローティングゲー
ト１７ｇとコントロールゲート２１０を形成する。
第１図（ｅ）において、フロルティングゲート１７Ｃ］
の厚さを約２０００Å、ポリ−ポリ層間膜１９の厚さを
約１０００Ａ 、コントロールゲート２１ｇの厚さを約
４０００Ａとした場合、従来技術では基板表面からゲー
ト部が約７０００Ａ突出するのに対し、この実施例では
約４０００八となる。したがって、ポリシリコン層が一
層しか設けられていない装置と同程度の高さとすること
が可能になる。
の厚さを約２０００Å、ポリ−ポリ層間膜１９の厚さを
約１０００Ａ 、コントロールゲート２１ｇの厚さを約
４０００Ａとした場合、従来技術では基板表面からゲー
ト部が約７０００Ａ突出するのに対し、この実施例では
約４０００八となる。したがって、ポリシリコン層が一
層しか設けられていない装置と同程度の高さとすること
が可能になる。
第２図は、この発明の他の実施例を示す断面説明図であ
り、第１図（ｅ）に示す不揮発性メモリと同一部分には
同−符房を付している。第２図において、３１はシリケ
ート・ガラス（ＰＳＧ）層であり、３２はへ１居であり
、３３はＰｇを示している。第２図から明らかなように
、この実施例によれば、ゲート部の突出を抑えた不揮発
性メモリを提供することが可能になる。
り、第１図（ｅ）に示す不揮発性メモリと同一部分には
同−符房を付している。第２図において、３１はシリケ
ート・ガラス（ＰＳＧ）層であり、３２はへ１居であり
、３３はＰｇを示している。第２図から明らかなように
、この実施例によれば、ゲート部の突出を抑えた不揮発
性メモリを提供することが可能になる。
［発明の効果］
以上の説明から明らかなように、この発明の不揮発性メ
モリ及びその製造方法によれば、ゲート部を平坦化した
不揮発性メモリを提供することができ、ゲート部上に種
々の絶縁膜や金属を堆積させる必要がある場合でも、高
い信頼性を保持した状態で、半導体装置を微細化するこ
とが可能になる。
モリ及びその製造方法によれば、ゲート部を平坦化した
不揮発性メモリを提供することができ、ゲート部上に種
々の絶縁膜や金属を堆積させる必要がある場合でも、高
い信頼性を保持した状態で、半導体装置を微細化するこ
とが可能になる。
第１図（ａ）、（ｂ）、（Ｃ）、（ｄ）、（ｅ）はこの
発明の不揮発性メモＪノの製造方法の一実施例を示す断
面説明図、第２図はこの発明の不揮発性メモリの一実施
例を示す断面図、第３図（ａ）、（ｂ）、（Ｃ）は従来
技術による不揮発性メモリの製造方法の一例を示す断面
説明図である。 １・・・Ｐ型基板、２・・・Ｐ−苦、３・・・ゲート酸
化膜、４．６・・・ポリシリコン層、 ５・・・ポリ−ポリ層間膜、７・・・Ｎ−１１，１１・
・・Ｐ型基板、１２・・・Ｎ［ｉ、１３・・・レジスト
膜、１４・・・溝、１５・・・Ｐ−層、１６・・・ゲー
ト酸化膜、１７・・・ポリシリコン図、 １７Ｑ・・・フローティングゲート、 １８・・・平坦化材料層、１９・・・ポリーボ、り層間
膜、２０・・・Ｎ ＠、２１ｇ・・・コントロールゲー
ト、３１・・・シリケート・ガラス、３２・・・Ａ３３
・・・Ｐ手筋。
発明の不揮発性メモＪノの製造方法の一実施例を示す断
面説明図、第２図はこの発明の不揮発性メモリの一実施
例を示す断面図、第３図（ａ）、（ｂ）、（Ｃ）は従来
技術による不揮発性メモリの製造方法の一例を示す断面
説明図である。 １・・・Ｐ型基板、２・・・Ｐ−苦、３・・・ゲート酸
化膜、４．６・・・ポリシリコン層、 ５・・・ポリ−ポリ層間膜、７・・・Ｎ−１１，１１・
・・Ｐ型基板、１２・・・Ｎ［ｉ、１３・・・レジスト
膜、１４・・・溝、１５・・・Ｐ−層、１６・・・ゲー
ト酸化膜、１７・・・ポリシリコン図、 １７Ｑ・・・フローティングゲート、 １８・・・平坦化材料層、１９・・・ポリーボ、り層間
膜、２０・・・Ｎ ＠、２１ｇ・・・コントロールゲー
ト、３１・・・シリケート・ガラス、３２・・・Ａ３３
・・・Ｐ手筋。
Claims (2)
- （１）フローティングゲート上に絶縁膜を介してコント
ロールゲートが設けられている構成を有する不揮発性メ
モリにおいて、ソースとドレインが形成されている基板
内に上記フローティングゲートが埋め込まれた構成を有
していることを特徴とする不揮発性メモリ。 - （２）フローティングゲート上に絶縁膜を介してコント
ロールゲートが設けられている構成を有する不揮発性メ
モリの製造方法において、基板上に上記フローティング
ゲートを埋め込むための溝を形成し、この溝内に形成さ
れたフローティングゲート用の第１のポリシリコン層上
に絶縁膜を積層し、上記絶縁膜上に平面化材料を堆積さ
せ、上記第１のポリシリコン層と平坦化材料に対してエ
ッチレートの等しいエッチング材を用いて、ゲート絶縁
膜とポリシリコン層とが同一平面状に露出するようにエ
ッチングし、さらに上記第１のポリシリコン層上に絶縁
膜を介してコントロールゲート用の第２のポリシリコン
層を積層する工程を含むことを特徴とする不揮発性メモ
リの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180760A JPH0344971A (ja) | 1989-07-13 | 1989-07-13 | 不揮発性メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180760A JPH0344971A (ja) | 1989-07-13 | 1989-07-13 | 不揮発性メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344971A true JPH0344971A (ja) | 1991-02-26 |
Family
ID=16088843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180760A Pending JPH0344971A (ja) | 1989-07-13 | 1989-07-13 | 不揮発性メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344971A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381028A (en) * | 1993-01-21 | 1995-01-10 | Nippon Steel Corporation | Nonvolatile semiconductor memory with raised source and drain |
| JP2005129942A (ja) * | 2003-10-22 | 2005-05-19 | Hynix Semiconductor Inc | 不揮発性メモリ素子の製造方法 |
-
1989
- 1989-07-13 JP JP1180760A patent/JPH0344971A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381028A (en) * | 1993-01-21 | 1995-01-10 | Nippon Steel Corporation | Nonvolatile semiconductor memory with raised source and drain |
| JP2005129942A (ja) * | 2003-10-22 | 2005-05-19 | Hynix Semiconductor Inc | 不揮発性メモリ素子の製造方法 |
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