CN1610100A - 非易失性存储装置的制造方法 - Google Patents

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Abstract

公开了一种非易失性存储装置的制造方法，通过在单元区域里形成沟槽和在沟槽里形成凹形的浮动栅，可以增加耦合率并且可以避免影响控制栅的高度。所述方法包括：在外围电路区域的硅衬底上形成具有第一深度的第一沟槽，用埋入氧化膜来填埋它，并将它平面化；在单元区域的硅衬底上形成具有第二深度的第二沟槽；对单元区域进行沟道离子注入，在第二沟槽中形成隧道氧化膜且沉积浮动栅材料；通过蚀刻浮动栅材料形成浮动栅；在单元区域形成源极/漏极连接；在外围电路和单元区域里形成阱且沉积电介质膜；沉积栅极材料，同时仅仅在单元区域的沟道部分中留下电介质膜；及通过蚀刻栅极材料，在外围电路区域中形成栅极并在单元区域中形成控制栅。

Description

非易失性存储装置的制造方法
技术领域
本发明涉及一种非易失性存储装置的制造方法，尤其涉及一种通过在单元区域中形成一个沟槽、在沟槽中形成凹形的浮动栅、并且形成电介质膜以覆盖所述浮动栅来避免影响控制栅高度的非易失性存储装置的制造方法。
背景技术
非易失性存储装置可以保留它们先前的数据，即使它们的电源供给被切断。这些非易失性存储装置包括能够被电编程且通过紫外光线照射进行擦除的电可编程只读存储器(EPROM)和能够被电编程和擦除的电可擦除只读存储器(EEPROM)。在EEPROM中，闪存具有小的芯片尺寸和出色的编程和擦除特性。
非易失性存储装置一般包括浮动栅，其能够在通用MOS(金属氧化物半导体)晶体管结构中积累电荷。也就是说，在闪存装置中，浮动栅经由一种叫做隧道氧化层的薄栅氧化层形成于半导体衬底上，而控制栅电极经由一种栅极层间电介质层形成于浮动栅的上部上。因此，浮动栅通过隧道氧化层和栅极层间电介质层与半导体衬底和控制栅电极进行电绝缘。
上述的非易失性存储装置的数据编程方法包括使用富勒尔-洛德海姆(Fowler-Nordheim，FN)隧穿的方法或使用热电子注入的方法。在使用FN隧穿的方法中，高压被施加于非易失性存储器的控制栅电极以便将一个高电场施加于隧道氧化层，且通过高电场，半导体衬底的电子穿过隧道氧化层并注入到浮动栅中。在热电子注入的方法中，高压被施加于非易失性存储器的控制栅电极和漏区，以便经由隧道氧化层把在漏区附近产生的热电子注入到浮动栅中。因此，在FN隧穿和热电子注入这两种方法中，高电场都应该被施加到隧道氧化层中。在这种情况下，需要高耦合率(CR)，以便把一个高电场施加到隧道氧化层中。然而，如果假定源区和漏区的寄生电容值非常小因而可以忽略的情况下，耦合率取决于CONO和CTUN，且这种耦合率(CR)在下列公式I中被表示。
[公式I]
C R = C ONO C TUN + C ONO
在这种情况下，CONO指示出了控制栅电极和浮动栅之间的电容，CTUN指示出了介于浮动栅和半导体衬底之间的隧道氧化层上施加的电容。
因此，为了增加耦合率(CR)，与控制栅电极重叠的浮动栅的表面面积应该增加，以便增加控制栅电极和浮动栅之间的电容，也就是，CONO。然而，当增加浮动栅的表面面积的时候，却很难增加闪存装置的集成度。此外，近年来，随着半导体器件的高集成度和小型化，形成电容器的面积应该更进一步地减少。因而，很难通过增加浮动栅的面积来增加电容。
特别是，随着存储EEPROM单元的SoC产品中浮动栅的高度变得越来越大，控制栅的高度也变得越来越大，从而产生了一个问题，即很难同时构图外围电路的逻辑栅和控制栅。此外，随着位线接点和EEPROM单元中控制栅之间的距离变得越来越短，这可能会导致一个电短路，超过所要求的预定间隙，并从而增加了单元尺寸。
发明内容
本发明是为了解决现有技术的问题而设计的，因此本发明的目的是提供一种非易失性存储装置的制造方法，通过在一个单元区域中形成一个沟槽，在沟槽中形成一个凹形的浮动栅，以及形成一个电介质膜以覆盖浮动栅，避免影响控制栅的高度，并且增加耦合率以便获得电容。
为了达到上述的目的，这里提供了一种用于制造非易失性存储装置的方法，由以下的步骤组成：在外围电路区域的硅衬底上形成具有第一深度的第一沟槽，用一种埋入氧化膜来填埋它，并将它平面化；在单元区域的硅衬底上形成具有第二深度的第二沟槽；对单元区域执行沟道离子注入，在第二沟槽中形成一种隧道氧化膜且沉积一种浮动栅材料；通过蚀刻浮动栅材料形成浮动栅；在单元区域中形成源/漏连接；在外围电路和单元区域里形成阱且沉积一种电介质膜；沉积栅极材料，同时仅仅在单元区域中的沟道部分留下电介质膜；且通过蚀刻栅极材料在外围电路区域里形成了栅极，并同时在单元区域里形成控制栅。
根据按照本发明的用于制造一种非易失性存储装置的该方法，通过在单元区域里形成沟槽、在沟槽里形成凹形的浮动栅、并且形成电介质膜来覆盖所述浮动栅，可以获得电容，因此也可以通过减少控制栅的高度来减少控制栅和位线接点之间的间距达到减少单元尺寸。
附图说明
本发明的其他目的和方面将根据下文中参考附图对实施例的描述而变得显而易见，其中：
图1A到1I是剖面图，依次示出了根据本发明的非易失性存储装置的制造方法。
具体实施方式
在下文中，将参照附图详细描述本发明的优选实施例。另外，下面的实施例仅仅用于举例说明，并没有意图要限制本发明的范围。
图1A到1I是剖面图，依次示出了根据本发明的非易失性存储装置的制造方法。
首先，如图1A所示，二氧化硅膜110和氮化硅膜120依次地沉积在被分成外围电路区域A和单元区域B的硅衬底100上，然后具有第一深度的第一沟槽(没有显示)通过光刻工艺和蚀刻工艺形成于外围电路区域A的硅衬底100上。然后，埋入氧化膜130，例如HDP氧化膜或USG(未掺杂硅酸盐玻璃)膜被沉积使得第一沟槽可以被埋入其中，并且通过化学机械抛光工艺进行平面化。
其次，如图1B所示，具有第二深度的第二沟槽被形成在单元区域B中，然后通过将氮化硅膜120作为阻挡而不是使用光刻工艺来执行用于调整阈值电压的沟道离子注入。这时，第二沟槽的宽度优选大于在下一个工艺中形成的浮动栅材料的沉积厚度的一半。
接下来，如图1C所示，隧道氧化膜140在单元区域B中被形成，并且未掺杂多晶硅或非晶硅150被沉积。然后，如图1D所示，通过回蚀刻工艺，仅仅在单元区域中形成浮动栅150’。
在浮动栅150’形成之后，如图1E所示，氮化硅膜120被除去。然后，如图1F所示，对单元区域B的源极/漏极160执行离子注入工艺。这时，单元区域B的源极/漏极160优选以与第二深度的沟槽相同的厚度形成。
其次，虽然没有显示，形成了用于外围电路部分和单元操作所需的双阱和三阱。如图1G所示，电介质膜170，例如ONO(氧化物-氮化物-氧化物)电介质膜或像Al2O3或HfO2一样的高电介质膜被沉积。此后，如图1H所示，使得仅仅在单元区域B的沟道部分中留下电介质膜170。
然后，用作栅电极的栅极材料被沉积，并且执行光刻和蚀刻工艺，以便如图1I所示的那样，在外围电路区域A中形成栅极180和在单元区域B中形成控制栅180’。这时，栅极材料由多晶硅、非晶硅和硅化钨中的任何一种形成。
按照根据本发明的非易失性存储装置的制造方法，通过在单元区域形成沟槽、在沟槽中形成凹形的浮动栅、以及形成电介质膜来覆盖所述浮动栅，可以增加耦合率。而且，通过在沟槽中形成浮动栅，也可以增加在对外围电路区域的栅电极和单元区域的控制栅进行构图的工艺中的DOF(depth offocus，聚焦深度)的容限。
如上所述，本发明具有以下优点：通过在沟槽中形成凹形的单元浮动栅，可以增加耦合率，并从而改善电容。
而且，通过在沟槽的较低部分形成浮动栅，可以增加对外围电路区域的栅电极和单元区域的控制栅进行构图时的DOF(聚焦深度)的容限。还有，通过减少控制栅的高度，控制栅和位线接点之间的间隙可以被减少，从而减少单元尺寸，改善集成度。

Claims (9)

1.一种非易失性存储装置的制造方法，由以下步骤组成：
在外围电路区域的硅衬底上形成具有第一深度的第一沟槽，用埋入氧化膜来填埋第一沟槽并将其平面化；
在所述单元区域的所述硅衬底上形成具有第二深度的第二沟槽；
对所述单元区域执行沟道离子注入，在所述第二沟槽中形成隧道氧化膜并且沉积浮动栅材料；
通过蚀刻所述浮动栅材料来形成浮动栅；
在所述单元区域中形成源极/漏极连接；
在所述外围电路和所述单元区域中形成阱并且沉积电介质膜；
沉积栅极材料，同时仅仅在所述单元区域的所述沟道部分中留下电介质膜；且
通过蚀刻所述栅极材料，在所述外围电路区域形成栅极并在所述单元区域里形成控制栅。
2.如权利要求1所述的方法，其中所述第二沟槽是以所述浮动栅材料的沉积厚度的一半厚度形成的。
3.如权利要求1所述的方法，其中所述浮动栅由未掺杂多晶硅或非晶硅形成。
4.如权利要求1所述的方法，其中所述浮动栅以凹形形成在所述第二沟槽中。
5.如权利要求1所述的方法，其中所述埋入氧化膜是HDP氧化膜或USG(未掺杂硅酸盐玻璃)膜。
6.如权利要求1所述的方法，其中所述电介质膜是ONO(氧化物-氮化物-氧化物)电介质膜或像Al2O3或HfO2的高电介质膜。
7.如权利要求1所述的方法，其中所述电介质膜与所述单元区域的所述控制栅重叠超过0.01到0.1微米。
8.如权利要求1所述的方法，其中所述栅极材料由多晶硅、非晶硅和硅化钨中的任何一种所形成。
9.如权利要求1所述的方法，其中所述单元区域的源极/漏极以和具有第二深度的沟槽相同的厚度形成。
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