CN101640204A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

一种半导体存储器件及其制造方法，该方法适于使用多晶硅－绝缘体－多晶硅(PIP)工艺制造诸如EEPROM的非易失性存储器。该半导体存储器件包括限定了半导体衬底的隧穿区和读取晶体管区的隔离层，形成在隧穿区和读取晶体管区上和/或上方的下部多晶硅膜，形成在隧穿区中的下部多晶硅膜上和/或上方的介电膜，以及形成在介电膜上和/或上方的上部多晶硅膜。

Description

半导体存储器件及其制造方法
本申请基于35U.S.C 119要求第10-2008-0074670号(于2008年7月30日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种半导体存储器件及其制造方法。
背景技术
非易失性半导体存储器件包括单层多晶EEPROM(single polyEEPROM)，其中，单层多晶EEPROM具有用作栅极的单个多晶硅层、诸如ETOX的层叠栅极以及分裂栅极，其中，层叠栅极具有两层垂直堆叠的多晶硅层和双层多晶(dual poly)，分裂栅极相应于单层多晶EEPROM和分裂栅极之间的中间层(intermediate)。
通常，层叠栅型存储器件具有最小的单元尺寸，但是具有复杂的电路，因此它适于高密度或高性能应用。另一方面，层叠栅型存储器件并不适于低密度应用。EEPROM主要用于低密度应用。例如，通过在逻辑工艺中增加两次掩模工艺来制造单层多晶EEPROM。
图1是示出了单层多晶EEPROM单元的平面图，而图2是沿着图1的EEPROM单元的线Y-Y’截取的纵截面图。
如图1所示，单层多晶EEPROM单元使用FN(Fowler-Nordheim)隧穿法执行编程操作和擦除操作。单层多晶EEPROM单元被分为隧穿区(tunneling region)50、读取晶体管区(read transistor region)52和控制栅极区54，其中，隧穿区50具有阱10A和有源区20A，读取晶体管区52具有有源区20B和阱30，而控制栅极区54具有阱10B和有源区20C。多晶硅图样40形成在隧穿区50、读取晶体管区52和控制栅极区54上和/或上方。如果使用了N-MOS结构，则隧穿区50的阱10A和控制栅极区54的阱10B为N型，而读取晶体管区52的阱30为P型。在这种情况下，有必要将P型半导体衬底与EEPROM单元相互隔离。
利用隧穿区50的电容A与控制栅极区54的电容B之间的耦合比(coupling ratio)，产生隧穿区50中的电子的隧穿，从而执行编程/擦除操作。在编程/擦除操作过程中，为了适当地增加隧穿区50的电容A与控制栅极区54的电容B之间的耦合比，增加了控制栅极区54的尺寸，从而增加了控制栅极区54的有源区20C与多晶硅图样40相互重叠的区域的尺寸。从而，增加了单元的总体尺寸。
因此，在几十位或几十位以上的EEPROM中，增加了EEPROM单元的总体尺寸，并因此降低了单元密度。此外，在为了提高单元密度而制造双层多晶EEPROM单元的情况下，需要工艺来形成用于控制栅极区电容的单个绝缘膜或需要工艺来制造单个控制栅极，从而使双层多晶EEPROM单元的制造变复杂。
发明内容
本发明实施例涉及一种半导体存储器件及其制造方法，该方法适合于使用多晶硅-绝缘体-多晶硅(PIP)工艺制造诸如EEPROM的非易失性存储器。
本发明实施例涉及一种半导体存储器件及其制造方法，该半导体器件具有高单元密度，而此高单元密度通过使用简单的工艺来获得，并且不增加单元尺寸。
本发明实施例涉及一种半导体存储器件及其制造方法，其中不须要实施除了多晶硅-绝缘体-多晶硅(PIP)工艺以外的单独工艺来获得高单元密度。
根据本发明实施例，一种半导体存储器件可以包括下列中至少之一：隔离层，在半导体衬底上和/或上方限定了隧穿区(tunnelingregion)和读取晶体管区(read transistor region)；下部多晶硅膜，形成在隧穿区和读取晶体管区上和/或上方；介电膜，形成在隧穿区中的下部多晶硅膜上和/或上方；以及上部多晶硅膜，形成在介电膜上和/或上方。下部多晶硅膜可以用作浮栅，介电膜可以用作电容器，而上部多晶硅膜可以用作控制栅极。
根据本发明实施例，一种装置可以包括下列中至少之一：半导体衬底；隔离层，形成在半导体衬底中以限定隧穿区和读取晶体管区；下部多晶硅膜，形成在隧穿区和读取晶体管区中的包括隔离层的半导体衬底上方；介电膜，形成于在隧穿区中形成的部分下部多晶硅膜上方；以及上部多晶硅膜，形成在介电膜上方。
根据本发明实施例，一种装置可以包括下列中至少之一：半导体衬底；多个隔离层，形成在半导体衬底中，并限定了隧穿区和读取晶体管区；第一阱，形成在半导体衬底的隧穿区中；第二阱，形成在半导体衬底的读取晶体管区中，并与第一阱隔离开；第一绝缘膜图样，形成在半导体衬底的隧穿区中的第一阱上方；第二绝缘膜图样，形成在半导体衬底的读取晶体管区中的第二阱上方；浮栅，形成在隔离层上方且与隔离层接触，并且与隧穿区和读取晶体管区重叠；介电膜，形成在与隧穿区重叠的部分浮栅上方；以及控制栅极，形成在介电膜上方。
根据本发明实施例，一种制造半导体存储器件的方法可以包括下列中至少之一：在半导体衬底上和/或上方形成隔离层以限定隧穿区和读取晶体管区；在隧穿区中形成第一阱，而在读取晶体管区中形成第二阱；在形成于隧穿区中的隔离层的部分(sections of theisolation layer)之间的区域中以及在形成于读取晶体管区中的隔离层的部分之间的区域中形成栅极氧化膜；在隧穿区和读取晶体管区中的包括栅极氧化膜的半导体衬底上和/或上方形成浮栅多晶硅(floating gate poly)；在隧穿区中的浮栅多晶硅上和/或上方形成电容器介电膜；以及然后在电容器介电膜上和/或上方形成控制栅极多晶硅。
根据本发明实施例，一种方法可以包括下列中至少之一：在半导体衬底中形成多个隔离层以限定隧穿区和读取晶体管区；在半导体衬底的隧穿区中形成第一阱；在半导体衬底的读取晶体管区中形成与第一阱隔离开的第二阱；在半导体衬底的隧穿区中的第一阱上方形成第一绝缘膜图样，而在半导体衬底的读取晶体管区中的第二阱上方形成第二绝缘膜图样；在隔离层上方形成浮栅，该浮栅接触隔离层并与隧穿区和读取晶体管区重叠；在与隧穿区重叠的部分浮栅上方形成介电膜；以及然后在介电膜上方形成控制栅极。
根据本发明实施例，一种制造半导体存储器件的方法可以包括下列中至少之一：在半导体衬底上和/或上方形成隔离层以限定隧穿区和读取晶体管区；在隧穿区和读取晶体管区中的半导体衬底上和/或上方形成用于浮栅的第一多晶硅膜；在隧穿区中的第一多晶硅膜上和/或上方形成用于充电的介电膜；以及然后在介电膜上和/或上方形成用于控制栅极的第二多晶硅膜。
附图说明
图1和图2示出了单层多晶EEPROM单元。
实例图3和图4示出了根据本发明实施例的EEPROM单元以及制造EEPROM单元的方法。
具体实施方式
实例图3示出了EEPROM单元的平面图，而实例图4A到图4F示出了根据本发明实施例的制造EEPROM单元的方法的纵截面图。特别地，实例图4F示出了沿着实例图3的EEPROM单元的线Z-Z’截取的纵截面图。
如实例图3所示，EEPROM单元可以被分为隧穿区500、读取晶体管区(read transistor region)520和控制栅极区540。控制栅极区540可以包括具有多晶硅-绝缘体-多晶硅(polysilicon-insulator-polysilicon)(PIP)结构的栅极多晶硅，该栅极多晶硅形成在隧穿区500上和/或上方并与隧穿区500重叠。读取晶体管区520包括有源区200B和阱300。在相互重叠的隧穿区500和控制栅极区540中，限定了隧穿区500的有源区A’，而没有限定控制栅极区540的有源区。由于隧穿区500和控制栅极区540相互重叠，所以不需要控制栅极区540的阱，从而隧穿区500包括阱100A。与控制栅极区540重叠的隧穿区500的阱100A可以是通过N型离子注入形成的N型阱，而读取晶体管区520的阱300可以是通过P型离子注入形成的P型阱。利用隧穿区500的电容A’与控制栅极区540的电容B’之间的耦合比，产生隧穿区500中的电子的隧穿，从而执行编程/擦除操作。
如实例图4A到图4F所示，根据本发明实施例的EEPROM单元包括半导体衬底100、形成在半导体衬底100中的多个隔离层110、下部多晶硅膜400、电容器介电膜440和上部多晶硅膜460，其中，下部多晶硅膜400、电容器介电膜440和上部多晶硅膜460用来形成PIP结构。半导体衬底100可以是P型衬底。隔离层110可以形成在半导体衬底100中以限定隧穿区500和读取晶体管区520。PIP结构的下部多晶硅膜400可以形成在隧穿区500和读取晶体管区520上和/或上方并与隧穿区500和读取晶体管区520重叠。下部多晶硅膜400可以形成作为浮栅多晶硅(floating gate poly)，该浮栅多晶硅用作浮栅(floating gate)。
其后，电容器介电膜440形成在下部多晶硅膜400上和/或上方，其中，电容器介电膜440用作用于充电的电容器。上部多晶硅膜460形成在电容器介电膜440上和/或上方，并且上部多晶硅膜460可以是用作控制栅极(control gate)的控制栅极多晶硅。在下部多晶硅膜400与隧穿区500的有源区A’相互重叠的区域处产生FN隧穿。
如实例图4A所示，在形成的半导体衬底100中形成一个以上的隔离层110以限定隧穿区500和读取晶体管区520。可以通过硅的局部氧化(local oxidation of silicon)(LOCOS)工艺或浅沟槽隔离(shallow trench isolation)(STI)工艺来形成隔离层110。
如实例图4B所示，通过离子注入，在隧穿区500处的半导体衬底100中形成第一阱100A，而在读取晶体管区520处的半导体衬底100中形成第二阱300。可以与第二阱300隔离开地形成第一阱100A。第一阱100A可以是通过将N型离子注入至半导体衬底100的隧穿区500中形成的N型阱。第二阱300可以是通过将P型离子注入至半导体衬底100的读取晶体管区520中形成的P型阱300。
如实例图4C所示，在位于隧穿区500的有源区A’中的半导体衬底100上和/或上方以及在位于读取晶体管区520的有源区200B中的半导体衬底100上和/或上方形成栅极氧化膜120。意味着，栅极氧化膜120形成在隧穿区500中相邻或邻近的隔离层110之间的区域中以及形成在读取晶体管区520中相邻近或邻近的隔离层110之间的区域中。
如实例图4D所示，下部多晶硅膜400形成于包括栅极氧化膜120的半导体衬底100的整个表面上和/或上方，且部分地形成在位于隧穿区500和读取晶体管区520处的隔离层110上和/或上方，其中，该下部多晶硅膜400可以用作浮栅多晶硅。可以在下部多晶硅膜400的两侧形成第一侧壁隔离体(first sidewall spacers)420。
如实例图4E所示，在下部多晶硅膜400上和/或上方形成用于充电的电容器介电膜440。具体地，电容器介电膜440形成于在隧穿区500处(而不是在读取晶体管区520处)形成的下部多晶硅膜400的部分最上表面上和/或上方。电容器介电膜440可以具有单层结构，诸如氧化膜或氮化膜。可选地，电容器介电膜440可以具有多层结构，该多层结构包括通过在半导体衬底100的隧穿区500中沉积第一氧化膜、氮化膜和第二氧化膜而形成的氧化物-氮化物-氧化物(oxide-nitride-oxide)(ONO)膜。然后，可以在电容器介电膜440上和/或上方形成用作控制栅极多晶硅的上部多晶硅膜460。具体地，上部多晶硅膜460形成于在隧穿区500中(而不是在读取晶体管区520中)形成的部分电容器介电膜440上和/或上方。
如下将详细描述形成电容器介电膜440和上部多晶硅膜460的过程。首先，在下部多晶硅膜400的最上表面上和/或上方或在包括下部多晶硅膜400的半导体衬底100的整个表面上和/或上方沉积诸如氧化物和/或氮化物的介电材料。作为使用ONO膜形成电容器介电膜440的一个实例，使用第一热氧化工艺生长第一氧化膜，使用低压化学气相沉积(low pressure chemical vapor deposition)(LPCVD)在第一氧化膜上和/或上方沉积氮化膜，以及使用第二热氧化工艺在氮化膜上和/或上方生长第二氧化膜。作为使用ONO膜形成电容器介电膜440的另一个实例，通过LPCVD分别形成第一氧化膜、氮化膜和第二氧化膜，在用于形成第一氧化膜的LPCVD工艺之后实施第一退火以实现第一氧化膜的致密化(densification)，而在用于形成第二氧化膜的LPCVD工艺之后实施第二退火以实现第二氧化膜的致密化。
其后，在电容器介电膜440的介电材料上和/或上方沉积用于上部多晶硅膜460的多晶硅。然后在对应于隧穿区500的区域中的多晶硅上和/或上方形成掩模图样。然后，使用掩模图样通过刻蚀工艺来图样化多晶硅和介电材料，从而形成电容器介电膜440和上部多晶硅膜460。
此外，在使用ONO膜形成电容器介电膜440的过程中，除了上述工艺外，还可以采用以下工艺，其中，在上述工艺中同时刻蚀电容器介电膜440和上部多晶硅膜460。可以通过在半导体衬底100的隧穿区500中沉积第一氧化膜，然后在第一氧化膜上和/或上方沉积氮化膜，以及然后在氮化膜上和/或上方沉积第二氧化膜来形成电容器介电膜440。然后通过沉积和刻蚀来在电容器介电膜440上和/或上方形成上部多晶硅膜460。
如实例图4F所示，可以在电容器介电膜440和上部多晶硅膜460两者的两侧形成第二侧壁隔离体480。
如上所述，在根据本发明实施例的半导体存储器件中，仅通过增加PIP工艺来提高EEPROM的单元密度。因此，不须要增加EEPROM的单元尺寸来提高单元密度。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，它们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说是显而易见的。

Claims (19)

1.一种半导体存储器件，包括：
半导体衬底；
隔离层，形成在所述半导体衬底中以限定隧穿区和读取晶体管区；
下部多晶硅膜，形成在所述隧穿区和所述读取晶体管区中的包括所述隔离层的所述半导体衬底上方；
介电膜，形成于在所述隧穿区中形成的部分所述下部多晶硅膜上方；以及
上部多晶硅膜，形成在所述介电膜上方。
2.根据权利要求1所述的半导体存储器件，进一步包括：
N型阱，形成在所述半导体衬底的所述隧穿区中；以及
P型阱，形成在所述半导体衬底的所述读取晶体管区中并与所述N型阱隔离开。
3.根据权利要求1所述的半导体存储器件，其中，所述下部多晶硅膜包括浮栅。
4.根据权利要求1所述的半导体存储器件，其中，所述介电膜包括电容器。
5.根据权利要求1所述的半导体存储器件，其中，所述上部多晶硅膜包括控制栅极。
6.一种半导体存储器件，包括：
半导体衬底；
多个隔离层，形成在所述半导体衬底中，并限定隧穿区和读取晶体管区；
第一阱，形成在所述半导体衬底的所述隧穿区中；
第二阱，形成在所述半导体衬底的所述读取晶体管区中并与所述第一阱隔离开；
第一绝缘膜图样，形成在所述半导体衬底的所述隧穿区中的所述第一阱上方；
第二绝缘膜图样，形成在所述半导体衬底的所述读取晶体管区中的所述第二阱上方；
浮栅，形成在所述隔离层上方并与所述隔离层接触，且所述浮栅与所述隧穿区和所述读取晶体管区重叠；
介电膜，形成在与所述隧穿区重叠的部分所述浮栅上方；以及
控制栅极，形成在所述介电膜上方。
7.根据权利要求6所述的半导体存储器件，其中，所述第一阱包括N型阱，而所述第二阱包括P型阱。
8.根据权利要求6所述的半导体存储器件，其中，所述第一绝缘膜图样和所述第二绝缘膜图样分别形成在位于邻近的隔离层之间的间隔中。
9.根据权利要求6所述的半导体存储器件，进一步包括：
一个以上的第一隔离体，形成在所述浮栅的侧壁上；以及
一个以上的第二隔离体，形成在所述控制栅极和所述介电膜两者的侧壁上。
10.一种制造半导体存储器件的方法，包括：
在半导体衬底中形成多个隔离层以限定隧穿区和读取晶体管区；
在所述半导体衬底的所述隧穿区中形成第一阱；
在所述半导体衬底的所述读取晶体管区中形成与所述第一阱隔离开的第二阱；
在所述半导体衬底的所述隧穿区中的所述第一阱上方形成第一绝缘膜图样，而在所述半导体衬底的所述读取晶体管中的所述第二阱上方形成第二绝缘膜图样；
在所述隔离层上方形成浮栅，所述浮栅与所述隔离层接触，并且与所述隧穿区和所述读取晶体管区重叠；
在与所述隧穿区重叠的部分所述浮栅上方形成介电膜；以及然后
在所述介电膜上方形成控制栅极。
11.根据权利要求10所述的方法，其中，通过将N型离子注入至所述隧穿区中形成所述第一阱。
12.根据权利要求10所述的方法，其中，通过将P型离子注入至所述读取晶体管区中形成所述第二阱。
13.根据权利要求10所述的方法，其中，形成所述介电膜包括在所述浮栅上方沉积氧化膜。
14.根据权利要求10所述的方法，其中，形成所述介电膜包括：
在所述半导体衬底的所述隧穿区中的所述浮栅上方沉积第一氧化膜；
在所述第一氧化膜上方沉积氮化膜；
在所述氮化膜上方沉积第二氧化膜；以及然后
图样化所述第一氧化膜、所述氮化膜和所述第二氧化膜。
15.根据权利要求10所述的方法，其中，同时形成所述介电膜和所述控制栅极。
16.根据权利要求10所述的方法，进一步包括，在形成所述浮栅之后和形成所述介电膜之前：
形成一个以上的第一隔离体，所述第一隔离体形成在所述浮栅的侧壁上。
17.根据权利要求16所述的方法，其中，在形成所述控制栅极之后，进一步包括：
形成一个以上的第二隔离体，所述第二隔离体形成在所述控制栅极和所述介电膜的侧壁上。
18.根据权利要求10所述的方法，其中，通过硅的局部氧化(LOCOS)工艺形成所述隔离层。
19.根据权利要求10所述的方法，其中，通过浅沟槽隔离(STI)工艺形成所述隔离层。
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