CN102693945B - 具有改进的重叠容限的分栅式非易失性存储单元及其方法 - Google Patents
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Abstract
公开了一种具有改进的重叠容限的分栅式非易失性存储器(NVM)单元(28、58)及其形成方法。该方法包括：在半导体衬底上形成第一栅极层(18、48)；在第一栅极层上形成导电层(20、50)；图形化第一栅极层和导电层以形成第一侧壁，其中第一侧壁包括第一栅极层的侧壁和导电层的侧壁；在导电层和半导体衬底上形成第一电介质层(22、52)，其中第一电介质层与第一侧壁重叠；在第一电介质层上形成第二栅极层(24、54)，其中第二栅极层形成于导电层和第一栅极层上并且与第一侧壁重叠；图形化第一栅极层和第二栅极层以分别形成分栅式NVM单元的第一栅极和第二栅极，其中第二栅极与第一栅极重叠以及导电层的一部分保留于第一栅极与第二栅极之间。
Description
技术领域
本公开一般地涉及集成电路存储器，并且更特别地，涉及具有改进的重叠容限的分栅式非易失性存储单元及其方法。
背景技术
分栅式非易失性存储单元包括用于控制编程、擦除和读取操作的控制栅极和选择栅极。控制栅极被用来控制存储单元的编程和擦除，而选择栅极被用来选择何时编程或读取存储单元。现有技术的一种制造工艺使用三掩模光刻工艺来形成这两个栅极。除了三掩模光刻工艺之外，其他工艺还可以包括牺牲特征部件的使用。这三个掩模中的每个掩模的对准都是重要的。现有技术的一种分栅式存储单元包括两个多晶硅层，其中一个多晶硅层的一部分与另一层的一部分重叠。在这些多晶硅层中的任何失准都能够导致控制栅极与选择栅极重叠得过多或过少。控制栅极在选择栅极之上的过多重叠可以使选择栅极的硅化(salicidation)最小化，从而导致因选择栅极的高电阻所致的失效。控制栅极在选择栅极之上的过少重叠或者没有重叠可以导致在控制栅极与选择栅极之间的不良隔离。该问题会随着缩放(scaling)而恶化，从而导致产量减少和性能降低。
因此，所需要的是解决了以上问题的分栅式存储单元，以及用于制作分栅式存储单元的方法。
附图说明
本发明通过示例的方式来说明，并且不受附图所限定，在附图中，相似的参考符号指示相似的要素。在附图中的要素是为了简单和清晰起见而示出的，而并不一定要按比例来绘制。
图1到图7示出了根据本发明的一个实施例的用于形成分栅式非易失性存储单元的方法。
图8到图13示出了根据本发明的另一个实施例的用于形成分栅式非易失性存储单元的方法。
具体实施方式
一般地，本发明提供了被形成为具有控制栅极和选择栅极的分栅式非易失性存储单元，其中控制栅极的至少一部分形成于选择栅极之上。电荷储存层形成于选择栅极与控制栅极之间。选择栅极使用第一导电层和第二导电层形成。第二导电层形成于第一导电层之上并且与第一导电层相比具有较低的电阻率。在一个实施例中，第一导电层是多晶硅，以及第二导电层是氮化钛(TiN)。在另一个实施例中，第二导电层可以是硅化物或其他导电材料，或者与第一导电层相比具有较低的电阻率的导电材料的组合。
通过形成第二导电层使之具有较低的电阻率，能够形成更能容忍在选择栅极与控制栅极之间的重叠偏差的分栅式非易失性存储单元。
一方面，本发明提供了一种用于形成分栅式非易失性存储器(NVM)单元的方法，包括：在半导体衬底之上形成第一栅极层；在第一栅极层之上形成导电层；图形化第一栅极层和导电层以形成第一侧壁，其中第一侧壁包括第一栅极层的侧壁和导电层的侧壁；在导电层和半导体衬底之上形成第一电介质层，其中第一电介质层与第一侧壁重叠；在第一电介质层之上形成第二栅极层，其中第二栅极层形成于导电层和第一栅极层之上并且与第一侧壁重叠；并且图形化第一栅极层和第二栅极层以分别形成分栅式NVM单元的第一栅极和第二栅极，其中第二栅极与第一栅极重叠以及导电层的一部分保留于第一栅极与第二栅极之间。该部分导电层的主表面可以基本上平行于衬底的主表面。该方法还可以包括：形成与第一栅极和第二栅极的侧壁相邻的间隔物；形成在衬底内与第一栅极相邻的以及与第二栅极相邻的源极区/漏极区；并且在第二栅极的露出表面上以及在源极区/漏极区的露出表面上形成硅化物区。形成硅化物区的步骤还可以包括在第一栅极的露出表面上形成硅化物区。第一栅极的特征还可以在于是分栅式NVM单元的选择栅极，以及第二栅极的特征还可以在于是分栅式NVM单元的控制栅极。图形化第一栅极层和第二栅极层以形成第一栅极和第二栅极的步骤可以包括：图形化第二栅极层以形成第二栅极层的第一侧壁，其中图形化第二栅极层去除了导电层在第一栅极层之上的没有由第二栅极层所覆盖的部分；以及在图形化第二栅极层以形成第二栅极层的第一侧壁的步骤之后，图形化第二栅极层和第一栅极层以形成第二栅极层的第二侧壁和第一栅极层的第二侧壁。图形化第一栅极层和第二栅极层以形成第一栅极和第二栅极的步骤可以包括：使用单个掩模来图形化第一栅极层和第二栅极层以形成第二栅极层的第一侧壁及第二侧壁以及第一栅极层的第二侧壁。导电层可以包括具有小于大约1000毫欧姆/方(milli-Ohms/Square)的电阻率的材料。导电层可以包括选自过渡金属及过渡金属化合物的材料。导电层可以包括选自氮化物、硅化物及氧化物的材料。导电层可以包括氮化钛。
另一方面，本发明提供了一种用于形成分栅式非易失性存储器(NVM)单元的方法，包括：在半导体衬底之上形成选择栅极层；在选择栅极层之上形成导电层，其中导电层包括选自氮化物、硅化物及氧化物的材料；图形化选择栅极层和导电层以形成第一侧壁，其中第一侧壁包括选择栅极层的侧壁和导电层的侧壁；在导电层和半导体衬底之上形成第一电介质层，其中第一电介质层与第一侧壁重叠；在第一电介质层之上形成控制栅极层，其中控制栅极层形成于导电层和选择栅极层之上并且与第一侧壁重叠；图形化选择栅极层和控制栅极层以分别形成分栅式NVM单元的选择栅极和控制栅极，其中控制栅极与选择栅极重叠并且导电层的一部分保留于选择栅极与控制栅极之间；形成与第一栅极和第二栅极的侧壁相邻的间隔物；形成在衬底内与选择栅极相邻的第一源极区/漏极区以及在衬底内与控制栅极相邻的第二源极区/漏极区；并且在控制栅极的露出表面上以及在第一及第二源极区/漏极区的露出表面上形成硅化物区。该部分导电层的主表面可以基本上平行于衬底的主表面。形成硅化物区的步骤还可以包括在选择栅极的露出表面上形成硅化物区。图形化选择栅极层和控制栅极层以形成选择栅极和控制栅极的步骤可以包括：图形化控制栅极层以形成控制栅极层的第一侧壁，其中图形化控制栅极层去除了导电层在选择栅极层之上的没有由控制栅极层所覆盖的部分；以及在图形化控制栅极层以形成控制栅极层的第一侧壁的步骤之后，图形化控制栅极层和选择栅极层以形成控制栅极层的第二侧壁和选择栅极层的第二侧壁。图形化选择栅极层和控制栅极层以形成选择栅极和控制栅极的步骤可以包括：使用单个掩模来图形化选择栅极层和控制栅极层以形成控制栅极层的第一侧壁及第二侧壁以及选择栅极层的第二侧壁。导电层可以包括具有小于大约1000milli-Ohms/Square的电阻率的材料。
再一方面，本发明提供了分栅式非易失性存储器(NVM)单元，包括：在衬底之上的第一栅极；在第一栅极之上的导电层；在导电层和衬底之上的电介质层，其中电介质层与第一栅极的侧壁重叠；以及在电介质层之上的第二栅极，其中第二栅极与第一栅极的侧壁重叠，使得第二栅极的第一部分位于第一栅极之上以及第二栅极的第二部分没有位于第一栅极之上，其中导电层处于第二栅极的第一部分与第一栅极之间。导电层可以具有小于大约1000milli-Ohms/Square的电阻率并且可以包括选自氮化物、硅化物及氧化物的材料。分栅式NVM单元还可以包括：在衬底内与第一栅极的第二侧壁相邻的第一源极区/漏极区；在衬底内与第二栅极的第二部分相邻的第二源极区/漏极区；在第一源极区/漏极区上的第一硅化物；在第二源极区/漏极区上的第二硅化物；以及在第二栅极上的第三硅化物。
在此所描述的半导体衬底可以是任何半导体材料或者材料的组合，例如，砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等，以及以上材料的组合。
在此所使用的用语金属-氧化物-半导体和缩写词MOS应当更广泛地理解，特别地，应当理解，它们并不仅限于使用“金属”和“氧化物”的结构，而是可以使用包括“金属”在内的任意类型的导体以及包括“氧化物”之内的任意类型的电介质。用语场效应晶体管缩写为“FET”。
图1到图7示出了根据本发明的一个实施例的用于形成分栅式非易失性存储单元的方法。该方法的特征在于包括三个掩蔽步骤。
图1示出了在形成方法中的一个阶段的半导体器件10的截面。半导体器件10具有衬底12。浅沟槽隔离结构(STI)14使用常规的STI工艺形成于衬底12内。浅沟槽隔离结构14被用来在衬底12内使逻辑器件区与的存储单元区隔开。在另一个实施例中，可以不需要STI14，或者可以形成多于一个的STI14。电介质层16形成于衬底12上。电介质层16可以是任意适合的栅极电介质。栅极电介质层16被生长和/或被沉积。在例示的实施例中，电介质层16是常规的栅极电介质并且包括二氧化硅。在此所描述的半导体衬底可以是任何半导体材料或材料的组合，例如，砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等，以及以上材料的组合。
图2示出了在第一导电层18形成于电介质层16上之后的半导体器件10的截面。在一个实施例中，第一导电层18包括多晶硅。多晶硅层18被沉积于栅极电介质层16上，达1000-2000埃的厚度。在一个实施例中，多晶硅层18的厚度是1500埃。第二导电层20形成于第一导电层18上。第二导电层20可以是所沉积的金属，例如，过渡金属(例如，钛或钨)，或者过渡金属的化合物(例如，氮化钛或硅化物)。在一个实施例中，所沉积的金属可以与多晶硅形成硅化物。硅化温度可以在400到800摄氏度之间。用于导电层20的材料应当具有基本上不随附加的加热步骤而改变的性质。例如，第二导电层20可以包括过渡金属的氮化物、氧化物、硅化物或者过渡金属元素。在另一个实施例中，第二导电层20可以是通过使多晶硅层20硅化而形成的硅化物(salicide)。此外，在另一个实施例中，第一导电层18可以是不同的导电材料，例如，金属，以及第二导电层20可以是多晶硅或者具有比第一导电层18的电阻率高的电阻率的另外的材料。在例示的实施例中，导电层20具有小于大约1000milli-Ohms/Square的电阻率。
图3示出了在第一常规掩蔽步骤被用来图形化多晶硅层18之后的半导体器件10的截面。电介质层16也被使用例如湿法蚀刻从没有由图形化的多晶硅层18所覆盖的区域中去除。如同能够在图3中看到的，图形化造成了具有带侧壁的边缘的多晶硅层18。
图4示出了在电荷储存层22形成于导电层20和衬底12上之后的半导体器件10的截面。电荷储存层22可以包含用于储存电荷的多个纳米晶体，如在层22内的小圆圈所示。该多个纳米晶体由诸如二氧化硅之类的绝缘材料来隔离。在一个实施例中，电荷储存层22以多个层(没有示出)形成，其中形成第一电介质层并且纳米晶体形成于第一电介质层上。纳米晶体可以由多晶硅、锗、金属或者其他适合的材料形成。在另一个实施例中，氮化物可以被用来形成电荷储存层22内的电荷储存区。第二电介质层形成于纳米晶体之上以使纳米晶体与随后形成的层隔离。在一个实施例中，电荷储存层22的厚度是大约200埃。在另一个实施例中，电荷储存层22可以包含用于储存电荷的氮化物。典型地，氮化物电荷储存层由其他绝缘层(例如，形成氧化物-氮化物-氧化物(ONO)结构的氧化物)所包围。第三导电层24形成于电荷储存层22之上。在一个实施例中，第三导电层24可以包含多晶硅。
图5示出了在第二掩蔽步骤被用来图形化导电层24和导电层20以形成分栅式非易失性存储单元的控制栅极的第一边缘或侧壁之后的半导体器件10的截面。
图6示出了在第三掩蔽步骤被用来图形化导电层18和24、电荷储存层22及电介质层16以形成晶体管26的栅极以及存储单元28的控制栅极和选择栅极之后的半导体器件10的截面。晶体管26代表可以形成为半导体器件10的一部分的多个晶体管。类似地，存储单元28代表可以共同形成于半导体器件10上的多个存储单元。图中为了简洁和清晰起见仅示出一个晶体管26和一个存储单元28。导电层18被用来形成晶体管26的栅极和存储单元28的选择栅极。存储单元28的控制栅极使用导电层24形成。如同能够在图6中看到的，导电层24按照预定的量与导电层18的侧壁或边缘重叠。在重叠的区域内，导电层20的一部分保留于导电层18与导电层24之间。
图7示出了在进一步处理以完成分栅式存储单元的形成之后的半导体器件10的截面。如图7所示，源极和漏极的延伸部分形成于衬底12内，在存储单元28内的选择栅极(导电层18)的左侧以及在其控制栅极(导电层24)的右侧。此外，源极和漏极的延伸部分形成于衬底12内，在晶体管26的栅极的左侧和右侧。侧壁间隔物30形成为与多晶硅层18和多晶硅层24的侧面相邻。绝缘层(没有示出)可以形成于侧壁间隔物30与多晶硅层18和24之间。此外，侧壁间隔物形成于具有多晶硅层24的控制栅极的左侧。然后，掺杂材料扩散到衬底12之内以创建源极区/漏极区32。可以使用相同的掺杂材料来形成源极区和漏极区两者。使衬底12以及多晶硅层18和24的露出部分硅化以形成硅化物区34。然后，在硅化物区34之上形成源极、漏极、选择栅极和控制栅极的触点(没有示出)以及附加的互连和保护层。
图8到图13示出了根据本发明的另一个实施例的用于形成分栅式非易失性存储单元的方法。该方法的特征在于包括两个掩蔽步骤。
图8示出了在形成方法中的一个阶段的半导体器件40的截面。半导体器件40具有衬底42。浅沟槽隔离结构(STI)44被使用常规的STI工艺形成于衬底42内。浅沟槽隔离结构44被用来使在衬底内42的逻辑器件区与存储单元区隔开。在另一个实施例中，可以不需要STI44，或者可以形成多于一个的STI44。电介质层46形成于衬底42上。电介质层46可以是任意适合的栅极电介质。栅极电介质层46被生长和/或被沉积。在例示的实施例中，电介质层46是常规的栅极电介质并且包括二氧化硅。在此所描述的半导体衬底可以是任何半导体材料或材料的组合，例如，砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等，以及以上材料的组合。
图9示出了在第一导电层48形成于电介质层46上之后的半导体器件40的截面。在一个实施例中，第一导电层48包含多晶硅。多晶硅层48被沉积于栅极电介质层46上，达1000-2000埃的厚度。在一个实施例中，多晶硅层48的厚度是1500埃。第二导电层50形成于第一导电层48上。第二导电层50可以是所沉积的金属，例如，过渡金属(例如，钛或钨)或者过渡金属化合物(例如，氮化钛或硅化物)。在一个实施例中，所沉积的金属可以与多晶硅形成硅化物。硅化温度可以在400到800摄氏度之间。在另一个实施例中，第二导电层50可以是通过使多晶硅层50硅化而形成的硅化物。此外，在另一个实施例中，第一导电层48可以是不同的导电材料，例如，金属，而第二导电层50可以是多晶硅或者与第一导电层48相比具有更高电阻率的另外的材料。在例示的实施例中，导电层50具有小于大约1000milli-Ohms/Square的电阻率。
图10示出了在第一常规掩蔽步骤被用来图形化多晶硅层48之后的半导体器件40的截面。电介质层46也被使用例如湿法蚀刻从没有由图形化的多晶硅层48所覆盖的区域中去除。如同能够在图10中看到的，图形化造成了具有带侧壁的边缘的多晶硅层48。
图11示出了在电荷储存层52形成于导电层50和衬底42上之后的半导体器件40的截面。电荷储存层52可以包含用于储存电荷的多个纳米晶体，如在层52内的小圆圈所示。该多个纳米晶体通过诸如二氧化硅之类的绝缘材料来隔离。在一个实施例中，电荷储存层52以多个层(没有示出)形成，其中形成第一电介质层并且纳米晶体形成于第一电介质层上。纳米晶体可以由多晶硅、锗、金属或者其他适合的材料形成。在另一个实施例中，氮化物可以被用来形成在电荷储存层52内的电荷储存区。第二电介质层形成于纳米晶体之上以使纳米晶体与随后形成的层隔离。在一个实施例中，电荷储存层52的厚度是大约200埃。在另一个实施例中，电荷储存层52可以包含用于储存电荷的氮化物。典型地，氮化物电荷储存层由其他绝缘层(例如，形成氧化物-氮化物-氧化物(ONO)结构的氧化物)所包围。导电层54形成于电荷储存层52之上。在一个实施例中，导电层54可以包含多晶硅。
图12示出了在第二掩蔽步骤被用来图形化多晶硅层54、导电层50和导电层48从而形成晶体管56和分栅式非易失性存储单元58之后的半导体器件40的截面。存储单元58的控制栅极包括多晶硅层54，以及存储单元58的选择栅极包括导电层48和50。与用以上所述的三掩模工艺来制成的半导体器件10不同，二掩模工艺造成了其中存储单元58的控制栅极和选择栅极的左侧边缘或侧壁相互对准的存储单元。
图13示出了在进一步处理以完成分栅式存储单元的形成之后的半导体器件40的截面。如图13所示，源极和漏极的延伸部分形成于衬底42内，在存储单元58的选择栅极的左侧以及在其控制栅极的右侧，以及在晶体管56的左侧和右侧。侧壁间隔物60形成于多晶硅层48和多晶硅层54的侧面上。绝缘层(没有示出)可以形成于侧壁间隔物30与多晶硅层18和24之间。此外，侧壁间隔物形成于具有多晶硅层54的控制栅极的左侧。然后，掺杂材料扩散到衬底42之内以产生源极区/漏极区62。可以使用相同的掺杂材料来形成源极区和漏极区两者。使衬底42以及多晶硅层48和54的露出部分硅化以形成硅化物区64。然后，在硅化物区64上形成源极、漏极、选择栅极和控制栅极的触点(没有示出)以及附加的互连和保护层(没有示出)。
使用具有在此所描述的两个不同的导电层的选择栅极为分栅式非易失性存储单元提供了更能容忍在选择栅极与控制栅极之间的重叠偏差的优点。
而且，在说明书和权利要求书中的用语“前”、“后”、“顶部”、“底部”、“上方”、“下方”等(若存在)是用于描述性的作用的，而并不一定用于描述永久性的相对位置。应当理解，这样使用的用语在适当的环境下是可互换的，使得在此所描述的本发明的实施例能够例如按照与在此所例示出的或者(否则的话)所描述的那些方位不同的方位来操作。
虽然本发明在此参照具体的实施例来描述，但是在不脱离下面的权利要求所阐明的本发明的范围的情况下能够进行各种修改和变更。因此，说明书和附图应当被看作是说明性的而非限制性的，并且所有此类修改意图包含于本发明的范围之内。在此针对具体的实施例来描述的任何好处、优点或者问题的解决方案并非是意图被解释为任意或全部权利要求的关键的、必需的或本质特征或要素。
在此所使用的用语“耦接”并非是意图限定于直接耦接或机械耦接。
而且，在此所使用的词“一”或“一个”被定义为一个或多于一个。同样，诸如“至少一个”和“一个或更多个”之类的引入性短语在权利要求中的使用不应被解释为暗示着：由不定冠词“一”或“一个”所引入的另一要求权利的要素将含有该引入的权利要求要素的任何特定权利要求限定于仅含有这样一个要素的发明，即使是同一权利要求包含着引入性短语“至少一个”和“一个或更多个”以及不定冠词(例如，“一”或“一个”)。对于定冠词的使用同样如此。
除非另外说明，否则诸如“第一”和“第二”之类的用语被用来任意区分此类词所描述的要素。因而，这些用语并不一定是意图指出此类要素的时间顺序或其他次序。
Claims (19)
1.一种用于形成分栅式非易失性存储器单元的方法，包括：
在半导体衬底之上形成第一栅极层；
在所述第一栅极层之上形成导电层；
图形化所述第一栅极层和所述导电层以形成第一侧壁，其中所述第一侧壁包括所述第一栅极层的侧壁和所述导电层的侧壁；
在所述导电层和所述半导体衬底之上形成第一电介质层，其中所述第一电介质层与所述第一侧壁重叠；
在所述第一电介质层之上形成第二栅极层，其中所述第二栅极层形成于所述导电层和所述第一栅极层之上并且与所述第一侧壁重叠；以及
图形化所述第一栅极层和所述第二栅极层以分别形成所述分栅式非易失性存储器单元的第一栅极和第二栅极，其中所述第二栅极与所述第一栅极重叠，并且所述导电层的一部分保留于所述第一栅极与所述第二栅极之间。
2.根据权利要求1所述的方法，其中所述导电层的所述一部分的主表面平行于所述衬底的主表面。
3.根据权利要求1所述的方法，还包括：
形成与所述第一栅极和所述第二栅极的侧壁相邻的间隔物；
形成在所述衬底内与所述第一栅极相邻的以及与所述第二栅极相邻的源极区/漏极区；以及
在所述第二栅极的露出表面上以及在所述源极区/漏极区的露出表面上形成硅化物区。
4.根据权利要求3所述的方法，其中形成硅化物区的步骤还包括在所述第一栅极的露出表面上形成硅化物区。
5.根据权利要求1所述的方法，其中所述第一栅极的特征还在于是所述分栅式非易失性存储器单元的选择栅极，以及所述第二栅极的特征还在于是所述分栅式非易失性存储器单元的控制栅极。
6.根据权利要求1所述的方法，其中图形化所述第一栅极层和所述第二栅极层以形成所述第一栅极和所述第二栅极的步骤包括：
图形化所述第二栅极层以形成所述第二栅极层的第一侧壁，其中图形化所述第二栅极层去除了所述导电层在所述第一栅极层之上的没有由所述第二栅极层所覆盖的部分；以及
在图形化所述第二栅极层以形成所述第二栅极层的所述第一侧壁的步骤之后，图形化所述第二栅极层和第一栅极层以形成所述第二栅极层的第二侧壁以及所述第一栅极层的第二侧壁。
7.根据权利要求1所述的方法，其中图形化所述第一栅极层和所述第二栅极层以形成所述第一栅极和所述第二栅极的步骤包括：
使用单个掩模来图形化所述第一栅极层和所述第二栅极层以形成所述第二栅极层的第一侧壁及第二侧壁以及所述第一栅极层的第二侧壁。
8.根据权利要求1所述的方法，其中所述导电层包括方块电阻小于1000毫欧姆/方的材料。
9.根据权利要求1所述的方法，其中所述导电层包括选自过渡金属和过渡金属化合物构成的组中的材料。
10.根据权利要求1所述的方法，其中所述导电层包括选自氮化物、硅化物及氧化物构成的组中的材料。
11.根据权利要求1所述的方法，其中所述导电层包括氮化钛。
12.一种用于形成分栅式非易失性存储器单元的方法，包括：
在半导体衬底之上形成选择栅极层；
在所述选择栅极层之上形成导电层，其中所述导电层包括选自氮化物、硅化物及氧化物构成的组中的材料；
图形化所述选择栅极层和所述导电层以形成第一侧壁，其中所述第一侧壁包括所述选择栅极层的侧壁和所述导电层的侧壁；
在所述导电层和所述半导体衬底之上形成第一电介质层，其中所述第一电介质层与所述第一侧壁重叠；
在所述第一电介质层之上形成控制栅极层，其中所述控制栅极层形成于所述导电层和所述选择栅极层之上并且与所述第一侧壁重叠；
图形化所述选择栅极层和所述控制栅极层以分别形成所述分栅式非易失性存储器单元的选择栅极和控制栅极，其中所述控制栅极与所述选择栅极重叠，并且所述导电层的一部分保留于所述选择栅极与所述控制栅极之间；
形成与所述选择栅极和所述控制栅极的侧壁相邻的间隔物；
形成在所述衬底内与所述选择栅极相邻的第一源极区/漏极区以及在所述衬底内与所述控制栅极相邻的第二源极区/漏极区；以及
在所述控制栅极的露出表面上以及在所述第一和第二源极区/漏极区的露出表面上形成硅化物区。
13.根据权利要求12所述的方法，其中所述导电层的所述一部分的主表面平行于所述衬底的主表面。
14.根据权利要求12所述的方法，其中形成硅化物区的步骤还包括在所述选择栅极的露出表面上形成硅化物区。
15.根据权利要求12所述的方法，其中图形化所述选择栅极层和所述控制栅极层以形成所述选择栅极和所述控制栅极的步骤包括：
图形化所述控制栅极层以形成所述控制栅极层的第一侧壁，其中图形化所述控制栅极层去除了所述导电层在所述选择栅极层之上的没有由所述控制栅极层所覆盖的部分；以及
在图形化所述控制栅极层以形成所述控制栅极层的所述第一侧壁的步骤之后，图形化所述控制栅极层和选择栅极层以形成所述控制栅极层的第二侧壁和所述选择栅极层的第二侧壁。
16.根据权利要求12所述的方法，其中图形化所述选择栅极层和所述控制栅极层以形成所述选择栅极和所述控制栅极的步骤包括：
使用单个掩模来图形化所述选择栅极层和所述控制栅极层以形成所述控制栅极层的第一侧壁和第二侧壁以及所述选择栅极层的第二侧壁。
17.根据权利要求12所述的方法，其中所述导电层包括方块电阻小于1000毫欧姆/方的材料。
18.一种分栅式非易失性存储器单元，包括：
在衬底之上的第一栅极；
在所述第一栅极之上的导电层，其中所述导电层选自钨和通过使所述第一栅极的层硅化而形成的硅化物；
在所述导电层和所述衬底之上的电介质层，其中所述电介质层与所述第一栅极的第一侧壁重叠；
在所述电介质层之上的第二栅极，其中所述第二栅极与所述第一栅极的所述第一侧壁重叠，使得所述第二栅极的第一部分在所述第一栅极之上以及所述第二栅极的第二部分不在所述第一栅极之上，其中所述导电层在所述第二栅极的所述第一部分与所述第一栅极之间；
在所述衬底内与所述第一栅极的第二侧壁相邻的第一源极区/漏极区，所述第二侧壁与所述第一侧壁相对；
在所述衬底内与所述第二栅极的所述第二部分相邻的第二源极区/漏极区；
在所述第一源极区/漏极区上的第一硅化物；
在所述第二源极区/漏极区上的第二硅化物；以及
在所述第二栅极上的第三硅化物。
19.根据权利要求18所述的分栅式非易失性存储器单元，其中所述导电层具有小于1000毫欧姆/方的方块电阻。
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