CN114078757A - 半导体元件的制备方法 - Google Patents

半导体元件的制备方法 Download PDF

Info

Publication number
CN114078757A
CN114078757A CN202110794658.4A CN202110794658A CN114078757A CN 114078757 A CN114078757 A CN 114078757A CN 202110794658 A CN202110794658 A CN 202110794658A CN 114078757 A CN114078757 A CN 114078757A
Authority
CN
China
Prior art keywords
active region
gate structure
gate
insulating layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110794658.4A
Other languages
English (en)
Inventor
黄庆玲
蔡镇宇
杨承翰
陈奕儒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN114078757A publication Critical patent/CN114078757A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本公开提供一种半导体元件的制备方法。该制备方法包括：在一基底中形成一主动区，其中该主动区具有一线性的顶视图形状；在该基底上形成一栅极结构，其中该栅极结构具有与该主动区的一部分相交的一线性部分，其中该部分是远离该主动区的一端部；在该基底上形成一第一绝缘层及一第二绝缘层，其中该第一绝缘层是横向包围该栅极结构，且被该第二绝缘层覆盖；形成一开口，贯穿该第一绝缘层以及该第二绝缘层且曝露该主动区的一部分，其中该开口与该栅极结构横向间隔开；以及在该开口中依序形成一介电层及一电极。

Description

半导体元件的制备方法
技术领域
本申请案主张2020年8月10日申请的美国正式申请案第16/989,238号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开是关于一种半导体元件的制备方法。特别是有关于一种具有一次编程(one-time-programmable)的存储器元件的半导体元件的制备方法。
背景技术
非易失性存储器元件即使在切断电源的情况下也可保留数据。依据程式的时间，非易失性存储器元件可还可分为多次可编程(multi-time-programmable，MTP)存储器元件与一次编程(one-time-programmable，OTP)存储器元件。使用者可对MTP存储器元件进行多次编程，以修改存储在MTP存储器元件的数据。另一方面，OTP存储器元件仅可被编程一次，且无法修改存储在OTP存储器元件中的数据。
此外，OTP存储器元件可分为熔丝型元件与反熔丝型元件。熔丝型的OTP存储器元件在编程之前是短路(short)，在编程之后为开路(open)。相反地，反熔丝型OTP存储器元件在被编程之前是开路，而在被编程之后为短路。与熔丝型OTP存储器元件相比，反熔丝型OTP存储器元件与互补金属氧化物半导体(CMOS)制程相容性更高。然而，在缩小反熔丝型OTP存储器元件尺寸的同时，精确地控制反熔丝型OTP存储器元件的编程电压仍具挑战性。
上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。
发明内容
本公开提供一种存储器元件的制备方法。该制备方法包括：在一基底中形成一主动区，其中该主动区具有一线性的顶视图形状；在该基底上形成一栅极结构，其中该栅极结构具有与该主动区的一部分相交的一线性部分，其中该部分是远离该主动区的一端部；在该基底上形成一第一绝缘层及一第二绝缘层，其中该第一绝缘层是横向包围该栅极结构，且被该第二绝缘层覆盖；形成一开口，贯穿该第一绝缘层以及该第二绝缘层且曝露该主动区的一部分，其中该开口与该栅极结构横向间隔开；以及在该开口中依序形成一介电层及一电极。
在一些实施例中，该制备方法还包括：在该主动区形成前在该基底中形成一隔离结构，其中该主动区由该隔离结构横向包围。
在一些实施例中，在该栅极结构形成后，形成一栅极间隙子是覆盖该栅极结构的一侧壁。
在一些实施例中，在该主动区形成一掺杂区，该掺杂区是在该栅极间隙子形成后且在该第一绝缘层、该第二绝缘层形成前，通过该栅极结构与该栅极间隙子做为遮罩形成。
在一些实施例中，该开口与该掺杂区其中的一个重叠。
在一些实施例中，该栅极结构是环形。
在一些实施例中，该主动区的该端部其中的一个与该栅极结构横向包围的一区域重叠。
在一些实施例中，该栅极结构更靠近该主动区的该端部中的一第一个端部，而非更靠近该主动区的该端部中的一第二个端部，以及该反熔丝存储单更靠近该主动区的该端部中的该第二个端部，而非更靠近该主动区的该端部中的该第一个端部。
在一些实施例中，该制备方法还包括：在该基底中形成一隔离结构且横向围绕该主动区。
在一些实施例中，该栅极结构与该隔离结构及该主动区的该部分重叠。
在一些实施例中，该制备方法还包括：在该栅极结构与该主动区的该部分之间形成一栅极介电层。
在一些实施例中，该栅极介电层的一栅极介电层厚度与该反熔丝存储单元的介电层的一厚度不同。
在一些实施例中，该制备方法还包括：形成一栅极间隙子是覆盖该栅极结构的一侧壁。
在一些实施例中，该制备方法还包括：在该栅极结构上形成一接触插塞且电连接到该栅极结构。
在一些实施例中，该接触插塞与该主动区隔开。
在一些实施例中，该接触插塞的一顶表面与该反熔丝存储单元的该电极的一顶表面实质上共面。
综上所述，本公开实施例的该存储器元件包含在一反熔丝OTP存储器阵列中的一记忆胞，且包括一存取晶体管与一反熔丝存储单元，该反熔丝存储单元连接到该晶体管的源极端子与漏极端子其中的一个。该存取晶体管包括形成在一基底中的一主动区，且包括形成在该基底上的一栅极结构。该主动区具有一线性顶视图形状，且该栅极结构具有与该主动区的一部分相交的一线性部分。该主动区的该部分远离该主动区的两个端部，该两个端部特别易受微影及/或蚀刻误差的影响。因此，是可更好地控制栅极结构与该主动区的重叠区域，因而减低该存取晶体管的栅极耦合区域与的阈值电压受存储器元件制程不正确的影响。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1A例示本公开一些实施例的存储器元件的平面示意图。
图1B为沿图1A中A-A’线的一剖视示意图。
图2例示图1A及图1B的存储器元件的制备方法的流程示意图。
图3A到图3O例示图2所示的制造流程在不同阶段的剖视结构示意图。
图4例示本公开一些实施例的存储器元件的剖视示意图。
图5例示本公开一些实施例的存储器元件的平面示意图。
其中，附图标记说明如下：
10：存储器元件
100：基底
102：隔离结构
102：隔离结构
104：通道区
106：栅极介电层
108：栅极结构
108：栅极结构
110：掺杂区
110：掺杂区
112：掺杂区
112：掺杂区
114：接触插塞
116：介电层
118：电极
118：电极
120：绝缘层
122：绝缘层
106’：介电材料层
GE’：栅极电极层
AA：线性主动区
AA’：线
AF：反熔丝存储单元
CL：接触层
CL’：接触材料层
CM：导电材料
E：端部
E1：端部
E2：端部
GE：栅极电极
GS：栅极间隙子
GS：栅极间隙子
GS：栅极间隙子
GS’：间隔层
RS：凹槽
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
S29：步骤
S31：步骤
S33：步骤
S35：步骤
S37：步骤
S39：步骤
S41：步骤
T：存取晶体管
W1：开口
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的图式，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
「一实施例」、「实施例」、「例示实施例」、「其他实施例」、「另一实施例」等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用「在实施例中」一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
应当理解，以下公开内容提供用于实作本发明的不同特征的诸多不同的实施例或实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可相依于制程条件及/或装置的所期望性质。此外，以下说明中将第一特征形成于第二特征「之上」或第二特征「上」可包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。为简洁及清晰起见，可按不同比例任意绘制各种特征。在附图中，为简化起见，可省略一些层/特征。
此外，为易于说明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1A例示本公开一些实施例的存储器元件10的平面示意图。图1B例示沿图1A中A-A’线的剖视示意图。参考图1A及图1B，在一些实施例中，存储器元件10是在一反熔丝OTP存储器阵列中的一记忆胞。在此实施例中，存储器元件10包括一存取晶体管T与一反熔丝存储单元AF。反熔丝存储单元AF电连接到存取晶体管T的源极/或漏极端子。当选择对存储器元件10进行编程时，存取晶体管T导通，而反熔丝两端的偏压大，导致反熔丝存储单元AF的介电崩溃(dielectric breakdown)。因此，在反熔丝存储单元AF上形成一永久的导电路径，且反熔丝存储单元AF的电阻显著减小。另一方面，如果在编程操作期间未选择存储器元件10，则存储器元件10保持在一高电阻状态。在一读取操作期间，存取晶体管T亦导通，且流经存取晶体管T与反熔丝存储单元AF的电流由连接到该反熔丝OTP存储器阵列的一感测放大器(未绘示出)检测到。如果选择存储器元件10进行编程，则可检测该反熔丝存储单元AF的一低电阻状态。相反地，如果未选择存储器元件10进行编程，则可识别反熔丝存储单元AF的一高电阻状态。
在基底100中定义存取晶体管T的一主动区AA。主动区AA是包含存取晶体管T的源极区、漏极区与通道区的一阱区，且源极区与漏极区中的一个(例如，之后将描述的掺杂区110、112)还做为反熔丝存储单元AF的一端子。基底100是可一半导体晶圆或一绝缘体上半导体(semiconductor-on-insulator，SOI)晶圆。举例来说，半导体晶圆或SOI晶圆的半导体材料可包括：一元素半导体(例如Si、Ge)、一化合物半导体(例如III-V族化合物半导体、SiC)、一半导体合金(例如SiGe或III-V族半导体合金)或其组合。在一些实施例中，基底100被掺杂一第一导电类型或与第一导电类型互补的一第二导电类型。例如，该第一导电类型是可N型，而该第二导电类型可为P型，反之亦然。
主动区AA可通过一隔离结构102被定义在基底100中。更具体地，主动区AA可被隔离结构102横向地包围。在一些实施例中，隔离结构102是一沟槽隔离结构(如图1B所示)。此实施例中，隔离结构102由基底100的一顶表面延伸到基底100中的一深度。隔离结构102的该深度可大于主动区AA的一主动区深度。替代地，隔离结构102该深度可小于或等于主动区AA的该主动区深度。隔离结构102由例如氧化硅、氮化硅、氮氧化硅或其组合的绝缘材料制成。
存取晶体管T可包括一通道区104、一栅极介电层106、栅极结构108以及掺杂区110、112。栅极结构108做为存取晶体管T的栅极端子，且掺杂区110、112做为访问晶体管T的源极及漏极端子。此外，通道区104与掺杂区110、112分别在主动区AA的一表面浅部中形成。通道区104与掺杂区110、112分别由基底100的该顶表面延伸到基底100中，其深度小于主动区AA的深度，且通道区104位于掺杂区110、112之间。此外，通道区104与栅极介电层106及栅极结构108重叠，且栅极介电层106设置在通道区104与栅极结构108之间。在一些实施例中，通道区104的导电类型与掺杂区110、112的导电类型互补。例如，如果存取晶体管T为一N型晶体管，则通道区104的导电类型是可一P型，而掺杂区110、112的导电类型则可N型。替代地，如果存取晶体管T为一P型晶体管，则通道区104的导电类型是可一N型，而掺杂区110、112的导电类型则可P型。另外，除了主动区AA的掺杂浓度可低于通道区104的掺杂浓度之外，主动区AA的导电类型可与通道区104的导电类型相同。在一些实施例中，栅极介电层106的材料可包括氧化硅或高k介电材料(例如介电常数大于4的介电材料)。
在一些实施例中，栅极结构108包括一栅极电极GE与设置在栅极电极GE上的至少一个接触层CL。例如，如图1B所示，两个接触层CL堆叠在栅极电极GE上。栅极电极GE与接触层CL分别由一导电材料形成。在一些实施例中，形成栅极电极GE与接触层CL的导电材料彼此不同。例如，栅极电极GE可由多晶硅制成，接触层CL的上层可由氮化钛制成，接触层CL的上层可由钨制成。此外，栅极电极GE是可具有比接触层CL的厚度更大的厚度。另外，接触层CL的厚度是可彼此不同。例如，接触层CL的下层的厚度是可小于接触层CL的上层的厚度。此外，在一些实施例中，存取晶体管T还包括一栅极间隙子GS。栅极隔离物GS覆盖栅极介电层106与栅极结构108的侧壁，且是可由绝缘材料(例如，氧化硅、氮化硅、氮氧化硅、类似材料或其组合)制成。在栅极结构108包括接触层CL设置在栅极电极GE上的实施例中，接触层CL的一最上表面可略低于栅极隔离物GS的一最上端。尽管在图1A及图1B中的栅极隔离物GS是单层，替代地，栅极间隙子GS可包括由相同或不同绝缘材料制成的多层。
如图1A所示，主动区AA具有一线性顶视图形状，且栅极结构108形成一环形。主动区AA的一部分与栅极结构108的一线性部分相交并被其覆盖。主动区AA的该部份(即，重叠部分)是远离主动区AA的一端部E。在一些实施例中，主动区AA的端部E中的一个(标记为端部E1)与由环形栅极结构108包围的区域重叠，而另一主动区AA的端部E(标记为端部E2)远离栅极结构108。通道区104位于主动区AA与栅极结构108重叠的该部分中，因此在图1A中未示出。另一方面，掺杂区110、112由重叠部分延伸到主动区AA的端部E1、E2。换句话说，掺杂区110、112可不被栅极结构108覆盖。在一些实施例中，主动区AA与栅极结构108重叠的该部分更靠近主动区AA的端部E1，而非更靠近主动区AA的另一端部E2。在此实施例中，掺杂区110、112中的一个大于另一个。例如，如图1A所示，主动区域AA与栅极结构108重叠的该部分更靠近主动区域AA与栅极结构108包围的区域重叠的端部E1，而非更靠近主动区AA的远离栅极结构108的端部E2。因此，延伸到主动区AA的远离栅极结构108的端部E2的掺杂区112大于延伸到主动区AA的端部E1的掺杂区110。此外，在一些实施例中，栅极介电层106选择性地形成在栅极结构108与主动区AA之间(如图1B所示)。在这些实施例中，栅极结构108的一部分通过栅极介电层106与主动区AA间隔开，而栅极结构108的其余部分与隔离结构102接触，而其间没有栅极介电层。
还参考图1A，在一些实施例中，栅极结构108形成为近似一矩形环形，其可被分成四个线段。栅极结构108的第一线段(例如，如图1A所示的栅极结构108的右侧线段)与主动区AA相交。栅极结构108的第二线段(例如，如图1A所示的栅极结构108的左线段)实质上与栅极结构108的第一线段平行。栅极结构108的第三与第四线段(例如，如图1A所示的栅极结构108的上下线段)实质上垂直于栅极结构108的第一与第二线段，且在栅极结构108的第一线段与第二线段之间延伸。在一些实施例中，栅极结构108的第二线段的一宽度远大于栅极结构108的第一、第三与第四线段的宽度。在这些实施例中，由栅极结构108包围的区域由栅极结构的中心偏移。例如，这样的区域由栅极结构108的中心偏移到栅极结构108的右侧(如图1A所示)。
此外，一接触插塞114是可设置在栅极结构108上。在栅极结构108包括栅极电极GE与接触层CL的那些实施例中，接触插塞114立在接触层CL上。此外，在栅极结构108形成近似矩形环状的实施例中，接触插塞114位于栅极结构108的宽度较大的线段(例如栅极结构108的第二线段上，如参考图1A所述)。此外，在一些实施例中，如图1A所示，接触插塞114具有一线性顶视形状，其延伸方向与线性形状主动区AA的延伸方向相交(例如，垂直)。接触插塞114由一导电材料制成。例如，该导电材料可包括钨、铜、类似材料或其组合。
在一些实施例中，反熔丝存储单元AF是一电容器。在一编程操作期间，在反熔丝存储单元AF的两个端子之间设置一大的偏压，使得两个端子由于端子之间的介电崩溃而短路。在此实施例中，反熔丝存储单元AF包括设置在该两个端子之间的介电层116。编程操作期间的介电崩溃发生在介电层116处。在一些实施例中，掺杂区112是可做为反熔丝存储单元AF的端子中的一个。在这些实施例中，介电层116设置在掺杂区112上。在一些实施例中，介电层116的材料是可与栅极介电层106的材料相同。或者，介电层116与栅极介电层106可不同材料。此外，在一些实施例中，介电层116的一介电层厚度可大于栅极介电层106的一栅极介电层厚度。在替代实施例中，介电层116的该介电层厚度是可等于或小于栅极介电层106的该栅极介电层厚度。此外，反熔丝存储单元AF的另一个端子是可直立在介电层116上的一电极118。在一些实施例中，如图1A所示，电极118形成一线状，且线状电极118的一延伸方向可与线状主动区AA的延伸方向实质上对齐。在这些实施例中，夹在电极118与掺杂区112之间的介电层116也可具有一线性形状，且介电层116的侧壁是可与电极118的一侧壁实质上共面。电极118由一导电材料制成。例如，该导电材料可包括钨、铜、类似材料或其组合。
在一些实施例中，绝缘层120、122堆叠在基底100上。存取晶体管T的栅极介电层106、栅极结构108与栅极间隙子GS形成在绝缘层120中，且被绝缘层120横向包围。在一些实施例中，绝缘层120的一顶表面与栅极间隙子GS的该最上端实质上对齐，且略高于最顶层接触层CL的一顶表面。此外，介电层116与反熔丝存储单元AF的电极118的一下部也形成在绝缘层120中，且被绝缘层120横向包围。另一方面，绝缘层122设置在绝缘层120上。如此，存取晶体管T的最上层接触层CL的该顶表面被绝缘层122覆盖，而位于最上层接触层CL上的接触插塞114被绝缘层122横向包围。类似地，反熔丝存储单元AF的电极118的上部被绝缘层122横向包围。绝缘层120、122分别由绝缘材料形成，例如氧化硅、氮化硅、氮氧化硅或类似的材料。在一些实施例中，形成绝缘层120、122的绝缘材料是可彼此不同。在替代实施例中，绝缘层120、122是可由相同的绝缘材料制成。
如上所述，存储器元件10中的存取晶体管T的主动区AA形成一线形，且在远离栅极结构108的两个端部E1、E2的截面处与栅极结构108的一直线部分相交。在制造过程中，主动区AA的端部E1、E2易受到微影及/或蚀刻不准确的影响，因而端部E1、E2的尺寸及/或形状可能与原始布局设计有些变形。因此，如果晶体管的主动区在其端部的一处与栅极结构重叠，则将难以控制栅极耦合面积以及晶体管的阈值电压。相比之下，由于本公开的实施例避免使用主动区AA的端部E1、E2中的任何一个做为存取晶体管T的栅极耦合区，因此可有效地防止上述问题。因此，依据本公开实施例的存取晶体管T的栅极耦合面积与阈值电压是可有更好的控制。
图2例示图1A及图1B的存储器元件10的制备方法的流程示意图。图3A到图3O例示图2所示的制造流程在不同阶段的剖视结构示意图。应当理解，图3A到图3O为沿图1A中A-A’线的剖视示意图。
参考图2及图3A，在基板100的一表面形成一凹槽RS。对应的步骤是绘示在如图2所示的步骤S11。凹陷RS定义随后形成的隔离结构102的位置。换言之，凹槽RS将容纳在后续步骤中形成的隔离结构102。如图1A所示，主动区AA被隔离结构102横向包围，因此被凹陷RS横向包围基底100的部分定义了后续形成主动区AA的位置。在一些实施例中，形成凹槽RS的方法可包括一微影制程与一蚀刻制程(例如一非等向性蚀刻制程)。
参考图2及图3B，在凹槽RS中填充一绝缘材料，形成隔离结构102。对应的步骤是绘示在如图2所示的步骤S13。绝缘材料是可通过一沉积制程填充，例如一化学气相沉积(CVD)制程。在一些实施例中，填充凹槽RS的该绝缘材料最初可延伸到基底100的顶表面上，且是可进一步执行一平坦化制程以去除基底100的顶表面上的绝缘材料的部分。例如，该平坦化制程可包括一化学机械抛光(CMP)制程、一蚀刻制程或其组合的制程。
参考图2及图3C，形成一主动区AA。对应的步骤是绘示在如图2所示的步骤S15。在一些实施例中，形成主动区AA的方法包括在基底100的被隔离结构102横向围绕的部分上执行一离子植入制程。在这样的实施例中，隔离结构102是可在离子植入制程期间做为遮罩，且主动区AA的形成可被认为是一自对准制程。
参考图2及3D，在主动区AA中形成一通道区104。对应的步骤是绘示在如图2所示的步骤S17。在一些实施例中，形成通道区104的方法包括在基底100上形成遮罩图案(未示出)。该遮罩图案具有开口做为定义通道区104的位置。在形成遮罩图案之后，进行一离子植入制程以形成通道区104。遮罩图案做为定义该离子植入制程的一掺杂区域(即通道区104的区域)。在形成通道区104之后，可去除遮罩图案。在一些实施例中，遮罩图案是一光阻图案。在替代实施例中，遮罩图案是一硬遮罩图案，且是可由氧化硅、氮化硅、类似物或其组合制成。
请参考图3E，在基板100上形成介电材料层106’、栅极电极层GE’以及至少一个接触材料层CL’(例如，两个接触材料层CL’)。对应的步骤是绘示在如图2所示的步骤S19。在一些实施例中，介电材料层106’选择性地形成在主动区AA上，且栅极电极层GE’与接触材料层CL’一体地形成在基底100上。在这些实施例中，形成栅极介电材料层106’的方法是可包括一氧化制程，形成栅极电极层GE’与接触材料层CL’的方法可分别包括一沉积制程(例如，CVD制程)。在替代实施例中，介电材料层106’完全覆盖基底100，且是可通过一沉积制程(例如，CVD制程)形成。
参考2与图3F，对介电材料层106’、栅极电极层GE’与接触材料层CL’进行图案化，分别形成栅极介电层106、栅极电极GE与接触层CL。对应的步骤是绘示在如图2所示的步骤S21。栅极介电层106与栅极结构108的一部分(包括栅极电极GE与接触层CL)与通道区104重叠。在一些实施例中，图案化这些层的方法包括一微影制程与一个或多个蚀刻制程。
参考图2与3G，在当前结构上形成一间隔层GS’。对应的步骤是绘示在如图2所示的步骤S23。间隔层GS’是可整体覆盖隔离结构102、主动区AA、通道区104、栅极介电层106与栅极结构108的暴露表面。在一些实施例中，形成间隔层GS’的方法包括一沉积制程，例如CVD制程。
参考图2与图3H，去除间隔层GS’的一部分，形成栅极间隙子GS。对应的步骤是绘示在如图2所示的步骤S25。在一些实施例中，形成栅极间隙子GS的方法包括执行一非等向性蚀刻制程。在该非等向性蚀刻制程期间，去除间隔层GS’的水平延伸的部分，同时将间隔物层GS’的垂直延伸的部分成形，以形成栅极间隙子GS。此外，在一些实施例中，在该非等向性蚀刻制程期间可能耗损最顶部接触层CL的一表层部分。结果，最顶部接触层CL的一顶表面是可略低于栅极间隔件GS的该最顶端。
参考图2与图3I，在主动区AA中形成掺杂区110、112。对应的步骤是绘示在如图2所示的步骤S27。用于形成掺杂区110、112的方法是可包括一离子植入制程。在该离子植入制程中，栅极结构108、栅极间隙子GS与隔离结构102被做为遮罩，使得掺杂区110、112的形成是可是一自对准制程。主动区AA的未被栅极结构108与栅极间隙子GS覆盖的部分是可进行离子植入制程，而主动区AA的被栅极结构108与栅极间隙子GS覆盖的部分则没有。进一步地，是可执行一热处理，使得植入到主动区AA的暴露部分中的掺杂剂是可扩散到被栅极间隙子GS覆盖的区域。
参考图2与图3J，进行步9，在基板100上形成一绝缘层120。对应的步骤是绘示在如图2所示的步骤S29。在一些实施例中，形成绝缘层120的方法包括一沉积制程，例如CVD制程。绝缘层120是可最初覆盖栅极结构108的一顶表面，然后是可执行一平坦化制程以去除在栅极结构108的该顶表面上方的绝缘层120的部分。栅极结构108与栅极间隙子GS被最终形成的绝缘层120横向包围。该平坦化制程是可包括例如一CMP制程、一蚀刻制程或其组合的制程。在一些实施例中，在该平坦化制程期间可能耗损最顶部接触层CL的一表层部分。结果，最顶部接触层CL的一顶表面是可略低于栅极间隔件GS的该最顶端。
参考图2与图3K，在绝缘层120上形成另一绝缘层122。对应的步骤是绘示在如图2所示的步骤S31。在一些实施例中，形成绝缘层120的方法包括一沉积制程，例如CVD制程。另外，是可在绝缘层120上进一步执行一平坦化制程。该平坦化制程是可包括例如一CMP制程、一蚀刻制程或其组合的制程。
参考图2与图3L，在绝缘层120、122的堆叠中形成一开口W1。对应的步骤是绘示在如图2所示的步骤S33。在后续步骤中，开口W1将填充有介电层116与反熔丝存储单元AF的电极118。形成开口W1的方法是可包括一微影制程与一个或多个蚀刻制程。
参考图2与图3M，在开口W1中形成介电层116。对应的步骤是绘示在如图2所示的步骤S35。在一些实施例中，介电层116选择性地覆盖被开口W1暴露的部分掺杂区112。在这些实施例中，形成介电层116的方法是可包括一氧化制程，且介电层116的形成是可被认为是一自对准制程。
参考图2与图3N，在绝缘层122中形成一开口W2。对应的步骤是绘示在如图2所示的步骤S37。通过设置开口W2，是可定义后续形成的接触插塞114的位置。开口W2贯穿绝缘层122，并暴露出部分栅极结构108。例如，开口W2暴露出栅极结构108的最上接触层CL的一顶表面。在一些实施例中，形成开口W2的方法包括一微影制程与一蚀刻制程。
参考图2与图3O，在该电流结构上形成一导电材料CM。对应的步骤是绘示在如图2所示的步骤S39。在接下来的步骤中，导电材料CM将被图案化以形成电极118与接触插塞114。目前，导电材料填满开口W1、W2，并覆盖绝缘层122的一顶表面。在一些实施例中，用于形成导电材料CM的方法包括一沉积制程(例如，物理气相沉积(PVD)制程)、一电镀制程或其组合的制程。
参考图2与图1B，去除绝缘层122顶表面上的导电材料CM的一部分。对应的步骤是绘示在如图2所示的步骤S41。另一方面，导电材料CM的另一部分保留在开口W1、W2中，并形成电极118与接触插塞114。在一些实施例中，一平坦化制程用于形成电极118与接触插塞114。在一些实施例中，该平坦化制程用于形成电极118与接触插塞114。
至此，完成了存储器元件10的制备方法。存储器元件10是可进一步进行形成附加元件的制程步骤，包括例如字元线、位元线与源极线的制程步骤。
图4例示本公开一些实施例的存储器元件10a的截面示意图。图4所示的存储器元件10a类似于图1B所示的存储器元件10，除了图4中的存储器元件10a中的反熔丝存储单元AF’的介电层116’还包括覆盖绝缘层120、122的侧壁。在一些实施例中，介电层116’共形地形成在开口W1中，如图3M所示，然后将电极118填充到由介电层116’定义的凹槽中。因此，电极118的一底面与一侧壁被介电层116’覆盖。在这些实施例中，是可通过诸如CVD制程的一沉积制程来形成介电层116’。
图5例示本公开一些实施例的存储器元件10b的平面示意图。图5所示的存储器元件10b类似于图1A所示的存储器元件10。将仅描述它们之间的差异，相同或相似的部分将不再重复。参考图5，在一些实施例中，栅极结构108’形成为开环，而不是闭环。例如，如图5所示，栅极结构108’的一顶视图形状是可类似于旋转的“C”形。与主动区AA的端部E1重叠的区域没有被栅极结构108’完全包围。
综上所述，本公开实施例的存储器元件包含在一反熔丝OTP存储器阵列中的一记忆胞，且包括一存取晶体管与一反熔丝存储单元，该反熔丝存储单元连接到该晶体管的源极端子与漏极端子其中的一个。该存取晶体管包括形成在一基底中的一主动区，且包括形成在该基底上的一栅极结构。该主动区具有一线性顶视图形状，且该栅极结构具有与该主动区的一部分相交的一线性部分。该主动区的该部分远离该主动区的两个端部，该两个端部特别易受微影及/或蚀刻误差的影响。因此，是可更好地控制栅极结构与该主动区的重叠区域，因而减低该存取晶体管的栅极耦合区域与的阈值电压受存储器元件制程不正确的影响。
本公开提供一种存储器元件的制备方法。该制备方法包括：在一基底中形成一主动区，其中该主动区具有一线性的顶视图形状；在该基底上形成一栅极结构，其中该栅极结构具有与该主动区的一部分相交的一线性部分，其中该部分是远离该主动区的一端部；在基底上形成一第一绝缘层及一第二绝缘层，其中该第一绝缘层是横向包围该栅极结构，且被该第二绝缘层覆盖；形成一开口，贯穿该第一绝缘层以及该第二绝缘层且曝露该主动区的一部分，其中该开口与该栅极结构横向间隔开；以及在该开口中依序形成一介电层及一电极。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (16)

1.一种半导体元件的制备方法，包括：
在一基底中形成一主动区，其中该主动区具有一线性的顶视图形状；
在该基底上形成一栅极结构，其中该栅极结构具有与该主动区的一部分相交的一线性部分，其中该部分是远离该主动区的一端部；
在基底上形成一第一绝缘层及一第二绝缘层，其中该第一绝缘层是横向包围该栅极结构，且被该第二绝缘层覆盖；
形成一开口，贯穿该第一绝缘层以及该第二绝缘层且曝露该主动区的一部分，其中该开口与该栅极结构横向间隔开；以及
在该开口中依序形成一介电层及一电极。
2.如权利要求1所述的制备方法，还包括：
在该主动区形成前在该基底中形成一隔离结构，其中该主动区由该隔离结构横向包围。
3.如权利要求1所述的制备方法，还包括：
在该栅极结构形成后，形成覆盖该栅极结构侧壁的一栅极间隙子。
4.如权利要求1所述的制备方法，还包括：
在该主动区形成一掺杂区，该掺杂区是在该栅极间隙子形成后且在该第一绝缘层、该第二绝缘层形成前，通过该栅极结构与该栅极间隙子做为一遮罩形成。
5.如权利要求4所述的制备方法，其中该开口与该掺杂区中的一个重叠。
6.如权利要求1所述的制备方法，其中该栅极结构是环形。
7.如权利要求6所述的制备方法，其中该主动区的该端部中的一个与该栅极结构横向包围的一区域重叠。
8.如权利要求6所述的制备方法，其中该栅极结构更靠近该主动区的该端部中的一第一个端部，而非更靠近该主动区的该端部中的一第二个端部，以及一反熔丝存储单元更靠近该主动区的该端部中的该第二个端部，而非更靠近该主动区的该端部中的该第一个端部。
9.如权利要求8所述的制备方法，还包括：在该基底中形成一隔离结构且横向围绕该主动区。
10.如权利要求9所述的制备方法，其中该栅极结构与该隔离结构及该主动区的该部分重叠。
11.如权利要求10所述的制备方法，还包括：在该栅极结构与该主动区的该部分之间形成一栅极介电层。
12.如权利要求11所述的制备方法，其中该栅极介电层的一栅极介电层厚度与该反熔丝存储单元的介电层的一厚度不同。
13.如权利要求6所述的制备方法，还包括：形成一栅极间隙子是覆盖该栅极结构的一侧壁。
14.如权利要求8所述的制备方法，还包括：在该栅极结构上形成一接触插塞且电连接到该栅极结构。
15.如权利要求14所述的制备方法，其中该接触插塞与该主动区隔开。
16.如权利要求14所述的制备方法，其中该接触插塞的一顶表面与该反熔丝存储单元的该电极的一顶表面实质上共面。
CN202110794658.4A 2020-08-10 2021-07-14 半导体元件的制备方法 Pending CN114078757A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/989,238 US11244950B1 (en) 2020-08-10 2020-08-10 Method for preparing a memory device
US16/989,238 2020-08-10

Publications (1)

Publication Number Publication Date
CN114078757A true CN114078757A (zh) 2022-02-22

Family

ID=80114117

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110794658.4A Pending CN114078757A (zh) 2020-08-10 2021-07-14 半导体元件的制备方法

Country Status (3)

Country Link
US (1) US11244950B1 (zh)
CN (1) CN114078757A (zh)
TW (1) TWI771046B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI810140B (zh) * 2022-10-19 2023-07-21 南亞科技股份有限公司 記憶體元件使用自對準雙圖案化的製備方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123572B2 (en) * 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
JP5561668B2 (ja) * 2009-11-16 2014-07-30 ルネサスエレクトロニクス株式会社 半導体装置
TWI484595B (zh) * 2009-12-18 2015-05-11 United Microelectronics Corp 形成電熔絲元件與金屬閘極電晶體之方法及其電熔絲元件
US8772146B2 (en) * 2012-08-28 2014-07-08 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US20140138777A1 (en) * 2012-11-21 2014-05-22 Qualcomm Incorporated Integrated circuit device and method for making same
US9312185B2 (en) * 2014-05-06 2016-04-12 International Business Machines Corporation Formation of metal resistor and e-fuse
KR102169197B1 (ko) * 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
US9209194B1 (en) * 2014-11-12 2015-12-08 Micron Technology, Inc. Semiconductor constructions comprising fuse capacitors
US10014066B2 (en) * 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
KR20180066785A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 안티-퓨즈 소자 및 그 안티-퓨즈 소자를 포함한 메모리 소자
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
US10720389B2 (en) * 2017-11-02 2020-07-21 Nanya Technology Corporation Anti-fuse structure
US10937879B2 (en) * 2017-11-30 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10929588B2 (en) * 2018-02-13 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout, structure, system, and methods
CN110310942A (zh) * 2018-03-20 2019-10-08 中芯国际集成电路制造(上海)有限公司 一种反熔丝结构及反熔丝阵列结构
US11264317B2 (en) * 2018-04-02 2022-03-01 Intel Corporation Antifuse memory arrays with antifuse elements at the back-end-of-line (BEOL)
US10777288B2 (en) * 2018-08-07 2020-09-15 Synopsys, Inc. One time programmable (OTP) bit cell with integrated inhibit device

Also Published As

Publication number Publication date
TW202207423A (zh) 2022-02-16
US11244950B1 (en) 2022-02-08
TWI771046B (zh) 2022-07-11
US20220045073A1 (en) 2022-02-10

Similar Documents

Publication Publication Date Title
JP5226524B2 (ja) 電気的プログラム可能ヒューズおよびその製造方法
US6117728A (en) Programmable non-volatile memory cell and method of forming a non-volatile memory cell
US7399672B2 (en) Methods of forming nonvolatile memory devices
JP5793246B2 (ja) 高ｋ誘電体と金属ゲートとを有する不揮発性メモリセル
KR20070058906A (ko) 수직 트랜지스터를 갖는 반도체 메모리 소자의 제조방법
US20050176202A1 (en) Nonvolatile semiconductor memory and making method thereof
JP2007511090A (ja) ３つの電気絶縁電極を有するトランジスタ及びトランジスタの形成方法
US10644017B2 (en) Semiconductor device and manufacturing method therefor
KR20040049495A (ko) 일회적 프로그래밍이 가능한 롬을 구비하는 반도체 장치및 그 제조방법
JP5047786B2 (ja) 半導体装置の製造方法
US11804529B2 (en) Memory device and manufacturing method thereof
US20070170489A1 (en) Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process
TWI771046B (zh) 半導體元件的製備方法
US7960777B2 (en) Multi-valued mask ROM
US20100167487A1 (en) Mask rom devices and methods for forming the same
JP2008166441A (ja) 半導体装置およびその製造方法
US8390075B2 (en) Semiconductor memory devices and methods of fabricating the same
US20230020696A1 (en) Memory device and formation method thereof
US20210384202A1 (en) Semiconductor structure and method of forming the same
US11670389B2 (en) Programmable memory device
US11854621B2 (en) ONON sidewall structure for memory device and methods of making the same
TWI803204B (zh) 具有合併主動區的記憶體元件及其製備方法
KR100671615B1 (ko) 낸드 플래쉬 메모리 소자의 제조 방법
US20080014691A1 (en) Mask rom cell, nor-type mask rom device, and related methods of fabrication
CN115835629A (zh) 1.5t一次性可编程存储器及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination