JP2008166441A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】製造時に電荷蓄積層に電荷が蓄積されてしまうことを抑制することが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に設けられた電荷蓄積層２０と、電荷蓄積層２０に電荷をプログラムする際に用いられるゲート電極２２と、ゲート電極２２と接続するヒューズ５６と、を有し、ヒューズ５６は、ゲート電極２２に電圧が印加される際は電気的に切断されている半導体装置およびその製造方法である。
【選択図】 図７

Description

本発明は半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（Oxide/Nitride/Oxide）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造を有するフラッシュメモリがある。

特許文献１にはＳＯＮＯＳ型フラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例）が開示されている。図１は従来例に係るフラッシュメモリの上視図（ＯＮＯ膜は図示せず）である。半導体基板１０内に拡散層からなるビットライン１２が設けられている。ビットライン１２は図１の縦方向に延在している。ビットライン１２の幅方向にワードライン２２が延在している。ビットライン１２およびワードライン２２にはそれぞれ配線層と接続するプラグ金属２８および２６が接続している。

図２（ａ）から図２（ｄ）は図１のＡ−Ａ断面を示す模式図である。Ｐ型半導体基板（または半導体基板内のＰ型領域）１０内にビットライン１２が設けられている。ビットライン１２はソースおよびドレインを兼ねている。半導体基板１０上にＯＮＯ膜２０として、酸化シリコン膜からなるトンネル酸化膜１４、窒化シリコン膜からなるトラップ層１６および酸化シリコン膜からなるトップ酸化膜１８が設けられている。ＯＮＯ膜２０上に例えば多結晶シリコンからなるワードライン２２が設けられている。ビットライン１２間の半導体基板１０がチャネルであり、チャネル上のワードライン２２がゲート電極２２ａである。

チャネルのビットライン１２に近接する領域上のトラップ層１６の２つの電荷蓄積領域Ｃ１およびＣ２に電荷（電子）を蓄積することができる。図２（ａ）はトラップ層１６の両側の電荷蓄積領域Ｃ１およびＣ２に電荷が蓄積された状態を示している。図２（ｂ）および図２（ｃ）は、それぞれ左側および右側の電荷蓄積領域Ｃ２またはＣ１にのみ電荷が蓄積された状態を示している。図２（ｄ）は両側の電荷蓄積領域Ｃ１およびＣ２とも電荷が蓄積されていない状態を示している。トラップ層への電荷の蓄積（プログラム）は、ゲート電極２２ａを正電圧とし、ビットライン１２間（ソースとドレイン間）に加えた電圧により高エネルギーになった電子をトラップ層１６に注入させることにより行う。一方、トラップ層１６の電荷の消去は、ゲート電極２２ａを負電圧とし、ビットライン１２間（ソースとドレイン間）に加えた電圧により高エネルギーになった電子により電離した電子およびホールのうちホールをトラップ層１６に注入することにより行う。そして、ソースとドレインを入れ替えることにより、右側または左側の電荷蓄積領域の電荷を蓄積または消去することができる。
米国特許第６０１１７２５号明細書

電荷蓄積層を有する不揮発性メモリは製造時に電荷蓄積層に電荷が蓄積された状態となってしまう場合があった。製造時に電荷蓄積層に電荷が蓄積された状態となった場合の課題について、仮想接地型メモリセルを有するフラッシュメモリを例に説明する。図２（ａ）から図２（ｄ）を用い説明したように、従来例においては、ビットライン１２間で高エネルギーとなった電子やホールを電荷蓄積層であるトラップ層１６に注入することにより、電荷の蓄積消去を行っている。このため、チャネルの中央付近（つまりビットライン１２間の半導体基板１０の中央付近）上のトラップ層１６領域（図２（ａ）におけるＣ１とＣ２との間の領域）には電子やホールの注入を行うことができない。このため、製造時にこの領域のトラップ層１６に電荷が蓄積されてしまうと、蓄積された電荷を消去させることはできない。よって、メモリセルが誤動作してしまう。

本発明は、上記課題に鑑みなされたものであり、製造時に電荷蓄積層に電荷が蓄積されてしまうことを抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。

本発明は、半導体基板上に設けられた電荷蓄積層と、該電荷蓄積層に電荷をプログラムする際に用いられるゲート電極と、該ゲート電極と接続するヒューズと、を具備し、前記ヒューズは、前記ゲート電極に電圧が印加される際は電気的に切断されている半導体装置である。本発明によれば、製造時にゲート電極が帯電することを抑制し、電荷蓄積層に電荷が蓄積されてしまうことを抑制することができる。また、半導体装置を使用する際はヒューズが電気的に切断されており、ゲート電極に電圧を印加することができる。

上記構成において、前記ヒューズは物理的に切断されている構成とすることができる。この構成によれば、半導体装置を使用する際はヒューズが物理的に切断されており、ゲート電極に電圧を印加することができる。

上記構成において、前記ゲート電極は導電性多結晶シリコン層を含み、前記ヒューズは前記導電性の多結晶シリコン層より抵抗率の高い低導電性多結晶シリコン層を含み、前記導電性多結晶シリコン層および低導電性多結晶シリコン層上に設けられた導電層を有する構成とすることができる。この構成によれば、電圧または電流の印加により低導電性多結晶シリコン層上の導電層を容易に切断することができる。よって、物理的な切断の容易なヒューズを形成することができる。

上記構成において、前記導電層は金属シリサイド層を含む構成とすることができる。この構成によれば、多結晶シリコン層上をシリサイド化することにより導電層を形成することができる。

上記構成において、前記ヒューズは、前記ゲート電極に電圧が印加される温度では非導電性であり、前記ゲート電極に電圧が印加される温度より高温では導電性である材料を含む構成とすることができる。この構成によれば、製造時にゲート電極が帯電することを抑制し、電荷蓄積層に電荷が蓄積されてしまうことを抑制することができる。また、半導体装置を使用する温度ではヒューズが電気的に切断されており、ゲート電極に電圧を印加することができる。

上記構成において、前記ヒューズはＮｉＯおよびＣｏＯの少なくとも一方を含む構成とすることができる。この構成によれば、半導体使用する温度で非導電性となるヒューズを実現することができる。

上記構成において、前記ゲート電極と接続するプラグ金属と、該プラグ金属に接続する配線層と、を具備し、前記ヒューズは、前記プラグ金属とは並列に前記配線層と前記半導体基板との間に接続されている構成とすることができる。この構成によれば、ヒューズが縦方向に形成されるためチップ面積を縮小させることができる。

上記構成において、前記ヒューズは、前記ゲート電極と前記半導体基板との間に接続されている構成とすることができる。この構成によれば、ゲート電極に帯電した電荷をより確実に除去することができる。

上記構成において、前記ゲート電極とプラグ金属を介し接続される配線層を具備する構成とすることができる。この構成によれば、配線層形成時のプラズマ処理に起因したゲート電極の帯電を防止しることができる。

上記構成において、前記半導体基板内に設けられたビットラインを具備し、電荷蓄積層は絶縁膜である構成とすることができる。この構成によれば、電荷蓄積層内の消去ができない領域に電荷が蓄積され、半導体装置が誤動作すること抑制することができる。

本発明は、半導体基板上に電荷蓄積層を形成する工程と、該電荷蓄積層上にゲート電極を形成する工程と、前記ゲート電極と接続するヒューズを形成する工程と、前記ヒューズを切断する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、製造時に電荷蓄積層に電荷が蓄積されてしまうことを抑制することできる。また、ヒューズを切断するため、半導体装置を使用する際は、ゲート電極に電圧を印加することができる。

本発明は、半導体基板上に電荷蓄積層を形成する工程と、該電荷蓄積層上にゲート電極を形成する工程と、前記ゲート電極と接続すべき、前記ゲート電極に電圧が印加される温度では非導電性であり、前記ゲート電極に電圧が印加される温度より高温では導電性である材料を含むヒューズを形成する工程と、を有する半導体装置の製造方法である。本発明によれば、製造時に電荷蓄積層に電荷が蓄積されてしまうことを抑制することができる。また、半導体装置を使用する温度ではヒューズが電気的に切断されており、ゲート電極に電圧を印加することができる。

上記構成において、前記ゲート電極上に層間絶縁膜層を形成する工程と、前記層間絶縁膜層に前記ゲート電極と接続するプラグ金属を形成する工程と、前記層間絶縁膜上に前記プラグ金属に接続する配線層を形成する工程と、を有する構成とすることができる。この構成によれば、配線層形成時のプラズマ処理に起因したゲート電極の帯電を防止することができる。

上記構成において、前記ヒューズを形成する工程は、前記層間絶縁膜層内に前記半導体基板に接続するようにヒューズを形成する工程を含み、前記配線層を形成する工程は、前記ヒューズに接続するように前記配線層を形成する工程を含む構成とすることができる。この構成によれば、ヒューズが縦方向に形成されるためチップ面積を縮小させることができる。

上記構成において、前記ヒューズを形成する工程は、前記プラグ金属を形成する工程より先に行われる構成とすることができる。この構成によれば、ヒューズを形成する際のプラズマ処理によりゲート電極が帯電することがないため、電荷蓄積層に電荷が蓄積されることを一層抑制することができる。

上記構成において、前記ゲート電極を形成する工程は、前記ゲート電極になるべき多結晶シリコン層を形成する工程と、前記多結晶シリコン層内のゲート電極になるべき領域に不純物をイオン注入する工程を含み、前記ゲート電極になるべき多結晶シリコン層はヒューズとなるべき多結晶シリコン層を含み、前記ヒューズを形成する工程は、前記ヒューズとなるべき多結晶シリコン上に金属シリサイド層を形成する工程を含む構成とすることができる。この構成によれば、電圧または電流の印加により低導電性多結晶シリコン層上の導電層を容易に切断することができる。よって、物理的な切断の容易なヒューズを形成することができる。

本発明によれば、製造時に電荷蓄積層に電荷が蓄積されてしまうことを抑制することが可能な半導体装置およびその製造方法を提供することができる。

図３は製造時に電荷蓄積層に電荷が蓄積される原因を説明するための図であり、図１のＢ−Ｂ断面に相当する模式図である。半導体基板１０内にビットライン１２が設けられている。半導体基板１０上にＯＮＯ膜２０が設けられている。ＯＮＯ膜２０上にゲート電極を兼ねるワードライン２２が設けられている。ワードライン２２、ＯＮＯ膜２０および半導体基板１０上には酸化シリコン膜からなる層間絶縁膜２４が形成されている。層間絶縁膜２４にはワードライン２２に接続するコンタクトホールとコンタクトホール内にプラグ金属２６が形成されている。層間絶縁膜２４上に配線層となるべき金属層として例えばアルミニウム層を形成し、金属層をエッチングし配線層を形成する。このとき、ドライエッチングのためのプラズマ６０中には正電荷、負電荷が存在している。そして、プラズマ中の電荷６２は、配線層３０、プラグ金属２６、ワードライン２２（ゲート電極）に帯電する。そして、電荷６２はワードライン２２からＯＮＯ膜２０を通過し半導体基板１０に流れようとする。このとき、電荷蓄積層であるトラップ層１６に電荷が蓄積されてしまう。そうすると、フラッシュメモリの製造工程が終了したのちも、電荷蓄積層に電荷が蓄積されたままとなってしまう。

図３では、配線層３０を形成する際のドライエッチングに起因した帯電について説明したが、例えば、層間絶縁膜２４を形成する際のプラズマＣＶＤのプラズマやコンタクトホール形成の際のドライエッチングのプラズマに起因しても、同様の帯電が生じる。また、２層目、３層目の配線層、層間絶縁膜、コンタクトホール形成の際も同様の現象が生じうる。このように、ゲート電極を兼ねるワードライン２２に電気的に接続する導電性部が製造工程中のプラズマに曝されることにより、ゲート電極が帯電し、電荷蓄積層に電荷が蓄積してしまうことが起こる。

実施例１は、フラッシュメモリの製造時にゲート電極と接続されたヒューズが、フラッシュメモリの使用時には物理的に切断される例である。図４は実施例１に係るフラッシュメモリの上視図である。配線層、層間絶縁膜、ＯＮＯ膜は図示していない。図４を参照に、従来例１の図１に対し、ワードライン２２に接続するヒューズ４０と、ヒューズ４０に接続する配線４２と、が設けられている。配線４２は半導体基板１０に接続し接地されている。ヒューズ４０は領域４８で切断されている。その他の構成は従来例１と同じであり同じ部材は同じ符号を付し説明を省略する。

次に、図５（ａ）および図６（ｂ）を用い実施例１に係るフラッシュメモリの製造方法について説明する。図５（ａ）および図６（ｂ）は図４のＣ−Ｃ断面に相当する断面図である。図５（ａ）を参照し、Ｐ型シリコン半導体基板１０（または半導体基板内のＰ型領域）にＮ型のビットライン１２をイオン注入および熱処理により形成する。半導体基板１０上にＯＮＯ膜２０として、酸化シリコン膜からなるトンネル酸化膜１４、電荷蓄積層であり窒化シリコン膜からなるトラップ層１６、酸化シリコン膜からなるトップ酸化膜１８を形成する（図ではＯＮＯ膜２０のみ図示した）。ＯＮＯ膜２０上に不純物を添加していない膜厚２００ｎｍの非導電性多結晶シリコン層４４を例えばＣＶＤ法を用い形成する。露光技術、エッチング技術を用い多結晶シリコン層４４からワードライン２２、ヒューズ４０、配線４２となるべきパターンを形成する。ヒューズ４０となるべき多結晶シリコン層４４上にフォトレジスト５８を形成する。フォトレジスト５８をマスクに例えば砒素イオンをイオンエネルギーが５０ｋｅＶ、ドーズ量が５×１０^１５ｃｍ^−３の条件でイオン注入する。

図５（ｂ）を参照に、フォトレジスト５８を除去し、その後熱処理することにより、多結晶シリコン層４４のイオン注入した領域は導電性多結晶シリコン層４４ａおよび４４ｃとなる。一方、イオン注入しない領域は導電性多結晶シリコン層４４ａおよび４４ｃより抵抗率が高い非導電性多結晶シリコン４４ｂとなる。図５（ｃ）を参照に、多結晶シリコン層４４ａ、４４ｂおよび４４ｃ上に例えば膜厚が１２ｎｍのコバルトまたはチタン等の金属をスパッタ法を用い形成する。その後、熱処理することにより、金属シリサイド層４６を形成する。導電性多結晶シリコン層４４ａおよび金属シリサイド層４６より、電荷蓄積層であるトラップ層を含むＯＮＯ膜２０上にゲート電極を兼ねるワードライン２２が形成される。導電性多結晶シリコン層４４ｃおよび金属シリサイド層４６より配線４２が形成される。さらに、非導電性多結晶シリコン層４４ｂおよび金属シリサイド層４６よりゲート電極を兼ねるワードライン２２と配線４２とを接続するヒューズ４０が形成される。

図６（ａ）を参照に、ワードライン２２、ヒューズ４０、配線４２上に層間絶縁膜２４として例えば酸化シリコン膜をＴＥＯＳ法を用い形成する。層間絶縁膜２４にコンタクトホールを形成し、コンタクトホール内に金属シリサイド層４６を介しワードライン２２に接続するプラグ金属２６を形成する。層間絶縁膜２４上にプラグ金属２６に接続する例えばアルミニウムからなる配線層３０を形成する。その後、さらに上層の配線層または保護膜等を形成するが図示しない。図６（ｂ）を参照に、例えば、ウェーハ状態での試験や出荷試験において、配線層３０と配線４２の間に１０から２０ｍＡ程度の電流を流がす。または、２．５から５Ｖ程度の電圧を印加する。これにより、ヒューズ４０を領域４８で物理的に切断する。以上により実施例１に係るフラッシュメモリが完成する。

実施例１に係るフラッシュメモリは、図４のように、電荷蓄積層であるトラップ層に電荷をプログラムする際に用いられるゲート電極（ワードライン２２）と、ワードライン２２と接続するヒューズ４０と、を有している。そして、ヒューズ４０は、ワードライン２２（ゲート電極）に電圧が印加される際、すなわちフラッシュメモリを使用する際は電気的および物理的に切断されている。このように、ワードライン２２（ゲート電極）と接続するヒューズ４０を有し、製造工程中はヒューズ４０を半導体基板１０に接地させる。これにより、図６（ａ）のように、例えば、配線層３０をドライエッチングし形成する際、コンタクトホールをドライエッチンし形成する際または層間絶縁膜２４等の絶縁膜をプラズマＣＶＤ法で形成する際のプラズマに起因しゲート電極に帯電する電荷をヒューズ４０を通じ逃がすことができる。よって、製造時に電荷蓄積層であるトラップ層１６に電荷が蓄積されることを抑制することができる。また、図６（ｂ）のように、ヒューズ４０が切断されているため、ゲート電極は半導体基板１０とは接続しておらず、フラッシュメモリとして動作することができる。

また、実施例１の図６（ｂ）のように、ワードライン２２（ゲート電極）がプラグ金属２６を介し配線層３０と接続することにより、配線層３０を形成する際にワードライン２２に帯電する電荷を除電することができる。また、ヒューズ４０がワードライン２２と半導体基板１０との間に接続されていることにより、ワードライン２２に帯電した電荷をより効率的に除電することができる。

さらに、実施例１の図５（ｃ）のように、ワードライン２２（ゲート電極）は導電性多結晶シリコン層４４ａを含み、ヒューズ４０は導電性の多結晶シリコン層より抵抗率の高い非導電性（低導電性）多結晶シリコン層４４ｂを含み、導電性多結晶シリコン層４４ａおよび抵抗率の高い多結晶シリコン層４４ｂ上に金属シリサイド層４６（導電層）を有する構成とすることができる。この構成により、製造中ワードライン２２に帯電した電荷は、ヒューズ４０の多結晶シリコン層４４ｂ上の金属シリサイド層４６を通り配線４２に流れることができる。また、ヒューズ４０を構成する多結晶シリコン層４４ｂは低導電性である。このため、ヒューズ４０を断線させる場合、ヒューズ４０を流れる電流は主に金属シリサイド層４６を流れる。よって、容易にヒューズ４０を切断することができる。より金属シリサイド層４６に電流を流すためには、低導電性多結晶シリコン層は、非電導性であることが好ましい。

また、図５（ａ）および図５（ｂ）のように、導電性多結晶シリコン層４４ａはワードライン２２（ゲート電極）になるべき多結晶シリコン層４４を形成し、多結晶シリコン層４４内のワードライン２２になるべき領域に不純物をイオン注入することにより形成される。そして、ワードライン２２になるべき多結晶シリコン層４４ａを形成する工程と同時にヒューズとなるべき多結晶シリコン層４４ｂを形成し、ヒューズ４０の非導電性多結晶シリコン層４４ｂは、不純物を注入しないことにより形成している。このように、簡単に、導電性多結晶シリコン層４４ａと抵抗率の高い多結晶シリコン層４４ｂを形成することができる。

多結晶シリコン層４４上に形成する導電層は導電材料であれば良く、金属シリサイド層４６に限られないが、金属シリサイド層４６を含むことが好ましい。図５（ｃ）のように、多結晶シリコン層４４の上部をシリサイド化することにより、容易に多結晶シリコン上に金属シリサイド層４６を形成することができるためである。また、ヒューズ４０の金属シリサイド層４６をワードライン２２の低抵抗化のために、ワードライン２２の上部に形成される金属シリサイド層と同時に形成できるため、製造工程の短縮を実現することができる。

実施例２は、フラッシュメモリの製造時にゲート電極と電気的に接続されたヒューズが、フラッシュメモリの使用時には電気的に切断される例である。図７（ａ）ないし図７（ｃ）は実施例２に係るフラッシュメモリの動作を説明するための断面模式図である。図７（ａ）を参照に、半導体基板１０上に電荷蓄積層であるトラップ層を有するＯＮＯ膜２０、ＯＮＯ膜２０上にゲート電極を兼ねるワードライン２２が設けられている。なお、図７（ａ）から図７（ｃ）では、メモリセルは１つのみ図示し、ビットライン等は省略している。ワードライン２２および半導体基板１０上に層間絶縁膜２４が設けられている。層間絶縁膜２４内にはワードライン２２に接続するプラグ金属２６と半導体基板１０に接続するヒューズ５６とが設けられている。層間絶縁膜２４上には配線層３０が設けられており、配線層３０はプラグ金属２６およびヒューズ５６と接続している。つまり、ヒューズ５６は、プラグ金属２６とは並列に配線層３０と半導体基板１０との間に接続されている。

ヒューズ５６は、実施例２に係るフラッシュメモリを動作させる際、つまりゲート電極に電圧が印加される温度では非導電性であり、フラッシュメモリを動作させる温度より高温では導電性となる材料を含んでいる。例えば、フラッシュメモリは一般的には１５０℃以下の温度で用いられる。一方、製造工程中のドライエッチングやプラズマＣＶＤといったプラズマ中においてはウェーハは４００℃程度の温度となる。例えばＮｉＯ（酸化ニッケル）またはＣｏＯ（酸化コバルト）は、１５０℃以下では抵抗率は１０^４Ωｃｍと非導電性であるが、２４７℃で相変位し導電性となる。そこで、ヒューズ５６としてＮｉＯまたはＣｏＯを含む材料を使用することができる。

図７（ｂ）は実施例２の製造工程を示す模式図である。図７（ａ）と同じ部材は同じ符号を付し説明を省略する。配線層３０をドライエッチングする工程を示している。このとき、ウェーハの温度は４００℃程度と成っているため、ヒューズ５６は低抵抗であり、配線層３０に帯電した電荷は矢印のようにヒューズ５６を介し半導体基板１０に流れる。よって、ワードライン２２が帯電することはない。

図７（ｃ）は、製造後、フラッシュメモリとして使用する際の模式図である。配線層３０上に層間絶縁膜３２に形成され、層間絶縁膜３２中に配線層３０に電圧を印加するプラグ金属３４が設けられている。図７（ａ）と同じ部材は同じ符号を付し説明を省略する。フラッシュメモリとして使用する際は１５０℃以下であるため、ヒューズ５６は非導通状態となる。よって、電圧は矢印のようにプラグ金属３４、配線層３０、プラグ金属２６を介しワードライン２２に印加される。これにより、フラッシュメモリとして動作することができる。

次に、図８（ａ）から図９（ｄ）を用い、実施例２に係る製造方法について説明する。なお、図８（ａ）から図９（ｄ）では１つのメモリセルを抜き出して図示している。実際は、図１のように、複数のメモリセルが配置されており、複数のメモリセルに対しヒューズを設けることができる。図８（ａ）を参照に、シリコン半導体基板１０にイオン注入Ｐ型ウェル１０ｂを形成する。半導体基板１０のＰ型ウェル１０ｂ内にＮ型のビットライン１２を形成する。半導体基板１０上に電荷蓄積層であるトラップ層１６を含むＯＮＯ膜２０を形成する。ＯＮＯ膜２０上に多結晶シリコンからなるゲート電極を兼ねるワードライン２２を形成する。図８（ｂ）を参照に、ワードライン２２上、ビットライン１２上および半導体基板１０のヒューズが接続すべき領域に金属シリサイド層５０、５１および５２を形成する。金属シリサイド層５０、５１および５２は、例えばコバルトまたはチタンを形成した後熱処理することにより形成する。半導体基板１０並びに金属シリサイド層５０および５２上に酸化シリコン層からなる層間絶縁膜２４を例えばＴＥＯＳ法を用い形成する。

図８（ｃ）を参照に、層間絶縁膜２４上に開口部を有するフォトレジスト６４を形成する。フォトレジスト６４をマスクに層間絶縁膜２４をエッチングし、金属シリサイド層５２に接続するヒューズを形成すべきコンタクトホール５４を形成する。図８（ｄ）を参照に、フォトレジスト６４を除去する。スパッタ法を用い、例えばＮｉＯまたはＣｏＯをコンタクトホール５４内および層間絶縁膜２４上に形成する。図８（ｅ）を参照に、層間絶縁膜２４上のＮｉＯまたはＣｏＯを例えばＣＭＰ法を用い除去する。これにより、層間絶縁膜２４内に半導体基板１０に接続するようにヒューズ５６が形成される。

図９（ａ）を参照に、層間絶縁膜２４上に開口部を有するフォトレジスト６６を形成する。フォトレジスト６６をマスクに層間絶縁膜２４をエッチングし、金属シリサイド層５２に接続するヒューズを形成すべきコンタクトホール２７を形成する。図９（ｂ）を参照に、フォトレジスト６６を除去する。スパッタ法を用い、例えばＴｉ／ＴｉＷおよびＷをコンタクトホール２７内および層間絶縁膜２４上に形成する。図９（ｃ）を参照に、層間絶縁膜２４上のＴｉ／ＴｉＷおよびＷを例えばＣＭＰ法を用い除去する。これにより、層間絶縁膜２４内にビットライン１２およびワードライン２２にそれぞれ接続するプラグ金属２８および２６が形成される。図９（ｄ）を参照に、層間絶縁膜２４上に例えばアルミニウムからなる層を形成し、所定領域をドライエッチングすることにより、ヒューズ５６およびプラグ金属２６、２８に接続する配線層３０を形成する。その後、上層の層間絶縁膜、プラグ金属および配線層等を形成することにより、実施例２に係るフラッシュメモリが完成する。

実施例２に係るフラッシュメモリは、図７（ａ）のように、ワードライン２２（ゲート電極）とプラグ金属２６および配線層３０を介し接続するヒューズ５６を有している。図７（ｃ）で説明したように、フラッシュメモリが使用される際（ゲート電極に電圧が印加される際）、ヒューズ５６は、非導電性であり電気的に切断されている。よって、フラッシュメモリとして動作することができる。

ヒューズ５６は、ゲート電極に電圧が印加される温度では非導電性であり、ゲート電極に電圧が印加される温度より高温では導電性である材料を含むでいる。これにより、製造時に高温となったときはヒューズ５６が導通状態となるため、ワードライン２２に電荷が帯電することを抑制し、フラッシュメモリとして動作する際はヒューズ５６が非導通状態となる。このため、実施例１と比べ、ヒューズ５６を切断する工程を省略することができる。

実施例１のように、ヒューズ５６を直接ワードライン２２に接続することもできる。しかし、実施例２のように、ヒューズ５６をプラグ金属２６とは並列に配線層３０と半導体基板１０との間に接続することが好ましい。これにより、ヒューズ５６が縦方向に形成されるため、実施例１に比べチップ面積を縮小させることができる。

図８（ｅ）および図９（ｃ）のように、層間絶縁膜２４内に半導体基板１０に接続するようにヒューズ５６を形成する工程を、プラグ金属２６を形成する工程より先に行うことが好ましい。これにより、ヒューズ５６を形成する際のプラズマ処理によりワードライン２２が帯電することがないため、電荷蓄積層に電荷が蓄積されることを一層抑制することができる。

実施例１のように、ヒューズを製造工程で断線させる場合も、実施例２のように、層間絶縁膜２４内のコンラクトホール５４内にヒューズ５６を形成することもできる。しかし、断線のための電流または電圧が大きくなってしまうため、実施例１のように、ヒューズを平面的に形成することが好ましい。一方、実施例２のように、温度でヒューズの導通または非導通が制御される場合も、実施例１のようにヒューズを平面的に形成することもできる。しかし、層間絶縁膜２４内のコンタクトホール５４にヒューズ５６を形成する方が好ましい。プラズマに曝され温度が上昇しやすい層間絶縁膜２４の表面にヒューズ５６が近いため、ヒューズ５６が確実に導通するためである。

また、実施例１および実施例２は、それぞれ多結晶シリコン層と金属シリサイド層とからなるヒューズ、ＮｉＯまたはＣｏＯからなるヒューズを例に説明した。ヒューズはこれらの態様に限られるものではない。製造時に導通し、使用時には電気的に切断できる材料を用いることができる。

実施例１および実施例２は、電荷蓄積層がＯＮＯ膜２０中の絶縁膜であるトラップ層１６であり、ビットライン１２に近接する電荷蓄積層に電荷蓄積領域を有する仮想接地型フラッシュメモリを例に説明した。本発明は、仮想接地型フラッシュメモリに限られず、その他のＳＯＮＯＳ型フラッシュメモリ、フローティングゲートを有するフラッシュメモリにも適用できる。これらに適用した場合も、製造時に電荷蓄積層に電荷が蓄積されることを抑制することができる。特に、ＳＯＮＯＳ型フラッシュメモリは絶縁膜を電荷蓄積層とするため、一旦蓄積された電荷は、消去を行わない限り電荷蓄積層内の同じ領域に保持されてしまう。そのため、電荷蓄積層内の消去ができない領域に電荷が蓄積されてしまうと、この電荷を消去することができず誤動作の原因となってしまう。ＳＯＮＯＳ型フラッシュメモリに本発明を適用することにより、このような誤動作を抑制することができる。さらに、仮想接地型フラッシュメモリは、図２（ａ）から図２（ｄ）を用い説明したように、製造時にチャネルの中央付近上のトラップ層１６に電荷が蓄積されてしまうと、この電荷を消去させることはできない。よって、メモリセルが誤動作してしまう。仮想接地型フラッシュメモリに本発明を適用することにより、このような誤動作を抑制することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は従来例に係るフラッシュメモリの上視図である。 図２（ａ）から図２（ｄ）は従来例に係るフラッシュメモリの断面模式図であり、電荷の蓄積領域を示す図である。 図３は従来例において、製造時に電荷蓄積層に電荷が蓄積されてしまう原因を説明するための図である。 図４は実施例１に係るフラッシュメモリの上視図である。 図５（ａ）から図５（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す図（その１）である。 図６（ａ）および図６（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その２）である。 図７（ａ）から図７（ｃ）は実施例２に係るフラッシュメモリの断面摸式図であり、実施例２の原理を説明するための図である。 図８（ａ）から図８（ｅ）は実施例２に係るフラッシュメモリの製造工程を示す図（その１）である。 図９（ａ）から図９（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す図（その２）である。

符号の説明

１０ 半導体基板
１２ ビットライン
１４ トンネル酸化膜
１６ トラップ層
１８ トップ酸化膜
２０ ＯＮＯ膜
２２ ワードライン（ゲート電極）
２４ 層間絶縁膜
２６ プラグ金属
３０ 配線層
４０ ヒューズ
４２ 配線
４４ 多結晶シリコン層
４６ 金属シリサイド層
５６ ヒューズ

Claims (16)

1. 半導体基板上に設けられた電荷蓄積層と、
   該電荷蓄積層に電荷をプログラムする際に用いられるゲート電極と、
   該ゲート電極と接続するヒューズと、を具備し、
   前記ヒューズは、前記ゲート電極に電圧が印加される際は電気的に切断されている半導体装置。
2. 前記ヒューズは物理的に切断されている請求項１記載の半導体装置。
3. 前記ゲート電極は導電性多結晶シリコン層を含み、
   前記ヒューズは前記導電性の多結晶シリコン層より抵抗率の高い低導電性多結晶シリコン層を含み、
   前記導電性多結晶シリコン層および低導電性多結晶シリコン層上に設けられた導電層を有する請求項１または２記載の半導体装置。
4. 前記導電層は金属シリサイド層を含む請求項３記載の半導体装置。
5. 前記ヒューズは、前記ゲート電極に電圧が印加される温度では導電性であり、前記ゲート電極に電圧が印加される温度より高温では非導電性である材料を含む請求項１記載の半導体装置。
6. 前記ヒューズはＮｉＯおよびＣｏＯの少なくとも一方を含む請求項５記載の半導体装置。
7. 前記ゲート電極と接続するプラグ金属と、該プラグ金属に接続する配線層と、を具備し、
   前記ヒューズは、前記プラグ金属とは並列に前記配線層と前記半導体基板との間に接続されている請求項１、２、５および６のいずれか一項記載の半導体装置。
8. 前記ヒューズは、前記ゲート電極と前記半導体基板との間に接続されている請求項１から６のいずれか一項記載の半導体装置。
9. 前記ゲート電極とプラグ金属を介し接続される配線層を具備する請求項１から６のいずれか一項記載の半導体装置。
10. 前記半導体基板内に設けられたビットラインを具備し、電荷蓄積層は絶縁膜である請求項１から９のいずれか一項記載の半導体装置。
11. 半導体基板上に電荷蓄積層を形成する工程と、
    該電荷蓄積層上にゲート電極を形成する工程と、
    前記ゲート電極と接続するヒューズを形成する工程と、
    前記ヒューズを切断する工程と、を有する半導体装置の製造方法。
12. 半導体基板上に電荷蓄積層を形成する工程と、
    該電荷蓄積層上にゲート電極を形成する工程と、
    前記ゲート電極と接続すべき、前記ゲート電極に電圧が印加される温度では非導電性であり、前記ゲート電極に電圧が印加される温度より高温では導電性である材料を含むヒューズを形成する工程と、を有する半導体装置の製造方法。
13. 前記ゲート電極上に層間絶縁膜層を形成する工程と、
    前記層間絶縁膜層に前記ゲート電極と接続するプラグ金属を形成する工程と、
    前記層間絶縁膜上に前記プラグ金属に接続する配線層を形成する工程と、を有する請求項１１または１２記載の半導体装置の製造方法。
14. 前記ヒューズを形成する工程は、前記層間絶縁膜層内に前記半導体基板に接続するようにヒューズを形成する工程を含み、
    前記配線層を形成する工程は、前記ヒューズに接続するように前記配線層を形成する工程を含む請求項１３記載の半導体装置の製造方法。
15. 前記ヒューズを形成する工程は、前記プラグ金属を形成する工程より先に行われる請求項１４記載の半導体装置の製造方法。
16. 前記ゲート電極を形成する工程は、前記ゲート電極になるべき多結晶シリコン層を形成する工程と、前記多結晶シリコン層内のゲート電極になるべき領域に不純物をイオン注入する工程を含み、
    前記ゲート電極になるべき多結晶シリコン層はヒューズとなるべき多結晶シリコン層を含み、
    前記ヒューズを形成する工程は、前記ヒューズとなるべき多結晶シリコン上に金属シリサイド層を形成する工程を含む請求項１１記載の半導体装置の製造方法。

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