JP2012104587A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】フローティングゲートへの帯電電荷を、別途工程を追加することなく除去できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０の一主面１１に少なくともフローティングゲート２５を含む電極層２２を形成し、電極層２２上に層間絶縁膜４０を形成し、層間絶縁膜に電極層２２を露出するビアホール４２と、半導体基板の一主面を露出するビアホール４８を形成し、ビアホール４２を介して電極層２２と電気的に接続され、ビアホール４８を介して半導体基板１０と電気的に接続される配線層６０を形成し、配線層６０をパターニングして少なくとも電極層２２のみに接続されている配線６２を形成する。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関し、特に、ＭＯＳ（Metal-Oxide-Semiconductor）容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーの製造方法に関する。

フラッシュメモリーの製造の際のイオン注入工程やエッチング工程で、フローティングゲートに電荷が蓄積されてしまうのを防止するために、フローティングゲートと基板とを接触させた電荷吸収部を形成する方法が特許文献１に開示されている。

また、ゲート絶縁膜やキャパシタ絶縁膜上の導電膜をプラズマドライエッチングによってエッチングする工程で、電荷が導電膜に蓄積されて絶縁膜が静電気的なストレスを受けるのを防止するために、基板に接続するダミー配線を形成する方法が特許文献２に開示されている。

特開平９−１７８９５号公報 特開平８−３３０２５０号公報

しかしながら、フローティングゲートと基板とを接触させた電荷吸収部を形成したままでは、記憶に係わる電荷も電荷吸収部から散逸してしまうので、フローティングゲートと電荷吸収部とを切断する工程が別途必要となる（特許文献１）。

また、基板に接続するダミー配線を形成したままでは動作しないので、ダミー配線を除去する工程が別途必要となる（特許文献２）。

本発明の主な目的は、フローティングゲートへの帯電電荷を、別途工程を追加することなく除去できる半導体装置の製造方法を提供することにある。

本発明によれば、
半導体基板の一主面に少なくともフローティングゲートを含む電極層を形成する工程と、
前記少なくともフローティングゲートを含む電極層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記少なくともフローティングゲートを含む電極層を露出する第１のビアホールと、前記半導体基板の一主面を露出する第２のビアホールとを形成する工程と、
前記第１のビアホールを介して前記少なくともフローティングゲートを含む電極層と電気的に接続され、前記第２のビアホールを介して前記半導体基板と電気的に接続される配線層を形成する工程と、
前記配線層をパターニングして前記少なくともフローティングゲートを含む電極層のみに接続されている配線を形成する工程と、
を備える半導体装置の製造方法が提供される。

本発明によれば、フローティングゲートへの帯電電荷を、別途工程を追加することなく除去できる半導体装置の製造方法が提供される。

図１は、ＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーを説明するための回路図である。 図２は、ＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーの基本的なレイアウトを説明するための概略平面図である。 図３は、ＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーのＩＤ−ＶＧ特性を説明するための図である。 図４は、本発明の好ましい実施の形態のＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーの基本的なレイアウトを説明するための概略平面図である。 図５は、本発明の好ましい実施の形態のＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーの製造方法を説明するための概略縦断面図である。 図６は、本発明の好ましい実施の形態のＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーの製造方法を説明するための概略縦断面図である。 図７は、本発明の好ましい実施の形態のＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーおよびその製造方法を説明するための概略縦断面図である。 図８は、本発明の好ましい実施の形態のＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーの変形例を説明するための概略縦断面図である。

以下、本発明の好ましい実施の形態について図面を参照しながら説明する。

まず、図１、２を参照して、ＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーを説明する。

不揮発性メモリー１は、ＭＯＳ容量３とフローティングゲートＭＯＳＦＥＴ５とを備えている。ＭＯＳ容量３は、フィールド絶縁膜１２に囲まれたアクティブ領域１４に形成されている。アクティブ領域１４には、Ｎ^＋領域２６が形成され、Ｎ^＋領域２６はコンタクトプラグ５９を介してコントロールゲート電極３０と接続されている。フローティングゲートＭＯＳＦＥＴ５は、フィールド絶縁膜１２に囲まれたアクティブ領域１６に形成されている。アクティブ領域１６には、Ｎ^＋のソース領域３４とＮ^＋のドレイン領域３２が形成されている。フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５と、ＭＯＳ容量３の容量電極２７とは共通の電極２２で構成されている。

不揮発性メモリー回路はその製造工程で、ＰＩＤ（Ｐｌａｓｍａ Ｉｎｄｕｃｅｄ ｄａｍａｇｅ）などの影響でフローティングゲート電極２５（電極２２）が帯電する場合がある。フローティングゲート電極２５（電極２２）が帯電すると、フローティングゲート電位が変化し、ＭＯＳ容量３の下部電極２６に接続されたゲート電極３０をコントロールゲート電位としたＭＯＳＦＥＴ特性５の初期閾値電圧（Ｖｔｈ）が安定しない。例えば、図３のＩＤ（ドレイン電流）−ＶＧ（コントロールゲート電圧）特性に示すように、本来は特性２００を示さなければならないのに、特性２０２や特性２０４となってしまう。このように、コントロールゲート電圧初期閾値が上昇もしくは低下すると、初期閾値安定化のため紫外線照射の工程追加が必要になったり、製品出荷時の初期化の電気的書き込みに時間がかかってしまう。

次に、図１、図４、図７を参照して、本発明の好ましい、ＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリー１について説明する。図７のＡ部は、図４のＡ−Ａ線断面図であり、Ｂ部は、図４のＢ−Ｂ線断面図である。

不揮発性メモリー１は、ＭＯＳ容量３とフローティングゲートＭＯＳＦＥＴ５とコンタクト部７とを備えている。Ｐ型基板１０の主面１１にフィールド絶縁膜１２で囲まれたアクティブ領域１４、１６、１８が形成されている。ＭＯＳ容量３はアクティブ領域１４に形成され、フローティングゲートＭＯＳＦＥＴ５はアクティブ領域１６に形成され、基板コンタクト部７はアクティブ領域１８に形成されている。

アクティブ領域１４には、Ｎウエル２４が形成され、Ｎウエル２４内にＮ^＋領域２６が形成されている。Ｎ^＋領域２６上には絶縁膜２０が形成されている。絶縁膜２０上には容量電極２７が形成されている。電極２７と絶縁膜２０とＮ^＋領域２６によりＭＯＳ容量３を構成している。絶縁膜２０はＭＯＳ容量３の容量絶縁膜２１として機能している。

アクティブ領域１６のＰ型基板１０の主面１１上には絶縁膜２０が形成されている。アクティブ領域１６には、Ｎ^＋のソース領域３４とＮ^＋のドレイン領域３２が形成されている。絶縁膜２０上にはフローティングゲート電極２５が形成されている。Ｎ^＋のソース領域３４とＮ^＋のドレイン領域３２と絶縁膜２０とフローティングゲート電極２５とによりフローティングゲートＭＯＳＦＥＴ５を構成している。絶縁膜２０はフローティングゲートＭＯＳＦＥＴ５のゲート絶縁膜２３として機能している。

フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５と、ＭＯＳ容量３の容量電極２７とは共通の電極２２で構成されている（図４参照）。電極２２は、アクティブ領域１４からアクティブ領域１６までアクティブ領域１４とアクティブ領域１６との間のフィールド絶縁膜１２上を通って延在している。

基板コンタクト部７が形成されるアクティブ領域１８のＰ型基板１０の主面１１には、Ｐ^＋領域３６が形成されている。

以上の構成要素が形成されたＰ型基板１０の主面１１上には全面に層間絶縁膜４０が形成されている。層間絶縁膜４０には、アクティブ領域１４とアクティブ領域１６との間のフィールド絶縁膜１２上の電極２２を露出するビアホール４２が設けられている。層間絶縁膜４０には、Ｎ^＋のドレイン領域３２とＮ^＋のソース領域３４とＰ^＋領域３６をそれぞれ露出するビアホール４４、４６、４８が設けられている。また、層間絶縁膜４０には、Ｎ^＋領域２６を露出するビアホール４９が設けられている（図４参照）。

ビアホール４２には、アクティブ領域１４とアクティブ領域１６との間のフィールド絶縁膜１２上の電極２２と接続するコンタクトプラグ５２が埋め込まれている。ビアホール４４、４６、４８には、Ｎ^＋のドレイン領域３２とＮ^＋のソース領域３４とＰ^＋領域３６とそれぞれ接続するコンタクトプラグ５４、５６、５８がそれぞれ埋め込まれている。また、ビアホール４９には、Ｎ^＋領域２６と接続するコンタクトプラグ５９が埋め込まれている（図４参照）。

層間絶縁膜４０上には、コンタクトプラグ５２、５４、５６、５８、５９とそれぞれ接続されるメタル配線６２、６４、６６、６８、６９（図４参照）が形成されている。メタル配線６２は電極２２（フローティングゲート電極２５、容量電極２７）と接続されている以外は、どこにも接続されていない。従って、メタル配線６２は不揮発性メモリー１の回路動作には影響を与えない。フローティングゲートＭＯＳＦＥＴ５のＮ^＋のドレイン領域３２およびＮ^＋のソース領域３４とそれぞれ接続されているメタル配線６４および６６は、不揮発性メモリー１の他の回路素子や端子等に適宜接続される。Ｐ^＋領域３６と接続されているメタル配線６８は、不揮発性メモリー１の基板電位を与える端子や、他の端子や他の回路素子等に適宜接続される。メタル配線６９はコンタクトプラグ５９を介してＮ^＋領域２６と接続され、コントロールゲート電極３０として機能する。

次に、図５、図６、図７を参照して、本発明の好ましい、ＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリー１について説明する。図５、図６、図７のＡ部はそれぞれ、図４のＡ−Ａ線断面図であり、Ｂ部は、図４のＢ−Ｂ線断面図である。

図５を参照すれば、まず、Ｐ型半導体シリコン基板１０の主面１１にＮウエル２４を選択的に形成する。

次に、Ｐ型基板１０の主面１１にフィールド絶縁膜１２を選択的に形成し、フィールド絶縁膜１２で囲まれたアクティブ領域１４、１６、１８を形成する。アクティブ領域１４には、Ｎウエル２４が存在するようにする。

次に、アクティブ領域１４のＮウエル２４内にＮ^＋領域２６を選択的に形成し、アクティブ領域１６のＰ型基板１０の主面１１に、Ｎ^＋のソース領域３４とＮ^＋のドレイン領域３２とを選択的に形成する。

次に、アクティブ領域１８のＰ型基板１０の主面１１に、Ｐ^＋領域３６を選択的に形成する。

次に、Ｐ型基板１０の主面１１に絶縁膜２０を熱酸化により形成する。絶縁膜２０は、アクティブ領域１４では、絶縁膜２０はＭＯＳ容量３の容量絶縁膜２１として機能し、アクティブ領域１６では、フローティングゲートＭＯＳＦＥＴ５のゲート絶縁膜２３として機能する。

次に、電極２２を絶縁膜２０上に選択的に形成する。フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５と、ＭＯＳ容量３の容量電極２７はこの電極２２で構成されている。

次に、全面に層間絶縁膜４０を形成する。

次に、層間絶縁膜４０に、アクティブ領域１４とアクティブ領域１６との間のフィールド絶縁膜１２上の電極２２を露出するビアホール４２と、Ｎ^＋のドレイン領域３２とＮ^＋のソース領域３４とＰ^＋領域３６をそれぞれ露出するビアホール４４、４６、４８と、Ｎ^＋領域２６を露出するビアホール４９（図４参照）とを形成する。

電極２２はプラズマドライエッチング等でパターニングして形成し、ビアホール４９もプラズマドライエッチング等でパターニングして形成し、層間絶縁膜４０もプラズマＣＶＤ等で形成するので、電極２２は、ＰＩＤ（Ｐｌａｓｍａ Ｉｎｄｕｃｅｄ ｄａｍａｇｅ）などの影響で帯電する。

図６を参照すれば、次に、ビアホール４２に、アクティブ領域１４とアクティブ領域１６との間のフィールド絶縁膜１２上の電極２２と接続するコンタクトプラグ５２が埋め込み、ビアホール４４、４６、４８には、Ｎ^＋のドレイン領域３２とＮ^＋のソース領域３４とＰ^＋領域３６とそれぞれ接続するコンタクトプラグ５４、５６、５８がそれぞれ埋め込み、ビアホール４９には、Ｎ^＋領域２６と接続するコンタクトプラグ５９を埋め込む（図４参照）。なお、コンタクトプラグ５２、５４、５６、５８、５９を形成せず、次のメタル配線６０形成に同時にビアホール４２、４４、４６、４８、４９を埋め込んでもいい。

次に、全面にメタル配線６０を形成する。このとき、フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５と、ＭＯＳ容量３の容量電極２７とを兼ねる電極２２に帯電していた電荷はメタル配線６０と、コンタクトプラグ５８と、Ｐ^＋領域３６とを介してＰ型基板１０に放電される。従って、電極２２は電荷のない状態となる。

なお、本実施の形態では、アクティブ領域１８のＰ型基板１０の主面１１にＰ^＋領域３６を形成して、基板コンタクト部７を作成し、この基板コンタクト部７のＰ^＋領域３６を介して、電極２２に帯電していた電荷をＰ型基板１０に放電したが、不揮発性メモリー１がＣＭＯＳ回路を使用している場合には、Ｐ型ＭＯＳのソース領域、またはドレイン領域を介して電極２２に帯電していた電荷をＰ型基板１０に放電することができるので、基板コンタクト部７を作成する必要はなくなる。また、フローティングゲートＭＯＳＦＥＴ５のＮ^＋のドレイン領域３２またはＮ^＋のソース領域３４を介して、電極２２に帯電していた電荷をＰ型基板１０に放電することもできる。

また、メタル配線６０を全面に形成しなくとも、電極２２と基板コンタクト部７のＰ^＋領域３６とを接続するような部分的な形成でもよく、ＣＭＯＳ回路を使用している場合には、電極２２とＰ型ＭＯＳのソース領域、またはドレイン領域とを接続するような部分的な形成でもよく、電極２２とドレイン領域３２またはＮ^＋のソース領域３４とを接続するような部分的な形成でもよい。

図７を参照すれば、次に、メタル配線６０を選択的に除去して、層間絶縁膜４０上は、コンタクトプラグ５２、５４、５６、５８、５９とそれぞれ接続されるメタル配線６２、６４、６６、６８、６９（図４参照）を選択的に形成する。メタル配線６２は電極２２（フローティングゲート電極２５、容量電極２７）と接続されている以外は、どこにも接続されていない。従って、メタル配線６２は不揮発性メモリー１の回路動作には影響を与えない。フローティングゲートＭＯＳＦＥＴ５のＮ^＋のドレイン領域３２およびＮ^＋のソース領域３４とそれぞれ接続されているメタル配線６４および６６は、不揮発性メモリー１の他の回路素子や端子等に適宜接続される。Ｐ^＋領域３６と接続されているメタル配線６８は、不揮発性メモリー１の基板電位を与える端子や、他の端子や他の回路素子等に適宜接続される。メタル配線６９はコンタクトプラグ５９を介してＮ^＋領域２６と接続され、コントロールゲート電極３０として機能する。

本実施の形態では、電極２２と基板コンタクト部７のＰ^＋領域３６とを接続するメタル配線６０を形成することで、フローティングゲート電極２５と容量電極２７とを兼ねる電極２２に帯電していた電荷をメタル配線６０とＰ^＋領域３６とを介してＰ型基板１０に放電させ、その後、このメタル配線６０をパターニングして電極２２（フローティングゲート２５、容量電極２７）と接続されている以外は、どこにも接続されていないメタル配線６２とするので、メタル配線６２は不揮発性メモリー１の回路動作には影響を与えない。このメタル配線６０の形成およびメタル配線６０をパターニングしてのメタル配線６２の形成は、フローティングゲートＭＯＳＦＥＴ５のＮ^＋のドレイン領域３２およびＮ^＋のソース領域３４とそれぞれ接続されるメタル配線６４および６６の形成工程と同じ工程で行うので、本実施の形態では、フローティングゲート電極２５と容量電極２７とを兼ねる電極２２に帯電していた電荷を放電させるための工程数は増えることはない。

また、本実施の形態の不揮発性メモリー１は、フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５上に絶縁層を介してコントロールゲート電極を積層する構造ではなく、フローティングゲートＭＯＳＦＥＴ５とＭＯＳ容量３とを使用し、フローティングゲートＭＯＳＦＥＴ５とＭＯＳ容量３は積層されておらず、平面的に横方向に配置されているので、フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５とＭＯＳ容量３の容量電極２７とを接続する（兼ねる）電極（本実施の形態では電極２２）に、上層配線層からのコンタクトがとりやすくなる。

本実施の形態においては、フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５とＭＯＳ容量３の容量電極２７とを接続する（兼ねる）電極（本実施の形態では電極２２）に、上層配線層（メタル配線６０）からのコンタクト領域（コンタクトプラグ５２、ビアホール４２）をフィールド酸化膜１２上に設けているが、アクティブ領域１４に設けてもよく、そのようにすれば、レイアウト上有利となり、占有面積が小さくなって、より集積度を高くすることができる。

次に、図８を参照して、本発明の好ましい実施の形態の変形例を説明する。上述した本発明の好ましい実施の形態では、層間絶縁膜４０上のメタル配線６０の配線層を利用して、フローティングゲート電極２５と容量電極２７とを兼ねる電極２２に帯電していた電荷をＰ型基板１０に放電させたが、この１層配線層のみで行う必要はなく、多層配線の場合でも、いずれかの配線層を利用して行うことができる。

図８を参照すれば、変形例の不揮発性メモリー２は、上述した本発明の好ましい実施の形態の不揮発性メモリー１上に複数層のメタル配線層と層間絶縁膜を形成している。すなわち、メタル配線６２、６４、６６、６８を埋める層間絶縁膜１７０を層間絶縁膜４０上に設け、層間絶縁膜１７０上に層間絶縁膜１８０を設け、層間絶縁膜１８０にメタル配線６２、６４、６６、６８をそれぞれ露出するビアホール８１、８３、８５、８７を設け、メタル配線６２、６４、６６、６８にそれぞれ接続するコンタクトプラグ８２、８４、８６、８８でビアホール８１、８３、８５、８７をそれぞれ埋め込み、層間絶縁膜１８０上にメタル配線９０を設け、メタル配線９０をパターニングしてメタル配線９２、９４、９６、９８を形成し、メタル配線９２、９４、９６、９８を埋める層間絶縁膜１９０を層間絶縁膜１８０上に設け、層間絶縁膜１９０上に層間絶縁膜２００を設け、層間絶縁膜２００にメタル配線９２、９４、９６、９８をそれぞれ露出するビアホール１０１、１０３、１０５、１０７を設け、メタル配線９２、９４、９６、９８にそれぞれ接続するコンタクトプラグ１０２、１０４、１０６、１０８でビアホール１０１、１０３、１０５、１０７をそれぞれ埋め込み、層間絶縁膜２００上にメタル配線１１０を設け、メタル配線１１０をパターニングしてメタル配線１１２、１１４、１１６、１１８を形成し、メタル配線１１２、１１４、１１６、１１８を埋める層間絶縁膜２１０を層間絶縁膜２００上に設けるような多層配線の場合には、メタル配線６０、メタル配線９０、メタル配線１１０の少なくともいずれかの配線層を利用してフローティングゲート電極２５と容量電極２７とを兼ねる電極２２に帯電していた電荷をＰ型基板１０に放電させることができる。

上記本発明の好ましい実施の形態およびその変形例において、Ｐ型をＮ型とし、Ｎ型をＰ型としても本発明は好適に適用できる。

以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。

１ 不揮発性メモリー
３ ＭＯＳ容量
５ フローティングゲートＭＯＳＦＥＴ
７ 基板コンタクト部
１０ Ｐ型基板
１１ 主面
１２ フィールド絶縁膜
１４、１６、１８ アクティブ領域
２０ 絶縁膜
２１ 容量絶縁膜
２２ 電極
２３ ゲート絶縁膜
２４ Ｎウエル
２５ フローティングゲート電極
２７ 容量電極
３０ コントロールゲート電極
３２ ドレイン領域
３４ ソース領域
３６ 領域
４０ 層間絶縁膜
４２、４４、４６、４９ ビアホール
５２、５４、５６、５９ コンタクトプラグ
６０、６２、６６、６８、６９ メタル配線

Claims (6)

1. 半導体基板の一主面に少なくともフローティングゲートを含む電極層を形成する工程と、
   前記少なくともフローティングゲートを含む電極層上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜に前記少なくともフローティングゲートを含む電極層を露出する第１のビアホールと、前記半導体基板の一主面を露出する第２のビアホールとを形成する工程と、
   前記第１のビアホールを介して前記少なくともフローティングゲートを含む電極層と電気的に接続され、前記第２のビアホールを介して前記半導体基板と電気的に接続される配線層を形成する工程と、
   前記配線層をパターニングして前記少なくともフローティングゲートを含む電極層のみに接続されている配線を形成する工程と、
   を備える半導体装置の製造方法
2. 前記半導体基板の一主面に不純物領域を形成する工程をさらに備え、
   前記層間絶縁膜に前記少なくともフローティングゲートを含む電極層を露出する第１のビアホールと、前記半導体基板の一主面を露出する第２のビアホールとを形成する工程は、前記層間絶縁膜に前記少なくともフローティングゲートを含む電極層を露出する前記第１のビアホールと、前記半導体基板の一主面の前記不純物領域を露出する前記第２のビアホールとを形成する工程である請求項１記載の半導体装置の製造方法。
3. 前記不純物領域は、前記半導体基板と同一導電型で、前記半導体基板よりも高不純物濃度の領域である請求項２記載の半導体装置の製造方法。
4. 前記半導体基板の一主面の、前記フローティングゲートを形成する領域とは異なる領域に、容量絶縁膜を形成する工程をさらに備え、
   前記少なくともフローティングゲートを含む電極層を形成する工程は、前記容量絶縁膜上の容量電極と前記フローティングゲートを含む電極層を形成する工程である請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第１のビアホールは、前記フローティングゲートを形成する領域と、前記容量絶縁膜を形成する領域との間のフィールド絶縁膜の領域に形成する請求項４記載の半導体装置の製造方法。
6. 前記第１のビアホールは、前記容量絶縁膜を形成する領域に形成する請求項４記載の半導体装置の製造方法。