CN107533980A - 存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法 - Google Patents

存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法 Download PDF

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Abstract

本发明提供半导体集成电路装置及半导体集成电路装置的制造方法中，其中，将第一选择栅极(DG)和第二选择栅极(SG)沿着存储器栅极构造体(4)的侧壁以侧墙状形成，因此存储器栅极构造体(4)不会搭乘在第一选择栅极(DG)和第二选择栅极(SG)上，从而能够使存储器栅极构造体(4)、第一选择栅极构造体(5)及第二选择栅极构造体(6)的高度一致，相应地与现有技术相比能够实现小型化，另外，能够使第一选择栅极(DG)上的硅化物层(S1)、第二选择栅极(SG)上的硅化物层(S2)从储存器栅极(MG)疏远相当于盖膜(CP1)的膜厚度，因此相对于存储器栅极(MG)，第一选择栅极(DG)上和第二选择栅极(SG)上的硅化物层(S1、S2)难以接触，相应地能够防止存储器栅极(MG)的短路不良。

Description

存储器单元、半导体集成电路装置及半导体集成电路装置的 制造方法
技术领域
本发明涉及一种存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法。
背景技术
以往，在特开2011-129816号公报(专利文献1)中公开了一种在两个选择栅极构造体之间配置存储器栅极构造体的存储器单元(参照专利文献1、图15)。实际上，该存储器单元包括与位线连接的漏极区域和与源极线连接的源极区域，在所述漏极区域和源极区域之间的存储器阱上以一个选择栅极构造体、存储器栅极构造体及另一选择栅极构造体的顺序配置而形成。具有这种结构的存储器单元中，在存储器栅极构造体上设置电荷存储层，通过向所述电荷存储层注入电荷来写入数据，或通过抽出电荷存储层内的电荷来擦除数据。
实际上，在这种存储器单元中，向电荷存储层注入电荷时，在与源极线连接的另一选择栅极构造体阻断电压，将来自位线的低电压的位电压通过一个选择栅极构造体施加到存储器栅极构造体的沟道层。此时，存储器栅极构造体中，存储器栅电极上被施加高电压的存储器栅电压，通过基于位电压与存储器栅电压的电压差所产生的量子隧道效应可向电荷存储层注入电荷。
现有技术文献
专利文献
专利文献1：特开2011-129816号公报
发明内容
发明要解决的课题
但是，专利文献1所公开的存储器单元中，由于配置在以层状形成的一个选择栅极构造体和同样地以层状形成的另一选择栅极构造体之间的存储器栅极构造体是以搭乘在所述选择栅极构造体上的方式形成(参照专利文献1、图15)，因此中央的存储器栅极构造体相比两侧的选择栅极构造体向上突出，具有不能小型化的问题。
但是，在这种存储器单元中，虽然在各选择栅极构造体的选择栅极上和存储器栅极构造体的存储器栅极上分别形成硅化物层，但是即使在追求小型化的情况下，所述选择栅极上的各硅化物层与邻接的存储器栅极上的硅化物层接近时，产生基于制造工序的产品的偏差，从而可能发生由硅化物层导致选择栅极构造体和存储器栅极构造体之间发生短路的短路不良的问题。
因此，本发明是考虑上述的问题而提出的，其目的在于提供一种存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法，其相比现有技术，能够实现小型化，而且能够防止存储器栅极的短路不良。
为解决课题的技术手段
用于解决所述问题的本发明的存储器单元，其特征在于，包括：漏极区域，形成在存储器阱表面，与位线连接；源极区域，形成在所述存储器阱表面，与源极线连接；存储器栅极构造体，形成在所述漏极区域与所述源极区域之间，并以下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜、存储器栅极及由绝缘部件构成的盖膜的顺序层叠而形成在所述存储器阱上；第一选择栅极构造体，在所述漏极区域与所述存储器栅极构造体之间的所述存储器阱上夹着第一选择栅极绝缘膜形成有第一选择栅极，且与所述存储器栅极构造体的一侧壁夹着一侧壁隔板而邻接；及第二选择栅极构造体，在所述源极区域与所述存储器栅极构造体之间的所述存储器阱上夹着第二选择栅极绝缘膜形成有第二选择栅极，且与所述存储器栅极构造体的另一侧壁夹着另一侧壁隔板而邻接，所述第一选择栅极具有相对于所述一侧壁隔板以侧墙状形成且在其上表面部形成有硅化物层的结构，所述第二选择栅极具有相对于所述另一侧壁隔板以侧墙状形成且在其上表面部形成有硅化物层的结构。
另外，本发明的半导体集成电路装置，其中以矩阵状配置有连接有位线和源极线的存储器单元，其特征在于，所述存储器单元为权利要求1或2所述的存储器单元，在配置有所述存储器单元的存储器电路区域的周边，具有设置有周边电路的周边电路区域。
另外，本发明的半导体集成电路装置的制造方法，所述半导体集成电路装置包括存储器电路区域和周边电路区域，在所述存储器电路区域形成有存储器单元，所述存储器单元包括在第一选择栅极上具有硅化物层的第一选择栅极构造体、在第二选择栅极上具有硅化物层的第二选择栅极构造体、及在所述第一选择栅极构造体与所述第二选择栅极构造体之间夹着侧壁隔板配置的存储器栅极构造体；在所述周边电路区域形成有周边电路的逻辑栅极构造体，其特征在于，所述半导体集成电路装置的制造方法包括：电极层形成工序，从所述存储器电路区域的存储器单元区域一直到存储器栅极连接器区域设置有在存储器阱上以下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜、存储器栅极及由绝缘部件构成的盖膜的顺序层叠的所述存储器栅极构造体，在所述存储器栅极构造体的相对的侧壁分别形成所述侧壁隔板，然后在所述存储器单元区域形成层状的选择栅极形成层，在所述周边电路区域形成层状的逻辑栅极形成层；逻辑栅极形成工序，由通过光掩膜被图案化的抗蚀剂覆盖所述存储器单元区域的所述选择栅极形成层，将配置在所述存储器栅极连接器区域的所述存储器栅极构造体的所述盖膜的表面去除一部分，使得所述存储器栅极连接器区域的所述盖膜的膜厚度比所述存储器单元区域的所述盖膜的膜厚度薄，并利用所述抗蚀剂对所述周边电路区域的所述逻辑栅极形成层进行图案化，以形成所述逻辑栅极构造体的逻辑栅极；及选择栅极形成工序，通过由利用光掩膜进行被图案化的抗蚀剂覆盖所述周边电路区域，并对所述存储器单元区域的所述选择栅极形成层进行回蚀，由此沿着一所述侧壁隔板形成侧墙状的所述第一选择栅极的同时，形成与所述第一选择栅极电分离且沿着另一所述侧壁隔板的侧墙状的所述第二选择栅极，进一步，在所述存储器栅极连接器区域的所述盖膜的膜厚度比所述存储器单元区域的所述盖膜的膜厚度薄的状态下，去除所述存储器单元区域和所述存储器栅极连接器区域的各所述盖膜，在所述选择栅极形成工序中，在所述存储器单元区域中残留所述盖膜，所述存储器栅极连接器区域的所述盖膜被去除，从而所述存储器栅极露出在所述存储器栅极连接器区域中。
另外，本发明的半导体集成电路装置的制造方法，所述半导体集成电路装置包括存储器电路区域和周边电路区域，在所述存储器电路区域形成有存储器单元，所述存储器单元包括在第一选择栅极上具有硅化物层的第一选择栅极构造体、在第二选择栅极上具有硅化物层的第二选择栅极构造体、及在所述第一选择栅极构造体与所述第二选择栅极构造体之间夹着侧壁隔板配置的存储器栅极构造体；在所述周边电路区域形成有周边电路的逻辑栅极构造体，其特征在于，所述半导体集成电路装置的制造方法包括：电极层形成工序，从所述存储器电路区域的存储器单元区域一直到存储器栅极连接器区域设置有在存储器阱上以下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜、存储器栅极及由绝缘部件构成的盖膜的顺序层叠的所述存储器栅极构造体，在所述存储器栅极构造体的相对的侧壁分别形成所述侧壁隔板，然后在所述存储器单元区域形成层状的选择栅极形成层，在所述周边电路区域形成层状的逻辑栅极形成层；选择栅极形成工序，由通过光掩膜被图案化的抗蚀剂覆盖所述周边电路区域，并对所述存储器单元区域的所述选择栅极形成层进行回蚀，由此沿着一所述侧壁隔板形成侧墙状的所述第一选择栅极的同时，形成与所述第一选择栅极电分离且沿着另一所述侧壁隔板的侧墙状的所述第二选择栅极，进一步将所述存储器电路区域的所述盖膜的表面去除一部分而使得所述盖膜的膜厚度变薄；及逻辑栅极形成工序，由通过光掩膜被图案化的抗蚀剂覆盖所述存储器单元区域，去除所述存储器栅极连接器区域的所述盖膜，进一步利用所述抗蚀剂对所述周边电路区域的所述逻辑栅极形成层也进行图案化，以形成所述逻辑栅极构造体的逻辑栅极，在所述逻辑栅极形成工序中，在所述存储器单元区域中残留所述盖膜的同时，去除所述存储器栅极连接器区域的所述盖膜，从而在所述存储器栅极连接器区域中使所述存储器栅极露出。
发明的效果
本发明的存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法中，由于将第一选择栅极和第二选择栅极沿着存储器栅极构造体的侧壁以侧墙状形成，因此存储器栅极构造体不会搭乘在第一选择栅极和第二选择栅极上，从而能够使存储器栅极构造体、第一选择栅极构造体及第二选择栅极构造体的高度一致，所以储存器栅极构造体不会从第一选择栅极和第二选择栅极突出，相应地与现有技术相比能够实现储存器单元的小型化。
另外，在本发明的存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法中，由于在存储器栅极上设置具有预定的膜厚度的盖膜，从而能够使第一选择栅极上的硅化物层、第二选择栅极上的硅化物层从储存器栅极疏远相当于盖膜的膜厚度，因此相对于存储器栅极，第一选择栅极上和第二选择栅极上的硅化物层难以接触，相应地能够实现可防止存储器栅极的短路不良的存储器单元。
附图说明
图1是示出本发明的存储器单元的剖面结构的示意图。
图2是示出设置存储器单元的半导体集成电路装置的平面布置的示意图。
图3是示出半导体集成电路装置的制造工序(1)的示意图。
图4A是示出图3的A1-A1'部分的剖面结构的示意图，图4B是示出图3的B1-B1'部分的剖面结构的示意图，图4C是示出图3的C1-C1'部分的剖面结构的示意图，图4D是示出图3的D1-D1'部分的剖面结构的示意图。
图5是示出半导体集成电路装置的制造工序(2)的示意图。
图6A是示出图5的A2-A2'部分的剖面结构的示意图，图6B是示出图5的B2-B2'部分的剖面结构的示意图，图6C是示出图5的C2-C2'部分的剖面结构的示意图，图6D是示出图5的D2-D2'部分的剖面结构的示意图。
图7是示出半导体集成电路装置的制造工序(3)的示意图。
图8A是示出图7的A3-A3'部分的剖面结构的示意图，图8B是示出图7的B3-B3'部分的剖面结构的示意图，图8C是示出图7的C3-C3'部分的剖面结构的示意图，图8D是示出图7的D3-D3'部分的剖面结构的示意图。
图9是示出半导体集成电路装置的制造工序(4)的示意图。
图10是示出另一实施方式的半导体集成电路装置的制造工序(1)的示意图。
图11A是示出图10的A4-A4'部分的剖面结构的示意图，图11B是示出图10的B4-B4'部分的剖面结构的示意图，图11C是示出图10的C4-C4'部分的剖面结构的示意图，图11D是示出图10的D4-D4'部分的剖面结构的示意图。
图12是示出另一实施方式的半导体集成电路装置的制造工序(2)的示意图。
图13A是示出图12的A5-A5'部分的剖面结构的示意图，图13B是示出图12的B5-B5'部分的剖面结构的示意图，图13C是示出图12的C5-C5'部分的剖面结构的示意图，图13D是示出图12的D5-D5'部分的剖面结构的示意图。
图14是示出另一实施方式的存储器单元的剖面结构的示意图。
图15是示出另一实施方式的半导体集成电路装置的平面布置的示意图。
具体实施方式
以下，对本发明的实施方式进行说明。并且，按照以下顺序进行说明。
<1.存储器单元的结构>
1-1.数据的写入方法
1-1-1.第一写入方法
1-1-2.第二写入方法
1-1-3.其他动作
<2.半导体集成电路装置的平面布置>
<3.半导体集成电路装置的制造方法>
<4.作用及效果>
<5.另一实施方式的半导体集成电路装置的制造方法>
<6.另一实施方式>
(1)存储器单元的结构
图1中，2b表示本发明的存储器单元。存储器单元2b具有例如在由P型Si等构成的基板20上夹着N型深阱层DW形成P型存储器阱MW的结构，形成N型晶体管结构的存储器栅极构造体4、形成N型MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管结构的第一选择栅极构造体5、同样地形成N型MOS晶体管结构的第二选择栅极构造体6形成在所述存储器阱MW上。
在存储器阱MW的表面，位于第一选择栅极构造体5的一端的漏极区域34b和位于第二选择栅极构造体6的一端的源极区域31b相隔预定距离而形成，漏极区域34b与位线BL连接的同时，源极区域31b与源极线SL连接。并且，在存储器阱MW的表面，低浓度漏极区域34a以与漏极区域34b邻接的方式形成，沿着第一选择栅极构造体5的侧壁形成的侧墙SW可配置在所述低浓度漏极区域34a上。另外，在存储器阱MW的表面，低浓度源极区域31a以与源极区域31b邻接的方式形成，沿着第二选择栅极构造体6的侧壁形成的侧墙SW可配置在所述低浓度源极区域31a上。
并且，在该实施方式中，所述低浓度漏极区域34a和低浓度源极区域31a中的杂质浓度被设定为1.0E21/cm3以上，另外，存储器阱MW中，形成沟道层的表面区域(例如，从表面50nm深度的区域)的杂质浓度被设定为1.0E19/cm3以下，优选被设定为3.0E18/cm3以下。
存储器栅极构造体4中，在低浓度漏极区域34a与低浓度源极区域31a之间的存储器阱MW上，夹着由SiO2等绝缘部件构成的下部栅极绝缘膜24a具有例如由氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、二氧化铪(HfO2)等构成的电荷存储层EC，进一步，在该电荷存储层EC上，夹着同样地由绝缘部件构成的上部栅极绝缘膜24b具有存储器栅极MG。由此，存储器栅极构造体4具有通过下部栅极绝缘膜24a和上部栅极绝缘膜24b来电荷存储层EC与存储器阱MW和存储器栅极MG绝缘的结构。
除了上述结构之外，存储器栅极构造体4中，在存储器栅极MG上形成有由绝缘部件形成的盖膜CP1，位于第一选择栅极构造体5的上表面的硅化物层S1和位于第二选择栅极构造体6的上表面的硅化物层S2以从存储器栅极MG的上表面疏远相当于所述盖膜CP1的膜厚度的方式形成。这样形成存储器单元2b的区域的存储器栅极MG具有在其上表面没有形成硅化物层而是由盖膜CP1覆盖的结构。
在这种情况下，盖膜CP1的膜厚度形成为10nm以上，优选形成为30nm以上，可以使第一选择栅极构造体5的硅化物层S1和第二选择栅极构造体6的硅化物层S2分别从存储器栅极MG疏远相当于所述膜厚度。另外，在该实施方式中，盖膜CP1具有例如在由SiO2等绝缘部件构成的下部盖膜CP1a上层叠由与所述下部盖膜CP1a不同的SiN等绝缘部件构成的上部盖膜CP1b的层叠结构。并且，在这种情况下，上部盖膜CP1b由与下部盖膜CP1a的蚀刻选择比大的绝缘部件形成。
存储器栅极构造体4中，沿着一侧壁形成由绝缘部件构成的侧壁隔板28a，夹着所述侧壁隔板28a邻接有第一选择栅极构造体5。在这种存储器栅极构造体4与第一选择栅极构造体5之间形成的侧壁隔板28a形成为预定的膜厚度，可使存储器栅极构造体4和第一选择栅极构造体5绝缘。
在此，当存储器栅极构造体4与第一选择栅极构造体5的间距小于5nm时，存储器栅极MG、第一选择栅极DG上施加预定的电压时，可能侧壁隔板28a上产生耐压不良，另外，当存储器栅极构造体4与第一选择栅极构造体5的间距超过40nm时，在存储器栅极MG与第一选择栅极DG之间存储器阱MW的阻抗上升，从而读取数据时，难以在存储器栅极构造体4与第一选择栅极构造体5之间产生读取电流。因此，在该实施方式中，存储器栅极构造体4与第一选择栅极构造体5之间的侧壁隔板28a的宽度优选设定为5nm以上且40nm以下。
第一选择栅极构造体5被构造为，在侧壁隔板28a与漏极区域34b之间的存储器阱MW上具有第一选择栅极绝缘膜30，其由绝缘部件构成，且膜厚度为9nm以下，优选为3nm以下，在所述第一选择栅极绝缘膜30上形成第一选择栅极DG。另外，在第一选择栅极DG的上表面形成有硅化物层S1，所述硅化物层S1与第一选择栅极线DGL连接。
另外，存储器栅极构造体4中，在另一侧壁上也形成有由绝缘部件构成的侧壁隔板28b，夹着所述侧壁隔板28b邻接有第二选择栅极构造体6。在这种存储器栅极构造体4与第二选择栅极构造体6之间形成的侧壁隔板28b也形成为与一方的侧板隔板28a相同的膜厚度，可使存储器栅极构造体4和第二选择栅极构造体6绝缘。
在此，当存储器栅极构造体4与第二选择栅极构造体6的间距小于5nm时，存储器栅极MG、第二选择栅极SG上施加预定的电压时，可能侧壁隔板28b上产生耐压不良，另外，当存储器栅极构造体4与第二选择栅极构造体6的间距超过40nm时，在存储器栅极MG与第二选择栅极SG之间存储器阱MW的阻抗上升，从而读取数据时，难以在存储器栅极构造体4与第二选择栅极构造体6之间产生读取电流。因此，在该实施方式中，存储器栅极构造体4与第二选择栅极构造体6之间的侧壁隔板28b的宽度也优选设定为5nm以上且40nm以下。
第二选择栅极构造体6被构造为，在侧壁隔板28b与源极区域31b之间的存储器阱MW上具有第二选择栅极绝缘膜33，其由绝缘部件构成，且膜厚度为9nm以下，优选为3nm以下，在所述第二选择栅极绝缘膜33上形成第二选择栅极SG。另外，在第二选择栅极SG的上表面形成有硅化物层S2，所述硅化物层S2与第二选择栅极线SGL连接。
进一步，在该实施方式中，夹着侧壁隔板28a、28b沿着存储器栅极MG的侧壁形成的第一选择栅极DG和第二选择栅极SG分别形成为随着从存储器栅极MG疏远顶部朝向存储器阱MW下降的侧墙状。
存储器单元2b中，即使第一选择栅极构造体5和第二选择栅极构造体6分别在存储器栅极构造体4的侧壁以侧墙状形成，并且所述第一选择栅极构造体5和第二选择栅极构造体6分别接近存储器栅极构造体4，但是，通过存储器栅极MG上形成的盖膜CP1，第一选择栅极DG上的硅化物层S1和第二选择栅极SG上的硅化物层S2分别从存储器栅极MG疏远，相应地，能够防止所述硅化物层S1、S2与存储器栅极MG的短路。
(1-1)数据的写入方法
顺便说一下，具有这种结构的存储器单元2b中，通过第一写入方法和第二写入方法中的任意一种方法进行数据的写入动作。所述第一写入方法中，在执行数据的写入动作之前，在与存储器栅极MG相对的存储器阱MW中，从形成沟道层的载体所存在的区域(以下，称为沟道层形成载体区域)排除所述载体(以下，将该动作称为载体排除动作)，然后，执行数据的写入动作，所述第二写入方法与该第一写入方法不同，不进行载体排除动作而执行数据的写入动作。
(1-1-1)第一写入方法
在此，例如在第一写入方法中，在执行载体排除动作时，第一选择栅极构造体5中，例如从第一选择栅极线DGL可向第一选择栅极DG施加1.5V的第一选择栅电压，从位线BL可向漏极区域34b施加0V的位电压。由此，第一选择栅极构造体5中，与第一选择栅极DG相对的存储器阱MW的表面成为导通状态，与位线BL连接的漏极区域34b可以和与存储器栅极构造体4相对的存储器阱MW的沟道层形成载体区域电连接。
另外，在该实施方式中，第二选择栅极构造体6中，例如从第二选择栅极线SGL可向第二选择栅极SG施加1.5V的第二选择栅电压，从源极线SL可向源极区域31b施加0V的源极电压。由此，第二选择栅极构造体6中，与第二选择栅极SG相对的存储器阱MW的表面成为导通状态，与源极线SL连接的源极区域31b可以和与存储器栅极构造体4相对的存储器阱MW的沟道层形成载体区域电连接。
进一步，存储器单元2b中，例如，存储器阱MW上可被施加与位电压和源极电压相同的0V的基板电压的同时，从存储器栅极线MGL向存储器栅极构造体4的存储器栅极MG被施加-2V的载体排除电压。在此，在存储器栅极MG上被施加的载体排除电压是以与存储器栅极构造体4相对的存储器阱MW中形成沟道层的阈值电压Vth为基准来确定。在这种情况下，载体排除电压为数据的写入状态时和数据的擦除状态时位移的阈值电压Vth的范围外的电压值，且被设定为在存储器栅极MG上被施加时不形成沟道层的电压值。
由此，存储器单元2b中，通过存储器栅极MG上施加的载体排除电压，将在沟道层形成载体区域中诱发的载体(此时为电子)从所述沟道层形成载体区域引导至漏极区域34b和或源极区域31b，从所述沟道层形成载体区域逐出载体。
并且，存储器单元2b中，即使通过在存储器栅极MG上被施加低于(浅于)电荷存储槽EC中没有存储有电子(或存储有空穴)时的低(浅)的阈值电压的载体排除电压而存储器单元2b处于耗尽状态，也能够将被诱发在存储器栅极构造体4正下方的存储器阱MW的沟道层形成载体区域的载体从所述沟道层形成载体区域中排除，成为不形成沟道层而形成耗尽层的状态。
然后，向存储器单元2b的电荷存储层EC注入电荷时，从存储器栅极线MGL向存储器栅极构造体4的存储器栅极MG施加12V的电荷存储栅电压。此时，第二选择栅极构造体6中，从第二选择栅极线SGL向第二选择栅极SG被施加0V的栅极截止电压，从源极线向源极区域31b被施加0V的源极截止电压，阻断与源极线SL连接的源极区域31b与存储器栅极构造体4的沟道层形成载体区域的电连接，阻止从源极线SL向存储器栅极构造体4的沟道层形成载体区域的电压的施加。
另外，第一选择栅极构造体5中，从第一选择栅极线DGL向第一选择栅极DG被施加1.5V的第一选择栅电压，从位线BL向漏极区域34b被施加0V的电荷存储位电压，可使与位线BL连接的漏极区域34b与存储器栅极构造体4的沟道层形成载体区域电连接。并且，此时，在存储器阱MW上可被施加与电荷存储位电压相同的0V的基板电压。
存储器栅极构造体4中，由于存储器阱MW的沟道层形成载体区域与漏极区域34b电连接，载体在沟道层形成载体区域中被诱发，从而与电荷存储位电压相同的0V的沟道层通过载体形成在存储器阱MW的表面。因此，存储器栅极构造体4中，在存储器栅极MG与沟道层之间产生12V的大的电压差，通过因大的电压差而产生的量子隧道效应向电荷存储层EC内注入电荷，成为数据被写入的状态。
另外，当存储器栅极MG上被施加高电压的电荷存储栅电压时不向存储器单元2b的电荷存储层EC注入电荷的情况下，不需要像现有技术一样与高电压的电荷存储栅电压匹配地向位线BL施加高电压的位电压，而仅通过第一选择栅极构造体5阻断位线BL与存储器栅极构造体4正下方的存储器阱MW的沟道层形成载体区域的电连接，且通过第二选择栅极构造体6阻断源极线SL与存储器栅极构造体4正下方的所述沟道层形成载体区域的电连接，由此阻止向存储器栅极构造体4的电荷存储层EC的电荷注入。
在这种情况下，不写入数据的存储器单元2b中，例如从第一选择栅极线DGL向第一选择栅极DG被施加1.5V的第一选择栅电压，从位线向漏极区域34b被施加1.5V的截止电压，从而第一选择栅极构造体5成为非导通状态(截止状态)，阻断与位线BL连接的漏极区域34b与存储器栅极构造体4正下方的存储器阱MW的沟道层形成载体区域的电连接。
另外，此时，不写入数据的存储器单元2b中，例如从第二选择栅极线SGL向第二选择栅极SG被施加0V的栅极截止电压，从源极线SL向源极区域31b被施加0V的源极截止电压，从而第二选择栅极构造体6成为非导通状态(截止状态)，可阻断与源极线SL连接的源极区域31b与存储器栅极构造体4正下方的存储器阱MW的沟道层形成载体区域的电连接。并且，在存储器阱MW上被施加有与电荷存储位电压相同的0V的基板电压。
此时，存储器单元2b的存储器栅极构造体4中，通过载体排除动作预先处于在沟道层形成载体区域内不存在载体的状态，在该状态下两侧的第一选择栅极构造体5和第二选择栅极构造体6的正下方的存储器阱MW成为非导通状态，因此在存储器栅极构造体4正下方的存储器阱MW形成不存在电荷的耗尽层。
由此，不写入数据的存储器单元2b中，在上部栅极绝缘膜24b、电荷存储层EC及下部栅极绝缘膜24a的3层的构成部分电压下降，在存储器栅极MG和存储器阱MW的表面产生电压差，并且从存储器阱MW的表面至预定深度所形成的耗尽层中电压值下降，最终可变成0V的基板电压。
在该实施方式中，存储器单元2b的存储器栅极构造体4中，即使向存储器栅极MG被施加12V的电荷存储栅电压，存储器栅极MG和存储器阱MW的表面的电压差约为3.5V(例如，平带电压Vfb为0V，存储器栅电压Vg为12V，存储器阱MW的受体浓度Na为2.0E17/cm3，上部栅极绝缘膜24b的膜厚度为2nm，电荷存储层EC的膜厚度为12nm，下部栅极绝缘膜的膜厚度为2nm时)，存储器栅极MG和存储器阱MW的表面之间不产生发生量子隧道效应所需的大的电压差，从而能够阻止向电荷存储层EC的电荷注入。
进一步，存储器单元2b中，由于在存储器栅极构造体4与第一选择栅极构造体5之间的存储器阱MW的区域没有形成有杂质浓度高的杂质扩散区域，因此在存储器栅极构造体4与第一选择栅极构造体5之间的存储器阱MW能够可靠地形成耗尽层，并通过所述耗尽层，阻止存储器栅极构造体4正下方的存储器阱MW的表面的电位到达第一选择栅极绝缘膜30，可防止基于存储器MW表面的电位的第一选择栅极绝缘膜30的绝缘破坏。
另外，进一步，由于在存储器栅极构造体4与第二选择栅极构造体6之间的存储器阱MW的区域也没有形成有杂质浓度高的杂质扩散区域，因此在存储器栅极构造体4与第二选择栅极构造体6之间的存储器阱MW能够可靠地形成耗尽层，并通过所述耗尽层，阻止存储器栅极构造体4正下方的存储器阱MW的表面的电位到达第二选择栅极绝缘膜33，可防止基于存储器MW表面的电位的第二选择栅极绝缘膜33的绝缘破坏。
并且，对于上述的载体排除动作，还可以例如通过第二选择栅极构造体6阻断沟道层形成载体区域与源极区域31b的电连接，将沟道层形成区域内的载体输送到漏极区域34b，或通过第一选择栅极构造体5阻断沟道层形成载体区域与漏极区域34b的电连接，将沟道层形成载体区域内的电荷输送到源极区域31b，由此从沟道层形成载体区域排除载体。
(1-1-2)第二写入方法
第二写入方法中，向存储器单元2b写入数据时，除了不执行载体排除动作之外，其余与“(1-1-1)第一写入方法”相同，因此省略其说明。另外，当在存储器栅极MG上被施加高电压的电荷存储栅电压时不向存储器单元2b的电荷存储层EC注入电荷的情况下，通过从存储器栅极线MGL向存储器栅极MG被施加12V的电荷存储栅电压，因此电荷存储栅电压传递至存储器阱MW，可沿着与所述存储器栅极MG相对的存储器阱MW的表面形成沟道层。
该存储器单元2b的第二选择栅极构造体6中，例如从第二选择栅极线SGL向第二选择栅极SG被施加0V的栅极截止电压，从源极线SL向源极区域31b被施加0V的源极截止电压，与第二选择栅极SG相对的存储器阱MW的表面成为非导通状态，可阻断与源极线SL连接的源极区域31b与存储器栅极构造体4的沟道层的电连接。
另外，进一步，该存储器单元2b的第一选择栅极构造体5中，例如从第一选择栅极线DGL可向第一选择栅极DG被施加1.5V的第一选择栅电压，从位线BL可向漏极区域34b被施加1.5V的截止电压。由此，该第一选择栅极构造体5中，与第一选择栅极DG相对的存储器阱MW的表面成为非导通状态，可阻断与位线BL连接的漏极区域34b与存储器栅极构造体4的沟道层的电连接。
此时，存储器单元2b的存储器栅极构造体4中，由于两侧的第一选择栅极构造体5和第二选择栅极构造体6的下部的存储器阱MW成为非导通状态，因此通过存储器栅极MG在存储器阱MW的表面上形成的沟道层处于与漏极区域34b及源极区域31b的电连接被阻断的状态，在所述沟道层的周边可形成耗尽层。
在此，对于由上部栅极绝缘膜24b、电荷存储层EC及下部栅极绝缘膜24a的3层结构所得到的电容(栅极绝缘膜电容)和形成在存储器阱MW内且包围沟道层的耗尽层的电容(耗尽层电容)，可以视为栅极绝缘膜电容和耗尽层电容串联连接的结构，例如假设栅极绝缘膜电容为耗尽层电容的3倍的电容，则沟道层的沟道电位成为9V。
由此，存储器栅极构造体4中，即使向存储器栅极MG被施加12V的电荷存储栅电压，在存储器阱MW被耗尽层包围的沟道层的沟道电位成为9V，因此存储器栅极MG与沟道层之间的电压差降低至3V，结果，不发生量子隧道效应，从而能够阻止向电荷存储层EC的电荷注入。
并且，存储器单元2b中执行上述动作时，有可能开始进行动作时的沟道层电位因存储器单元2b的电荷的存储状态而发生变化。因此，优选地，在数据的写入动作之前，通过使位线BL或源极线SL的电位为例如0V，使第一选择栅极DG或第二选择栅极SG为1.5V，进一步使存储器栅极MG为1.5V，使得存储器单元2b的沟道电位与位线BL或源极线SL的电位一致。此时，在将沟道电位变为一致后，使第一选择栅极DG或第二选择栅极SG恢复为0V的栅极截止电压后转到写入动作就可。
(1-1-3)其他动作
另外，在读取数据时电荷存储在存储器栅极构造体4的电荷存储层EC的情况(写入数据的情况)下，存储器栅极构造体4正下方的存储器阱MW成为非导通状态，通过所述存储器栅极构造体4可阻断第一选择栅极构造体5和第二选择栅极构造体6的电连接。由此，读取数据的存储器单元2b中，与邻接于第一选择栅极构造体5的漏极区域34b连接的位线BL的1.5V的读取电压可保持原样。
另外，在读取数据时电荷没有存储在存储器栅极构造体4的电荷存储层EC的情况(没有写入数据的情况)下，存储器栅极构造体4正下方的存储器阱MW成为导通状态，通过存储器栅极构造体4，第一选择栅极构造体5和第二选择栅极构造体6电连接，结果，通过存储器单元2b，0V的源极线SL和1.5V的位线BL电连接。由此，读取数据的存储器单元2b中，位线BL的读取电压被施加到0V的源极线SL，因此位线BL上被施加的1.5V的读取电压下降。因此，配置多个存储器单元2b的半导体集成电路装置中，可以通过检测位线BL的读取是否发生变化来读取电荷是否存储在存储器单元2b的电荷存储层EC的数据。
顺便说一下，抽出存储器单元2b的电荷存储层EC内的电荷的数据擦除动作时，通过从存储器栅极线MGL向存储器栅极MG施加-12V的存储器栅电压，电荷存储层EC内的电荷可被抽出到0V的存储器阱MW而擦除数据。
(2)半导体集成电路装置的平面布置
本发明的具有存储器单元的半导体集成电路装置具有多个存储器单元以矩阵状配置的结构，且具有除所述存储器单元之外还设置周边电路的结构。图2是示出半导体集成电路装置1的平面布置的示意图，在此，示出了以矩阵状配置的多个存储器单元中，设置有向一方向排列的3个存储器单元2a、2b、2c的存储器电路区域ER1和设置有向一方向排列的两个周边电路R1、R2的周边电路区域ER2。
并且，图1是示出图2的A-A′部分的剖面结构的图，示出存储器单元2b的剖面结构。图2中，省略示出了图1中示出的在存储器栅极构造体4的侧壁形成的侧壁隔板28a、28b外，省略示出了形成在第一选择栅极构造体5和第二选择栅极构造体6的侧墙SW、硅化物层S1、S2等。
如图2所示，存储器电路区域ER1中，在存储器单元区域ER13的一方的末端配置有一选择栅极连接器区域ER16，在所述存储器单元区域ER13的另一方的末端配置有另一选择栅极连接器区域ER17。另外，存储器电路区域ER1中，在一选择栅极连接器区域E16的末端配置有一选择栅极电阻断区域ER12，在另一选择栅极连接器区域ER17的末端配置有另一选择栅极电阻断区域ER14。进一步，存储器电路区域ER1中，在一选择栅极电阻断区域ER12的末端配置有一存储器栅极连接器区域ER11，在另一选择栅极电阻断区域ER14的末端配置有另一存储器栅极连接器区域ER15。进一步，该存储器电路区域ER1中，从一存储器栅极连接器区域ER11跨过一选择栅极电阻断区域ER12、一选择栅极连接器区域ER16、存储器单元区域ER13、另一选择栅极连接器区域ER17、另一选择栅极电阻断区域ER14及另一存储器栅极连接器区域ER15，形成有带状的存储器栅极MG。
在此，存储器单元区域ER13中，在基板表面形成预定形状的存储器阱MW，例如在存储器阱MW以带状形成的单元形成区域MW1、MW2、MW3，以交叉的方式配置有存储器栅极构造体4。并且，如图1所示，存储器栅极构造体4具有在存储器栅极MG的顶部形成有盖膜CP1的结构，因此，在图2中，将盖膜CP1的上部盖膜CP1b示出在存储器阱MW的单元形成区域MW1、MW2、MW3。
另外，存储器阱MW的单元形成区域MW1、MW2、MW3以存储器栅极构造体4为界，被区分为源极区域31b侧和漏极区域34b侧。各单元形成区域MW1、MW2、MW3的源极区域31b彼此连接，并共用竖立设置在预定位置的柱状的源极连接器SC。源极连接器SC与源极线(未示出)连接，通过从所述源极线被施加预定的源电压，向各单元形成区域MW1、MW2、MW3的源极区域31b一律施加所述源电压。
另外，单元形成区域MW1、MW2、MW3的各漏极区域34b彼此分离，具有分别单独竖立设置柱状的位连接器BC的结构。在位连接器BC连接有分别不同的位线(未示出)，从对应的位线分别被施加预定的位电压。由此，对各漏极区域34b，可以分别从不同的位线通过位连接器BC被施加预定的位电压。
存储器单元区域ER13中，在存储器阱MW的漏极区域34b侧，形成有沿着存储器栅极构造体4的一侧壁延伸的第一选择栅极构造体5，另外，在存储器阱MW的源极区域31b侧，形成有沿着存储器栅极构造体4的另一侧壁延伸的第二选择栅极构造体6。第一选择栅极构造体5和第二选择栅极构造体6与存储器栅极构造体4一起，由向一方向排列的多个存储器单元2a、2b、2c共用。
在此，第一选择栅极构造体5中，形成有第一选择栅极DG，其没有搭乘在存储器栅极构造体4上而沿着所述存储器栅极构造体4的一侧壁以侧墙状形成。第一选择栅极DG中，在另一选择栅极连接器区域ER17形成有宽度宽的选择栅极连接器形成部42b。在该选择栅极连接器形成部42b，形成有表面形成为平面状的平面部46a，在所述平面部46a竖立设置有与第一选择栅极线(未示出)连接的柱状的第一选择栅极连接器DGC。由此，即使在宽度窄且倾斜的侧墙状的第一选择栅极DG，也能够通过第一选择栅极连接器DGC和选择栅极连接器形成部42b被施加来自第一选择栅极线DGL的预定的电压。
并且，在该实施方式中，在与第一选择栅极DG一体地形成的选择栅极连接器形成部42b的一边配置在存储器栅极构造体4的盖膜CP1上，并搭乘在所述盖膜CP1的一部分区域。另外，选择栅极连接器形成部42b的与一边相对的另一边配置在从第一选择栅极DG疏远的位置，并形成相比侧墙状的第一选择栅极DG宽幅的平面部46a，所述平面部46a的表面与基板表面匹配地形成为平面状。
另外，第二选择栅极构造体6中，形成有第二选择栅极SG，其没有搭乘在存储器栅极构造体4上而沿着所述存储器栅极构造体4的一侧壁以侧墙状形成。在该第二选择栅极SG中，在另一选择栅极连接器区域ER16，也形成有宽度宽的选择栅极连接器形成部42a。在该选择栅极连接器形成部42a也形成有表面形成为平面状的平面部46a，在所述平面部46a竖立设置有与第二选择栅极线(未示出)连接的柱状的第二选择栅极连接器SGC。由此，即使在宽度窄且倾斜的侧墙状的第二选择栅极SG，也通过第二选择栅极连接器SGC和选择栅极连接器形成部42a被施加来自第二选择栅极线SGL的预定的电压。并且，在与第二选择栅极SG一体地形成的另一选择栅极连接器形成部42a具有和与第一选择栅极DG一体地形成的一选择栅极连接器形成部42b相同的结构。
顺便说一下，在上述的实施方式中，选择栅极连接器形成部42a、42b的一边配置在存储器栅极构造体4的盖膜CP1上，选择栅极连接器形成部42a、42b的一部分搭乘在所述盖膜CP1的一部分区域，另外，选择栅极连接器形成部42a、42b的与一边相对的另一边配置在分别从第一选择栅极DG、第二选择栅极SG疏远的位置，但是本发明并不限定于此，还只要是与第一第一选择栅极DG、第二选择栅极SG连续设置，且只要第一选择栅极连接器DGC、第二选择栅极连接器SGC能够竖立设置，则可适用各种形状的选择栅极连接器形成部。
并且，在位于该选择栅极连接器区域ER16、ER17的末端的各选择栅极电阻断区域ER12、ER14中，虽然存储器栅极构造体4从存储器单元区域ER13延伸设置，但是与存储器单元区域ER13不同，没有延伸设置有第一选择栅极DG和第二选择栅极SG，而是替代所述第一选择栅极DG和第二选择栅极SG，沿着存储器栅极构造体4的侧壁依次形成有i型的侧墙状的本征半导体层44b、与第一选择栅极DG和第二选择栅极SG不同导电型(这种情况下，p型)的侧墙状的相反导电型半导体层43及同样侧墙状的本征半导体层44b。
如上所述，在选择栅极电阻断区域ER12、ER14中，以n型的第一选择栅极DG和第二选择栅极SG为起点，依次配置有i型的本征半导体层44b、p型的相反导电型半导体层43及i型的本征半导体层44b，因此在n型的第一选择栅极DG和第二选择栅极SG的末端之间可形成pin接合，能够电阻断第一选择栅极DG和第二选择栅极SG。
在此，由于在存储器单元区域ER13、选择栅极电阻断区域ER12、ER14及选择栅极连接器区域ER16、ER17中，在存储器栅极MG上形成有盖膜CP1，因此在制造过程中，能够防止存储器栅极MG的上表面形成硅化物。
另外，由于在存储器栅极连接器区域ER11、ER15中，在存储器栅极MG上没有形成有盖膜CP1，所述存储器栅极MG向外部露出，因此在其上表面上形成硅化物，通过形成在该存储器栅极MG上的硅化物层(未示出)，竖立设置有存储器栅极连接器MGC。存储器栅极连接器MGC与存储器栅极线(未示出)连接，可被施加来自该存储器栅极线的预定的电压。
由此，存储器栅极MG中，存储器栅极线的电压可通过存储器栅极连接器MGC来施加。这样，在半导体集成电路装置1中，虽然在存储器单元区域ER13、选择栅极连接器区域ER16、ER17及选择栅极电阻断区域ER12、ER14中存储器栅极MG被盖膜CP1覆盖，但是从存储器栅极连接器区域ER11、ER15露出的存储器栅极MG通过存储器栅极连接器MGC施加预定的电压，从而也能够向配置在所述存储器单元ER13的存储器栅极MG施加预定的电压。
接着，对与存储器电路区域ER1邻接的周边电路区域ER2进行说明。并且，在该实施方式中，周边电路区域ER2配置在与存储器电路区域ER1中形成在另一方的末端的存储器栅极连接器区域ER15邻接的位置，但是本发明并不限定于此，还可以设置在其他各种位置，如，与形成在一方的末端的存储器栅极连接器区域ER11邻接的位置、与选择栅极电阻断区域ER12、ER14邻接的位置、与选择栅极连接器区域ER16、ER17邻接的位置、与存储器单元区域ER13邻接的位置、或与存储器单元ER13和选择栅极连接器区域ER16(ER17)之间的区域邻接的位置、与选择栅极连接器区域ER16(ER17)和选择栅极电阻断区域ER12(ER14)之间的区域邻接的位置等。
在这种情况下，周边电路区域ER2中，在基板表面形成有n型的逻辑阱RW1和n型的逻辑阱RW2，具有n型的MOS晶体管结构的周边电路R1形成在一方的逻辑阱RW1上，具有p型的MOS晶体管结构的周边电路R2形成在另一方的逻辑阱RW2上。在一逻辑阱RW1上，形成有栅极绝缘膜(未示出)上具有逻辑栅极RG1的逻辑栅极构造体7a，通过连接器RGC1可向逻辑栅极RG1被施加预定的逻辑栅电压。
另外，在该逻辑阱RW1中，以逻辑栅极构造体7a为界，在与所述逻辑栅极构造体7a邻接的一方的区域形成有n型的一源极·漏极区域RSD1，在与所述逻辑栅极构造体7a邻接的另一方的区域形成有n型的另一源极·漏极RSD2。逻辑阱RW1中，在一源极·漏极区域RSD1竖立设置有连接器RC1的同时，在另一源极·漏极区域RSD2竖立设置有另一连接器RC2，从各连接器RC1、RC2可向源极·漏极区域RSD1、RSD2分别被施加预定的电压。
另外，在另一逻辑阱RW2上，也形成有栅极绝缘膜(未示出)上具有逻辑栅极RG2的逻辑栅极构造体7b，通过连接器RGC2可向逻辑栅极RG2被施加预定的逻辑栅电压。另外，在该逻辑阱RW2中，也以逻辑栅极构造体7b为界，在与所述逻辑栅极构造体7b邻接的一方的区域形成有p型的一源极·漏极区域RSD3，在与所述逻辑栅极构造体7b邻接的另一方的区域形成有p型的另一源极·漏极RSD4。逻辑阱RW2中，在一源极·漏极区域RSD3竖立设置有连接器RC3的同时，在另一源极·漏极区域RSD4竖立设置有另一连接器RC4，从各连接器RC3、RC4可向源极·漏极区域RSD3、RSD4分别被施加预定的电压。
并且，在上述的实施方式中，虽然对具有n型的MOS晶体管结构的周边电路R1形成在一方的逻辑阱RW1、具有p型的MOS晶体管结构的周边电路R2形成在另一方的逻辑阱RW2的周边电路区域ER2进行说明，但是本发明并不限定于此，也可以使所述周边电路R1、R2的双方做成p型或n型的MOS晶体管结构的周边电路区域ER2。
(3)半导体集成电路装置的制造方法
具有上述的结构的半导体集成电路装置1通过由下述的制造工序制造，不用另外追加用于加工存储器电路区域ER1的专用光掩膜工序，通过去除存储器栅极连接器区域ER11、ER15的盖膜，能够在存储器栅极MG上形成可竖立设置存储器栅极连接器MGC的区域。另外，与此同时，存储器栅极连接器区域ER11、ER15还可形成为物理性地阻断第一选择栅极DG和第二选择栅极SG的结构。在这种情况下，首先，如图3所示，在存储器电路区域ER1的基板表面形成具有预定形状的存储器阱MW，在周边电路区域ER2的基板表面形成逻辑阱RW1、RW2，进一步从存储器电路区域ER1的一存储器栅极连接器区域ER11跨过一选择栅极电阻断区域ER12、一选择栅极连接器区域ER16、存储器单元区域ER13、另一选择栅极连接器区域ER17、另一选择栅极电阻断区域ER14及另一存储器栅极连接器区域ER15形成存储器栅极构造体4。
接着，存储器电路区域ER1中，例如在存储器单元区域ER13和选择栅极连接器区域ER16、ER17形成注入n型杂质的层状的选择栅极形成层50，在存储器栅极连接器区域ER11、ER15和选择栅极电阻断区域ER12、ER14形成不注入杂质的本征半导体(i型)的层状的本征半导体层44。另外，周边电路区域ER2中，例如以覆盖整个一逻辑阱RW1的方式形成注入n型杂质的层状的逻辑栅极形成层51，另外，以覆盖整个另一逻辑阱RW2的方式形成注入p型杂质的层状的逻辑栅极形成层52。
在此，图4A示出图3的A1-A1'部分的剖面结构，如图4A所示，在存储器单元区域ER13的存储器阱MW上形成有依次层叠有下部栅极绝缘膜24a、电荷存储层EC、上部栅极绝缘膜24b、存储器栅极MG及盖膜CP1的存储器栅极构造体4。并且，盖膜CP1具有存储器栅极MG上形成有下部盖膜CP1a、在该下部盖膜CP1a上形成有上部盖膜CP1b的结构。并且，虽然图3中未示出，如图4A所示，在存储器栅极构造体4的侧壁形成有被设定为预定宽度的侧壁隔板28a、28b。
在存储器阱MW的表面，设置在存储器栅极构造体4的侧壁的一侧壁隔板28a侧的区域形成有第一选择栅极绝缘膜30，设置在所述存储器栅极构造体4的侧壁的另一侧壁隔板28b侧的区域形成有第二选择栅极绝缘膜33。选择栅极形成层50以覆盖所述存储器栅极构造体4、侧壁隔板28a、28b、第一选择栅极绝缘膜30及第二选择栅极绝缘膜33的方式形成。
另外，此时，存储器单元区域ER13中，作为选择栅极连接器形成部42b(图2)的形成预定位置的区域中，如示出图3的B1-B1'部分的剖面结构的图4B所示，在形成在阱M上的由绝缘部件构成的元件分离层55上，形成有存储器栅极构造体4和侧壁隔板28a、28b，以覆盖存储器栅极构造体4、侧壁隔板28a、28b及元件分离层55的方式形成有层状的选择栅极形成层50。
存储器栅极连接器区域ER15中，如示出图3的C-C'部分的剖面结构的图4C所示，在形成在阱M上的元件分离层55上，形成有存储器栅极构造体4和侧壁隔板28a、28b，以覆盖存储器栅极构造体4、侧壁隔板28a、28b及元件分离层55的方式形成有层状的i型的本征半导体层44。
在周边电路区域ER2中，如示出图3的D-D'部分的剖面结构的图4D所示，通过由绝缘部件构成的元件分离层55，一逻辑阱RW1与另一逻辑阱RW2绝缘，在所述逻辑阱RW1、RW2及元件分离层57的各表面形成有层状的栅极绝缘膜57。另外，在周边电路区域ER2，以覆盖一逻辑阱RW1和所述逻辑阱RW1的周边的方式在栅极绝缘膜57上形成有n型的逻辑栅极形成层51。进一步，在周边电路区域ER2，以覆盖另一逻辑阱RW2和所述逻辑阱RW2的周边的方式在栅极绝缘膜57上形成有p型的逻辑栅极形成层51。
接着，转到逻辑栅极的形成工序。如与图3的对应部分使用相同符号的图5所示，在该逻辑栅极形成工序中，由被图案化的抗蚀剂R1a覆盖存储器电路区域ER1的存储器单元区域ER13、选择栅极连接器区域ER16、ER17及选择栅极电阻断区域ER12、ER114。另外，此时，在逻辑栅极形成工序中，通过与最终形成的逻辑栅极RG1、RG2(图2)的外廓形状匹配地被图案化的抗蚀剂R1b、R1c覆盖周边电路区域ER2的各逻辑栅极形成层51、52。
接着，通过干式蚀刻去除存储器电路区域ER1中从抗蚀剂R1a露出的存储器栅极连接器区域ER11、ER15的本征半导体层44的同时，通过干式蚀刻去除周边电路区域ER2中从抗蚀剂R1b、R1c露出的各逻辑栅极形成层51、52。
由此，在存储器栅极连接器区域ER11、ER15中，向外部露出的本征半导体层44被去除，从而存储器栅极构造体4的上部盖膜CP1b露出，且沿着所述存储器栅极构造体4的侧壁周边可形成侧墙状的本征半导体层44a。另外，此时，存储器栅极连接器区域ER11、ER15中，上部盖膜CP1b的表面可被去除一部分，上部盖膜CP1b的膜厚度变薄。因此，存储器电路区域ER1中，在被抗蚀剂R1a覆盖的存储器单元区域ER13、选择栅极连接器区域ER16、ER17及选择栅极电阻断区域ER12、ER14上，选择栅极形成层50以原样残留，在存储器栅极连接器和选择栅极物理性地阻断区域ER11、ER15上，可形成侧墙状的本征半导体层44a和膜厚度薄的上部盖膜CP1b。
此时，在周边电路区域ER2中，没有被抗蚀剂R1b、R1c覆盖的逻辑栅极形成层51、52被去除，而被所述抗蚀剂R1b、R1c覆盖的区域上残留逻辑栅极形成层51、52，从而可形成逻辑栅极RG1、GR2。因此，周边电路区域ER2中，在一逻辑阱RW1形成可一逻辑栅极RG1，在另一逻辑阱RW2形成可另一逻辑栅极RG2。
在此，图6A示出图5的A2-A2'部分的剖面结构。如图6A所示，在存储器单元区域ER13中，由于选择栅极形成层50被抗蚀剂R1a覆盖，选择栅极形成层50以层状的原样残留，另外，如示出图5的B2-B2'部分的剖面结构的图6B所示，此时，作为连接器形成部42b(图2)的形成预定位置的选择栅极连接器区域ER16、ER17中，选择栅极形成层50也被抗蚀剂R1a覆盖，因此选择栅极形成层50以层状原样残留。
另外，如示出图5的C2-C2'部分的剖面结构的图6c所示，在存储器栅极连接器区域ER15中，没有被抗蚀剂R1a覆盖的本征半导体层44被去除，存储器栅极构造体4的盖膜CP1可向外部露出的同时，沿着所述存储器栅极构造体4的侧壁的侧壁隔板28a、28b可形成侧墙状的本征半导体层44a。并且，存储器栅极连接器区域ER15的盖膜CP1在本征半导体层44被去除时上部盖膜CP1b的表面也被去除一部分，从而所述存储器栅极连接器区域ER15的上部盖膜CP1b的膜厚度相比被抗蚀剂R1a覆盖的存储器单元区域ER13、选择栅极连接器区域ER16、ER17、选择栅极电阻断区域ER12、ER14的上部盖膜CP1b的膜厚度变薄。
另外，如示出图5的D2-D2'部分的剖面结构的图6D所示，在周边电路区域ER2中，在被抗蚀剂R1b、R1c覆盖的逻辑阱RW1、RW2的一部分区域上残留逻辑栅极形成层51、52，从而形成逻辑栅极RG1、RG2。由此，在周边电路区域ER2，在一逻辑阱RW1上夹着栅极绝缘膜57设置有逻辑栅极RG1，在另一逻辑阱RW2上夹着栅极绝缘膜57设置有逻辑栅极RG2。
因此，在该逻辑栅极形成工序中，利用抗蚀剂R1b、R1c对周边电路区域ER2的逻辑栅极形成层51、52进行图案化来形成逻辑栅极RG1、RG2的同时，存储器栅极连接器区域ER15的上部盖膜CP1b的表面也被去除一部分，所述上部盖膜CP1b的膜厚度可变薄。
并且，去除所述抗蚀剂R1a、R1b、R1c后，转到下一个选择栅极形成工序。在选择栅极形成工序中，如与图5对应的部分使用相同的附图标记的图7所示，由被图案化的抗蚀剂R2a、R2b覆盖选择栅极连接器区域ER16、ER17中存储器栅极构造体4周边的选择栅极形成层50(图5)的一部分区域的同时，由抗蚀剂R2c覆盖周边电路区域ER2。接着，对存储器电路区域ER1中没有被抗蚀剂R2a、R2b覆盖的选择栅极形成层50、选择栅极电阻断区域ER12、ER14的本征半导体层44，通过利用氯系气体的干式蚀刻来去除。
由此，在存储器单元区域ER13中，没有被抗蚀剂R2a、R2b覆盖的区域的选择栅极形成层50被去除，存储器栅极构造体4的盖膜CP1向外部露出的同时，沿着存储器栅极构造体4的两侧壁分别残留侧墙状的选择栅极形成层50。因此，在存储器单元区域ER13中，可设置沿着存储器栅极构造体4的一方的侧壁以侧墙状形成的第一选择栅极DG和与该第一选择栅极DG物理性地阻断且沿着存储器栅极构造体4的另一方的侧壁以侧墙状形成的第二选择栅极SG。
另外，此时，在存储器电路区域ER1的选择栅极连接器区域ER16、ER17中，在被抗蚀剂R2a、R2b覆盖的区域，层状的选择栅极形成层50以原样残留，形成与第一选择栅极DG连续设置的选择栅极连接器形成部42b和与第二选择栅极SG连续设置的选择栅极连接器形成部42a。
并且，此时，在选择栅极电阻断区域ER12、ER14中，本征半导体层44被去除，存储器栅极构造体4的盖膜CP1向外部露出的同时，存储器栅极构造体4的两侧壁分别可形成侧墙状的本征半导体层44b。进一步，此时，在存储器栅极连接器区域ER11、ER15中，向外部露出的盖膜CP1的上部盖膜CP1b可被去除的同时，位于存储器栅极MG的周边的侧墙状的本征半导体层(半导体层)44a也可被去除。
在此，存储器栅极连接器区域ER11、ER15的上部盖膜CP1b在图5所示的逻辑栅极形成工序中预先通过干式蚀刻其表面被去除一部分，所形成的膜厚度相比存储器单元ER13、选择栅极连接器区域ER16、ER17、选择栅极电阻断区域ER12、ER14的各上部盖膜CP1b薄。因此，即使在通过干式蚀刻存储器栅极连接器区域ER11、ER15的上部盖膜CP1b全部被去除的情况下，存储器单元ER13、选择栅极连接器区域ER16、ER17、选择栅极电阻断区域ER12、ER14的各上部盖膜CP1b也仅仅会其膜厚度薄而能够残留在存储器栅极MG上。
接着，将通过干式蚀刻去除的对象从选择栅极形成层50和上部盖膜CP1b替换成下部盖膜CP1a。具体来说，将在存储器栅极连接器区域ER11、ER15露出的由SiO2构成的下部盖膜CP1a通过改变蚀刻气体的干式蚀刻(例如，利用氟系气体的干式蚀刻)来去除，在存储器栅极连接器区域ER11、ER15露出存储器栅极MG。
顺便说一下，例如盖膜CP1使用作为SiO2的单层结构的单层盖膜的情况下，在存储器栅极连接器区域ER11、ER15中去除单层盖膜时，同样地由SiO2构成的元件分离层55也被消除同样的量。由此，由Si构成的存储器阱等基板表面与元件分离层55之间产生高低差，可能对元件特性产生影响。
对此，在该实施方式中，通过将盖膜CP1构造成下部盖膜CP1a和上部盖膜CP1b的层叠结构，且上部盖膜CP1b由SiN构成，利用干式蚀刻中的SiN和SiO2的选择比抑制元件分离层55的消除，从而可以仅去除上部盖膜CP1b。因此，本发明中，在去除盖膜CP1时，可以抑制由Si构成的存储器阱等的基板表面和元件分离层55之间产生的高低差，从而可以降低因盖膜CP1的去除工序对元件特性产生的影响。
在此，图8A示出图7的A3-A3'部分的剖面结构。实际上，如图8A所示，在存储器单元区域ER13中，存储器阱MW的表面、存储器栅极构造体4周边的选择栅极形成层50通过干式蚀刻被去除，由此存储器栅极构造体4的盖膜CP1向外部露出，进一步所述盖膜CP1的上部盖膜CP1b的表面也通过干式蚀刻被去除一部分，从而上部盖膜CP1b的膜厚度变薄。
另外，此时，存储器单元区域ER13中，沿着位于存储器栅极构造体4的侧壁的侧壁隔板28a、28b残留侧墙状的选择栅极形成层50，沿着所述侧壁隔板28a、28b形成侧墙状的第一选择栅极DG和第二选择栅极SG。进一步，在存储器单元区域ER13中，存储器阱MW的表面中向外部露出的第一选择栅极绝缘膜30和第二选择栅极绝缘膜33也通过干式蚀刻被去除，从而最终仅在被侧墙状的第一选择栅极DG和第二选择栅极SG覆盖的存储器阱MW的表面残留第一选择栅极绝缘膜30和第二选择栅极绝缘膜33。
由此，在存储器阱MW上，可形成在第一选择栅极绝缘膜30上竖立设置有侧墙状的第一选择栅极DG的第一选择栅极构造体5和在第一选择栅极绝缘膜33上竖立设置有侧墙状的第二选择栅极SG的第二选择栅极构造体6。因此，在存储器单元区域ER13中，可形成在存储器栅极构造体4的侧壁夹着侧壁隔板28a、28b相对配置有侧墙状的第一选择栅极构造体5和第二选择栅极构造体6的存储器单元2b等。
顺便说一下，在该实施方式中，夹着侧壁隔板28a、28b沿着存储器栅极构造体4的侧壁形成的第一选择栅极DG和第二选择栅极SG以侧墙状形成，因此具有分别随着疏远存储器栅极构造体4顶部朝向存储器阱MW逐渐降低的形状。
另外，此时，如示出图7的B3-B3'部分的剖面结构的图8B所示，在形成抗蚀剂R2b的选择栅极连接器区域ER17中，被抗蚀剂R2b覆盖的选择栅极形成层50以原样残留，可形成选择栅极连接器形成部42b。选择栅极连接器形成部42b形成在元件分离层55上，且包括：平面部46a，其表面与所述元件分离层55的基板表面的形状匹配地形成为平面状；搭乘部46b，与平面部46a一体地形成，且搭乘在存储器栅极构造体4的盖膜CP1的一部分上。
在这种情况下，由于选择栅极连接器形成部42b包括表面为平面状的平面部46a，因此在后续的工序中形成的柱状的第一选择栅极连接器DGC能够容易竖立设置在所述平面部46a的表面。并且，由于抗蚀剂R2b覆盖盖膜CP1的一部分区域，因此在盖膜CP1的上部，选择栅极形成层50的一部分以原样残留，与平面部46a一体地形成的搭乘部46b可形成在上部盖膜CP1b上。
另外，在选择栅极连接器区域ER17的盖膜CP1中，没有被抗蚀剂R2b覆盖的区域的上部盖膜CP1b的表面通过干式蚀刻被去除一部分而膜厚度变薄，从而被抗蚀剂R2b覆盖的上部盖膜CP1b和没有被所述抗蚀剂R2b覆盖的上部盖膜CP1b之间形成高低差。
如示出图7的C3-C3'部分的剖面结构的图8C所示，在存储器连接器区域ER15中，将存储器单元区域ER13、选择栅极连接器区域ER16、ER17的选择栅极形成层50通过干式蚀刻去除时，沿着位于存储器栅极构造体4的侧壁的侧壁隔板28a、28b形成的侧墙状的本征半导体层44a也通过干式蚀刻被去除。另外，此时，在存储器栅极连接器区域ER15中，将向外部露出的变薄的上部盖膜CP1b和被上部盖膜CP1b覆盖的下部盖膜CP1a通过改变蚀刻气体的干式蚀刻依次被去除，可使存储器栅极MG向外部露出。另外，如示出图7的D3-D3'部分的剖面结构的图8D所示，周边电路区域ER2被抗蚀剂R2c覆盖，因此栅极绝缘膜57上的逻辑栅极RG1、RG2以原样残留。
接着，去除抗蚀剂R2a、R2b、R2c，转到杂质注入工序。在杂质注入工序中，如与图7对应的部分使用相同符号的图9所示，通过在预定位置具有开口部H1、H2、H3的抗蚀剂R3覆盖存储器电路区域ER1和周边电路区域ER2，向从所述开口部H1、H2、H3向外部露出的区域注入预定的杂质。在这种情况下，存储器电路区域ER1中，选择栅极电阻断区域ER12、ER14中以选择栅极构造体4为中心相对配置的各本征半导体层44b的一部分从抗蚀剂R3的开口部H1、H2向外部露出。
实际上，在选择栅极电阻断区域ER12、ER14中，位于开口部H1、H2的两肋的本征半导体层44b被抗蚀剂R3覆盖，在与存储器单元区域ER13邻接的区域残留本征半导体层44b，进一步，在与存储器栅极连接器区域ER11、ER15邻接的区域也可残留本征半导体层44b。并且，存储器电路区域ER1中，所述区域以外的存储器单元区域ER13、存储器栅极连接器区域ER11、ER15也被抗蚀剂R3覆盖。
在此，在杂质注入工序中，将与n型的第一选择栅极DG和第二选择栅极SG不同的导电型的p型杂质注入到从开口部H1、H2露出的本征半导体层44b，以将从开口部H1、H2露出的本征半导体层44b作为p型的相反导电型半导体层43。由此，选择栅极电阻断区域ER12(ER14)中，在存储器单元区域ER13与存储器栅极连接器区域ER11(ER15)之间，可形成i型的本征半导体层44b、p型的相反导电型半导体层43及i型的本征半导体层44b。
因此，存储器电路区域ER1中，存储器单元区域ER13的n型的第一选择栅极DG及第二选择栅极SG与选择栅极电阻断区域ER12(ER14)的本征半导体层44b接合，通过存储器单元区域ER13和选择栅极电阻断区域ER12、ER14可形成pin接合二极管。另外，存储器电路区域ER1中，通过形成在存储器单元区域ER13和选择栅极电阻断区域ER12、ER14的pin接合二极管，能够电阻断第一选择栅极DG和第二选择栅极SG。
另外，此时，在周边电路区域ER2中，一逻辑阱RW1和所述逻辑阱RW1上的逻辑栅极RG1可被抗蚀剂R3覆盖的同时，另一逻辑阱RW2和所述逻辑阱RW2上的逻辑栅极RG2可从抗蚀剂R3的开口部H3向外部露出。由此，在周边电路区域ER2中，向从开口部H3向外部露出的另一逻辑阱RW2也可注入向存储器电路区域ER1注入的导电型的p型杂质，在逻辑阱RW2的区域可形成p型的源极·漏极区域RSD3、RSD4。
接着，去除抗蚀剂R3后，去除周边电路区域ER2的逻辑阱RW1、RW2上向外部露出的栅极绝缘膜57而在各逻辑栅极RG1、RG2正下方分别残留栅极绝缘膜57，形成由逻辑栅极RG1、RG2和被图案化的栅极绝缘膜57构成的逻辑栅极构造体7a、7b。然后，通过依次执行形成n型的源极·漏极区域RSD1、RSD2的工序、在第一选择栅极DG上和第二选择栅极SG上等形成硅化物层S1、S2、S等的工序、进一步形成相间绝缘层、第一选择栅极连接器DGC、第二选择栅极连接器SGC、存储器栅极连接器MGC、连接器RGC1、RG2、RC1、RC2、RC3、RC4等的工序来可制造半导体集成电路装置1。
(4)作用及效果
对于以上的结构，在存储器单元2b中，在漏极区域34b与源极区域31b之间的存储器阱MW上，包括依次层叠下部栅极绝缘膜24a、电荷存储层EC、上部栅极绝缘膜24b、存储器栅极MG及盖膜CP1而形成的存储器栅极构造体4，沿着设置在存储器栅极构造体4的一侧壁的侧壁隔板28a的侧壁，形成有侧墙状的第一选择栅极构造体5，沿着设置在所述存储器栅极构造体4的另一侧壁的侧壁隔板28b的侧壁，形成有侧墙状的第二选择栅极构造体6。
第一选择栅极构造体5中，在与位线BL连接的漏极区域34b与设置在存储器栅极构造体4的侧壁的一侧壁隔板28a之间的存储器阱MW上，夹着第一选择栅极绝缘膜30设置有侧墙状的第一选择栅极DG，在所述第一选择栅极DG上形成有硅化物层S1。
另外，第二选择栅极构造体6中，在与源极线SL连接的源极区域31b与设置在存储器栅极构造体4的侧壁的另一侧壁隔板28b之间的存储器阱MW上，夹着第二选择栅极绝缘膜33设置有侧墙状的第二选择栅极SG，在所述第二选择栅极SG上形成硅化物层S2。
如上所述，在本发明的存储器单元2b中，第一选择栅极DG和第二选择栅极SG沿着存储器栅极构造体4的侧壁以侧墙状形成，因此能够以存储器栅极构造体4不搭乘在第一选择栅极DG和第二选择栅极SG的方式使存储器栅极构造体4、第一选择栅极构造体5及第二选择栅极构造体6的高度一致，所以存储器栅极构造体4没有从第一选择栅极DG和第二选择栅极SG突出，相应地与现有技术相比能够实现小型化。
另外，在该存储器单元2b中，即使将第一选择栅极DG和第二选择栅极SG形成为侧墙状靠近存储器栅极MG，由于存储器栅极MG上设置有具有预定厚度的盖膜CP1，因此能够使第一选择栅极DG上的硅化物层S1、第二选择栅极SG上的硅化物层S2以盖膜CP1的膜厚度的量从存储器栅极MG疏远，因此相对于存储器栅极MG，第一选择栅极DG上和第二选择栅极SG上的硅化物层S1、S2难以接触，相应地能够防止存储器栅极MG的短路不良。
并且，在该存储器单元2b中，在存储器栅极MG上被施加电荷存储层EC内注入电荷所需的电荷存储栅电压时利用第一写入方法阻止向电荷存储层EC的电荷的注入时，在将被诱发到与存储器栅极MG相对的存储器阱MW的沟道层形成载体区域的载体从沟道层形成载体区域排除的状态下，通过第一选择栅极构造体5阻断与存储器栅极MG相对的区域的存储器阱MW与漏极区域34b的电连接，且通过第二选择栅极构造体6阻断与存储器栅极MG相对的区域的存储器阱MW与源极区域31b的电连接。
由此，在存储器单元2b中，成为在沟道层形成载体区域不形成沟道层而是形成耗尽层的状态，根据电荷存储栅电压存储器阱MW的表面的电位上升，使得存储器栅极MG与存储器阱MW的表面的电压差缩小，从而能够阻止向电荷存储层EC内的电荷注入，另外，通过耗尽层，能够阻止存储器栅极构造体4正下方的存储器阱MW的表面的电位到达第一选择栅极绝缘膜30、第二选择栅极绝缘膜33。
因此，在存储器单元2b中，不约束于通过量子隧道效应向电荷存储层EC注入电荷所需的高电压的电荷存储栅电压，从而能够将位线BL和源极线SL的电压值降低至通过第一选择栅极构造体5阻断与存储器栅极MG相对的区域的存储器阱MW与位线BL的电连接所需的电压值、通过第二选择栅极构造体6阻断与存储器栅极MG相对的区域的存储器阱MW与源极线SL的电连接所需的电压值。因此，在存储器单元2b中，与所述位线BL和源极线SL的电压的降低匹配地，能够相应地使第一选择栅极构造体5的第一选择栅极绝缘膜30的膜厚度、第二选择栅极构造体6的第二选择栅极绝缘膜33的膜厚度变薄，相应地能够实现高速动作。
另外，在存储器单元2b中，利用第二写入方法不向电荷存储层EC注入电荷时，向存储器栅极MG上施加向电荷存储层EC的电荷注入所需的电荷存储栅电压，即使在与存储器栅极MG相对的存储器阱MW的表面形成沟道层，也能够通过第一选择栅极构造体5阻断漏极区域34b与沟道层的电连接，且能够通过第二选择栅极构造体6阻断源极区域31b与沟道层的电连接。
由此，在存储器单元2b中，在与存储器栅极构造体4相对的存储器阱MW的沟道层周边形成耗尽层的同时，根据电荷存储栅电压沟道层的沟道电位上升，使得存储器栅极MG与沟道层之间的电压差缩小，从而能够阻止向电荷存储层EC内的电荷注入，通过耗尽层能够阻止从沟道层向第一选择栅极绝缘膜30和第二选择栅极绝缘膜33的电压的施加。
因此，在存储器单元2b中，不约束于通过量子隧道效应向电荷存储层EC注入电荷所需的高电压的电荷存储栅电压，从而能够将位线BL和源极线SL的电压值降低至通过第一选择栅极构造体5和第二选择栅极构造体6阻断位线BL与沟道层的电连接、源极线SL与沟道层的电连接所需的电压值。因此，在存储器单元2b中，与所述位线BL和源极线SL的电压的降低匹配地，能够相应地使第一选择栅极构造体5的第一选择栅极绝缘膜30的膜厚度、第二选择栅极构造体6的第二选择栅极绝缘膜33的膜厚度变薄，相应地能够实现高速动作。
另外，在本发明的半导体集成电路装置1的制造方法中，首先，在设置有相对的侧壁具有侧壁隔板28a、28b的存储器栅极构造体4的存储器单元区域ER13和选择栅极连接器区域ER16、ER17，形成层状的选择栅极形成层50，进一步，在周边电路区域ER2形成层状的逻辑栅极形成层51、52(电极层形成工序)。
接着，在该制造方法中，如图5所示，通过利用通过光掩膜而被图案化的抗蚀剂R1b、R1c对周边电路区域ER2的逻辑栅极形成层51、52(图3)分别进行图案化，在栅极绝缘膜57上形成逻辑栅极RG1、RG2。进一步，在该制造方法中，在形成逻辑栅极RG1、RG2时，利用设置在存储器电路区域ER1的抗蚀剂R1a，去除存储器电路区域ER1中的存储器栅极连接器区域ER11、ER15的本征半导体层44来使盖膜CP1露出的同时，通过将所述盖膜CP1的表面也去除一部分，由此使所述盖膜CP1的膜厚度变薄(逻辑栅极形成工序)。
接着，在该制造方法中，如图7所示，通过利用通过光掩膜而被图案化的抗蚀剂R2a、R2b对选择栅极形成层50进行图案化，由此沿着存储器栅极构造体4的侧壁隔板28a、28b形成侧墙状的第一选择栅极DG和第二选择栅极SG的同时，通过覆盖存储器栅极构造体4的一部分周边的抗蚀剂R2a、R2b，在选择栅极连接器区域ER16、ER17残留选择栅极形成层50，形成与第一选择栅极DG或第二选择栅极SG连续设置的选择栅极连接器形成部42a、42b(选择栅极形成工序)。
另外，在该制造方法中，在进行形成第一选择栅极DG、第二选择栅极SG及选择栅极连接器形成部42a、42b的选择栅极形成工序时，全部去除存储器栅极连接器区域ER11、ER15的盖膜CP1，在所述存储器栅极连接器区域ER11、ER15上使存储器栅极MG向外部露出。因此，通过这种制造方法制造的半导体集成电路装置1中，在存储器栅极连接器区域ER11、ER15使存储器栅极MG向外部露出，从而能够在所述存储器栅极MG上竖立设置存储器栅极连接器MGC，因此对于在存储器单元区域ER13被盖膜CP1覆盖的存储器栅极MG，能够从存储器栅极连接器区域ER11、ER15的存储器栅极MG施加预定的电压。
另外，对于存储器栅极连接器区域ER11、ER15，在选择栅极形成工序中使存储器栅极连接器MGC可竖立设置的存储器栅极MG向外部露出时，同时去除位于存储器栅极构造体4的周边的本征半导体层44a，因此能够物理性地阻断第一选择栅极DG和第二选择栅极SG。因此，在该实施方式中，可以在相同区域(存储器栅极连接器区域ER11、ER15)自我整合地同时形成在存储器栅极MG可竖立设置存储器栅极连接器MGC的区域和物理性地阻断第一选择栅极DG和第二选择栅极SG的物理性电极阻断区域。
进一步，通过后续的工序通过自我整合形成硅化物层时，不追加加工存储器电路区域ER1的专用光掩膜工序，在存储器单元区域ER13和选择栅极电阻断区域ER12、ER14通过盖膜CP1能够防止存储器栅极MG上形成硅化物的同时，仅在存储器栅极连接器区域ER11、ER15的存储器栅极MG形成硅化物层。
另外，如上所述，在该制造方法中，为了形成第一选择栅极DG、第二选择栅极SG及连接器形成部42a、42b而进行加工存储器电路区域ER1的专用光掩膜工序时，同时进行在存储器电路区域ER1使被盖膜CP1覆盖的存储器栅极MG向外部露出的加工，因此无需另外追加仅仅为了使被盖膜CP1覆盖的存储器栅极MG向外部露出而加工存储电路区域ER1的其他专用光掩膜工序，相应地能够降低制造成本。
并且，在本发明的半导体集成电路装置1的存储器电路区域ER1中可具有下述结构：以与存储器单元区域ER13邻接的方式配置选择栅极连接器区域ER16、ER17，相对于所述存储器单元区域ER13，相比选择栅极连接器区域ER16、ER17更远的位置配置选择栅极电阻断区域ER12、ER14、存储器栅极连接器区域ER11、ER15的结构。具有这种结构的存储器电路区域ER1中，能够将存储器栅极MG上表面被盖膜CP1覆盖的存储器栅极构造体、第一选择栅极构造体5和第二选择栅极构造体6跨过存储器单元区域ER13和选择栅极连接器区域ER16、ER17而形成，而且在选择栅极电阻断区域ER12、ER14中能够电阻断第一选择栅极DG和第二选择栅极SG，进一步，在存储器栅极连接器区域ER11、ER15中，在存储器栅极MG上可以形成存储器栅极连接器MGC。
(5)另一实施方式的半导体集成电路装置的制造方法
上述的“(3)半导体集成电路装置的制造方法”中，对在进行逻辑栅极形成工序后进行选择栅极形成工序的情况进行了说明。但是，本发明并不限定于此，可以先进行选择栅极形成工序，然后再进行逻辑栅极形成工序，即使通过这样的制造方法，与“(3)半导体集成电路装置的制造方法”一样，也能够制造如图2所示的半导体集成电路装置1。
实际上，在该制造方法中，如图3所示，从存储器单元区域ER13跨到存储器栅极连接器区域ER11、ER15，设置具有侧壁隔板28a、28b(图3中省略图示，参照图3A)的存储器栅极构造体4后，例如，在存储器区域ER13和选择栅极连接器区域ER16、ER17形成注入n型杂质的层状的选择栅极形成层50，在存储器栅极连接器区域ER11、ER15和选择栅极电阻断区域ER12、ER14形成由本征半导体形成的本征半导体层44。另外，在周边电路区域ER2，例如，以覆盖整个一逻辑阱RW1的方式形成注入n型杂质的层状的逻辑栅极形成层51，另外，例如，以覆盖整个另一逻辑阱RW2的方式形成注入p型杂质的层状的逻辑栅极形成层52。
接着，转到选择栅极形成工序。在选择栅极形成工序中，如与图3的对应部分使用相同的附图标记的图10所示，由被图案化的抗蚀剂R4a、R4b覆盖选择栅极连接器区域ER16、ER17的存储器栅极构造体4周边的选择栅极形成层50的一部分区域的同时，由抗蚀剂R4c覆盖整个周边电路区域ER2。接着，例如，通过干式蚀刻去除存储器电路区域ER1中没有被抗蚀剂R2a、R2b覆盖的选择栅极形成层50、选择栅极电阻断区域ER12、ER14的本征半导体层44。
由此，在存储器单元区域ER13中，选择栅极形成层50被去除，存储器栅极构造体4的盖膜CP1向外部露出的同时，沿着存储器栅极构造体4的两侧壁分别以侧墙状残留选择栅极形成层50。这样，在存储器单元区域ER13中，可设置沿着存储器栅极构造体4的一方的侧壁以侧墙状形成的第一选择栅极DG和沿着存储器栅极构造体4的另一方的侧壁以侧墙状形成的第二选择栅极SG。
另外，此时，在存储器电路区域ER1的选择栅极连接器区域ER16、ER17中，于被抗蚀剂R2a、R2b覆盖的区域，层状的选择栅极形成层50以原样残留，被形成与第一选择栅极DG连续设置的一选择栅极连接器形成部42b和与第二选择栅极SG连续设置的另一选择栅极连接器形成部42a。
并且，此时，在选择栅极电阻断区域ER12、ER14和存储器栅极连接器区域ER11、ER15中，本征半导体层44被去除，存储器栅极构造体4的盖膜CP1可向外部露出的同时，沿着存储器栅极构造体4的侧壁分别可形成侧墙状的本征半导体层44a。
另外，此时，存储器电路区域ER1中，上部盖膜CP1b的表面也被去除一部分，上部盖膜CP1b的膜厚度可变薄。如上所述，存储器电路区域ER1中，没有被抗蚀剂R4a、R4b覆盖的存储器单元区域ER13的选择栅极形成层50被去除，沿着存储器栅极构造体4的侧壁可形成侧墙状的第一选择栅极DG和第二选择栅极SG的同时，存储器电路区域ER1的上部盖膜CP1b也被去除而可形成膜厚度变薄的上部盖膜CP1b。
在此，图11A示出图10的A4-A4'部分的剖面。如图11所示，在存储器单元区域ER13中形成有存储器阱MW的区域，在形成第一选择栅极DG和第二选择栅极SG时，存储器阱MW的表面中向外部露出的第一选择栅极绝缘膜30和第二选择栅极绝缘膜33也通过干式蚀刻被去除，最终仅在被侧墙状的第一选择栅极DG和第二选择栅极SG覆盖的存储器阱MW的表面残留第一选择栅极绝缘膜30和第二选择栅极绝缘膜33。
由此，在存储器单元区域ER13形成有存储器阱MW的区域，可形成在存储器栅极MG上设置有盖膜CP1、且在存储器栅极构造体4的侧壁夹着侧壁隔板28a、28b相对配置有侧墙状的第一选择栅极构造体5和第二选择栅极构造体6的存储器单元2b。
另外，此时，如示出图10的B4-B4'部分的剖面结构的图11B所示，在形成有抗蚀剂R4b的选择栅极连接器区域ER17中，被抗蚀剂R4b覆盖的选择栅极形成层50以原样残留，可形成选择栅极连接器形成部42b。选择栅极连接器形成部42b形成在元件分离层55上，且包括：平面部46a，其表面与所述元件分离层55的基板表面的形状匹配地以平面状形成；搭乘部46b，与平面部46a一体地形成，且搭乘在存储器栅极构造体4的盖膜CP1的一部分上。
如示出图10的C4-C4'部分的剖面结构的图11C所示，存储器栅极连接器区域ER15具有在存储器栅极MG上设置有盖膜CP1、且在存储器栅极构造体4的侧壁夹着侧壁隔板28a、28b相对配置有侧墙状的本征半导体层44a的结构。另外，周边电路区域ER2中，如示出图10的D4-D4'部分的剖面结构的图11D所示，由于整体被抗蚀剂R4c覆盖，因此层状的逻辑栅极形成层51、52以原样残留。
接着，去除所述抗蚀剂R4a、R4b、R4c后，转到下一个逻辑栅极形成工序。如与图10对应的部分使用相同的附图标记的图12所示，在该逻辑栅极形成工序中，由被图案化的抗蚀剂R5a覆盖存储器电路区域ER1的存储器单元区域ER13、选择栅极连接器区域ER16、ER17及选择栅极电阻断区域ER12、ER14，另外，由与最终形成的逻辑栅极RG1、RG2(图2)的外廓形状匹配地被图案化的抗蚀剂R5b、R5c覆盖周边电路区域ER2的各逻辑栅极形成层51、52。
接着，通过干式蚀刻去除存储器电路区域ER1中从抗蚀剂R5a露出的存储器栅极连接器区域ER11、ER15的上部盖膜CP1b的同时，通过干式蚀刻去除周边电路区域ER2中从抗蚀剂R1b、R1c露出的各逻辑栅极形成层51、52。
由此，在周边电路区域ER2中，没有被抗蚀剂R5b、R5c覆盖的逻辑栅极形成层51、52被去除，在由所述抗蚀剂R5b、R5c覆盖的区域残留逻辑栅极形成层51、52，从而可形成逻辑栅极RG1、RG2。
另外，此时，在存储器栅极连接器区域ER11、ER15中，向外部露出的上部盖膜CP1b被去除，从而存储器栅极MG上的下部盖膜CP1a露出的同时，向外部露出的侧墙状的本征半导体层44a也被去除，从而在存储器栅极MG的侧壁周边少量残留侧墙状的本征半导体层44c。
在此，存储器栅极连接器区域ER11、ER15的上部盖膜CP1b在图10所示的选择栅极形成工序中通过干式蚀刻其表面的一部分预先被去除，膜厚度变薄，因此能够减少去除上部盖膜CP1b时的蚀刻量，相应地能够防止对于周边电路区域ER2的过量蚀刻。并且，此时，在存储器栅极连接器区域ER11、ER15中，去除上部盖膜CP1b时的蚀刻量少，因此在完成去除上部盖膜CP1b时，在沿着存储器栅极MG的侧壁少量残留侧墙状的本征半导体层44c。
接着，通过改变蚀刻气体的干式蚀刻(例如，利用氟型气体的干式蚀刻)去除存储器栅极连接器区域ER11、ER15中露出的下部盖膜CP1a，如图12所示，存储器栅极连接器ER11、ER15中露出存储器栅极MG。
并且，同样在该实施方式中，通过使盖膜CP1具有下部盖膜CP1a和上部盖膜CP1b的层叠结构，且使上部盖膜CP1b由SiN构成，由此能够利用干式蚀刻中的SiN和SiO2的选择比抑制元件分离层55的消除的同时仅去除上部盖膜CP1b。因此，同样在该实施方式中，在去除盖膜CP1时，也能够抑制由Si构成的存储器阱等的基板表面与元件分离层55之间产生高低差，可以降低实施盖膜CP1的去除工序对元件特性产生的影响。
在此，图13A示出图12的A5-A5'部分的剖面结构。如图13A所示，在存储器单元区域ER13中，形成有在存储器栅极构造体4的侧壁夹着侧壁隔板28a、28b相对配置有第一选择栅极构造体5和第二选择栅极构造体6的存储器单元2b，所述存储器单元2b由抗蚀剂R5a覆盖。另外，如示出图12的B5-B5'部分的剖面结构的图13B所示，此时，形成有选择栅极连接器形成部42b的选择栅极连接器区域ER17也由抗蚀剂R5a覆盖。
另外，如示出图12的C5-C5'的剖面结构的图13C所示，在存储器栅极连接器区域ER15中，因没有被抗蚀剂R5a覆盖而上部盖膜CP1b被去除后，通过改变蚀刻气体的干式蚀刻下部盖膜CP1a也被去除，由此存储器栅极MG向外部露出。另外，此时，在存储器栅极连接器区域ER15中，沿着存储器栅极MG的侧壁的侧壁隔板28a、28b残留的侧墙状的本征半导体层44a也被去除，但是受到周边电路区域ER2中同时形成的逻辑栅极RG1、RG2的蚀刻条件的限制，沿着所述侧壁隔板28a、28b少量残留侧墙状的本征半导体层44a。但是，根据逻辑栅极RG1、RG2的蚀刻条件，也可以完全去除存储器栅极连接器区域ER15的本征半导体层44c。在这种情况下，存储器栅极连接器区域ER11、ER15中，与第一选择栅极DG和第二选择栅极SG连续设置的本征半导体层44c被去除，从而也可以成为分断第一选择栅极DG和第二选择栅极SG的物理性电阻断区域。
另外，如示出图12的D5-D5'部分的剖面结构的图13D所示，在周边电路区域ER2中，在被抗蚀剂R5b、R5c覆盖的逻辑阱RW1、RW2的一部分区域残留逻辑栅极形成层51、52，形成逻辑栅极RG1、RG2。由此，在周边电路区域ER2中，在一逻辑阱RW1上夹着栅极绝缘膜57设置有逻辑栅极RG1，在另一逻辑阱RW2上夹着栅极绝缘膜57设置有逻辑栅极RG2。
因此，在该逻辑栅极形成工序中，利用抗蚀剂R5b、R5c对周边电路区域ER2的逻辑栅极形成层51、52进行图案化以形成逻辑栅极RG1、RG2的同时，去除存储器栅极连接器区域ER11、ER15的上部盖膜CP1b，使下部盖膜CP1a向外部露出，进一步通过去除所述下部盖膜CP1a来在存储器栅极连接器区域ER11、ER15中使存储器栅极MG露出。
接着，去除抗蚀剂R2a、R2b、R2c，并如“(3)半导体集成电路装置的制造方法”一样转到杂质注入工序。由此，在选择栅极电阻断区域ER12(ER14)中，在存储器单元区域ER13与存储器栅极连接器区域ER11(ER15)之间，以i型本征半导体层44b、p型相反导电型半导体层43及i型本征半导体层44b的顺序配置，存储器单元区域ER13的n型第一选择栅极DG和第二选择栅极SG与本征半导体层44b接合，形成pin接合二极管。另外，此时，在周边电路区域ER2中，在另一逻辑阱RW2中也会被注入作为被注入到存储器电路区域ER1导电型的p型杂质，形成p型的源极·漏极区域RSD3、RSD4。
接着，去除杂质注入工序中使用的抗蚀剂后，去除周边电路区域ER2的逻辑阱RW1、RW2上向外部露出的栅极绝缘膜57，由此在各逻辑栅极RG1、RG2正下方分别残留栅极绝缘膜57，以形成由漏极栅极RG1、RG2和被图案化的栅极绝缘膜57构成的逻辑栅极构造体7a、7b。然后，通过依次进行形成n型的源极·漏极区域RSD1、RSD2的工序、在第一选择栅极DG上和第二选择栅极SG上等形成硅化物层S1、S2、S等的工序、形成相间绝缘层、第一选择栅极连接器DGC、第二选择栅极连接器SGC、存储器栅极连接器MGC、连接器RGC1、RG2、RC1、RC2、RC3、RC4等的工序等，由此可制造半导体集成电路装置1。
在以上的结构中，根据所述另一实施方式的制造方法中，由通过光掩膜被图案化的抗蚀剂R4c覆盖周边电路区域ER2，并对存储器单元区域ER13的选择栅极形成层50进行回蚀，由此沿着一侧壁隔板28a形成侧墙状的第一选择栅极DG的同时，形成与第一选择栅极DG电分离且沿着另一侧壁隔板28b的侧墙状的第二选择栅极SG，进一步将存储器电路区域ER1的盖膜CP1的表面去除一部分而使得盖膜CP1的膜厚度变薄(选择栅极形成工序)。
接着，在该制造方法中，由通过光掩膜被图案化的抗蚀剂R5a覆盖存储器单元区域ER13、选择栅极连接器区域ER16、ER17及选择栅极电阻断区域ER12、ER14，去除存储器栅极连接器区域ER11、ER15的盖膜CP1，进一步利用抗蚀剂R5b、R5c对周边电路区域ER2的逻辑栅极形成层51、52也进行图案化，以形成逻辑栅极RG1、RG2(逻辑栅极形成工序)。
另外，在该制造方法中，形成逻辑栅极RG1、RG2的逻辑栅极形成工序时，全部去除存储器栅极连接器区域ER11、ER15的盖膜CP1，在所述存储器栅极连接器区域ER11、ER15中使存储器栅极MG向外部露出。因此，通过这种制造方法制造的半导体集成电路装置1中，在存储器栅极连接器区域ER11、ER15中使存储器栅极MG向外部露出，从而能够在存储器栅极MG竖立设置存储器栅极连接器MGC，因此能够对在存储器单元区域ER13中被盖膜CP1覆盖的存储器栅极MG从存储器栅极连接器区域ER11、ER15的存储器栅极MG施加预定的电压。
另外，在该制造方法中，也能够制造出沿着存储器栅极构造体4的侧壁以侧墙状形成第一选择栅极DG和第二选择栅极SG、且在存储器栅极MG上设置有由预定厚度形成的盖膜CP1的存储器单元2b。
并且，在这种制造方法中，由于在为了形成逻辑栅极RG1、RG2而对周边电路区域ER2进行加工的专用光掩膜工序时，同时进行使存储器电路区域ER1中被盖膜CP1覆盖的存储器栅极MG向外部露出的加工，因此无需为了使被盖膜CP1覆盖的存储器栅极MG向外部露出而追加仅对存储器电路区域ER1进行加工的另外的专用光掩膜工序，从而能够降低制造成本。
(6)另一实施方式
此外，本发明并不限定于本实施方式，在本发明的要旨的范围内可以实施各种变形，例如，各部位的电压值可以适用各种电压值。另外，在上述的实施方式中，对具有下部盖膜CP1a和上部盖膜CP1b的层叠结构的盖膜CP1进行说明，但是本发明并不限定于此，也可以是3层、4层等其他多层层叠的盖膜。另外，如示出与图1对应的部分使用相同的附图标记的图14所示，也可以做成在存储器栅极MG上形成有由一层构成的盖膜CP2的存储器单元12。并且，图14所示的存储器单元12也可以采用上述的“(2)半导体集成电路装置的平面布置”，另外，也可以通过上述的“(3)半导体集成电路装置的制造方法”或“(5)另一实施方式的半导体集成电路装置的制造方法”制造。
另外，在上述的实施方式中，说明了适用如图2所示的在一选择栅极连接器区域ER16的末端配置一选择栅极电阻断区域ER12、在另一选择栅极连接器区域ER17的末端配置另一选择栅极电阻断区域ER14的半导体集成电路装置1的情况，但是本发明并不限定于此，也可以适用如与图2对应的部分使用相同的附图标记的图15所示的在一选择栅极连接器区域ER16的末端配置一存储器栅极连接器区域ER11，在另一选择栅极连接器区域ER17的末端配置另一存储器栅极连接器区域ER15的半导体集成电路装置71。
在这种情况下，半导体集成电路区域71的存储器电路区域ER1中，在选择栅极连接器区域ER16与一选择栅极电阻断区域ER12之间配置一存储器栅极连接器区域ER11，在选择栅极连接器区域ER16与另一选择栅极电阻断区域ER14之间配置另一存储器栅极连接器区域ER15。由此，存储器电路区域ER1中，依次配置一选择栅极电阻断区域ER12、一存储器栅极连接器区域ER11、一选择栅极连接器区域ER16、存储器单元区域ER13、另一选择栅极连接器区域ER17、另一存储器栅极连接器区域ER15及另一选择栅极电阻断区域ER14。即使在这种情况下，也能够通过与上述的半导体集成电路装置1相同的制造方法制造的同时，能够实现与上述的半导体集成电路装置1相同的效果。
另外，作为另一实施方式，例如可以在一选择栅极连接器区域ER16夹着选择栅极电阻断区域ER12设置一存储器栅极连接器区域ER11，在另一选择栅极连接器区域ER17夹着另一存储器栅极连接器区域ER14设置另一选择栅极电阻断区域ER14。另外，选择栅极电阻断区域ER12、ER14也可以仅设置在存储器电路区域的任意一侧。在这种情况下，存储器电路区域ER1中，例如依次可配置一存储器栅极连接器区域ER11、一选择栅极电阻断区域ER12、一选择栅极连接器区域ER16、存储器单元区域ER13、另一选择栅极连接器区域ER17及另一存储器栅极连接器区域ER15。
另外，在上述的实施方式中，对在一选择栅极连接器区域ER16设置一选择栅极连接器形成部42a、在另一选择栅极连接器区域ER17设置另一选择栅极连接器形成部42b的情况进行了说明，但是本发明并不限定于此，例如可以仅在选择栅极连接器区域ER16、ER17中的任意一方的选择栅极连接器区域ER16设置两个选择栅极连接器形成部42a、42b。另外，作为另一实施方式，也可以将两个选择栅极连接器形成部42a、42b设置在一选择栅极连接器区域ER16，进一步，在另一选择栅极连接器区域ER17也设置两个选择栅极连接器形成部42a、42b。
另外，在上述的实施方式中，对在选择栅极电阻断区域ER12、ER14形成相反导电型半导体层43、由第一选择栅极DG和第二选择栅极SG、本征半导体层44b、相反导电型半导体层43形成pin接合二极管的情况进行了说明，但是本发明并不限定于此，也可以在选择栅极电阻断区域ER12、ER14仅设置本征半导体层44b。并且，在将选择栅极电阻断区域ER12、ER14仅作为本征半导体层44b的情况下，在所述选择栅极电阻断区域ER12、ER14中不能电阻断第一选择栅极DG和第二选择栅极SG，需要在存储器栅极连接器区域ER11、ER15中去除存储器栅极MG周边的本征半导体层，以物理性地阻断第一选择栅极DG和第二选择栅极SG。
另外，在上述的实施方式中，对利用P型的存储器阱MW设置形成N型的晶体管结构的存储器栅极构造体4、形成N型的MOS晶体管结构的第一选择栅极构造体5、形成同样为N型的MOS晶体管结构的第二选择栅极构造体6的情况进行了说明，但是本发明并不限定于此，也可以利用N型的存储器阱MW设置形成P型的晶体管结构的存储器栅极构造体、形成P型的MOS晶体管结构的第一选择栅极构造体、形成同样为P型的MOS晶体管结构的第二选择栅极构造体。
在这种情况下，上述的实施方式中说明的存储器单元2b由于N型和P型的极性相反，因此施加在存储器栅极构造体、第一选择栅极构造体、第二选择栅极构造体、位线、源极线的电压也相应地变化。但是，即使在这种情况下，与上述的实施方式一样，不会受到存储器栅极上被施加的电荷存储栅电压的约束，可以将施加在位线和源极线的电压降低至第一选择栅极构造体和第二选择栅极构造体的区域中使存储器阱成为非导通状态所需的电压值。因此，即使在这种情况下，由于能够降低所述位线和源极线的电压值，能够使第一选择栅极构造体的第一选择栅极绝缘膜、第二选择栅极构造体的第二选择栅极绝缘膜的膜厚度变薄，从而能够实现高速动作，而且还能够缩小周边电路的面积。
进一步，在上述的实施方式中，对通过向存储器单元2b的电荷存储层EC内注入电荷来写入数据、通过抽出所述电荷存储层EC的电荷来擦除数据的情况进行了说明，但是本发明并不限定于此，也可以与此相反，通过抽出存储器单元2b的电荷存储层EC的电荷来写入数据，通过向所述电荷存储层EC内注入电荷来擦除数据。
另外，在上述的实施方式中，对i型的本征半导体层44b和p型的相反导电型半导体层43形成在选择栅极电阻断区域ER12、ER14、与存储器单元区域ER13的第一选择栅极栅极DG和第二选择栅极SG形成pin接合以通过选择栅极电阻断区域ER12、ER14电阻断第一选择栅极DG和第二选择栅极SG的情况进行了说明，但是本发明并不限定于此，也可以是，将p型的相反导电型半导体层形成在选择栅极电阻断区域ER12、ER14，并与存储器单元区域ER13的第一选择栅极DG和第二选择栅极SG形成pn接合，由此通过选择栅极电阻断区域ER12、ER14电阻断第一选择栅极DG和第二选择栅极SG。
附图标记说明
1：半导体集成电路装置
2a、2b、2c、12：存储器单元
4：存储器栅极构造体
5：第一选择栅极构造体
6：第二选择栅极构造体
30：第一选择栅极绝缘膜
34b：漏极区域
33：第二选择栅极绝缘膜
31b：源极区域
BL：位线
SL：源极线
MW：存储器阱
MG：存储器栅极
DG：第一选择栅极
SG：第二选择栅极
EC：电荷存储层
CP1、CP2：盖膜
CP1a：下部盖膜
CP1b：上部盖膜
权利要求书(按照条约第19条的修改)
1.(修改后)一种半导体集成电路装置，所述半导体集成电路装置具有储存器电路区域和周边电路区域，其特征在于，
在所述存储器电路区域，设置有连接有位线和源极线的存储器单元以矩阵状配置的存储器单元区域，和储存器栅极连接器区域，
所述存储器单元包括：
漏极区域，形成在存储器阱表面，与所述位线连接；
源极区域，形成在所述存储器阱表面，与所述源极线连接；
存储器栅极构造体，形成在所述漏极区域与所述源极区域之间，并以下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜、存储器栅极及由绝缘部件构成的盖膜的顺序层叠而形成在所述存储器阱上；
第一选择栅极构造体，在所述漏极区域与所述存储器栅极构造体之间的所述存储器阱上夹着第一选择栅极绝缘膜形成有第一选择栅极，且与所述存储器栅极构造体的一侧壁夹着一侧壁隔板而邻接；及
第二选择栅极构造体，在所述源极区域与所述存储器栅极构造体之间的所述存储器阱上夹着第二选择栅极绝缘膜形成有第二选择栅极，且与所述存储器栅极构造体的另一侧壁夹着另一侧壁隔板而邻接，
所述第一选择栅极具有相对于所述一侧壁隔板以侧墙状形成且在其上表面部形成有硅化物层的结构，
所述第二选择栅极具有相对于所述另一侧壁隔板以侧墙状形成且在其上表面部形成有硅化物层的结构，
在所述存储器栅极连接器区域中，延伸设置有在所述存储器单元区域形成的所述存储器栅极，而没有延伸设置有所述第一选择栅极和所述第二选择栅极，
在所述存储器栅极连接器区域中，在所述存储器栅极没有设置有所述盖膜，在所述存储器栅极上竖立设置有存储器栅极连接器。
2.(修改后)根据权利要求1所述的半导体集成电路装置，其特征在于，
所述存储器单元的所述盖膜具有层叠结构，包括形成在所述存储器栅极上的下部盖膜和形成在所述下部盖膜上且由与所述下部盖膜不同的绝缘部件构成的上部盖膜。
3.(删除)
4.(删除)
5.(删除)
6.(修改后)根据权利要求1或2所述的半导体集成电路装置，其特征在于，
在所述存储器电路区域中，在所述存储器单元区域与所述存储器栅极连接器区域之间设置有选择栅极电阻断区域，
在所述选择栅极电阻断区域中，延伸设置有形成在所述存储器单元区域的所述存储器栅极，与所述第一选择栅极和所述第二选择栅极不同的导电型的相反导电型半导体层设置在所述存储器栅极的侧壁上。
7.(修改后)根据权利要求1或2所述的半导体集成电路装置，其特征在于，
在所述存储器电路区域中，设置有选择栅极电阻断区域，在所述存储器单元区域与所述选择栅极电阻断区域之间设置有所述存储器栅极连接器区域，
在所述选择栅极电阻断区域中，延伸设置有形成在所述存储器单元区域的所述存储器栅极，与所述第一选择栅极和所述第二选择栅极不同的导电型的相反导电型半导体层设置在所述存储器栅极的侧壁上。
8.(修改后)根据权利要求1、2、6及7中任一项所述的半导体集成电路装置，其特征在于，
在所述存储器电路区域中设置有选择栅极连接器区域，在所述选择栅极连接器区域配置有与所述第一选择栅极连续设置的一选择栅极连接器形成部和与所述第二选择栅极连续设置的另一选择栅极连接器形成部中的至少一个，
所述选择栅极连接器区域配置在所述存储器单元区域与所述存储器栅极连接器区域之间。
9.一种半导体集成电路装置的制造方法，所述半导体集成电路装置包括存储器电路区域和周边电路区域，在所述存储器电路区域形成有存储器单元，所述存储器单元包括在第一选择栅极上具有硅化物层的第一选择栅极构造体、在第二选择栅极上具有硅化物层的第二选择栅极构造体、及在所述第一选择栅极构造体与所述第二选择栅极构造体之间夹着侧壁隔板配置的存储器栅极构造体；在所述周边电路区域形成有周边电路的逻辑栅极构造体，
其特征在于，所述半导体集成电路装置的制造方法包括：
电极层形成工序，从所述存储器电路区域的存储器单元区域一直到存储器栅极连接器区域设置有在存储器阱上以下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜、存储器栅极及由绝缘部件构成的盖膜的顺序层叠的所述存储器栅极构造体，在所述存储器栅极构造体的相对的侧壁分别形成所述侧壁隔板，然后在所述存储器单元区域形成层状的选择栅极形成层，在所述周边电路区域形成层状的逻辑栅极形成层；
逻辑栅极形成工序，由通过光掩膜被图案化的抗蚀剂覆盖所述存储器单元区域的所述选择栅极形成层，将配置在所述存储器栅极连接器区域的所述存储器栅极构造体的所述盖膜的表面去除一部分，使得所述存储器栅极连接器区域的所述盖膜的膜厚度比所述存储器单元区域的所述盖膜的膜厚度薄，并利用所述抗蚀剂对所述周边电路区域的所述逻辑栅极形成层进行图案化，以形成所述逻辑栅极构造体的逻辑栅极；及
选择栅极形成工序，通过由利用光掩膜进行被图案化的抗蚀剂覆盖所述周边电路区域，并对所述存储器单元区域的所述选择栅极形成层进行回蚀，由此沿着一所述侧壁隔板形成侧墙状的所述第一选择栅极的同时，形成与所述第一选择栅极电分离且沿着另一所述侧壁隔板的侧墙状的所述第二选择栅极，进一步，在所述存储器栅极连接器区域的所述盖膜的膜厚度比所述存储器单元区域的所述盖膜的膜厚度薄的状态下，去除所述存储器单元区域和所述存储器栅极连接器区域的各所述盖膜，
在所述选择栅极形成工序中，在所述存储器单元区域中残留所述盖膜，所述存储器栅极连接器区域的所述盖膜被去除，从而所述存储器栅极露出在所述存储器栅极连接器区域中。
10.根据权利要求9所述的半导体集成电路装置的制造方法，其特征在于，
在所述电极层形成工序之前包括盖膜形成工序，通过在所述存储器栅极上形成由绝缘部件构成的下部盖膜，由与所述下部盖膜不同的绝缘部件在所述下部盖膜上形成上部盖膜，由此在所述存储器栅极上形成所述下部盖膜和所述上部盖膜层叠的所述盖膜，
在所述逻辑栅极形成工序中，将位于所述存储器栅极连接器区域的所述上部盖膜的表面去除一部分而使得所述上部盖膜的膜厚度比所述存储器单元区域的所述上部盖膜的膜厚度薄，
在所述选择栅极形成工序中，在所述存储器单元区域中残留所述上部盖膜，并将所述存储器栅极连接器区域的所述上部盖膜全部去除，然后还去除所述存储器栅极连接器区域中露出的所述下部盖膜，由此在所述存储器栅极连接器区域中使所述存储器栅极露出。
11.根据权利要求9或10所述的半导体集成电路装置的制造方法，其特征在于，
在所述选择栅极形成工序中，还去除位于所述存储器栅极周边且与所述第一选择栅极和所述第二选择栅极连续设置的半导体层，
在相同的所述存储器栅极连接器区域自我整合地形成有在所述存储器栅极上能够竖立设置所述存储器栅极连接器的区域和分断所述第一选择栅极和所述第二选择栅极的物理性电极阻断区域。
12.一种半导体集成电路装置的制造方法，所述半导体集成电路装置包括存储器电路区域和周边电路区域，在所述存储器电路区域形成有存储器单元，所述存储器单元包括在第一选择栅极上具有硅化物层的第一选择栅极构造体、在第二选择栅极上具有硅化物层的第二选择栅极构造体、及在所述第一选择栅极构造体与所述第二选择栅极构造体之间夹着侧壁隔板配置的存储器栅极构造体；在所述周边电路区域形成有周边电路的逻辑栅极构造体，
其特征在于，所述半导体集成电路装置的制造方法包括：
电极层形成工序，从所述存储器电路区域的存储器单元区域一直到存储器栅极连接器区域设置有在存储器阱上以下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜、存储器栅极及由绝缘部件构成的盖膜的顺序层叠的所述存储器栅极构造体，在所述存储器栅极构造体的相对的侧壁分别形成所述侧壁隔板，然后在所述存储器单元区域形成层状的选择栅极形成层，在所述周边电路区域形成层状的逻辑栅极形成层；
选择栅极形成工序，由通过光掩膜被图案化的抗蚀剂覆盖所述周边电路区域，并对所述存储器单元区域的所述选择栅极形成层进行回蚀，由此沿着一所述侧壁隔板形成侧墙状的所述第一选择栅极的同时，形成与所述第一选择栅极电分离且沿着另一所述侧壁隔板的侧墙状的所述第二选择栅极，进一步将所述存储器电路区域的所述盖膜的表面去除一部分而使得所述盖膜的膜厚度变薄；及
逻辑栅极形成工序，由通过光掩膜被图案化的抗蚀剂覆盖所述存储器单元区域，去除所述存储器栅极连接器区域的所述盖膜，进一步利用所述抗蚀剂对所述周边电路区域的所述逻辑栅极形成层也进行图案化，以形成所述逻辑栅极构造体的逻辑栅极，
在所述逻辑栅极形成工序中，在所述存储器单元区域中残留所述盖膜的同时，去除所述存储器栅极连接器区域的所述盖膜，从而在所述存储器栅极连接器区域中使所述存储器栅极露出。
13.根据权利要求12所述的半导体集成电路装置的制造方法，其特征在于，
在所述电极层形成工序之前包括盖膜形成工序，通过在所述存储器栅极上形成由绝缘部件构成的下部盖膜，由与所述下部盖膜不同的绝缘部件在所述下部盖膜上形成上部盖膜，由此在所述存储器栅极上形成所述下部盖膜和所述上部盖膜层叠的所述盖膜，
在所述选择栅极形成工序中，将所述存储器单元区域和所述存储器栅极连接器区域的各所述上部盖膜的表面去除一部分而使得所述上部盖膜的膜厚度变薄，
在所述逻辑栅极形成工序中，在所述存储器单元区域中残留所述上部盖膜，将所述存储器栅极连接器区域的所述上部盖膜全部去除，然后还去除所述存储器栅极连接器区域中露出的所述下部盖膜，由此在所述存储器栅极连接器区域中使所述存储器栅极露出。
14.根据权利要求12或13所述的半导体集成电路装置的制造方法，其特征在于，
在所述逻辑栅极形成工序中，还去除位于所述存储器栅极周边且与所述第一选择栅极和所述第二选择栅极连续设置的半导体层，
在相同的所述存储器栅极连接器区域自我整合地形成在所述存储器栅极上能够竖立设置所述存储器栅极连接器的区域和分断所述第一选择栅极和所述第二选择栅极的物理性电极阻断区域。
15.根据权利要求9至14中任一项所述的半导体集成电路装置的制造方法，其特征在于，
在所述选择栅极形成工序中，通过抗蚀剂使所述选择栅极形成层残留一部分，由此形成与所述第一选择栅极连续设置且具有平面部的一选择栅极连接器形成部的同时，形成与所述第二选择栅极连续设置且具有平面部的另一选择栅极连接器形成部。

Claims (15)

1.一种存储器单元，其特征在于，包括：
漏极区域，形成在存储器阱表面，与位线连接；
源极区域，形成在所述存储器阱表面，与源极线连接；
存储器栅极构造体，形成在所述漏极区域与所述源极区域之间，并以下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜、存储器栅极及由绝缘部件构成的盖膜的顺序层叠而形成在所述存储器阱上；
第一选择栅极构造体，在所述漏极区域与所述存储器栅极构造体之间的所述存储器阱上夹着第一选择栅极绝缘膜形成有第一选择栅极，且与所述存储器栅极构造体的一侧壁夹着一侧壁隔板而邻接；及
第二选择栅极构造体，在所述源极区域与所述存储器栅极构造体之间的所述存储器阱上夹着第二选择栅极绝缘膜形成有第二选择栅极，且与所述存储器栅极构造体的另一侧壁夹着另一侧壁隔板而邻接，
所述第一选择栅极具有相对于所述一侧壁隔板以侧墙状形成且在其上表面部形成有硅化物层的结构，
所述第二选择栅极具有相对于所述另一侧壁隔板以侧墙状形成且在其上表面部形成有硅化物层的结构。
2.根据权利要求1所述的存储器单元，其特征在于，
所述盖膜具有层叠结构，包括形成在所述存储器栅极上的下部盖膜和形成在所述下部盖膜上且由与所述下部盖膜不同的绝缘部件构成的上部盖膜。
3.一种半导体集成电路装置，其中以矩阵状配置有连接有位线和源极线的存储器单元，其特征在于，
所述存储器单元为权利要求1或2所述的存储器单元，
在配置有所述存储器单元的存储器电路区域的周边，具有设置有周边电路的周边电路区域。
4.根据权利要求3所述的半导体集成电路装置，其特征在于，
在所述存储器电路区域设置有：
存储器单元区域，其中配置有在存储器栅极上形成有盖膜的多个所述存储器单元；及
存储器栅极连接器区域，其中延伸设置有形成在所述存储器单元区域的所述存储器栅极，在没有所述盖膜的所述存储器栅极上竖立设置有存储器栅极连接器。
5.根据权利要求4所述的半导体集成电路装置，其特征在于，
在所述存储器栅极连接器区域中，形成在所述存储器单元区域的所述第一选择栅极和所述第二选择栅极被分断。
6.根据权利要求4或5所述的半导体集成电路装置，其特征在于，
在所述存储器电路区域中设置有选择栅极电阻断区域，所述选择栅极电阻断区域与形成在所述存储器单元区域的所述第一选择栅极和所述第二选择栅极形成pin接合或pn接合，以电阻断所述第一选择栅极和所述第二选择栅极。
7.根据权利要求4至6中任一项所述的半导体集成电路装置，其特征在于，
在所述存储器电路区域中设置有选择栅极连接器区域，在所述选择栅极连接器区域配置有与所述第一选择栅极连续设置的一选择栅极连接器形成部和与所述第二选择栅极连续设置的另一选择栅极连接器形成部中的至少一个，
所述选择栅极连接器区域配置在所述存储器单元区域与所述存储器栅极连接器区域之间。
8.根据权利要求4或5所述的半导体集成电路装置，其特征在于，
在所述存储器电路区域设置有：
选择栅极电阻断区域，与形成在所述存储器单元区域的所述第一选择栅极和所述第二选择栅极形成pin接合或pn接合，以电阻断所述第一选择栅极和所述第二选择栅极；及
选择栅极连接器区域，配置有与所述第一选择栅极连续设置的一选择栅极连接器形成部和与所述第二选择栅极连续设置的另一选择栅极连接器形成部中的至少一个，
在所述存储器单元区域的末端配置有所述选择栅极连接器区域，在所述选择栅极连接器区域的末端配置有所述选择栅极电阻断区域或所述存储器栅极连接器区域。
9.一种半导体集成电路装置的制造方法，所述半导体集成电路装置包括存储器电路区域和周边电路区域，在所述存储器电路区域形成有存储器单元，所述存储器单元包括在第一选择栅极上具有硅化物层的第一选择栅极构造体、在第二选择栅极上具有硅化物层的第二选择栅极构造体、及在所述第一选择栅极构造体与所述第二选择栅极构造体之间夹着侧壁隔板配置的存储器栅极构造体；在所述周边电路区域形成有周边电路的逻辑栅极构造体，
其特征在于，所述半导体集成电路装置的制造方法包括：
电极层形成工序，从所述存储器电路区域的存储器单元区域一直到存储器栅极连接器区域设置有在存储器阱上以下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜、存储器栅极及由绝缘部件构成的盖膜的顺序层叠的所述存储器栅极构造体，在所述存储器栅极构造体的相对的侧壁分别形成所述侧壁隔板，然后在所述存储器单元区域形成层状的选择栅极形成层，在所述周边电路区域形成层状的逻辑栅极形成层；
逻辑栅极形成工序，由通过光掩膜被图案化的抗蚀剂覆盖所述存储器单元区域的所述选择栅极形成层，将配置在所述存储器栅极连接器区域的所述存储器栅极构造体的所述盖膜的表面去除一部分，使得所述存储器栅极连接器区域的所述盖膜的膜厚度比所述存储器单元区域的所述盖膜的膜厚度薄，并利用所述抗蚀剂对所述周边电路区域的所述逻辑栅极形成层进行图案化，以形成所述逻辑栅极构造体的逻辑栅极；及
选择栅极形成工序，通过由利用光掩膜进行被图案化的抗蚀剂覆盖所述周边电路区域，并对所述存储器单元区域的所述选择栅极形成层进行回蚀，由此沿着一所述侧壁隔板形成侧墙状的所述第一选择栅极的同时，形成与所述第一选择栅极电分离且沿着另一所述侧壁隔板的侧墙状的所述第二选择栅极，进一步，在所述存储器栅极连接器区域的所述盖膜的膜厚度比所述存储器单元区域的所述盖膜的膜厚度薄的状态下，去除所述存储器单元区域和所述存储器栅极连接器区域的各所述盖膜，
在所述选择栅极形成工序中，在所述存储器单元区域中残留所述盖膜，所述存储器栅极连接器区域的所述盖膜被去除，从而所述存储器栅极露出在所述存储器栅极连接器区域中。
10.根据权利要求9所述的半导体集成电路装置的制造方法，其特征在于，
在所述电极层形成工序之前包括盖膜形成工序，通过在所述存储器栅极上形成由绝缘部件构成的下部盖膜，由与所述下部盖膜不同的绝缘部件在所述下部盖膜上形成上部盖膜，由此在所述存储器栅极上形成所述下部盖膜和所述上部盖膜层叠的所述盖膜，
在所述逻辑栅极形成工序中，将位于所述存储器栅极连接器区域的所述上部盖膜的表面去除一部分而使得所述上部盖膜的膜厚度比所述存储器单元区域的所述上部盖膜的膜厚度薄，
在所述选择栅极形成工序中，在所述存储器单元区域中残留所述上部盖膜，并将所述存储器栅极连接器区域的所述上部盖膜全部去除，然后还去除所述存储器栅极连接器区域中露出的所述下部盖膜，由此在所述存储器栅极连接器区域中使所述存储器栅极露出。
11.根据权利要求9或10所述的半导体集成电路装置的制造方法，其特征在于，
在所述选择栅极形成工序中，还去除位于所述存储器栅极周边且与所述第一选择栅极和所述第二选择栅极连续设置的半导体层，
在相同的所述存储器栅极连接器区域自我整合地形成有在所述存储器栅极上能够竖立设置所述存储器栅极连接器的区域和分断所述第一选择栅极和所述第二选择栅极的物理性电极阻断区域。
12.一种半导体集成电路装置的制造方法，所述半导体集成电路装置包括存储器电路区域和周边电路区域，在所述存储器电路区域形成有存储器单元，所述存储器单元包括在第一选择栅极上具有硅化物层的第一选择栅极构造体、在第二选择栅极上具有硅化物层的第二选择栅极构造体、及在所述第一选择栅极构造体与所述第二选择栅极构造体之间夹着侧壁隔板配置的存储器栅极构造体；在所述周边电路区域形成有周边电路的逻辑栅极构造体，
其特征在于，所述半导体集成电路装置的制造方法包括：
电极层形成工序，从所述存储器电路区域的存储器单元区域一直到存储器栅极连接器区域设置有在存储器阱上以下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜、存储器栅极及由绝缘部件构成的盖膜的顺序层叠的所述存储器栅极构造体，在所述存储器栅极构造体的相对的侧壁分别形成所述侧壁隔板，然后在所述存储器单元区域形成层状的选择栅极形成层，在所述周边电路区域形成层状的逻辑栅极形成层；
选择栅极形成工序，由通过光掩膜被图案化的抗蚀剂覆盖所述周边电路区域，并对所述存储器单元区域的所述选择栅极形成层进行回蚀，由此沿着一所述侧壁隔板形成侧墙状的所述第一选择栅极的同时，形成与所述第一选择栅极电分离且沿着另一所述侧壁隔板的侧墙状的所述第二选择栅极，进一步将所述存储器电路区域的所述盖膜的表面去除一部分而使得所述盖膜的膜厚度变薄；及
逻辑栅极形成工序，由通过光掩膜被图案化的抗蚀剂覆盖所述存储器单元区域，去除所述存储器栅极连接器区域的所述盖膜，进一步利用所述抗蚀剂对所述周边电路区域的所述逻辑栅极形成层也进行图案化，以形成所述逻辑栅极构造体的逻辑栅极，
在所述逻辑栅极形成工序中，在所述存储器单元区域中残留所述盖膜的同时，去除所述存储器栅极连接器区域的所述盖膜，从而在所述存储器栅极连接器区域中使所述存储器栅极露出。
13.根据权利要求12所述的半导体集成电路装置的制造方法，其特征在于，
在所述电极层形成工序之前包括盖膜形成工序，通过在所述存储器栅极上形成由绝缘部件构成的下部盖膜，由与所述下部盖膜不同的绝缘部件在所述下部盖膜上形成上部盖膜，由此在所述存储器栅极上形成所述下部盖膜和所述上部盖膜层叠的所述盖膜，
在所述选择栅极形成工序中，将所述存储器单元区域和所述存储器栅极连接器区域的各所述上部盖膜的表面去除一部分而使得所述上部盖膜的膜厚度变薄，
在所述逻辑栅极形成工序中，在所述存储器单元区域中残留所述上部盖膜，将所述存储器栅极连接器区域的所述上部盖膜全部去除，然后还去除所述存储器栅极连接器区域中露出的所述下部盖膜，由此在所述存储器栅极连接器区域中使所述存储器栅极露出。
14.根据权利要求12或13所述的半导体集成电路装置的制造方法，其特征在于，
在所述逻辑栅极形成工序中，还去除位于所述存储器栅极周边且与所述第一选择栅极和所述第二选择栅极连续设置的半导体层，
在相同的所述存储器栅极连接器区域自我整合地形成在所述存储器栅极上能够竖立设置所述存储器栅极连接器的区域和分断所述第一选择栅极和所述第二选择栅极的物理性电极阻断区域。
15.根据权利要求9至14中任一项所述的半导体集成电路装置的制造方法，其特征在于，
在所述选择栅极形成工序中，通过抗蚀剂使所述选择栅极形成层残留一部分，由此形成与所述第一选择栅极连续设置且具有平面部的一选择栅极连接器形成部的同时，形成与所述第二选择栅极连续设置且具有平面部的另一选择栅极连接器形成部。
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