TW201515184A - 半導體裝置 - Google Patents

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Sumio Ogawa
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Abstract

本發明之半導體裝置，其構成為，係具備有：含有柱體(11)之半導體裝置(10)；和鄰接於柱體(11)之側面的一部分而形成之元件分離體(15)；和被形成於柱體(11)上之磊晶層(14)；和對於磊晶層(14)供給第1電壓之第1接觸插塞(31)；和沿著柱體(11)之側面中的除了前述一部分以外之面所形成的熔絲電極(12)；和被形成於熔絲電極(12)以及柱體(11)之間之熔絲絕緣膜(22)；和被電性連接於熔絲電極(12)處並對於該電極供給第2電壓之第2接觸插塞(32)。

Description

半導體裝置
本發明，係有關於半導體裝置。
在專利文獻1中，係揭示有將縱型MOS(Metal Oxide Semiconductor)電晶體構造適用於抗熔絲(antifuse，以下標記為「AF」)元件中的構成例。在專利文獻1中，係揭示有一種連接方法，其係藉由對於AF元件之2個的端子中之相當於其中一方之端子的熔絲電極和相當於另外一方之端子的下部擴散層之間施加高電壓(SuperVoltage：SV)，來破壞熔絲絕緣膜，並將AF元件設為ON狀態。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2012-38964號公報
當將在專利文獻1中所揭示之AF元件配置成陣列狀的情況時，係可考慮有將複數之AF元件與共通之P-Well層作連接的構成。於此情況，若是將AF元件依序作連接，則會發生下述一般之問題：亦即是，起因於從被連接於前半處之AF元件的下部擴散層所朝向P-Well層之漏洩電流，P-Well層之電位會上升，被連接於後半處之AF元件的SV電位差係會變小。
本發明之其中一個側面之半導體裝置，係具備有：含有柱體之半導體基板；和鄰接於柱體之側面的一部分而形成之元件分離體；和被形成於柱體上之磊晶層；和被形成於磊晶層上，並對於磊晶層供給第1電壓之第1接觸插塞；和沿著柱體之側面中的除了前述一部分以外之面所形成的熔絲電極；和被形成於熔絲電極以及柱體之間之熔絲絕緣膜；和被電性形成於熔絲電極處並對於熔絲電極供給第2電壓之第2接觸插塞。
10‧‧‧半導體基板
11‧‧‧柱體
12‧‧‧熔絲電極
13‧‧‧雜質擴散區域
14‧‧‧磊晶層
15‧‧‧STI
21‧‧‧絕緣膜
22‧‧‧熔絲絕緣膜
23‧‧‧矽氧化膜
24‧‧‧遮罩氮化膜
31、32‧‧‧接觸插塞
41、42‧‧‧配線
[圖1]圖1係為對於本發明之第1實施形態的AF元件之其中一種構成例作展示之上面圖。
[圖2]圖2係為對於第1實施形態的AF元件之其中一種構成例作展示之剖面圖。
[圖3]圖3係為對於理想AF作展示之元件圖。
[圖4A]圖4A係為對於本發明之第2實施形態的AF元件之其中一種構成例作展示之上面圖。
[圖4B]圖4B係為對於本發明之第2實施形態的AF元件之其中一種構成例作展示之剖面圖。
[圖5]圖5係為對於實施例1的熔絲電路之其中一種構成例作展示之電路圖。
[圖6]圖6係為用以對於圖5中所示之熔絲電路的特性作說明之圖表。
[圖7]圖7係為對於實施例2的熔絲電路之其中一種構成例作展示之電路圖。
[圖8A]圖8A係為對於被與第1或第2AF元件同時所形成之縱型MOS電晶體的其中一種構成例作展示之上面圖。
[圖8B]圖8B係為對於圖8A中所示之縱型MOS電晶體的其中一種構成例作展示之剖面圖。
(第1實施形態)
本實施形態，係為當本發明之半導體裝置乃身為AF元件的情況。針對本實施形態之AF元件的構成作說明。
圖1係為對於本實施形態的AF元件之其中一種構成例作展示之上面圖。圖1係為從上方而對於本實施形態的AF元件之平面圖案作了觀察時的透視圖。圖2係 為對於本實施形態之AF元件的其中一種構成例作展示之剖面圖，並對於圖1中所示之線段AA’的部份之剖面構造作模式性展示。
如同圖1之上面圖中所示一般，於半導體基板10處，係被設置有平面圖案為橢圓形之熔絲電極12、和將被設置在熔絲電極12之周圍處的溝部5作包圍之外壁部35。在本實施形態中，熔絲電極12和外壁部35係藉由相同之導電性材料所形成，但是外壁部35之材料係亦可並不具備有導電性。
若是參考圖2之剖面圖，則在半導體基板10處，係被設置有相對於基板表面而成垂直之柱體11。在柱體11之側面的一部分處，係被鄰接設置有STI(Shallow Trench Isolation)15。如同圖1以及圖2中所示一般，在柱體11之側面中的除了與STI 15相接之面以外的面上，係隔著熔絲絕緣膜22而被形成有熔絲電極12。熔絲絕緣膜22，例如係為矽氧化膜，膜厚係為4~6nm。
如同由圖1以及圖2而可得知一般，熔絲電極12，其平面圖案係為橢圓形狀，立體形狀係為筒狀。熔絲電極12，係經由接觸插塞32而被與配線42作連接。在柱體11之上，係被設置有磊晶層14，磊晶層14係經由接觸插塞31而被與配線41作連接。AF元件，係為2端子之元件，其中一方之端子係為相當於上部擴散層之磊晶層14，另外一方之端子係為熔絲電極12。
於圖1中，係標示有STI 15之邊界K，但是，如同由圖2而可得知一般，邊界K係會與配線41之端部相重疊，因此，在圖1中，係相較於圖2之剖面圖而將邊界K些許朝向右側偏移地來作標示。在外壁部35之外側處，亦係被形成有STI 15。
在圖2所示之剖面圖中的左側之溝部5處，係於半導體基板10之表面近旁處設置有雜質擴散區域13。又，在雜質擴散區域13之上，係被設置有絕緣膜21。在雜質擴散區域13中，係擴散有N型之導電性雜質。熔絲電極12，係藉由絕緣膜21而被與雜質擴散區域13作電性絕緣。絕緣膜21之膜厚，例如係為30~50nm。
在半導體基板10處，係如圖2中所示一般，從雜質擴散區域13之位置起而於深處被形成有P-Well層7(亦即是P型之井層)。P-Well層7之P型導電性雜質濃度，係成為較P型之半導體柱體11而更高。AF元件，係藉由外壁部35之內側的STI 15以及外壁部35之外側的STI 15，而被與相鄰之其他元件(未圖示)作元件分離。在磊晶層14和熔絲電極12之間，係被形成有遮罩氮化膜24，藉由遮罩氮化膜24，而保持此些之2個的電極之電性絕緣性。
又，在本實施形態中，針對柱體11，係藉由相較於在專利文獻1中所揭示之AF元件而將與半導體基板10之表面相平行的剖面之面積縮小，來將柱體11形成 為細。又，由於針對柱體11，係並未進行有對於被與AF元件同時形成之縱型MOS電晶體所進行之通道離子植入，因此柱體11之阻抗係變高。
圖3係為對於理想AF作展示之元件圖。
AF元件，若是2端子間並未被導通，則係保持OFF狀態，若是2端子間相互導通，則係維持ON狀態。本實施形態之AF元件，係相當於圖3中所示之理想AF。在圖3所示之元件圖中，係使上側之端子相當於本實施形態之AF元件的熔絲電極12，並使下側之端子相當於本實施形態之AF元件的磊晶層14。
接著，針對用以將本實施形態之AF元件從OFF狀態而設為ON狀態的連接方法作說明。
若是對於在圖1中所示之配線41，而施加與被施加於P-Well層7處之電壓相同的第1電壓(-SV)，並對於配線42施加第2電壓(+SV)，則在熔絲絕緣膜22處係發生絕緣膜破壞，熔絲電極12以及磊晶層14係成為導通狀態。此係因為，由於柱體11之阻抗係為高，因此相較於從熔絲電極12而經由雜質擴散區域13所到達P-Well層7處之電流通路，係以破壞膜厚為薄之熔絲絕緣膜22並誘導至在成為上部擴散層之磊晶層14和熔絲電極12間的連接通路處一事為較容易之故。又，由於連接場所和相當於下部擴散層之雜質擴散區域13之間的阻抗係為高，因此就算是複數之AF元件共用P-Well層7，相鄰接之AF元件間的元件分離亦係成為更為完備。因此，係 能夠防止在相鄰接之AF元件間流動漏洩電流的情形。
若依據本實施形態之半導體裝置，則藉由作為AF元件之上部擴散層而在柱體上設置磊晶層，並在柱體之上部而使「熔絲電極-上部擴散層」之間的電流通路產生，係能夠對於經由P-Well層而流動至基板處之漏洩電流作抑制。其結果，相較於在「熔絲電極-下部擴散層」之間而使電流通路產生的於專利文獻1中所揭示之AF元件，係成為能夠降低漏洩電流。
進而，藉由將柱體之導電性雜質的濃度設為較P-Well層更低，柱體係成為高阻抗，而成為能夠使從熔絲電極12經由雜質擴散區域13而到達P-Well層7處的電流通路變得更難以產生。
(第2實施形態)
本實施形態之AF元件，相較於第1實施形態之AF元件，係為將形成磊晶層之面的面積更加增大之構成。
圖4A係為對於本實施形態的AF元件之其中一種構成例作展示之上面圖。圖4B係為對於本實施形態之AF元件的其中一種構成例作展示之剖面圖，並對於圖4A中所示之線段BB’的部份之剖面構造作模式性展示。
如同圖4A以及圖4B中所示一般，本實施形態之AF元件，相較於第1實施形態，柱體11之上面的面積係為大。藉由將磊晶層14和柱體11之接觸面積增大，係成為能夠將接觸阻抗縮小。
若依據本實施形態，則藉由將柱體和被形成在柱體上之磊晶層之間的接觸阻抗縮小，在破壞熔絲絕緣膜時，熔絲電極和磊晶層係成為更容易進行連接。又，當在形成磊晶層之前而對於柱體上之矽氧化膜進行蝕刻時，藉由將柱體上面之開口增大，係成為能夠藉由以濕蝕刻處理所進行之等向性蝕刻來將矽氧化膜更加完全地除去。
以下，針對使用有在第1以及第2實施形態中所說明了的AF元件之半導體裝置的實施例作說明。
[實施例1]
本實施例之半導體裝置，係為使用有複數的上述之實施形態之AF元件的熔絲電路之情形。本實施例之熔絲電路，係為將包含有AF元件之熔絲組作了複數設置的構成。
針對本實施例之熔絲電路的構成作說明。圖5係為對於本實施形態的熔絲電路之其中一種構成例作展示之電路圖。
如圖5中所示一般，熔絲電路，係具備有經由電源線50而對於AF元件2供給第2電壓(+SV)之電源51、和對於AF元件2供給第1電壓(-SV)之電源線52、以及被並聯連接於電源線50以及電源線52之間之複數的熔絲組。電源線52，係相當於未圖示之P-Well層。
在本實施形態中，在電源線50和電源線52之間係並聯連接有(n×m)個的熔絲組。n以及m，係為1 以上的整數，n個的AF元件2，係共用1個的P-Well層，將P-Well層作共有之n個的AF元件之群組，係被設置有m個。
熔絲組，係具備有被與電源線50作了連接的AF元件2、和被與AF元件2作了連接的第1Nch驅動電路55、和被連接於第1Nch驅動電路55和電源線52之間的第2Nch驅動電路56、以及選擇電路57。AF元件2，係為在第1以及第2實施形態中所作了說明的AF元件，圖1以及圖4A中所示之配線41係被與第1Nch驅動電路55作連接，配線42係被與電源線50作連接。
第1以及第2Nch驅動電路55、56之個者，係為將2個的NchMOS電晶體作了串聯連接之構成。在本實施形態中，NchMOS電晶體係為被與AF元件2同時地形成之縱型MOS電晶體。
藉由將複數之縱型MOS電晶體作串聯連接，來防止起因於被施加在驅動電路處之第1以及第2電壓之電位差而導致MOS電晶體被破壞的情形。在本實施形態中，代替將4個的縱型MOS電晶體作了串聯連接的「4串聯驅動」，係使用設置有2個的將2個縱型MOS電晶體作了串聯連接的驅動器之「2串聯驅動×2」。
選擇電路57，係被與第1Nch驅動電路55和第2Nch驅動電路56之節點作連接。選擇電路57，係具備有NchMOS電晶體以及PchMOS電晶體。選擇電路57，係使選擇訊號被輸入至此些之2個的MOS電晶體之 閘極電極處，若是成為ON狀態，則係將節點之電位輸出至感測/閂鎖電路58處。選擇電路57，在選擇訊號並未被輸入之OFF狀態時，係將節點維持於接地電位(GND=0V)。
接著，針對在本實施例之熔絲電路中的AF元件2之連接方法作說明。
作為初期狀態，在全部的熔絲組中，AF元件2之熔絲絕緣膜22係並未被破壞，而身為OFF狀態。又，所有的選擇電路57亦均為OFF狀態。在AF元件2之熔絲電極12處，係被施加有電源線50之第2電壓(+SV)=4V。
為了連接第1個的熔絲組之AF元件2，第1Nch驅動電路55之NchMOS電晶體，若是在閘極電極處被施加電壓Gate1，則係從OFF而切換為ON。又，第2Nch驅動電路56之NchMOS電晶體，若是在閘極電極處被施加電壓Gate2，則係從OFF而切換為ON。因此，在AF元件2之磊晶層14處，係被施加有電源線52之第1電壓(-SV)=-2V。
在AF元件2之熔絲電極12和磊晶層14之間，係被施加有+SV+| -SV |=6V之高電壓，熔絲絕緣膜22係被破壞。其結果，第1個的熔絲組之AF元件2係成為ON狀態。
針對第2個以後的熔絲組，亦同樣的，藉由與第1個的熔絲組相同地來進行操作，係能夠將任意之熔 絲組的AF元件2從OFF狀態來切換為ON狀態。
若是針對全部的熔絲組而結束了將AF元件2設定為ON狀態或者是OFF狀態之編程，則藉由使讀出對象之熔絲組的選擇電路57成為ON，與AF元件2之設定狀態相對應的電位係被輸出至感測/閂鎖電路58處。
圖6係為用以對於圖5中所示之熔絲電路的特性作說明之圖表。圖表之縱軸，係代表P-Well層之電位(以下，係稱作「井電位」)，橫軸，係代表當在每一定的時間而將AF元件之連接數作1個的增加時之時間經過，並與AF元件之連接總數相對應。連接數之最大值，係為(n×m)。
如同觀察圖6而可得知一般，就算是增加ON狀態之AF元件，井電位也不會改變，以虛線箭頭所示之SV電位差係為一定。就算是成為圖表中所示之橫軸的後半部分，亦仍係保持為第1電壓(-SV)之電位。此係起因於係幾乎不會從AF元件而朝向P-Well層流動漏洩電流一事所導致者。在本實施例之熔絲電路中，被連接於共通之P-Well層處之AF元件的數量n，係成為不會受到為了防止井電位之降低一事所導致的限制(例如，n≦200)。
若依據本實施例，則係成為不會受到依序所設定之AF元件的設定狀態以及數量之影響而不論是在何者之AF元件處均能夠將第1以及第2電壓保持為一定。不論是在何者之AF元件處，連接條件均係成為一定，而成為能夠得到安定之置換率。
又，由於從各AF元件而朝向P-Well層之漏洩電流係為少，因此係並不需要亦考慮到漏洩電流之問題地而將由第1以及第2電壓所致的電位差作不必要的增高。因此，作為驅動電路，係成為能夠代替「4串聯驅動」而採用「2串聯驅動×2」。
又，由於漏洩電流係縮小至無關於被作連接之AF元件的數量而井電位均幾乎不會改變的程度，因此，在共通之P-Well層處所連接的AF元件之數量n係並不會受到限制。
又，由於AF元件係與縱型MOS電晶體同樣的而使用有柱體，因此相較於平坦型，元件之尺寸係能夠縮小。
又，由於各AF元件之側面係被絕緣體所包圍，因此相鄰接之元件間的絕緣性分離係成為更加完備。故而，如同圖5中所示一般，係成為能夠在AF元件之P-Well層的電位側處設置驅動電路。
進而，在本實施例中，於2個的驅動電路之雙方處，係使用有藉由Nch電晶體所構成之Nch驅動器。以電子作為載體之Nch驅動器，相較於以電洞作為載體之Pch驅動器，由於移動度係為大，因此相較於Pch驅動器，係有著能夠以較小之尺寸而得到相同之電流的優點。
[實施例2]
本實施例之半導體裝置，係與實施例1相同地，而身為具備有複數之在第1以及第2實施形態中所說明了的AF元件之熔絲電路，但是，係成為與實施例1相異之構成。
針對本實施例之熔絲電路的構成作說明。圖7係為對於本實施形態的熔絲電路之其中一種構成例作展示之電路圖。
如圖7中所示一般，熔絲電路，係具備有經由電源線50而對於AF元件2供給第2電壓(+SV)之電源51、和對於AF元件2供給第1電壓(-SV)之電源線52、以及被並聯連接於電源線50以及電源線52之間之複數的熔絲組。電源線52，係相當於未圖示之P-Well層。
熔絲組，係具備有被連接於電源線50和AF元件2之間之Pch驅動電路61、和被連接於AF元件2和電源線52之間的Nch驅動電路63。AF元件2，係使圖1以及圖4A中所示之配線41與電源線52作連接，並使配線42與Pch驅動電路63作連接。
Pch驅動電路61，係為將2個的PchMOS電晶體串聯地作了連接之構成。Nch驅動電路63，係為將2個的NchMOS電晶體串聯地作了連接之構成。在本實施形態中，NchMOS電晶體以及PchMOS電晶體，係為被與AF元件2同樣地形成之縱型MOS電晶體。
在各熔絲組之Pch驅動電路61和AF元件2之間的節點處，係被連接有當OFF狀態時為對於節點供 給接地電位並當ON狀態時將節點之電位輸出至感測/閂鎖電路(未圖示)處的選擇電路57。
接著，針對在本實施例之熔絲電路中的AF元件2之連接方法作說明。在圖7中，雖係針對熔絲組為2個的情況而作展示，但是，係與實施例1相同的，假設其為被設置有(n×m)個的熔絲組者。
作為初期狀態，在全部的熔絲組中，AF元件2之熔絲絕緣膜22係並未被破壞，而身為OFF狀態。又，所有的選擇電路57亦均為OFF狀態。在Pch驅動電路61處，係被施加有電源線50之第2電壓(+SV)=4V。
為了連接第1個的熔絲組之AF元件2，在Pch驅動電路61之PchMOS電晶體的閘極電極處係被施加有電壓Gate1。電壓Gate1，係為通常之4~0V。PchMOS電晶體，若是在閘極電極處被施加電壓Gate1，則係從OFF而切換為ON。藉由此，在AF元件2之熔絲電極12處，係被施加有第2電壓(+SV)=4V。
接著，在Nch驅動電路63之NchMOS電晶體的閘極電極處，係被施加有電壓Gate2。電壓Gate2，係為寫入電壓Vpp~-2V。NchMOS電晶體，若是在閘極電極處被施加電壓Gate2，則係從OFF而切換為ON。藉由此，在AF元件2之磊晶層14處，係被施加有電源線52之第1電壓(-SV)=-2V。
在AF元件2之熔絲電極12和磊晶層14之 間，係被施加有+SV+| -SV |=6V之高電壓，熔絲絕緣膜22係被破壞。其結果，第1個的熔絲組之AF元件2係成為ON狀態。
針對第2個以後的熔絲組，亦同樣的，藉由與第1個的熔絲組相同地來進行操作，係能夠將任意之熔絲組的AF元件2從OFF狀態來切換為ON狀態。
若是針對全部的熔絲組而結束了將AF元件2設定為ON狀態或者是OFF狀態之編程，則藉由使讀出對象之熔絲組的選擇電路57成為ON，與AF元件2之設定狀態相對應的電位係被輸出至感測/閂鎖電路58處。
在本實施例中，係亦與在實施例2中參考圖6所作了說明者相同，由於無關於AF元件之連接數量，第1電壓(-SV)均不會變動，因此置換率係為安定，而能夠得到高的信賴性。其結果，作為驅動電路，係成為能夠代替「4串聯驅動」而採用「2串聯驅動×2」。
又，若是將Nch驅動器電位性地設置於較AF元件而更上方，則係有必要將閘極電極之臨限值電壓Vt作更進一步的提升，但是，在上述之實施形態的AF元件中，由於係並不需要對於漏洩至P-Well層處之漏洩電流作考慮，因此係成為能夠在AF元件之電位性的下側處設置Nch驅動器，而並不需要將臨限值電壓提升。
如同參考實施例1以及2所作了說明一般，在將上述之實施形態的AF元件配置為陣列狀的情況時，係可考慮有各種之構成。
另外，上述之實施形態的AF元件，係能夠在以專利文獻1所揭示之製造方法作為基礎來製造縱型MOS電晶體時，而同時地形成。針對第1實施形態之AF元件而與縱型MOS電晶體之構成作對比性的說明，並省略關於上述之實施形態的AF元件之製造方法的詳細說明。
首先，針對被與AF元件同時地形成之縱型MOS電晶體的構成作說明。
圖8A係為對於被與本實施形態之AF元件同時所形成之縱型MOS電晶體的其中一種構成例作展示之上面圖，圖8B係為其剖面圖。另外，為了對於電晶體周邊之剖面構造作易於理解之說明，圖8B中所示之剖面構造係並未與圖8A中所示之平面圖案的位置相互關連。
如同圖8A以及圖8B中所示一般，縱型MOS電晶體，係具備有成為活性區域之Tr柱體71、和覆蓋Tr柱體71之側面的閘極絕緣膜73、和閘極電極74、和下部擴散層72、以及上部擴散層75。上部擴散層75以及下部擴散層72中之其中一方，係相當於源極電極，另外一方，係相當於汲極電極。上部擴散層75係為N型之磊晶層，下部擴散層72係為由N型之導電性雜質所致之擴散層。Tr柱體71，係經由閘極絕緣膜73而被與閘極電極74作電性絕緣。
在層間絕緣膜81處，係被設置有接觸插塞82~84。下部擴散層72，係經由接觸插塞82而被與配線85 作連接。上部擴散層75，係經由接觸插塞83而被與配線86作連接。閘極電極74，係經由接觸插塞84而被與配線87作連接。
圖8A，係針對藉由將3個的Tr柱體71並聯地連接於1個的配線86處而將電晶體之通道寬幅W增大的情況作展示。電晶體之通道長度L的調整，係可藉由改變將相對於基板表面而使高度作了固定的Tr柱體11作串聯連接的數量，來進行之。為了對於電晶體之臨限值電壓作控制，係對於Tr柱體71進行有用以將導電性雜質導入至活性區域中之通道離子植入，但是，對於AF元件之柱體11，係並不進行。
接著，將在圖8A以及圖8B中所示之縱型MOS電晶體，與圖1以及圖2中所示之AF元件相互對比而作說明。
閘極電極74係對應於熔絲電極12，閘極絕緣膜73係對應於熔絲絕緣膜22。上部擴散層75係對應於磊晶層14，下部擴散層72係對應於雜質擴散區域13。接觸插塞83係對應於接觸插塞31，接觸插塞84係對應於接觸插塞32。根據此些之構成的對應關係，可以得知，在形成縱型MOS電晶體時，係能夠形成上述之實施形態的AF元件。
針對本發明之效果的其中一例作說明。藉由將柱體上之磊晶層作為抗熔絲之電極的其中一者來作使用，在將抗熔絲設定為OFF狀態時，藉由破壞熔絲絕緣 膜並將熔絲電極與磊晶層作連接，係成為能夠在柱體之上部形成電流通路，而能夠對於從熔絲電極所流動至基板之漏洩電流作抑制。
以上，雖係參考實施形態來對於本案發明作了說明，但是本案發明係並不被限定於上述之實施形態。針對本案發明之構成和詳細內容，係能夠在本案發明之範疇內，而進行當業者所能夠理解之各種的變更。
另外，此申請案，係將在2013年6月19日所申請之日本申請案特願2013-128348的內容全部導入，並以該日本申請案作為基礎而主張優先權。
5‧‧‧溝部
7‧‧‧P-Well層
10‧‧‧半導體基板
11‧‧‧柱體
12‧‧‧熔絲電極
13‧‧‧雜質擴散區域
14‧‧‧磊晶層
15‧‧‧STI
21‧‧‧絕緣膜
22‧‧‧熔絲絕緣膜
23‧‧‧矽氧化膜
24‧‧‧遮罩氮化膜
31、32‧‧‧接觸插塞
35‧‧‧外壁部
41、42‧‧‧配線

Claims (4)

  1. 一種半導體裝置，其特徵為，係具備有：含有柱體之半導體基板；和鄰接於前述柱體之側面的一部分而形成之元件分離體；和被形成於前述柱體上之磊晶層；和被形成於前述磊晶層上，並對於該磊晶層供給第1電壓之第1接觸插塞；和沿著前述柱體之側面中的除了前述一部分以外之面所形成的熔絲電極；和被形成於前述熔絲電極以及前述柱體之間之熔絲絕緣膜；和被電性形成於前述熔絲電極處，並對於前述熔絲電極供給第2電壓之第2接觸插塞。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，在前述半導體基板上，係設置被施加有前述第1電壓之井層，前述柱體之雜質濃度係相較於前述井層而為更低。
  3. 如申請專利範圍第1項或第2項所記載之半導體裝置，其中，係更進而具備有：供給前述第1電壓之第1電源線；和對於前述第2接觸插塞供給前述第2電壓之第2電源線；和 被連接於前述第1接觸插塞處之第1驅動電路；和藉由與前述第1驅動電路相同種類之導電型電晶體所構成，並被連接於該第1驅動電路和前述第1電源線之間之第2驅動電路；和被連接於前述第1以及第2驅動電路間之節點處，並當OFF狀態時對於該節點供給接地電位，當ON狀態時則輸出該節點之電位之選擇電路。
  4. 如申請專利範圍第1項或第2項所記載之半導體裝置，其中，係更進而具備有：供給前述第1電壓之第1電源線；和供給前述第2電壓之第2電源線；和被連接於前述第2電源線和前述第2接觸插塞之間之第1驅動電路；和藉由與前述第1驅動電路相異種類之導電型電晶體所構成，並被連接於前述第1電源線和前述第1接觸插塞之間之第2驅動電路；和被連接於前述第1驅動電路和前述第2接觸插塞間之節點處，並當OFF狀態時對於該節點供給接地電位，當ON狀態時則輸出該節點之電位之選擇電路。
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