KR20090103607A - 레벨 시프트 소자들을 구비하는 고압 반도체소자 및 그의제조방법 - Google Patents
레벨 시프트 소자들을 구비하는 고압 반도체소자 및 그의제조방법Info
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Abstract
저전압부와 고전압부를 전기적으로 분리시켜 주는 접합 터미네이션부를 구비하는 고압 반도체 소자 및 그 제조방법을 개시한다. 고전압 반도체 소자는 고전압부; 상기 고전압부를 둘러싸도록 형성되는 저전압부; 및 상기 고전압부와 상기 저전압부사이에 상기 고전압부를 둘러싸도록 형성되어, 상기 고전압부와 상기 저전압부를 전기적으로 분리시켜 주는 접합 터미네이션부를 포함한다. 상기 접합 터미네이션부는 상기 저전압부로부터 신호를 레벨 시프트시켜 상기 고전압부로 제공하는 하나이상의 레벨 시프트소자들; 상기 고전압부를 둘러싸도록 배열되어 상기 고전압부와 상기 하나이상의 레벨 시프트 소자들을 전기적으로 분리시켜 주기 위한 제1소자 분리영역; 및 상기 이웃하는 레벨 시프트 소자들을 전기적으로 연결시켜 주는 저항층을 구비한다.
Description
본 발명은 레벨 시프트 소자들을 구비하는 고압 반도체 소자에 관한 것으로서, 보다 구체적으로는 레벨 시프트용 수평 확산(lateral diffusion) MOS 트랜지스터들과 고전압부가 전기적으로 분리되는 고압 반도체 소자 및 그 제조방법에 관한 것이다.
하나이상의 고전압 트랜지스터들이 저전압회로들과 함께 동일 칩상에 배치되는 고전압 집적회로들(high voltage integrated circuits, HVICs)이 예를 들어, 스위칭 파워 서플라이나 모터 드라이버와 같은 전력제어 시스템에 많이 사용되고 있다. 고전압 집적회로는 고전압부와 저전압부를 구비하며, 상기 고전압부와 상기 저전압부사이 접합 터미네이션부(junction termination)가 배열된다. 상기 접합 터미네이션부는 상기 고전압부와 상기 저전압부를 아이솔레이션시켜 주는 영역으로서, 상기 저전압부로부터 신호를 레벨 시프트시켜 상기 고전압부로 제공하기 위한 레벨 시프트 소자들이 배열된다.
이러한 레벨 시프트 소자들로 수평 확산 모스(LDMOS) 트랜지스터들이 사용된다. LDMOS 트랜지스터는 높은 브레이크 다운 전압을 유지하면서 온 저항을 최소화시키는 것이 근본적으로 요구된다. 감소된 표면 전계(Reduced surface Field, RESURF) 기술을 이용하여 LDMOS 트랜지스터의 온저항을 유지하면서 높은 브레이크 다운 전압을 얻을 수 있었다.
그러나, 레벨 시프트 소자로 LDMOS 트랜지스터들이 접합 터미네이션부에 배열되는 종래의 고압 반도체 소자는 고전압부와 LDMOS 트랜지스터들이 전기적으로 분리 배열되지 않아 상기 고전압부와 상기 LDMOS 트랜지스터들사이에 크로스 토크와 같은 노이즈가 발생되었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 크로스 토크의 발생을 방지할 수 있는 레벨 시프트 소자들을 구비한 고압 반도체 소자 및 그 를 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 레벨 시프트 소자들을 구비하는 고압 반도체 소자를 제공한다. 상기 고압 반도체 소자는 고전압부; 상기 고전압부를 둘러싸도록 형성되는 저전압부; 및 상기 고전압부와 상기 저전압부사이에 상기 고전압부를 둘러싸도록 형성되어, 상기 고전압부와 상기 저전압부를 전기적으로 분리시켜 주는 접합 터미네이션부를 포함한다. 상기 접합 터미네이션부는 상기 저전압부로부터 신호를 레벨 시프트시켜 상기 고전압부로 제공하는 하나이상의 레벨 시프트소자들; 상기 고전압부를 둘러싸도록 배열되어 상기 고전압부와 상기 하나이상의 레벨 시프트 소자들을 전기적으로 분리시켜 주기 위한 제1소자 분리영역; 및 상기 이웃하는 레벨 시프트 소자들을 전기적으로 연결시켜 주는 저항층을 구비한다.
상기 제1소자 분리 영역은 P-형 불순물 영역을 포함하고, 상기 레벨 시프트 소자들은 수평 확산 모스 트랜지스터들을 포함할 수 있다. 상기 이웃하는 수평 확산 트랜지스터들의 드레인들이 상기 저항층에 의해 전기적으로 연결될 수 있다.
상기 고전압부는 고전압이 인가되는 저항 영역을 포함할 수 있다. 상기 저항 영역이 상기 수평 확산 트랜지스터들의 드레인들에 전기적으로 연결될 수 있다. 상기 접합 터미네이션부에 상기 수평 확산 트랜지스터들의 상기 드레인들과 상기 고전압부의 상기 저항 영역을 전기적으로 연결시켜 주는 고전압 연결 배선들이 배열될 수 있다.
상기 접합 터미네이션부는 상기 저전압부와 상기 접합 터미네이션부의 계면을 따라 배열되어, 상기 저전압부와 상기 하나이상의 레벨 시프트 소자들을 전기적으로 분리시켜 주는 제2소자 분리 영역을 더 포함할 수 있다. 상기 제2소자 분리영역은 P-형 불순물 영역을 포함할 수 있다.
또한, 본 발명은 제1도전형의 반도체 기판상에 배열되는 고전압부, 상기 고전압부를 둘러싸도록 상기 기판상에 배열되는 저전압부 및 상기 고전압부와 상기 저전압부사이의 상기 반도체 기판상에 배열되는 접합 터미네이션부를 포함하는 고압 반도체 소자를 제공한다. 상기 기판상에 제1도전형의 반도체층이 배열된다. 제1소자 분리 영역이 상기 반도체층에 상기 고전압부를 둘러싸도록 배열되어, 상기 고전압부와 상기 하나이상의 레벨 시프트 소자들을 전기적으로 분리시켜 준다. 제1도전형의 하나이상의 제1바디 영역들이 상기 저전압부와 접하는 상기 접합 터미네이션부에 배열된다. 상기 제2도전형의 하나이상의 소오스 영역들이 상기 각 제1바디 영역내에 배열된다. 제2도전형의 하나이상의 드레인 영역들이 상기 각 소오스 영역과 이격되어 상기 접합 터미네이션부의 상기 반도체층에 형성된다. 하나이상의 제2바디 영역들이 상기 각 제1바디 영역과 상기 각 드레인 영역사이의 상기 접합 터미네이션부의 상기 반도체층에 형성된다. 하나이상의 저항 영역들이 상기 고전압부의 상기 반도체층에 형성된다.
또한, 본 발명은 제1도전형의 반도체 기판상에 배열되는 고전압부, 상기 고전압부를 둘러싸도록 상기 기판상에 배열되는 저전압부 및 상기 고전압부와 상기 저전압부사이의 상기 반도체 기판상에 배열되어 하나이상의 레벨 시프트 소자들을 구비하는 접합 터미네이션부를 포함하는 고전압 반도체 소자의 제조방법을 제공한다. 먼저, 상기 기판상에 제2도전형의 저농도 반도체층을 형성하고, 상기 반도체층상에 박막의 제1절연막을 형성한다. 상기 고전압부를 둘러싸도록 상기 접합 터미네이션부에 형성된 제1소자 분리 영역과 상기 저전압부와 상기 접합 터미네이션부의 계면을 따라 상기 접합 터미네이션부에 배열된 제2소자 분리 영역을 형성한다. 상기 제2소자 분리 영역 상부에 배열되는 제1도전형의 제1바디 영역들, 상기 각 제1바디 영역들로부터 이격되어 상기 접합 터미네이션부의 상기 반도체층에 배열되는 제1도전형의 제2바디 영역들 및 상기 고전압부에 상기 제1 및 제2도전형과 동일 도전형의 저항 영역들을 형성한다. 상기 제1바디 영역들의 일부분들, 상기 저항 영역의 일부분들 및 상기 접합 터미네이션부와 상기 고전압부의 일부분들에 대응하는 제1절연막이 형성된 부분을 제외한, 상기 반도체층상에 소자 분리용 제2절연막을 형성한다. 상기 제1바디 영역들 및 상기 제2바디 영역들과 오버랩되도록 상기 제1 및 제2절연막상에 게이트들을 형성한다. 상기 각 제1바디 영역에 제2도전형의 소오스 영역들, 상기 각 제2바디 영역들과 상기 제1소자 분리 영역사이의 상기 접합 터미네이션부의 상기 반도체층에 제2도전형의 드레인 영역들 및 상기 각 저항 영역들과 접하여 상기 고전압부의 상기 반도체층에 제2도전형의 고전압 콘택 영역들을 형성한다. 상기 각 제1바디 영역들내에 각 소오스 영역들과 접하는 제1도전형의 소오스 콘택 영역들, 상기 각 저항 영역들내에 제1도전형의 제1저항 콘택들 및 상기 제1저항 콘택들과 이격되고 상기 고전압 콘택 영역들과 접하도록 상기 각 저항 영역들내에 제1도전형의 제2저항 콘택들을 형성한다.
본 발명의 고압 반도체 소자 및 그 제조방법에 따르면, 저전압부와 고전압부가 LDMOS 트랜지스터들을 구비하는 접합 터미네이션에 의해 분리되고, 상기 LDMOS 트랜지스터들과 상기 고전압부가 P-형 소자 분리 영역에 의해 전기적으로 분리되어 상기 고전압부와 상기 LDMOS 트랜지스터들사이의 크로스 토크의 발생을 방지하며, 이에 따라 고압 반도체 소자의 신뢰성을 향상시켜 줄 수 있다. 상기 LDMOS 트랜지스터들과 상기 저전압부가 소자분리막에 의해 분리되고 이웃하는 LDMOS 트랜지스터들이 저항층에 의해 연결되므로, 이웃하는 LDMOS 트랜지스터들을 통해 전달되는 신호들의 간섭을 방지할 수 있다.
또한, 본 발명은 고전압부에 저항영역을 접합 터미네이션부의 바디 영역을 형성할 때 동시에 형성하여 줌으로써 고전압부에 저항을 형성하기 위한 별도의 공정이 필요로 하지 않게 된다.
도 1은 본 발명의 실시예에 따른 고압 반도체 소자의 평면도이다.
도 2a는 도 1의 A-A 선에 따른 고압 반도체 소자의 단면도이다.
도 2b는 도 1의 B-B 선에 따른 고압 반도체 소자의 단면도이다.
도 3은 도 1의 고압 반도체 소자의 저전압부에서 고저압부로 신호 를 레벨 시프팅 하는 동작을 설명하기 위한 단면도이다.
도 4a 내지 도 4j는 도 2a의 고압 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5j는 도 2b의 고압 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 실시예에 따른 고전압 반도체소자의 평면도이다. 도 2a는 도 1의 A-A 선에 따른 단면도이고, 도 2b는 도 1의 B-B 선에 따른 단면도이다. 도 1과 도 2a 및 도 2b를 참조하면, 고전압 반도체 소자는 저전압부(100)와, 상기 저전압부(100)에 의해 둘러싸이는 섬 형상의 고전압부(200)를 구비한다. 상기 저전압부(100)와 상기 고전압부(200)사이에는 접합 터미네이션부(300)가 배열된다. 상기 접합 터미네이션부(300)는 상기 저전압부(100)로부터 신호(도 3의 S1과 S2)를 상기 고전압부(200)로 전달하기 위한 레벨 시프트 소자가 배열되는 소자 영역(301)과 상기 소자 영역(301)과 상기 고전압부(200)를 전기적으로 연결시켜 주는 고전압 배선(395)이 배열되는 배선 영역(302)을 구비한다. 상기 레벨 시프트 소자는 수평 확산(lateral diffusion) MOS 트랜지스터(305)를 포함할 수 있다.
상기 배선 영역(302)에는 상기 고전압부(200)를 둘러싸도록 제1소자 분리 영역(310)이 배열되어 상기 LDMOS 트랜지스터(305)와 상기 고전압부(200)를 전기적으로 분리시켜 준다. 상기 제1소자 분리 영역(310)은 반도체 기판(110)과 에피택셜층(150)의 계면에 배열되는 제1바텀 영역(131)과 상기 제1바텀 영역(131)상부로부터 상기 에피택셜층(150)의 상면까지 배열되는 제1웰 영역(141)을 구비할 수 있다. 상기 제1바텀 영역(131)과 상기 제1웰 영역(141)은 제1도전형의 저농도, 예를 들어 P-형 불순물 영역을 포함할 수 있다. 상기 소자 영역(301)에는 상기 저전압부(100)와 접하여 제2소자 분리 영역(320)이 배열되어, 상기 저전압부(100)와 상기 LDMOS 트랜지스터(305)를 전기적으로 분리시켜 준다. 상기 제2소자 분리 영역(320)은 반도체 기판(110)과 에피택셜층(150)의 계면에 배열되는 제2바텀 영역(135)과 상기 제2바텀 영역(135)상의 에피택셜층(150)에 배열되는 제2웰 영역(145)을 구비할 수 있다. 상기 제2바텀 영역(135)과 상기 제2웰 영역(145)은 제1도전형의 저농도, 예를 들어 P-형 불순물 영역을 포함할 수 있다.
제1도전형의 저농도, 예를 들어 P-- 형 기판(110)상에는 제2도전형의 저농도, 예를 들어 N- 형 에피택셜층(150)이 형성된다. 상기 고전압부(200)의 상기 기판(110)과 상기 에피택셜층(150)의 계면에는 N+형의 제1매립층(121)이 형성되고, 상기 제1소자 분리영역(310)이 상기 제1매립층(121)을 둘러싸도록 배열된다. 상기 접합 터미네이션부(300)의 상기 배선 영역(302)에는 상기 제1소자 분리 영역(310)을 둘러싸도록 상기 기판(110)과 상기 에피택셜층(150)의 계면에 N+형의 제2매립층(125)이 배열된다.
상기 접합 터미네이션부(300)의 상기 소자 영역(301)에서, 상기 제2웰 영역(145)상에 P형 제1바디 영역(330)이 형성되고, 상기 제1바디 영역(330)내에는 제2도전형의 고농도, 예를 들어 N+형 소오스 영역(360)이 형성된다. 상기 제1바디 영역(330)내에 상기 소오스 영역(350)과 접하여 제1도전형의 고농도, 예를 들어 P+형 제1콘택 영역(380)이 형성된다. 상기 제1콘택 영역(380)은 소오스 콘택 영역을 포함할 수 있다. 상기 소오스 영역(360)과 이격되어 제2도전형의 고농도, 예를 들어 N+형 드레인 영역(370)이 상기 소자 영역(301)의 상기 에피택셜층(350)에 형성된다. 상기 소자 영역(301)의 상기 소오스 영역(360)과 상기 드레인 영역(370)사이의 상기 에피택셜층(150)에는 P형의 제2바디 영역(340)이 배열된다.
상기 고전압부(200)의 상기 에피택셜층(250)에 P형의 제3바디 영역(210)이 형성된다. 상기 제3바디 영역(210)은 상기 LDMOS 트랜지스터(305)의 상기 드레인 영역(370)과 상기 고전압부(200)사이에 연결되는 저항 영역으로 작용할 수 있다. 상기 제3바디 영역(210)에는 제3콘택 영역(230)이 배열되고 상기 제4콘택 영역(240)이 상기 제3콘택 영역(230)과 이격되어 배열된다. 상기 제3 및 제4콘택 영역(230, 240)은 P+형 불순물 영역을 포함할 수 있다. 상기 제3콘택 영역(230)은 제1저항 콘택 영역을 포함할 수 있고, 상기 제4콘택 영역(240)은 제2저항 콘택 영역을 포함 할 수 있다. 제2콘택 영역(220)이 상기 고전압부(200)의 상기 에피택셜층(150)에 상기 제4콘택 영역(240)과 접하여 형성된다. 상기 제2콘택 영역(220)은 N+형 불순물 영역을 포함할 수 있다.
상기 제1바디 영역(330), 상기 제1 및 제2바디 영역(330, 340)사이의 일부분, 상기 드레인 영역(340), 상기 제2 내지 제4콘택 영역(220, 230, 240)에 대응하는 상기 에피택셜층(150)에 박막의 제1절연막(160)이 형성된다. 상기 제1절연막(160)을 제외한 상기 에피택셜층(150)상에 소자 분리용 후막의 제2절연막(170)이 형성된다. 상기 소오스 영역(330)과 상기 제1바디 영역(340)의 일부분과 오버랩되도록 상기 소자 영역(301)의 상기 제1절연막(160)과 상기 제2절연막(170)에 걸쳐 게이트(350)가 형성된다. 상기 게이트(350) 및 상기 에피택셜층(150)사이의 제1절연막(160)은 게이트 절연막으로 작용할 수 있다.
상기 기판 전면에 층간 절연막(180)이 형성된다. 상기 층간 절연막(180)은 상기 제1콘택 영역(380) 및 상기 소오스 영역(360)의 일부분, 상기 드레인 영역(370)의 일부분 및 상기 제4콘택 영역(240)과 상기 제2콘택 영역(220)의 일부분을 노출시키는 콘택홀들(185)을 구비한다. 상기 콘택홀들(185)를 통해 상기 제1콘택 영역(380) 및 상기 소오스 영역(330)과 전기적으로 연결되는 소오스 전극(391)이 상기 저전압부(100)의 상기 층간 절연막(180)상에 형성된다. 상기 드레인 전극(370)과 전기적으로 콘택되는 드레인 전극(395)이 상기 소자 영역(301) 및 상기 배선 영역(302)에 걸쳐 상기 층간 절연막(180)상에 형성된다. 상기 드레인 전극(395)으로부터 연장되어 상기 고전압부(200)의 상기 제3콘택 영역(230)에 연결되는 고전압 배선(396)이 상기 층간 절연막(180)상에 형성된다. 상기 고전압 배선(396)이 상기 LDMOS 트랜지스터(305)의 상기 드레인 전극(395)으로 부터 상기 제3콘택 영역(230)까지 연장되어 상기 저전압부(100)로 부터의 신호들(S1, S2)을 상기 고전압부(200)로 전달하게 된다. 상기 고전압 배선전극(250)이 상기 제2 및 4콘택 영역(220, 240)과 전기적으로 콘택되도록 상기 고전압부(200)의 상기 층간 절연막(180)상에 형성된다. 상기 고전압 배선전극(250)은 고전압(HV)을 상기 제4콘택 영역(240)으로 제공할 수 있다.
도 3은 본 발명의 실시예에 따른 고전압 반도체 소자에서 접합 터미네이터부의 저전압부에서 고전압부로의 신호 레벨 시프트동작을 설명하기 위한 평면도이다. 도 2a 및 도 2b와 도 3을 참조하면, 상기 접합 터미네이션부(300)에는 하나이상의 LDMOS 트랜지스터, 예를 들어 2개의 LDMOS 트랜지스터(Q1, Q2)가 배열될 수 있다. 상기 트랜지스터(Q1, Q2)의 게이트(350)에 소정의 게이트 전압이 인가되어 턴 온되면, 상기 트랜지스터(Q1, Q2)의 상기 드레인 영역(370)으로부터 상기 소오스 영역(360)으로 전류가 흐르게 되고, 이에 따라 상기 저전압부(100)로부터 신호(S1, S2)가 레벨 시프팅되어 상기 고전압부(200)로 인가된다.
저항(R1)은 상기 LDMOS 트랜지스터(305, Q1)의 상기 소오스 영역(360)과 상기 드레인 영역(370)사이에 존재하는 내부 저항이고, 저항(R2)은 상기 LDMOS 트랜지스터(305, Q2)의 상기 소오스 영역(360)과 상기 드레인 영역(370)사이에 존재하는 내부 저항이다. 상기 LDMOS 트랜지스터(305, Q1 및 Q2)를 통해 상기 고전압부(200)로 전달되는 상기 신호(S1, S2)는 실제로 상기 저항(R1, R2)에 의해 전압 강하가 발생될 수 있다. 저항(R6, R7)은 상기 고압부(200)내에 존재하는 저항으로, 상기 제3바디 영역(210)의 저항이다. 상기 고전압부(200)의 고전압 배선 전극(250)과 상기 접합 터미네이션부(300)의 상기 드레인 전극(395)은 상기 저항들(R6, R7)을 통해 전기적으로 연결될 수 있다.
상기 고전압부(200)는 상기 접합 터미네이션부(300)의 상기 제1소자 분리 영역(310)에 의해 둘러싸여 상기 저전압부(100)와는 전기적으로 분리되어진다. 그러므로, 상기 고전압부(200)와 상기 LDMOS 트랜지스터들(Q1, Q2)간에 크로스 토크와 같은 노이즈의 발생을 방지할 수 있다. 한편, 상기 접합 터미네이션부(300)에 배열되는 LDMOS 트랜지스터들(305, Q1, Q2)는 저항 영역(303)에 의해 전기적으로 연결될 수 있다. 상기 저항 영역(303)은 이웃하는 LDMOS 트랜지스터들(305, Q1, Q2)의 상기 드레인 영역들(370)사이의 상기 에피택셜층(150)을 포함할 수 있다. 즉, 상기 이웃하는 LDMOS 트랜지스터들(305, Q1, Q2)의 상기 드레인 영역들(370)은 상기 저항 영역(303)의 상기 에피택셜층(150)에 의해 전기적으로 연결될 수 있다. 상기 저항 영역(303)의 저항(Repi)은 직렬 연결된 저항들(R3, R4, R5)을 포함할 수 있다. 이때, 소자 내부에서 노이즈 신호(S3, S4)가 발생되어도 상기 노이즈 신호는 상기 저항 영역(303)의 저항(R3-R5)에 의해 이웃하는 LDMOS 트랜지스터(305, Q1, Q2)로 전달되지 못하므로 이웃하는 LDMOS 트랜지스터(305, Q1, Q2)에 간섭은 일어나지 않는다.
도 4a 내지 도 4j는 도 1의 A-A 선에 따른 본 발명의 고전압 반도체 소자의 제조방법을 설명하기 위한 단면도이다. 도 5a 내지 도 5j는 도 1의 B-B 선에 따른 본 발명의 고전압 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 4a 및 도 5a를 참조하면, 제1도전형의 저농도, 예를 들어 P--형 반도체 기판(110)을 준비한다. 상기 상기 기판(110)상에 제1절연막(115)을 형성한다. 상기 제1절연막(115)은 열산화 공정에 의해 형성된 패드 산화막을 포함할 수 있다. 상기 제1절연막(115)상에 제1감광막(미도시)을 형성한다. 상기 제1감광막은 매립층들이 형성될 부분들에 대응하는 상기 제1절연막(115)이 노출되도록 형성될 수 있다. 상기 제1감광막을 이온주입 마스크로 하여 상기 기판(110)으로 제2도전형의 고농도 불순물을 이온 주입하여, 고전압부(200)에 N+형의 제1매립층(121)을 형성하고, 접합 터미네이션부(300)의 배선 영역(302)에 N+형의 제2매립층(125)을 형성한다. 상기 제2매립층(125)은 상기 고전압부(200)의 상기 제1매립층(121)을 둘러싸도록 형성될 수 있다.
이어서, 상기 제1감광막을 제거한 다음 상기 제1절연막(115)상에 제2감광막(미도시)을 형성한다. 상기 제2감광막은 소자 분리용 바텀 영역들이 형성될 부분들에 대응하는 상기 제1절연막(115)이 노출되도록 형성될 수 있다. 상기 제2감광막을 이온주입 마스크로 하여 상기 기판(110)으로 제1도전형의 저농도 불순물, 예를 들어 P-형 불순물을 이온 주입하여, 상기 제1매립층(121)과 상기 제2매립층(125)사이의 상기 배선 영역(302)에 P-형 제1바텀 영역(131)을 형성하고, 저전압부(100)와 상기 접합 터미네이션부(300)의 계면을 따라 상기 소자 영역(301)에 P-형 제2바텀 영역(135)을 형성한다.
도 4b 및 도 5b를 참조하면, 상기 제2감광막을 제거하고, 이어서 상기 제1절연막(115)을 제거한다. 상기 기판(110)상에 제2도전형의 저농도, 예를 들어 N-형 에피택셜층(150)을 형성한다. 상기 에피택셜층(150)상에 박막의 제2절연막(160)을 형성한다. 상기 제2절연막(160)은 열산화 공정을 통해 형성된 패드 산화막을 포함할 수 있다. 상기 제2절연막(160)상에 제3감광막(410)을 형성한다. 상기 제3감광막(410)은 상기 제1 및 제2바텀 영역들(131, 135)에 대응하는 상기 제2절연막(160)의 일부분들이 노출되도록 형성될 수 있다.
이어서, 상기 제3감광막(410)을 이온주입 마스크로 하여 상기 에피택셜층(150)으로 제1도전형의 저농도 불순물(415)을 이온 주입하여, 상기 제1바텀 영역(131)상에 P-형 제1웰 영역(141)을 형성하고, 상기 제2바텀 영역(135)상에 P-형 제2웰 영역(145)을 형성한다. 따라서, 상기 제1바텀 영역(131)과 상기 제1웰 영역(141)을 구비하는 제1소자 분리 영역(310)이 상기 고전압부(200)를 둘러싸도록 형성된다. 상기 제2바텀 영역(135)과 상기 제2웰 영역(145)을 구비하는 제2소자 분리 영역(320)이 상기 터미네이션부(300)와 상기 저압부(100)의 계면을 따라 상기 소자 영역(301)에 배열된다.
도 4c 및 도 4c를 참조하면, 상기 제3감광막(410)을 제거하고, 상기 제4감광막(420)을 상기 제2절연막(160)상에 형성한다. 상기 제4감광막(420)은 바디 영역들이 형성될 부분들에 대응하는 제2절연막(160)이 노출되도록 형성될 수 있다. 상기 제4감광막(420)을 이온주입 마스크로 하여 상기 에피택셜층(150)으로 제2도전형의 불순물(425)을 이온 주입한다. 상기 소자 영역(301)의 상기 제2웰 영역(145)상에 P형 제1바디 영역(330)이 형성되고, 상기 제1바디 영역(330)으로부터 이격되어 상기 소자 영역(301)의 상기 에피택셜층(140)에 P형 제2바디 영역(340)이 형성된다. 또한, 상기 고전압부(200)의 상기 에피택셜층(150)에 P형 제3바디 영역(210)이 형성된다. 상기 제3바디 영역(210)은 상기 고전압부(200)에 배열되는 저항 영역을 포함할 수 있다.
도 4d 및 도 5d를 참조하면, 상기 제4감광막(420)을 제거한다. 상기 제2절연막(160)상에 산화 마스크용 질화막(430)을 형성한다. 상기 질화막(430)을 패터닝하여 소자 분리막이 형성될 부분의 상기 제2절연막(160)을 노출시켜 준다. 도 4e 및 도 5e를 참조하면, 로코스(LOCOS) 공정을 진행하여 상기 에피택셜층(150)상에 후막의 제3절연막(170)을 형성한다. 상기 제3절연막(170)은 후속 공정에서 콘택홀이 형성될 부분과 게이트 절연막에 대응하는 부분을 제외한 상기 에피택셜층(150)상에 형성된다.
도 4f 및 도 5f를 참조하면, 상기 질화막(430)을 제거하고, 상기 제2절연막(160)과 상기 제3절연막(170)상에 도전막을 증착한다. 상기 도전막을 패터닝하여, 상기 소자 영역(301)의 상기 제2절연막(160)과 상기 제3절연막(170)상에 게이트(350)를 형성한다. 상기 게이트(350)는 상기 제1바디 영역(330) 및 상기 제2바디 영역(340)과 오버랩되도록 형성된다. 상기 도전막은 폴리 실리콘막을 포함할 수 있다.
도 4g 및 도 5g를 참조하면, 상기 기판(110) 전면상에 제5감광막(440)을 형성한다. 상기 제5감광막(440)을 이온주입 마스크로 하여, 상기 소자 영역(301)의 상기 제1바디 영역(330)과 상기 에피택셜층(150) 그리고 상기 고전압부(200)의 상기 에피택셜층(150)으로 제2도전형의 고농도 불순물(445)을 이온주입한다. 상기 제1바디 영역(330)내에 N+형 소오스 영역(360)이 형성되고, 상기 소자 영역(301)에 상기 제2바디 영역(340)을 사이에 두고 상기 소오스 영역(330)과 이격되어 배열되는 N+형 드레인 영역(370)이 형성된다. 또한, 상기 고전압부(200)의 에피택셜층(150)에 상기 제3바디 영역(210)과 접하는 N+형 제2콘택 영역(220)이 형성된다.
도 4h 및 도 5h를 참조하면, 상기 제5감광막(440)을 제거하고, 상기 제2절연막(160)과 상기 제3절연막(170)상에 상기 제6감광막(450)을 형성한다. 상기 제6감광막(450)은 상기 제1바디 영역(330) 및 상기 제3바디 영역(210)에 대응하는 상기 제2절연막(160)이 노출되도록 형성될 수 있다. 상기 제6감광막(450)을 마스크로 하여 상기 제1바디 영역(330)과 상기 제3바디 영역(210)으로 제1도전형의 고농도 불순물(455)을 이온주입한다. 상기 제1바디 영역(330)내에 상기 소오스 영역(360)과 접하여 P+형 제1콘택 영역(380)이 형성된다. 상기 제3바디 영역(210)내에는 상기 제2콘택 영역(220)과 접하도록 P+형 제4콘택 영역(240)이 형성되고 상기 제4콘택 영역(240)과 이격되어 P+형 제3콘택 영역(230)이 형성된다.
도 4i 및 도 5i를 참조하면, 상기 제6감광막(450)을 제거한다. 상기 기판(110) 전면상에 층간 절연막(180)을 형성한다. 도 4j 및 도 5j를 참조하면, 상기 층간 절연막(180)과 상기 제2절연막(160)을 식각하여 콘택홀들(185)을 형성한다. 상기 콘택홀들(185)은 상기 소오스 영역(360) 및 상기 드레인 영역(370) 그리고 상기 제1 내지 제4콘택 영역(380, 220, 230, 240)이 노출되도록 형성될 수 있다.
이후 금속 배선공정을 진행하여 도 2a 및 도 2b와 같이 상기 콘택홀들(185)을 통해, 상기 소오스 영역(360)에 연결되는 소오스 전극(391)과 상기 드레인 영역(370)에 연결되는 드레인 전극(395)을 상기 접합 터미네이션부(300)의 상기 층간 절연막(180)상에 형성한다. 또한, 상기 드레인 전극(395)으로부터 연장되어 상기 고전압부(200)의 상기 제3콘택 영역(230)에 연결되는 고전압 배선(396)을 상기 층간 절연막(180)상에 형성하고, 상기 고전압부(200)의 상기 제2 및 제4콘택 영역(220, 240)과 연결되는 고전압 배선 전극(250)을 상기 고전압부(200)의 상기 층간 절연막(180)상에 형성한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (20)
- 고전압부;상기 고전압부를 둘러싸도록 형성되는 저전압부; 및상기 고전압부와 상기 저전압부사이에 상기 고전압부를 둘러싸도록 형성되어, 상기 고전압부와 상기 저전압부를 전기적으로 분리시켜 주는 접합 터미네이션부를 포함하고,상기 접합 터미네이션부는 상기 저전압부로부터 신호를 레벨 시프트시켜 상기 고전압부로 제공하는 하나이상의 레벨 시프트소자들;상기 고전압부를 둘러싸도록 배열되어 상기 고전압부와 상기 하나이상의 레벨 시프트 소자들을 전기적으로 분리시켜 주기 위한 제1소자 분리영역; 및상기 이웃하는 레벨 시프트 소자들을 전기적으로 연결시켜 주는 저항층을 구비하는 레벨 시프트 소자를 구비하는 고압 반도체 소자.
- 제 1 항에 있어서, 상기 제1소자 분리 영역은 P-형 불순물 영역을 포함하는 것을 특징으로 하는 레벨 시프트 소자를 구비하는 고압 반도체 소자.
- 제 1 항에 있어서, 상기 레벨 시프트 소자들은 수평 확산 모스 트랜지스터들을 포함하는 것을 특징으로 하는 레벨 시프트 소자를 구비하는 고압 반도체 소자.
- 제 3 항에 있어서, 상기 이웃하는 수평 확산 트랜지스터들의 드레인들이 상기 저항층에 의해 전기적으로 연결되는 것을 특징으로 하는 레벨 시프트 소자를 구비하는 고압 반도체 소자.
- 제 3 항에 있어서, 상기 고전압부는 고전압이 인가되며, 상기 수평 확산 트랜지스터들의 드레인들에 전기적으로 연결되는 저항 영역을 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제 5 항에 있어서, 상기 접합 터미네이션부는 상기 수평 확산 트랜지스터들의 상기 드레인들과 상기 고전압부의 상기 저항 영역을 전기적으로 연결시켜 주는 고전압 연결 배선들을 더 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제 1 항에 있어서, 상기 접합 터미네이션부는 상기 저전압부와 상기 접합 터미네이션부의 계면을 따라 배열되어, 상기 저전압부와 상기 하나이상의 레벨 시프트 소자들을 전기적으로 분리시켜 주는 제2소자 분리 영역을 더 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고전압 반도체 소자.
- 제 7 항에 있어서, 상기 제2소자 분리영역은 P-형 불순물 영역을 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제1도전형의 반도체 기판상에 배열되는 고전압부, 상기 고전압부를 둘러싸도록 상기 기판상에 배열되는 저전압부 및 상기 고전압부와 상기 저전압부사이의 상기 반도체 기판상에 배열되어 하나이상의 레벨 시프트 소자들을 구비하는 접합 터미네이션부를 포함하는 고전압 반도체 소자에 있어서,상기 기판상에 배열되는 제1도전형의 반도체층;상기 반도체층에 상기 고전압부를 둘러싸도록 배열되어 상기 고전압부와 상기 하나이상의 레벨 시프트 소자들을 전기적으로 분리시켜 주는 제1소자 분리 영역;상기 저전압부와 접하는 상기 접합 터미네이션부에 배열되는 제1도전형의 하나이상의 제1바디 영역들;상기 각 제1바디 영역내에 배열되는 제2도전형의 하나이상의 소오스 영역들;상기 각 소오스 영역과 이격되어 상기 접합 터미네이션부의 상기 반도체층에 형성되는 제2도전형의 하나이상의 드레인 영역들;상기 각 제1바디 영역과 상기 각 드레인 영역사이의 상기 접합 터미네이션부의 상기 반도체층에 형성되는 하나이상의 제2바디 영역들;상기 고전압부의 상기 반도체층에 형성되는 하나이상의 저항 영역들을 구비하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제 9 항에 있어서, 상기 제1소자 분리 영역은 P-형 불순물 영역을 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제 10 항에 있어서, 상기 제1소자 분리 영역은 상기 기판과 상기 반도체층의 계면에 배열되는 상기 고전압부를 둘러싸는 제1바텀 영역; 및상기 제1바텀 영역상부로부터 상기 반도체층의 표면까지 형성되어, 상기 고전압부를 둘러싸는 제1웰 영역을 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제 11 항에 있어서, 상기 저전압부와 상기 접합 터미네이션부의 계면을 따라 상기 접합 터미네이션부에 배열되어, 상기 저전압부와 상기 하나이상의 레벨 시프트 소자들을 전기적으로 분리시켜 주는 제2소자 분리 영역을 더 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제 12 항에 있어서, 상기 제2소자 분리 영역은 P-형 불순물 영역을 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제 13 항에 있어서, 상기 제2소자 분리 영역은 상기 기판과 상기 반도체층의 계면에 상기 저전압부와 상기 접합 터미네이션의 계면을 따라 배열되는 제2바텀 영역; 및상기 제2바텀 영역 및 상기 제1바디 영역들사이의 상기 반도체층에 배열되는 제2웰 영역을 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제 10 항에 있어서, 상기 저항 영역들은 상기 제1 및 제2바디 영역들과 동일한 도전형을 갖는 제3바디 영역들을 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고전압 반도체 소자.
- 제 15 항에 있어서, 상기 하나이상의 소오스 영역들과 접하여 상기 각 제1바디 영역들에 배열되는 제1도전형의 하나이상의 소오스 콘택 영역들;상기 고전압부의 상기 저항영역들에 접하여 상기 반도체층에 배열되는 제2도전형의 고전압 콘택 영역들;상기 제3바디 영역에 배열되는 제1도전형의 제1저항 콘택 영역들; 및상기 제1저항 콘택 영역들과 이격되어 상기 제3바디 영역에 배열되는 제1도전형의 제2저항 콘택 영역들을 더 포함하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제 16 항에 있어서, 상기 각 소오스 영역 및 상기 각 제1바디 영역사이의 상기 반도체층상에 배열되는 게이트 절연막들;상기 게이트 절연막상에 배열되는 게이트전극들;상기 소오스 콘택 영역들을 통해 상기 소오스 영역들에 전기적으로 연결되는 소오스 전극들;상기 드레인 영역들에 전기적으로 연결되는 드레인 전극들 및상기 각 드레인 전극들로부터 연장되어 상기 제1저항 콘택 영역에 연결되어, 상기 드레인 영역들과 상기 저항 영역들을 전기적으로 연결시켜 주는 고전압 연결 배선들; 및상기 제2저항 콘택 영역들과 상기 고전압 콘택 영역들에 각각 연결되는 고압 전극들을 더 구비하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제 17 항에 있어서, 상기 이웃하는 드레인 영역들 사이의 반도체층의 일부분은 상기 이웃하는 드레인 영역들을 전기적으로 연결시켜 주는 저항층들로 작용하는 것을 특징으로 하는 레벨 시프트 소자들을 구비하는 고압 반도체 소자.
- 제1도전형의 반도체 기판상에 배열되는 고전압부, 상기 고전압부를 둘러싸도록 상기 기판상에 배열되는 저전압부 및 상기 고전압부와 상기 저전압부사이의 상기 반도체 기판상에 배열되는 고전압 반도체 소자를 제조하는 방법에 있어서,상기 기판상에 제2도전형의 저농도 반도체층을 형성하고;상기 반도체층상에 박막의 제1절연막을 형성하며,상기 고전압부를 둘러싸도록 상기 접합 터미네이션부에 형성된 제1소자 분리 영역과 상기 저전압부와 상기 접합 터미네이션부의 계면을 따라 상기 접합 터미네이션부에 배열된 제2소자 분리 영역을 형성하고;상기 제2소자 분리 영역 상부에 배열되는 제1도전형의 제1바디 영역들, 상기 각 제1바디 영역들로부터 이격되어 상기 접합 터미네이션부의 상기 반도체층에 배열되는 제1도전형의 제2바디 영역들 및 상기 고전압부에 상기 제1 및 제2도전형과 동일 도전형의 저항 영역들을 형성하며;상기 제1바디 영역들의 일부분들, 상기 저형 영역들의 일부분 및 상기 접합 터미네이션부와 상기 고전압부의 일부분들에 대응하는 제1절연막이 형성된 부분을 제외한, 상기 반도체층상에 소자 분리용 제2절연막을 형성하고;상기 각 제1바디 영역들 및 상기 각 제2바디 영역들과 오버랩되도록 상기 제1 및 제2절연막상에 게이트들을 형성하며;상기 각 제1바디 영역에 제2도전형의 고농도 소오스 영역들, 상기 각 제2바디 영역들과 상기 제1소자 분리 영역사이의 상기 접합 터미네이션부의 상기 반도체층에 제2도전형의 고농도 드레인 영역들 및 상기 저항 영역들과 접하여 상기 고전압부의 상기 반도체층에 제2도전형의 고농도 고전압 콘택 영역들을 형성하고;상기 각 제1바디 영역들내에 각 소오스 영역들과 접하는 제1도전형의 소오스 콘택 영역들, 상기 각 저항 영역들내에 제1도전형의 고농도 제1저항 콘택들 및 상기 제1저항 콘택들과 이격되고 상기 고전압 콘택 영역들과 접하도록 상기 각 저항 영역들내에 제1도전형의 제2저항 콘택들을 형성하는 것을 포함하는 고압 반도체 소자의 제조방법.
- 제 19 항에 있어서, 상기 이웃하는 드레인 영역들 사이의 반도체층의 일부분은 상기 이웃하는 드레인 영역들을 전기적으로 연결시켜 주는 저항층들로 작용하는 것을 특징으로 하는 고압 반도체 소자의 제조방법.
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