TWI584439B - 半導體結構及其製造方法 - Google Patents

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Description

半導體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種具導電插塞穿入絕緣物作為汲極端之半導體結構及其製造方法，可降低半導體結構之導通電阻(on-resistance，Ron)。
對半導體業界來說，持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及降低成本，一直是重要的目標。隨著半導體產業的發展，高功率元件經常被應用在許多電子元件方面。在高壓操作或高功率之電源管理積體電路(Power Management Integrated Circuit，PMIC)產品中，一般可應用橫向擴散金屬氧化物半導體(Laterally Diffused Metal Oxide Semiconductor，LDMOS)或延伸式汲極金屬氧化物半導體(Extended Drain Metal Oxide Semiconductor，EDMOS)作為驅動元件。
導通電阻(On-resistance，Ron)是主宰整個半導體元件性能表現的關鍵因素之一。導通電阻或特徵導通電阻(specific on-resistance，Ron-sp)越低，代表整個元件的功率損耗越低。對電源管理積體電路元件來說，特別是可攜式的積體電路元件，導通電阻是非常重要的元件特性。目前已有許多關於改善LDMOS或EDMOS元件特性所作的結構改良(例如改變淺溝渠隔離(shallow trench isolation，STI)的形狀或大小)，但其改善仍十分有限，以 導通電阻對崩潰電壓的比值(Ron/BVD)來說，最多只有改良約5%左右。
本揭露係有關於一種半導體結構及其製造方法，可降低半導體結構之導通電阻，進而提昇應用元件之特性表現。
根據本發明之一方面，提出一種半導體結構，包括第一導電型之一基板；第二導電型之一深井，係形成於基板內並由基板表面向下擴展；第一導電型之一第一井，係由基板表面向下擴展並形成於深井內；第二導電型之一第二井，係於深井內由基板表面向下擴展並與第一井相隔一距離；一閘極，係形成於基板上並位於第一井和第二井之間；一絕緣物，係由基板表面向下擴展並形成於閘極與第二井間；一導電插塞(conductive plug)穿過絕緣物到達絕緣物之底部；和一第一摻雜電極區(first doping electrode region)為第二導電型，係位於絕緣物下方和形成於第二井內，第一摻雜電極區並連接導電插塞。
根據本揭露，提出一種半導體元件之製造方法，包括：提供第一導電型之一基板；形成第二導電型之一深井於基板內，並由基板表面向下擴展；形成第一導電型之一第一井，由基板表面向下擴展並形成於深井內；形成第二導電型之一第二井於深井內，由基板之表面 向下擴展並與第一井相隔一距離；形成一絕緣物，由基板之表面向下擴展並一部份形成於第二井處；形成一閘極於基板上，並位於第一井和第二井之間；形成一接觸孔穿過絕緣物並到達絕緣物之底部；形成一第一摻雜電極區於第二井內和位於接觸孔下方，第一摻雜電極區為第二導電型；和形成一導電插塞於接觸孔內並到達絕緣物之底部，其中導電插塞連接第一摻雜電極區。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
本揭露係提出一種半導體結構及其製造方法，半導體結構具有一導電插塞穿入絕緣物作為汲極端，而可降低半導體結構之導通電阻(on-resistance，Ron)，有效增進應用元件之電子特性。以下係參照所附圖式詳細敘述本揭露之實施例。圖式中相同的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。再者，實施例係以橫向擴散金屬氧化物半導體(LDMOS)元件作為描述之用，然而本發明並不限制僅應用於LDMOS元件。
第1圖係為本發明一實施例之橫向擴散金屬氧化物半導體(LDMOS)元件之局部示意圖。實施例之LDMOS元 件1包括第一導電型(如P型)之一基板10，第二導電型(如N型)之一深井(deep well，NDW)11，係形成於基板10內並由基板10之表面向下擴展；第一導電型之一第一井(如P型井)13和第二導電型之一第二井(如N型井)14，係由基板10表面向下擴展並形成於N型深井11內並相隔一距離；一閘極15(如多晶矽或金屬閘極，下方並形成一閘極氧化層151)係形成於基板10上，大致位於第一井13和第二井14之間；一絕緣物17，如氧化物或淺溝槽隔離物(STI)，係由基板10表面向下擴展並大致位於閘極15與第二井14之間，其中絕緣物17之第一側壁171係對應於閘極15下方，絕緣物17的一部份則位於第二井14處(即閘極15部份重疊於絕緣物17之上方)。LDMOS元件1更包括一導電插塞(conductive plug)18、一第一摻雜電極區(first doping electrode region)21和一第二摻雜電極區22。第一摻雜電極區21為第二導電型，係形成於第二井14內並由基板10之表面向下擴展，第一摻雜電極區21更位於絕緣物17下方；如第1圖所示，位於導電插塞18下方。第二摻雜電極區22為第二導電型，係形成於第一井13內並由基板10之表面向下擴展。閘極15位於絕緣物17與第二摻雜電極區22之間。第一摻雜電極區21和第二摻雜電極區22可分別作為元件之汲極(drain)和源極(source)。在實施例中，導電插塞18穿過絕緣物17到達絕緣物17之底部172。絕緣物17下方的第一摻雜電極區21則連接導電插塞18，如第1圖所示。一實施例中，導電插塞18之底部181係對位(如實質上對齊)於絕緣物17之底部172。
在一實施例中，第一摻雜電極區21接觸導電插塞18之底部181以作為一汲極區。在另一實施例中，LDMOS元件1可選擇性地包括一矽化物(silicide，未顯示於第1圖中)形成於導電插塞18之底部181，其中矽化物位於導電插塞18和第一摻雜電極區21之間。而導電插塞18的實際尺寸可視實際應用之元件尺寸，如絕緣物17之底部寬度等，而作相應調整，本發明並不特別限制。
另外，實施例之LDMOS元件1中，汲極附近的井摻雜濃度亦可作變化和調整。如第1圖所示，實施例之LDMOS元件1可更包括一第二導電型場域如N型場(HVN field)142形成於第二井14之外圍，例如是包圍第二井14。自第一摻雜電極區21(汲極)、第二井14、N型場142至深井11的摻雜濃度係依序由濃到淡，此亦有助於降低導通電阻。
再者，實施例之LDMOS元件1更包括一基極區(bulk region)23形成於第一井13內並位於第二摻雜電極區22旁。基極區23為第一導電型(如P型)並由基板10之表面向下擴展。另外，LDMOS元件1亦包括導電插塞18’和18”分別連接閘極15和第二摻雜電極區22，以分別為閘極端和源極端。導電插塞18、18’和18”例如是鎢插塞、或是其他具低阻值之導電材料所形成的插塞。根據實施例之製程，與第一摻雜電極區21連接的導電插塞18，其製作可利用現有製程，例如利用接觸孔(contact hole)的光罩與蝕刻等製程同時形成。而用來形成導電插塞18的接觸孔(contact hole)，也是利用現有製程與其他容置導電插塞18’ 和18”的接觸孔同時製作，完全不需要額外的光罩與微影步驟，因此實施例之製程簡易又不耗費額外時間。
再者，實施例中，絕緣物17可為單層結構或由多層絕緣物所組成之複合結構。例如，絕緣物17可包含由二氧化矽(SiO2)、氮氧化矽(SiON)、氮化矽(Si3N4)或高介電常數材質等所組成之複合結構。例如，絕緣物17為SiO2與Si3N4之複合結構。高介電常數材質可以是稀土金屬氧化物層或鑭系金屬氧化物層。
第2圖係為本發明又一實施例之並聯式之橫向擴散金屬氧化物半導體(LDMOS)元件之示意圖。第2圖LDMOS元件2與第1圖LDMOS元件1之結構相似，除了LDMOS元件1繪示一個MOS結構而LDMOS元件2繪示左右兩個MOS結構。第2圖和第1圖中相同或類似部件係沿用相同或類似標號，且兩實施例中相同或類似部件請參考前述，在此不再贅述。由於LDMOS元件2為並聯式結構，汲極(第一摻雜電極區21)的左右兩側係呈一鏡向結構，但本揭露並不以此為限制。
類似於第1圖之LDMOS元件1，第2圖之LDMOS元件2包括並聯的兩個MOS結構。當左側的MOS結構31操作時，在左方位於第二井14和第一井13的第一摻雜電極區21和第二摻雜電極區22係分別作為左側MOS結構31的汲極和源極。當右側的MOS結構32操作時，在右方位於第二井14和第一井13’的第一摻雜電極區21和第二摻雜電極區22’係分別作為右側MOS結構32的汲極和源極。不論是操作左側MOS結構31或右側的MOS結 構32，由於作為汲極的第一摻雜電極區21位於絕緣物17下方，縮短了MOS結構31/32中汲極到源極之間的電流路徑，進而降低元件之導通電阻值。
再者，根據實施例之製作方式，並聯式之LDMOS元件中於汲極端僅需要於形成絕緣物17的一個圖案化區塊。當用來容置導電插塞18的接觸孔形成時，接觸孔穿入並到達絕緣物17之底部172時，則絕緣物17的該圖案化區塊自動隔為兩個分屬MOS結構31和32的絕緣物17。因此，實施例之製程，不需要如傳統方式利用光罩與蝕刻，在形成接觸孔前就需先將絕緣物圖案化為兩個獨立區塊。因此實施例之製程簡易又不耗費額外時間。另外，相較於傳統製法，由於實施例之並聯式LDMOS元件中於汲極端的絕緣物17僅需製作一個圖案化區塊，絕緣物17的尺寸可以縮小(寬度變窄)，進而縮短MOS元件中汲極到源極之間的距離，亦可助於導通電阻的改善。
請參照第3A、3B圖，其分別為操作傳統LDMOS元件和實施例之LDMOS元件時，其電流路徑之示意圖。第3A、3B圖中與第1圖相同或類似部件係沿用相同或類似標號。如第3A圖所示之傳統LDMOS元件，作為汲極之第一摻雜電極區24係位於絕緣物17’之側壁旁，且導電插塞28位於基板10上方並與絕緣物17’連接，其中絕緣物17’和第一摻雜電極區24之頂部表面實質上係共平面。
第3A圖中，LDMOS元件從源極到汲極之間的總阻值(Rtotal)可用方程式(1)表示：Rtotal=Rch+Rac1+Rwell+Rn………(1)
第3B圖中，LDMOS元件從源極到汲極之間的總阻值(Rtotal)可用方程式(2)表示：Rtotal=Rch+Rac2+Rn+Rc………(2)
其中，Rch為通道Ch處(即閘極15和第一井13重疊部分)之阻值。Rac1和Rac2分別為絕緣物17和17’之阻值。Rwell為第二井14之阻值。Rn為第一摻雜電極區21或24之阻值。Rc為導電插塞18之阻值。
請參照方程式(1)和(2)，兩LDMOS元件的Rch值相等，Rac1和Rac2可能相等(如果絕緣物17和17’之寬度/尺寸相同)、或是Rac2<Rac1(如果絕緣物17之寬度/尺寸小於絕緣物17’之寬度/尺寸)。再者，Rwell值比Rn值高出許多，而導電插塞18之阻值Rc很小。因此，實施例之LDMOS元件(第3B圖)的總阻值比傳統LDMOS元件(第3A圖)要小很多。一些相關的阻值量測數據隨附如後以作參考：N型井之阻值約415 Ohm/sq，若N型井寬度為20 μm則RNwell=415×20=8300 Ohm-μm。n+多晶矽之第一摻雜電極區21之阻值Rn約135 Ohm/sq，如果有矽化物(silicide)形成於n+多晶矽上則僅有8 Ohm/sq。n+之接觸電阻(contact resistance，當面積為0.24×0.24 μm2時)約5-15 Ohm/cont。接觸孔阻值(via resistance，當面積為0.28×0.28 μm2時)約6.5 Ohm/cont。
因此，本揭露之LDMOS元件可有效地降低其導通電阻，進而增進元件之電性。根據相關模擬試驗，相較於傳統LDMOS元件(如第3A圖所示)，本揭露之LDMOS元件之導通電阻可降低至少超過10%。
據此，上述實施例所提出之半導體結構可大幅降低其導通電阻，而崩潰電壓值並不會改變太多，因此對導通電阻值對崩潰電壓值的比值(Ron/BVD)來說亦具有下降效果。對應用之電源管理積體電路元件來說，特別是可攜式的積體電路元件，可有效地改善應用元件之性能表現。再者，實施例之半導體結構可在現有的製程架構下進行，無須增加額外的製程步驟或是改變元件中許多單元的尺寸，即可形成如實施例所述之導電插塞，因此十分適合量產。且應用實施例之半導體結構的元件其改進的電性表現也使其具有很高的市場競爭力。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1、2‧‧‧LDMOS元件
10‧‧‧基板
11‧‧‧深井
13、13’‧‧‧第一井
14‧‧‧第二井
142‧‧‧N型場
15‧‧‧閘極
151‧‧‧閘極氧化層
17、17’‧‧‧絕緣物
171‧‧‧絕緣物之側壁
172‧‧‧絕緣物之底部
18、18’、18”、28‧‧‧導電插塞
181‧‧‧導電插塞之底部
21、24‧‧‧第一摻雜電極區
22、22’‧‧‧第二摻雜電極區
23、23’‧‧‧基極區
Ch‧‧‧通道區域
第1圖係為本發明一實施例之橫向擴散金屬氧化物半導體(LDMOS)元件之局部示意圖。
第2圖係為本發明又一實施例之並聯式之橫向擴散金屬氧化物半導體(LDMOS)元件之示意圖。
第3A、3B圖分別為操作傳統LDMOS元件和實施例之LDMOS元件時，其電流路徑之示意圖。
1‧‧‧LDMOS元件
10‧‧‧基板
11‧‧‧深井
13‧‧‧第一井
14‧‧‧第二井
142‧‧‧N型場
15‧‧‧閘極
151‧‧‧閘極氧化層
17‧‧‧絕緣物
171‧‧‧絕緣物之第一側壁
172‧‧‧絕緣物之底部
18、18’、18”‧‧‧導電插塞
181‧‧‧導電插塞之底部
21‧‧‧第一摻雜電極區
22‧‧‧第二摻雜電極區
23‧‧‧基極區
Ch‧‧‧通道區域

Claims (17)

  1. 一種半導體結構，包括：一第一導電型之一基板；一第二導電型之一深井，係形成於該基板內並由該基板之表面向下擴展；一第一井為該第一導電型，係由該基板之表面向下擴展並形成於該深井內；一第二井為該第二導電型，係於該深井內由該基板之表面向下擴展並與該第一井相隔一距離；一閘極，係形成於該基板上並位於該第一井和該第二井之間；一絕緣物(isolation)，係由該基板之表面向下擴展並形成於該閘極與該第二井間；一導電插塞(conductive plug)穿過該絕緣物到達該絕緣物之一底部之表面，且該導電插塞之底部對位該絕緣物之該底部；一第一摻雜電極區(first doping electrode region)為該第二導電型，係位於該絕緣物下方和形成於該第二井內，該第一摻雜電極區並連接該導電插塞；一第二摻雜電極區為該第二導電型，係由該基板之表面向下擴展並形成於該第一井內，且該閘極位於該絕緣物與該第二摻雜電極區之間；和另一導電插塞係與該第二摻雜電極區相對應並電性連接該第二摻雜電極區，其中所述另該導電插塞之一底表面係完全地僅與該第二導電型之該第二摻雜電極區接觸。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第一摻雜電極區接觸該導電插塞之該底部作為一汲極區。
  3. 如申請專利範圍第1項所述之半導體結構，更包括：一矽化物(silicide)形成於該導電插塞之該底部，其中該矽化物位於該導電插塞和該第一摻雜電極區之間。
  4. 如申請專利範圍第1項所述之半導體結構，其中該導電插塞之該底部係對位於該絕緣物之該底部。
  5. 如申請專利範圍第1項所述之半導體結構，其中該閘極部份重疊於該絕緣物上方。
  6. 如申請專利範圍第1項所述之半導體結構，更包括一場區域(field region)形成於該深井內和包圍該第二井，該場區域為該第二導電型，其中該第二井、該場區域和該深井之摻雜濃度係依序由濃到淡。
  7. 如申請專利範圍第1項所述之半導體結構，更包括一基極區(bulk region)形成於該第一井內並鄰接該第二摻雜電極區，該基極區該第一導電型並由該基板之表面向下擴展。
  8. 如申請專利範圍第1項所述之半導體結構，其中該絕緣物為一淺溝槽隔離(Shallow Trench Isolation，STI)或一氧化物。
  9. 如申請專利範圍第1項所述之半導體結構，其中該絕緣物為一單層結構或一多層式複合結構。
  10. 如申請專利範圍第9項所述之半導體結構，其中該多層式複合結構之該絕緣物係選自由二氧化矽(SiO2)、 氮氧化矽(SiON)、氮化矽(Si3N4)和高介電常數材質所組成之群組。
  11. 如申請專利範圍第10項所述之半導體結構，其中該高介電常數材質為一或多種稀土金屬氧化物，或一或多種鑭系金屬氧化物。
  12. 一種半導體結構之製造方法，包括：提供一第一導電型之一基板；形成一第二導電型之一深井於該基板內，並由該基板之表面向下擴展；形成該第一導電型之一第一井，由該基板之表面向下擴展並形成於該深井內；形成該第二導電型之一第二井於該深井內，由該基板之表面向下擴展並與該第一井相隔一距離；形成一絕緣物(isolation)，由該基板之表面向下擴展並一部份形成於該第二井處；形成一閘極於該基板上，並位於該第一井和該第二井之間；形成一接觸孔(contact hole)穿過該絕緣物到達該絕緣物之一底部之表面；形成一第一摻雜電極區(first doping electrode region)於該第二井內和位於該接觸孔下方，該第一摻雜電極區為該第二導電型；形成一導電插塞(conductive plug)於該接觸孔內並到達該絕緣物之該底部之該表面，且該導電插塞之底部對位該絕緣物之該底部，其中該導電插塞連接該第一摻雜電極 區；形成一第二摻雜電極區於該第一井內並由該基板之表面向下擴展，該第二摻雜電極區為該第二導電型，其中該閘極位於該絕緣物與該第二摻雜電極區之間；和形成另一導電插塞與該第二摻雜電極區相對應並電性連接該第二摻雜電極區，其中所述另該導電插塞之一底表面係完全地僅與該第二導電型之該第二摻雜電極區接觸。
  13. 如申請專利範圍第12所述之製造方法，其中該第一摻雜電極區接觸該導電插塞之該底部作為一汲極區。
  14. 如申請專利範圍第12所述之製造方法，更包括：形成一矽化物(silicide)於該導電插塞之該底部，其中該矽化物位於該導電插塞和該第一摻雜電極區之間。
  15. 如申請專利範圍第12所述之製造方法，其中該導電插塞之該底部係對位於該絕緣物之該底部。
  16. 如申請專利範圍第12所述之製造方法，其中該閘極係部份重疊於該絕緣物上方。
  17. 如申請專利範圍第12項所述之製造方法，更包括形成一場區域(field region)於該深井內和包圍該第二井，該場區域為該第二導電型，其中該第二井、該場區域和該深井之摻雜濃度係依序由濃到淡。
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