TWI575744B

TWI575744B - 半導體結構及其製造方法

Info

Publication number: TWI575744B
Application number: TW101114605A
Authority: TW
Inventors: 李秋德; 林克峰; 林淑雯; 游焜煌; 王智充; 吳德源
Original assignee: 聯華電子股份有限公司
Priority date: 2012-04-24
Filing date: 2012-04-24
Publication date: 2017-03-21
Also published as: TW201344905A

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種具導電插塞之半導體結構及其製造方法，可同時使半導體結構之導通電阻降低和崩潰電壓增加。

對半導體業界來說，持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及降低成本，一直是重要的目標。隨著半導體產業的發展，高功率元件經常被應用在許多電子元件方面。在高壓操作或高功率之電源管理積體電路(Power Management Integrated Circuit，PMIC)產品中，一般可應用橫向擴散金屬氧化物半導體(Laterally Diffused Metal Oxide Semiconductor，LDMOS)或延伸式汲極金屬氧化物半導體(Extended Drain Metal Oxide Semiconductor，EDMOS)作為驅動元件。

導通電阻(On-resistance，Ron)是主宰整個半導體元件性能表現的關鍵因素之一。導通電阻或特徵導通電阻(specific on-resistance，Ron-sp)越低，代表整個元件的功率損耗越低。對電源管理積體電路元件來說，特別是可攜式的積體電路元件，導通電阻是非常重要的元件特性。目前已有許多關於改善LDMOS或EDMOS元件特性所作的結構改良(例如改變STI的形狀或大小)，但其改善仍十分有限，以導通電阻對崩潰電壓的比值(Ron/BVD)來說，最多只有改良約5%左右。

本發明係有關於一種半導體結構及其製造方法，以降低其導通電阻，特別是利用一導電插塞之形成以同時使半導體結構之導通電阻降低和崩潰電壓增加，進而提昇應用元件之特性表現。

根據本發明之一方面，提出一種半導體結構，包括第一導電型之一基板；第二導電型之一深井，係形成於基板內並由基板表面向下擴展；第一導電型之一第一井，係由基板表面向下擴展並形成於深井內；第二導電型之一第二井，係於深井內由基板表面向下擴展並與第一井相隔一距離；一閘極，係形成於基板上並位於第一井和第二井之間；一絕緣物，係由基板表面向下擴展並形成於閘極與第二井間；一導電插塞(conductive plug)，包括電性連接之一第一部份和一第二部份，其中第一部份與閘極電性連接，第二部份係延伸於絕緣物裡。

根據本發明之另一方面，提出一種半導體元件之製造方法，包括：提供第一導電型之一基板；形成第二導電型之一深井於基板內，並由基板表面向下擴展；形成第一導電型之一第一井，由基板表面向下擴展並形成於深井內；形成第二導電型之一第二井於深井內，由基板之表面向下擴展並與第一井相隔一距離；形成一絕緣物，由基板之表面向下擴展並一部份形成於第二井處；形成一閘極於基板上，並位於第一井和第二井之間，且絕緣物之另一部份對應於閘極之下方；形成一導電插塞(conductive plug)包括電性連接之一第一部份和一第二部份，其中第一部份與閘極電性連接，第二部份則延伸至絕緣物裡。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

以下係參照所附圖式詳細敘述本發明之實施例。圖式中相同的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。

第1圖係為本發明一實施例之一種並聯式之橫向擴散金屬氧化物半導體(LDMOS)元件之示意圖。實施例之LDMOS元件1包括一P型基板10，一N型深井(n-deep well，NDW)11，一高摻雜之N型埋層(n-buried layer，NBL)102分散在基板10中並位於N型深井11下方，一P型井13和一N型井14形成於N型深井11內並相隔一距離，一閘極15係形成於P型基板10上並大致位於P型井13和N型井14之間，一絕緣物如淺溝槽隔離物(STI)17 大致位於閘極15與N型井14之間。LDMOS元件1更包括重摻雜之兩N型摻雜區分別位於P型井13和N型井14內，以作為源極18(source)和汲極(drain)19。其中閘極15與汲極19之間係以淺溝槽隔離物17隔開。另外，P型井13內於源極18旁還可形成一P型摻雜區132以作為基極(bulk)；在N型深井11外側還可形成一P型井和其內之P型摻雜區以作為保護環(guard ring)，以提高元件邊緣的耐壓能力。由於LDMOS元件1為並聯式結構，汲極19左右兩側係呈一鏡向結構。實施例之LDMOS元件1係在汲極端的井深處做摻雜濃度的變化，如第1圖中之N型井14外圍更形成一N型場(HVN field)142，自汲極19、N型井14、N型場142至N型深井11的摻雜濃度係由濃到淡，可降低導通電阻，改善LDMOS或EDMOS元件特性。

以下實施例中，係提出具導電插塞之半導體結構及其製造方法，不但可降低半導體結構之導通電阻，更同時提高了崩潰電壓，進而大幅改善應用元件之特性。

第2圖係為本發明另一實施例之橫向擴散金屬氧化物半導體(LDMOS)元件之局部示意圖。實施例之LDMOS元件2包括第一導電型(如P型)之一基板20，第二導電型(如N型)之一深井(deep well，NDW)21，係形成於基板20內並由基板20之表面向下擴展；第一導電型之一第一井(如P型井)23和第二導電型之一第二井(如N型井)24，係由基板20表面向下擴展並形成於N型深井21內並相隔一距離；一閘極25係形成於基板20上，大致位於第一井23和第二井24之間；一絕緣物27，如氧化物或淺溝槽隔離物(STI)，係由基板20表面向下擴展並大致位於閘極25與第二井24之間，其中絕緣物27之第一側壁271係對應於閘極25下方，絕緣物27的一部份則位於第二井24處。LDMOS元件2更包括第二導電型之一第一摻雜電極區28，係由基板20表面向下擴展並形成於第一井23內；和第二導電型之一第二摻雜電極區29，係由基板20表面向下擴展並形成於第二井24內，且絕緣物27位於閘極25與第二摻雜電極區29之間。第一摻雜電極區28和第二摻雜電極區29分別作為元件之源極(source)和汲極(drain)。

實施例之LDMOS元件2可更包括一第二導電型場域如N型場(HVN field)242，形成於第二井24之外圍，且自汲極29、第二井24、N型場242至深井21的摻雜濃度係由濃到淡。

實施例之LDMOS元件2更包括一導電插塞(conductive plug)26，包括電性連接之一第一部份261與一第二部份262。其中，第一部份261與閘極25電性連接，第二部份262係延伸至絕緣物27裡。如第2圖所示，導電插塞26之第一部份261係形成於閘極25上並與閘極25接觸，且第一部份261係與第二部份262一體成型。導電插塞26例如是鎢插塞(tungsten plug)或是其他導電材料之插塞。與閘極25連接的導電插塞26，其製作可利用現有製程，例如利用接觸孔(contact)的光罩與蝕刻等製程同時形成，而不需要額外的光罩與微影步驟。

如第2圖所示，導電插塞26之第二部份262與絕緣物27之第一側壁271呈一第一間距d1，此第一間距d1亦可定義為一延伸長度(extension length)，即閘極25下方(包括部份閘極25與間隔物252之長度)至絕緣物27之距離。第二部份262亦與絕緣物27之底面呈一第二間距d2。第二部份262與第二摻雜電極區29相距一第三間距d3。一實施例中，第一間距d1例如為0.13μm至0.55μm。一實施例中，第二間距d2例如為0.1μm至0.3μm；第二部份262延伸至絕緣物27裡的部分與絕緣物27之深度比例如是0.25至0.75。一實施例中，第三間距d3例如係為0.1μm至0.52μm。然而，本發明並不以此為限，導電插塞26的各部分數值如第一間距d1、第二間距d2、第三間距d3等，係應視實際應用之元件尺寸如絕緣物27之底部寬度和深度等而作相應調整。

再者，實施例中，絕緣物27可為單層結構或由多層絕緣物所組成之複合結構。例如，絕緣物27可包含由二氧化矽(SiO₂)、氮氧化矽(SiON)、氮化矽(Si₃N₄)或高介電常數材質等所組成之複合結構。例如，絕緣物27為SiO₂與Si₃N₄之複合結構，Si₃N₄可以作為蝕刻停止層，有利於進一步精確控制第二間距d2。高介電常數材質可以是稀土金屬氧化物層或鑭系金屬氧化物層。

第3圖係為本發明又一實施例之橫向擴散金屬氧化物半導體(LDMOS)元件之局部示意圖。除了導電插塞的型態，如第3圖所示之LDMOS元件3與第2圖所示之LDMOS元件2之結構相同，在此不再贅述。LDMOS元件3之導電插塞36，包括第一部份361、第二部份362與一導線365(如金屬線)，其中，第一部份361係形成於閘極25上並與閘極25接觸，第二部份362係與閘極25相距一間隔並延伸至絕緣物27裡，導線365則電性連接第一部份361和第二部份362。

請參照第4A、4B圖，其分別為操作實施例之第1圖和第2圖之LDMOS元件時，其電流路徑之示意圖。其中，第4A圖之各元件與標號同第1圖，第4B圖之各元件與標號同第2圖。其中，第4A圖中LDMOS元件包括一通道區域150和電荷累積區域152；假設施加一正電壓於閘極15，則電荷累積區域152累積了許多負電荷。第4B圖中，實施例之LDMOS元件包括一通道區域250和電荷累積區域252a-252c。由於實施例之LDMOS元件具有導電插塞26(包括第一部份261和第二部份262)，因此相較於第4A圖的電荷累積區域152，第4B圖中的電荷累積區域252a-252c被延長了，假設施加一正電壓於閘極25，則負電荷可分散在路徑更長的電荷累積區域252a-252c中並靠近汲極端，進而降低元件之導通電阻值。特別是在汲極端施加一低偏壓的操作情況，導通電阻值的降低幅度更為明顯。

請參照第5A、5B圖，其分別為操作實施例之第1圖和第2圖之LDMOS元件時，其發生崩潰電壓之示意圖。其中，第5A圖之各元件與標號同第1圖，第5B圖之各元件與標號同第2圖。其中，LDMOS元件之崩潰電壓容易發生在P-N接面(PN junction)處，如P型之第二井13、23與N型之深井11、21的交界(如第5A、5B圖中爆炸符號所示)。第5B圖之LDMOS元件由於具有導電插塞26，其第二部份262如同一屏蔽板(shielding plate)，可以使汲極(第二摻雜電極區29)到第二井23之間的電力線重新分配，第5B圖比起第5A圖之發生崩潰電壓的P-N接面處的電力線不再那麼密集，此種電場的改變可提高元件的崩潰電壓。

另外，實際應用實施例時，LDMOS元件中的導電插塞與閘極之間可以呈不同態樣之分佈。請參照第6A、6B、6C圖，其分別為實施例之LDMOS元件的導電插塞與閘極接觸之三種分佈態樣的上視圖。其中導電插塞可以是多個點狀(如方型、圓型等)塊體66分佈於閘極上65，如第6A圖所示。導電插塞也可以是數個長型塊體67形成於閘極上65，如第6B圖所示。導電插塞也可以是一長條狀塊體68形成於閘極上65，如第6C圖所示。當然，該些態樣僅為可能應用態樣的其中三種，並非作為限縮本發明保護範圍之用。再者，此領域中具有通常知識者可知，導電插塞上表面之形狀與所在閘極的面積比例可視應用之製程條件與方法而作適當調整，本發明對此並不多作限制。

[相關實驗]

實施例中，第二部份262係延伸至絕緣物27裡的深度會影響半導體元件之特性。而第二部份262與絕緣物27之第一側壁271之間的距離(第一間距d1)的變化不但會影響元件之導通電阻值，也會影響元件之崩潰電壓值。

以下係提出相關實驗中的數組實驗進行量測。請同時參照第2圖。絕緣物27的深度和寬度分別約為0.4μm與 0.75μm。其中，比較例(BSL)之元件結構不具有導電插塞(如第1圖)。以第1組中的三個實驗例(Split 1-1-Split 1-3)為例，其導電插塞之第一間距d1分別為0.55μm、0.15μm和0.13μm(其餘相關尺寸如導電插塞延伸至絕緣物27裡的深度和寬度請參照表1)，所量測之崩潰電壓值分別為41V、43V和44.8V，特徵導通電阻值(mohm×mm²)分別為26.44、25.29和24.40，其特徵導通電阻對崩潰電壓之比值分別為0.64、0.59和0.54。若以比較例(BSL)為基準，第1組之三個實驗例不但特徵導通電阻值可分別降低1%、5%和9%，崩潰電壓值亦可增加17%、23%和28%，而特徵導通電阻對崩潰電壓之比值的改良百分比係分別可達到15%、23%和28%。

表1係為數組相關實驗之詳細結構及量測結果。

因此，上述實施例所提出之半導體結構可降低其導通電阻，特別是具導電插塞之半導體結構，不但能降低半導體結構之導通電阻，使應用元件的功率損耗降低，又能同時提高崩潰電壓，對導通電阻值對崩潰電壓值的比值(Ron/BVD)來說，下降的幅度可更為增加。對應用之電源管理積體電路元件來說，特別是可攜式的積體電路元件，可有效地改善應用元件之性能表現。再者，實施例之半導體結構可在現有的製程架構下也無須改變元件中各單元尺寸的情況下形成導電插塞，十分適合量產。且應用實施例之半導體結構的元件也具有很高的市場競爭力。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1、2、3‧‧‧LDMOS元件

10、20‧‧‧基板

11、21‧‧‧深井

102‧‧‧埋層

13‧‧‧P型井

132‧‧‧P型摻雜區

14‧‧‧N型井

142、242‧‧‧N型場

15、25、65‧‧‧閘極

150、250‧‧‧通道區域

152、252a-252c‧‧‧電荷累積區域

17‧‧‧淺溝槽隔離物

18‧‧‧源極

19‧‧‧汲極

23‧‧‧第一井

24‧‧‧第二井

27‧‧‧絕緣物

271‧‧‧絕緣物之第一側壁

26、36‧‧‧導電插塞

261、361‧‧‧第一部份

262、362‧‧‧第二部份

28‧‧‧第一摻雜電極區

29‧‧‧第二摻雜電極區

365‧‧‧導線

66‧‧‧點狀塊體導電插塞

67‧‧‧長型塊體導電插塞

68‧‧‧長條狀塊體導電插塞

d1‧‧‧第一間距

d2‧‧‧第二間距

d3‧‧‧第三間距

第1圖係為本發明一實施例之並聯式之橫向擴散金屬氧化物半導體(LDMOS)元件之示意圖。

第2圖係為本發明另一實施例之橫向擴散金屬氧化物半導體(LDMOS)元件之局部示意圖。

第3圖係為本發明又一實施例之橫向擴散金屬氧化物半導體(LDMOS)元件之局部示意圖。

第4A、4B圖，其分別為操作實施例之第1圖和第2圖之LDMOS元件時，其電流路徑之示意圖。

第5A、5B圖，其分別為操作實施例之第1圖和第2圖之LDMOS元件時，其發生崩潰電壓之示意圖。

第6A、6B、6C圖，其分別為實施例之LDMOS元件的導電插塞與閘極接觸之三種分佈態樣的上視圖。

2‧‧‧LDMOS元件

20‧‧‧基板

21‧‧‧深井

23‧‧‧第一井

24‧‧‧第二井

242‧‧‧N型場

25‧‧‧閘極

27‧‧‧絕緣物

271‧‧‧絕緣物之第一側壁

26‧‧‧導電插塞

261‧‧‧第一部份

262‧‧‧第二部份

28‧‧‧第一摻雜電極區

29‧‧‧第二摻雜電極區

d1‧‧‧第一間距

d2‧‧‧第二間距

d3‧‧‧第三間距

Claims

一種半導體結構，包括：一第一導電型之一基板；一第二導電型之一深井，係形成於該基板內並由該基板之表面向下擴展；一第一井為該第一導電型，係由該基板之表面向下擴展並形成於該深井內；一第二井為該第二導電型，係於該深井內由該基板之表面向下擴展並與該第一井相隔一距離；一閘極，係形成於該基板上並位於該第一井和該第二井之間；一絕緣物(isolation block)，係由該基板之表面向下擴展並形成於該閘極與該第二井間；一導電插塞(conductive plug)，包括：一第一部份，與該閘極電性連接；和一第二部份，與該第一部份電性連接並延伸於該絕緣物裡。
如申請專利範圍第1項所述之半導體結構，其中該第二部份係與該絕緣物對應於該閘極下方之一第一側壁呈一第一間距。
如申請專利範圍第2項所述之半導體結構，其中該第一間距係為0.13μm至0.55μm。
如申請專利範圍第1項所述之半導體結構，其中該第二部份係與該絕緣物之一底面呈一第二間距。
如申請專利範圍第4項所述之半導體結構，其中該第二間距係為0.1μm至0.3μm。
如申請專利範圍第4項所述之半導體結構，其中該第二部份延伸至該絕緣物裡的部分與該絕緣物之深度比例為0.25至0.75。
如申請專利範圍第1項所述之半導體結構，更包括：一第一摻雜電極區為該第二導電型，係由該基板之表面向下擴展並形成於該第一井內。
如申請專利範圍第1項所述之半導體結構，更包括：一第二摻雜電極區為該第二導電型，係由該基板之表面向下擴展並形成於該第二井內，且該絕緣物位於該閘極與該第二摻雜電極區之間。
如申請專利範圍第8項所述之半導體結構，其中該第二部份係與該第二摻雜電極區相距一第三間距。
如申請專利範圍第9項所述之半導體結構，其中該第三間距係為0.1μm至0.52μm。
如申請專利範圍第1項所述之半導體結構，其中該第一部份係形成於該閘極上並與該閘極接觸。
如申請專利範圍第11項所述之半導體結構，其中該第一部份與該第二部份係一體成型。
如申請專利範圍第11項所述之半導體結構，其中該第二部份係與該閘極相距一間隔，該第一部份和該第二部份係以一導線連接。
如申請專利範圍第1項所述之半導體結構，其中該絕緣物為一單層結構或一多層式複合結構。
如申請專利範圍第14項所述之半導體結構，其中該絕緣物為一淺溝槽隔離(Shallow Trench Isolation，STI)或一氧化物。
如申請專利範圍第14項所述之半導體結構，其中該多層式複合結構之該絕緣物係選自由二氧化矽(SiO₂)、氮氧化矽(SiON)、氮化矽(Si₃N₄)和高介電常數材質所組成之群組。
如申請專利範圍第16項所述之半導體結構，其中該高介電常數材質為一或多種稀土金屬氧化物，或一或多種鑭系金屬氧化物。
一種半導體結構之製造方法，包括：提供一第一導電型之一基板；形成一第二導電型之一深井於該基板內，並由該基板之表面向下擴展；形成該第一導電型之一第一井，由該基板之表面向下擴展並形成於該深井內；形成該第二導電型之一第二井於該深井內，由該基板之表面向下擴展並與該第一井相隔一距離；形成一絕緣物(isolation block)，由該基板之表面向下擴展並一部份形成於該第二井處；形成一閘極於該基板上，並位於該第一井和該第二井之間，且該絕緣物之另一部份對應於該閘極之下方；形成一導電插塞(conductive plug)包括電性連接之一第一部份和一第二部份，其中該第一部份與該閘極電性連接，該第二部份則延伸至該絕緣物裡。
如申請專利範圍第18項所述之製造方法，更包括：形成該第二導電型之一第一摻雜電極區於該第一井內，且由該基板之表面向下擴展。
如申請專利範圍第18項所述之製造方法，更包括：形成該第二導電型之一第二摻雜電極區於該第二井內，由該基板之表面向下擴展，且該絕緣物位於該閘極與該第二摻雜電極區之間。
如申請專利範圍第18項所述之製造方法，其中該第一部份係形成於該閘極上並與該閘極接觸。
如申請專利範圍第21項所述之製造方法，其中該第一部份與該第二部份係一體成型。
如申請專利範圍第21項所述之製造方法，其中該第二部份係與該閘極相距一間隔，形成該導電插塞之步驟更包括：形成一導線連接該第一部份和該第二部份。
如申請專利範圍第18項所述之製造方法，其中該絕緣物為一單層結構或一多層式複合結構。