CN103296080B - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明公开了一种半导体结构及其形成方法。半导体结构包括衬底、第一源/漏极区、第二源/漏极区、第一叠层结构与第二叠层结构。第一源/漏极区形成于衬底中。第二源/漏极区形成于衬底中。第一叠层结构位于第一源/漏极区与第二源/漏极区之间的衬底上。第一叠层结构包括第一介电层与第一导电层。第一导电层位于第一介电层上。第二叠层结构位于第一叠层结构上。第二叠层结构包括第二介电层与第二导电层。第二导电层位于第二介电层上。
Description
技术领域
本发明是有关于半导体结构及其形成方法，特别是有关于金属氧化物半导体及其形成方法。
背景技术
在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。
举例来说，为了提高半导体结构例如横向双扩散金属氧化物半导体(LDMOS)或延伸漏极金属氧化物半导体(EDMOS)的击穿电压(breakdownvoltage；BVdss)，一种方法是降低漏极区的掺杂浓度并增加漂移长度。然而，此方法会提高半导体结构的特定开启电阻(Ron，sp)，使得半导体结构无法得到良好权衡的Ron，sp与BVdss，以得到期望较小的灵敏值(figure ofmerit；FOM＝Ron，sp/BVdss)。
发明内容
本发明是有关于半导体结构及其形成方法，半导体结构的操作效能佳。
依据本发明的一个实施例，提供了一种半导体结构。半导体结构包括衬底、第一源/漏极区、第二源/漏极区、第一叠层结构与第二叠层结构。第一源/漏极区形成于衬底中。第二源/漏极区形成于衬底中。第一叠层结构位于第一源/漏极区与第二源/漏极区之间的衬底上。第一叠层结构包括第一介电层与第一导电层。第一导电层位于第一介电层上。第二叠层结构位于第一叠层结构上。第二叠层结构包括第二介电层与第二导电层。第二导电层位于第二介电层上。
依据本发明的再一个实施例，提供了一种半导体结构的形成方法。方法包括以下步骤。形成第一源/漏极区于衬底中。形成第二源/漏极区于衬底中。形成第一介电层于第一源/漏极区与第二源/漏极区之间的衬底上，并形成第一导电层于第一介电层上，以形成第一叠层结构。形成第二介电层于第一叠层结构的第一导电层上，并形成第二导电层于第二介电层上，以形成第二叠层结构。
下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示根据一实施例的半导体结构的上视图。
图2绘示根据一实施例的半导体结构的剖面图。
图3绘示根据一实施例的半导体结构的剖面图。
图4绘示根据一实施例的半导体结构的剖面图。
图5绘示根据一实施例的半导体结构的剖面图。
图6绘示根据一实施例的半导体结构的上视图。
图7绘示根据一实施例的半导体结构的剖面图。
图8绘示根据一实施例的半导体结构的上视图。
图9绘示根据一实施例的半导体结构的剖面图。
图10绘示根据一实施例的半导体结构的剖面图。
图11绘示根据一实施例的半导体结构的上视图。
图12绘示根据一实施例的半导体结构的剖面图。
【主要元件符号说明】
102：衬底
104、204、304、404、504：第一掺杂区
106、108、206、306、406、506：掺杂阱
110：第二掺杂区
112、212、512：第一源/漏极区
114、514：第二源/漏极区
116：重掺杂区
118、318、418、518：绝缘结构
120、420：第一叠层结构
122：第一介电层
124：第一导电层
126、426：第二叠层结构
128：第二介电层
130、430：第二导电层
132、434：凸出部
536：顶掺杂区
具体实施方式
第一实施例
图1绘示半导体结构的上视图。图2绘示图1中半导体结构沿AB线的剖面图。图3绘示图1中半导体结构沿CD线的剖面图。
请参照图2与图3，半导体结构包括衬底102。举例来说，衬底102可包括块硅(bulk silicon)、绝缘层上覆硅(silicon on insulator；SOI)等等。衬底102可由外延工艺或非外延工艺形成。第一掺杂区104包括掺杂阱106与掺杂阱108。掺杂阱106是利用注入步骤形成于衬底102中。掺杂阱108是利用注入步骤形成于掺杂阱106。第二掺杂区110是利用注入步骤形成于第一掺杂区104的掺杂阱106中。第一源/漏极区112是利用注入步骤形成于第一掺杂区104的掺杂阱108中。第二源/漏极区114是利用注入步骤形成于第二掺杂区110中。重掺杂区116是利用注入步骤形成于第二掺杂区110中。
请参照图1与图2，多个互相分开的绝缘结构118是形成于第一源/漏极区112与第二源/漏极区114之间的第一掺杂区104的掺杂阱106与掺杂阱108上。绝缘结构118并不限于如图2所示由局部硅氧化(localoxidation of silicon；LOCOS)工艺形成的场氧化物(FOX)。于实施例中，绝缘结构118可包括浅沟道隔离(S TI)、深沟道隔离(DTI)或其他合适的结构。
请参照图2与图3，第一叠层结构120是形成于第一源/漏极区112与第二源/漏极区114之间的第一掺杂区104与第二掺杂区110上。第一叠层结构120包括第一介电层122与第一导电层124。第一介电层122是形成在第一源/漏极区112与第二源/漏极区114之间的第一掺杂区104与第二掺杂区110上。第一导电层124是形成在第一介电层122上。于实施例中，举例来说，第一叠层结构120是在衬底102上形成介电材料(未显示)，并在介电材料上形成导电材料(未显示)，然后图案化介电材料与导电材料所形成。介电材料与导电材料可利用图案化的掩模层进行刻蚀步骤而同时图案化，使得形成的第一介电层122的侧边是对齐第一导电层124的侧边。第一介电层122可包括氧化物或氮化物，例如氧化硅、氮化硅、或氮氧化硅。举例来说，第一介电层122为氧化物，或者具有氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)结构。第一导电层124可包括多晶硅、金属硅化物、金属或其他合适的材料。
请参照图2与图3，第二叠层结构126是形成于第一叠层结构120上。第二叠层结构126包括第二介电层128与形成在第二介电层128上的第二导电层130。于实施例中，举例来说，第二叠层结构126是在形成介电材料(未显示)，并在介电材料上形成导电材料(未显示)，然后图案化介电材料与导电材料所形成。介电材料与导电材料可利用图案化的掩模层进行刻蚀步骤而同时图案化，使得形成的第二介电层128的侧边是对齐第二导电层130的侧边。第二介电层128可包括氧化物或氮化物，例如氧化硅、氮化硅、或氮氧化硅。举例来说，第二介电层128为氧化物，或者具有氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)结构。第二导电层130可包括多晶硅、金属硅化物、金属或其他合适的材料。
请参照图1与图2，第一叠层结构120具有多个互相分开的凸出部132。第一叠层结构120的凸出部132是延伸超过第二叠层结构126。此外，凸出部132是对应地延伸至绝缘结构118上。
请参照图3，第二叠层结构126是位于第一叠层结构120的顶表面与侧面上。此外，第二叠层结构126可延伸至第一掺杂区104的掺杂阱106上。
请参照图2与图3，于一些实施例中，第一掺杂区104的掺杂阱106与掺杂阱108，及第一源/漏极区112与第二源/漏极区114是具有第一导电型例如N导电型。衬底102、第二掺杂区110与重掺杂区116是具有相对于第一导电型的第二导电型例如P导电型。于其他实施例中，第一导电型为P导电型，且第二导电型为N导电型。
于实施例中，举例来说，半导体结构为金属氧化物半导体，例如横向双扩散金属氧化物半导体(LDMOS)或延伸漏极MOS(extended drain MOS；EDMOS)。第一源/漏极区112是用作漏极。第二源/漏极区114是用作源极。第一叠层结构120是用作控制半导体结构的通道的主要栅极结构。于此例中，第一叠层结构120的第一介电层122是用作栅介电层，第一叠层结构120的第一导电层124是用作栅电极层。由第二介电层128与第二导电层130形成的第二叠层结构126，其对阻抗高电压的功能扮演重要的角色，并能够降低堆积层的电阻(accumulation layer resistance)。
实施例的半导体结构在飘移区中具有多个互相分开的绝缘结构118。此外，第一叠层结构120的凸出部132是延伸至绝缘结构118上。因此能够沿着第一叠层结构120的第一导电层124的边缘引起电场峰。此外，半导体结构能得到良好权衡的特定开启电阻(specific on-state resistance；Ron，sp)与击穿电压(breakdown voltage；BVdss)，以得到期望的灵敏值(figure of merit；FOM)。
于实施例中，第一叠层结构120的第一介电层122的厚度小于第二叠层结构126的第二介电层128的厚度，因此半导体结构能具有高的漏极击穿电压。此外，第二介电层128的厚度小于绝缘结构118的厚度，因此能降低半导体结构累积层的电阻。更详细地来说，第一介电层122与第二介电层128可分别具有均一的厚度。在绝缘结构118具有不均一的厚度的例子中，第二介电层128的厚度小于绝缘结构118的最大厚度。举例来说，第二介电层128的厚度小于为场氧化物的绝缘结构118的最大厚度。
实施例的半导体结构可以具有多晶-绝缘-多晶电容(poly-insulator-polycapacitor；PIP capacitor)工艺的CMOS工艺来形成，因此工艺可兼容于其他装置的工艺，并降低制造成本低。
第二实施例
图4与图5绘示半导体结构的剖面图。第二实施例的半导体结构的上视图可类似于图1。举例来说，图4为沿着图1中的AB线所绘制出。图5为沿着图1中的CD线所绘制出。图4与图5所示的半导体结构与图2与图3所示的半导体结构的差异在于，图4与图5所示的半导体结构是省略了图2与图3中的第一掺杂区104的掺杂阱108。换句话说，第一源/漏极区212是形成在第一掺杂区204的掺杂阱206中。
第三实施例
图6绘示半导体结构的上视图。图7绘示图6中半导体结构沿EF线的剖面图。图6与图7绘示的第三实施例的半导体结构与图1与图2绘示的第一实施例的半导体结构的差异在于，绝缘结构318是形成在第一掺杂区304的掺杂阱306上。于一实施例中，图6中半导体结构沿GH线的剖面图是类似于图3。
第四实施例
图8绘示半导体结构的上视图。图9绘示图8中半导体结构沿IJ线的剖面图。图10绘示图8中半导体结构沿KL线的剖面图。图8至图10所示的半导体结构与图1至图3所示的半导体结构的差异在于，第二叠层结构426具有多个互相分开的凸出部434，其延伸超过第一叠层结构420。请参照图8与图9，第二叠层结构426的凸出部434是延伸在绝缘结构418与第一叠层结构420之间的第一掺杂区404的掺杂阱406上。此外，凸出部434是对应地延伸至绝缘结构418上，因此能够沿着第二叠层结构426的第二导电层424的边缘引起电场峰。此外，半导体结构能得到良好权衡的Ron，sp与BVdss，以得到期望的FOM。请参照图10，第二叠层结构426是位于第一叠层结构420的顶表面与侧面上。
第五实施例
图11绘示半导体结构的上视图。图12绘示图11中半导体结构沿MN线的剖面图。图11与图12绘示的第五实施例的半导体结构与图8与图9绘示的第四实施例的半导体结构的差异在于，多个互相分开的顶掺杂区536是对应地形成在绝缘结构518下方的第一掺杂区504的掺杂阱506中。于实施例中，顶掺杂区536是具有第二导电型例如P导电型。使用顶掺杂区536能降低半导体结构的特定开启电阻，并提升击穿电压。于一实施例中，图11中半导体结构沿OP线的剖面图是类似于图10。
根据上述实施例，半导体结构具有互相分开的绝缘结构，且第一叠层结构或第二叠层结构的凸出部是对应地延伸至绝缘结构上。因此半导体结构能得到良好权衡的特定开启电阻(specific on-state resistance；Ron，sp)与击穿电压(breakdown voltage；BVdss)，并得到期望的灵敏值(figure of merit；FOM)。第一叠层结构的第一介电层的厚度小于第二叠层结构的第二介电层的厚度，因此能提高半导体结构的漏极击穿电压。此外，第二介电层的厚度小于绝缘结构的厚度，能降低半导体结构累积层的电阻。使用顶掺杂区能降低半导体结构的特定开启电阻，并提升击穿电压。实施例的半导体结构可兼容于其他装置的工艺，且制造成本低。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视后附的权利要求范围所界定的为准。
Claims (10)
1.一种半导体结构，包括：
一衬底；
一第一源/漏极区，形成于该衬底中；
一第二源/漏极区，形成于该衬底中；
一第一叠层结构，位于该第一源/漏极区与该第二源/漏极区之间的该衬底上，其中该第一叠层结构包括一第一介电层与一第一导电层，该第一导电层位于该第一介电层上；以及
一第二叠层结构，具有一个底表面，该底表面全部位于该第一叠层结构上，其中该第二叠层结构包括一第二介电层与一第二导电层，该第二导电层位于该第二介电层上。
2.根据权利要求1所述的半导体结构，其中该第一介电层的厚度小于该第二介电层的厚度。
3.根据权利要求1所述的半导体结构，更包括多个互相分开的绝缘结构，位于该第一源/漏极区与该第二源/漏极区之间的该衬底上。
4.根据权利要求3所述的半导体结构，其中该第二介电层的厚度小于该绝缘结构的厚度。
5.根据权利要求3所述的半导体结构，其中该第一叠层结构具有多个互相分开的凸出部，对应地延伸至该多个绝缘结构上。
6.根据权利要求3所述的半导体结构，其中该第二叠层结构具有多个互相分开的凸出部，对应地延伸至该多个绝缘结构上。
7.根据权利要求6所述的半导体结构，其中该第二叠层结构的该凸出部是延伸在该绝缘结构与该第一叠层结构之间的该衬底上。
8.根据权利要求1所述的半导体结构，其中该第一叠层结构具有多个互相分开的凸出部，延伸超过该第二叠层结构。
9.一种半导体结构的形成方法，包括：
形成一第一源/漏极区于一衬底中；
形成一第二源/漏极区于该衬底中；
形成一第一介电层于该第一源/漏极区与该第二源/漏极区之间的该衬底上，并形成一第一导电层于该第一介电层上，以形成一第一叠层结构；以及
形成一第二介电层于该第一叠层结构的该第一导电层上，并形成一第二导电层于该第二介电层上，以形成一第二叠层结构，其中该第二叠层结构具有一个底表面，该底表面全部位于该第一叠层结构上。
10.根据权利要求9所述的半导体结构的形成方法，更包括形成多个互相分开的绝缘结构于该第一源/漏极区与该第二源/漏极区之间的该衬底上，其中该第一叠层结构或该第二叠层结构具有多个互相分开的凸出部，对应地延伸至该多个绝缘结构上。
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