CN104867971A

CN104867971A - 半导体元件及其操作方法

Info

Publication number: CN104867971A
Application number: CN201410057949.5A
Authority: CN
Inventors: 陈明新; 张名辉; 吴伟庭; 赖滢州; 陈宏男; 杨崇立; 杨进盛
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2014-02-20
Filing date: 2014-02-20
Publication date: 2015-08-26
Anticipated expiration: 2034-02-20
Also published as: CN104867971B

Abstract

本发明公开一种半导体元件及其操作方法。半导体元件包括P型衬底、P型第一阱区、N型第二阱区、栅极、N型源极、N型漏极、虚设栅极以及N型第一深阱区。第一阱区配置于衬底中。第二阱区配置于邻近第一阱区的衬底中。栅极配置于衬底上且覆盖部分第一阱区和部分第二阱区。源极配置于栅极的一侧的第一阱区中。漏极配置于栅极的另一侧的第二阱区中。虚设栅极配置于栅极和漏极之间的衬底上。第一深阱区配置于衬底中且环绕第一阱区和第二阱区。

Description

半导体元件及其操作方法

技术领域

本发明涉及一种集成电路技术，特别是涉及一种半导体元件及其操作方法。

背景技术

横向双扩散金属氧化物半导体（laterally double-diffused metaloxide semiconductor，LDMOS）晶体管是半导体工艺中广为使用的一种电源元件。LDMOS晶体管可提供较高的击穿电压（V_bd），并且在操作时可具有低的接通电阻（on-resistance，R_on），因此，常用作为电源管理IC（powermanagement IC）中的高压元件。随着电子产品高度模拟化和轻薄短小的趋势，对于电压的精准度、稳定度与元件续航力的要求也不断提高。

然而，随着LDMOS晶体管的日益缩小，构件之间的距离越来越短，因此，栅极引发漏极漏电流（gate-induced drain leakage，GIDL）的现象经常发生，且来自衬底的噪声（noise from the substrate）问题也益发严重。高GIDL电流以及高衬底噪声容易造成LDMOS晶体管的操作失败，使元件的效能降低。

发明内容

本发明的目的在于提供一种半导体元件，其中配置在栅极与漏极之间的虚设栅极用以降低GIDL电流，且配置在衬底与各阱区之间的深阱区用以减少来自衬底的噪音。

本发明的再一目的在于提供一种半导体元件的操作方法。所述半导体元件为五端子元件（five-terminal device），其可在无GIDL电流和无衬底噪音的情况下操作。

为达上述目的，本发明提供一种半导体元件，其包括具有第一导电型的衬底、具有第一导电型的第一阱区、具有第二导电型的第二阱区、栅极、具有第二导电型的源极具有第二导电型的漏极、虚设栅极（dummy gate）以及具有第二导电型的第一深阱区。第一阱区配置于衬底中。第二阱区配置于邻近第一阱区的衬底中。栅极配置于衬底上且覆盖部分第一阱区和部分第二阱区。源极配置于栅极的一侧的第一阱区中。漏极配置于栅极的另一侧的第二阱区中。虚设栅极配置于栅极和漏极之间的衬底上。第一深阱区配置于衬底中且环绕第一阱区和第二阱区。

根据本发明一实施例，所述半导体元件还包括具有第一导电型的第二深阱区，所述第二深阱区配置于第一深阱区与第一和第二阱区中每一者之间的衬底中。

根据本发明一实施例，第一和第二深阱区的掺杂浓度大于第一和第二阱区的掺杂浓度。

根据本发明一实施例，所述半导体元件还包括具有第二导电型的至少一掺杂区以及至少一隔离结构。掺杂区配置于第一深阱区中。隔离结构配置于掺杂区与源极或漏极之间的衬底中。

根据本发明一实施例，第一阱区与第二阱区接触。

根据本发明一实施例，第一阱区与第二阱区相隔一距离。

根据本发明一实施例，所述半导体元件还包括隔离结构，其配置于第一阱区和第二阱区之间的衬底中。

根据本发明一实施例，无金属硅化物区域（salicide-free region）存在于栅极和虚设栅极之间。

根据本发明一实施例，还包括硅化金属层（salicide layer），其配置于栅极及源极和漏极的表面上。

根据本发明一实施例，硅化金属层进一步配置于虚设栅极的表面上。

根据本发明一实施例，栅极的材料包括非晶硅、多晶硅、金属、金属硅化物或其组合。

根据本发明一实施例，虚设栅极的材料包括非晶硅、多晶硅、金属、金属硅化物或其组合。

根据本发明一实施例，虚设栅极为浮动栅极（floating gate）。

本发明另提供一种半导体元件的操作方法，用以操作上述的半导体元件，所述操作方法包括：施加第一电压至漏极；施加第二电压至第一深阱区；以及施加第三电压至衬底。

根据本发明一实施例，第二电压大于第三电压但小于第一电压。

根据本发明一实施例，第一电压为5V且第三电压为0V。

根据本发明一实施例，所述半导体元件的操作方法还包括：施加第四电压至源极，以及施加第五电压至栅极。

根据本发明一实施例，第四电压为0V，且第五电压为2.5V。

根据本发明一实施例，虚设栅极为浮动栅极。

根据本发明一实施例，第二深阱区为浮动的（floating）。

基于上述，通过于栅极与漏极之间配置虚设栅极以及于衬底与各阱区之间安置深阱区，可降低元件的GIDL电流并减少来自衬底的噪音。因此，可避免元件的失效（malfunction），且大幅提升元件的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为根据本发明一实施例的半导体元件的剖面示意图；

图2为根据本发明另一实施例的半导体元件的剖面示意图；

图3为根据本发明又一实施例的半导体元件的剖面示意图；

图4为根据本发明再一实施例的半导体元件的剖面示意图；

图5为根据本发明另一实施例的半导体元件的剖面示意图。

附图标记：

10、20、30、40、50：半导体元件

100：衬底

102：第一阱区

104：第二阱区

105、111：闸介电层

106：栅极

107、113：导电层

108：源极

109：硅化金属层

110：漏极

112：虚设栅极

114：第一深阱区

116：第二深阱区

118：掺杂区

120、140：隔离结构

130：无硅化金属区域

具体实施方式

图1为根据本发明一实施例的半导体元件的剖面示意图。

以下实施例中，是以第一导电型为P型，而第二导电型为N型来说明，但并不用以限定本发明。P型掺质包括硼，且N型掺质包括砷或磷。任何所属技术领域普通技术人员应了解，也可以将第一导电型置换成N型，将第二导电型置换成P型。

请参照图1，本发明的半导体元件10包括具有第一导电型的衬底100、具有第一导电型的第一阱区102、具有第二导电型的第二阱区104、栅极106、具有第二导电型的源极108、具有第二导电型的漏极110、虚设栅极112以及具有第二导电型的第一深阱区114。

衬底100可为P型半导体衬底，如P型硅衬底。第一阱区102可为P型轻掺杂（P-）区。第二阱区104可为N型轻掺杂（N-）区。第一阱区102和第二阱区104配置于衬底100中且彼此相邻。在此实施例中，第一阱区102与第二阱区104接触。第一阱区102的掺杂浓度范围为约1×10¹²至2×10¹³atom/cm²（原子/厘米²）。第二阱区104的掺杂浓度范围为约5×10¹²至3×10¹³atom/cm²。此外，第一阱区102与第二阱区104的掺杂浓度可相同或不同。

栅极106配置于衬底100上且覆盖部分第一阱区102和部分第二阱区104。栅极106包括栅介电层105和导电层107。栅介电层105的材料包括氧化硅、氮化硅、氮氧化硅、介电常数大于4的高k材料、或其组合。高k材料可为金属氧化物，例如HfO₂、ZrO₂、Al₂O₃、TiO₂、La₂O₃、Y₂O₃、Gd₂O₃、Ta₂O₅或其组合。导电层107的材料包括非晶硅、未掺杂或掺杂多晶硅、金属（例如W、Al或Cu）、或其组合。

源极108和漏极110可为N型重掺杂（N+）区。源极108配置于栅极106一侧的第一阱区102中。漏极110配置于栅极106另一侧的第二阱区104中。

虚设栅极112配置于栅极106与漏极106之间的衬底100上。在此实施例中，虚设栅极112的材料包括栅介电层111和导电层113。栅介电层111的材料包括氧化硅、氮化硅、氮氧化硅、介电常数大于4的高k材料、或其组合。高k材料可为金属氧化物，例如HfO₂、ZrO₂、Al₂O₃、TiO₂、La₂O₃、Y₂O₃、Gd₂O₃、Ta₂O₅或其组合。导电层113的材料包括非晶硅、未掺杂或掺杂多晶硅、金属（例如W、Al或Cu）、或其组合。此外，基于工艺可利用性（processavailability）的考量，栅介电层111可与栅介电层105具有相同的材料和厚度，且导电层113可与导电层107具有相同的材料和厚度。然而，本发明并不以此为限。在另一实施例中，栅介电层105、111可具有不同的材料和厚度。类似地，导电层107、113可具有不同的材料和厚度。举例来说，导电层107的材料可包括掺杂多晶硅，而导电层113的材料可包括非晶硅。

此处，由于虚设栅极112为浮动栅极，其材料与层数为无关紧要的（trivial）。换句话说，虚设栅极112的材料与层数可依工艺可利用性来调整。

此外，在此实施例中，虚设栅极112与漏极110相隔一距离，如图1的半导体元件10所示，但本发明不限于此。在另一实施例中，虚设栅极112的边界可与漏极110的边界对齐，如图2的半导体元件20所示。在又一实施例中（未示出），虚设栅极112与漏极110可部分重叠。

第一深阱区114可为N型掺杂区。第一深阱区114配置于衬底100中且环绕第一和第二阱区102、104。在此实施例中，第一深阱区114环绕第一和第二阱区102、104但未与第一和第二阱区102、104接触。此外，第一深阱区114的掺杂浓度大于第一和第二阱区102、104的掺杂浓度。举例来说，第一深阱区114的掺杂浓度范围为约1×10¹³至5×10¹³atom/cm²。

半导体元件10进一步包括硅化金属层109，其至少配置于导电层107、源极108和漏极110的表面上，用以减少导电层107、源极108和漏极110的结电阻（junction resistances）。导电层107上的硅化金属层109可视为构成栅极106的一个构件。硅化金属层109包括金属硅化物，例如WSi、TiSi、CoSi、MoSi、NiSi、PdSi或PtSi。在一实施例中，硅化金属层109可进一步配置于导电层113的表面上，且可视为构成虚设栅极112的一个构件，如图1所示。在另一实施例中，硅化金属层未配置于虚设栅极112的表面上，如图2所示。

特别要注意的是，无金属硅化物区域130存在于栅极106与虚设栅极112之间。具体而言，于形成硅化金属层109的其间，金属硅化物阻挡（salicideblock，SAB）层存在于无金属硅化物区域130中，以避免硅化金属层形成于栅极106与虚设栅极112之间的第二阱区104的表面上。本发明的无金属硅化物区域130和浮动的虚设栅极112在降低栅极106与漏极110之间的电场方面扮演了很重要的角色，进而减少GIDL电流。

半导体元件10进一步包括具有第一导电型的第二深阱区116，其配置于第一深阱区114与第一和第二阱区102、104中每一者之间的衬底100中。第二深阱区116可为P型掺杂区。在此实施例中，第二深阱区116环绕并接触第一和第二阱区102、104。此外，第二深阱区116与第一深阱区114可彼此接触（如图1所示）或彼此相隔一距离（未示出）。另外，第一深阱区114与第二深阱区116的掺杂浓度可相同或不同。此外，第二深阱区116的掺杂浓度大于第一和第二阱区102、104的掺杂浓度。举例来说，第二深阱区116的掺杂浓度范围为约2×10¹³至5×10¹³atom/cm²。此处，第一和第二深阱区114、116配置于衬底100与第一和第二阱区102、104中每一者之间，且此种组态可有效降低来自衬底100的噪音。

半导体元件100进一步包括具有第二导电型的至少一掺杂区118以及至少一隔离结构120。各掺杂区118可为N型重掺杂（N+）区。在此实施例中，两个掺杂区118配置于第一深阱区114中且掺杂区118的掺杂浓度大于第一深阱区114的掺杂浓度。举例来说，掺杂区118的掺杂浓度范围为约5×10¹³至3×10¹⁵atom/cm²。在一实施例中，硅化金属层109可进一步配置于掺杂区118的表面上，以减少第一深阱区114以及掺杂区118的结电阻。此外，两个隔离结构120配置于衬底100中，隔离结构120中的一者位于掺杂区118中的一者与源极108之间，且隔离结构120中的另一者位于掺杂区118中的另一者与漏极110之间。各隔离结构120可为浅沟槽隔离（shallow trenchisolation，STI）结构。各隔离结构120的材料包括氧化硅且其深度可实质上等于、大于或小于第一和第二阱区102、104的深度。

图1的实施例中，是以第一阱区102配置为与第二阱区104彼此接触为例来说明，并不用以限定本发明。在另一实施例中，第一阱区102与第二阱区104可相隔一距离。如图3所示，半导体元件30可进一步包括隔离结构140，其配置于第一阱区102与第二阱区104之间的衬底100中。隔离结构140可为浅沟槽隔离（STI）结构。隔离结构140的材料包括氧化硅且其深度可实质上等于、大于或小于第一和第二阱区102、104的深度。

此外，第二深阱区116为可选择（optional）构件，且可从半导体元件中省去。如图4所示，在半导体元件40中，第一深阱区114为配置于衬底100中用以降低衬底噪音的唯一构件。具体而言，第一深阱区114环绕第一和第二阱区102、104但与第一和第二阱区102、104保持一距离。

在另一实施例中，隔离结构140可进一步包含于元件中而第二深阱区116可从元件中省去，如图5的半导体元件50所示。

以下，将参照图1的半导体元件10来描述本发明的操作方法。如图1所示，本发明的操作方法包括施加第一电压V₁至漏极110，施加第二电压V₂至第一深阱区114，以及施加第三电压V₃至衬底100。此处，第二电压V₂大于第三电压V₃但小于第一电压V₁。举例来说，第一电压V₁为约5V，第三电压V₃为约0V（接地状态），且第二电压V₂为约2.5V。此外，由于第一深阱区114与掺杂区118彼此接触且具有相同导电类型，因此第二电压V₂也可以施加至具有高掺杂浓度的掺杂区118，以降低结电阻。

上述操作方法进一步包括施加第四电压V₄至源极108，且施加第五电压V₅至栅极106。第四电压V₄为约0V（接地状态），且第五电压V₅为约2.5V。

此处，虚设栅极109和第二深阱区116为浮动的，使得半导体元件10可视为五端子元件，其五端子为源极108、栅极106、漏极110、衬底100和第一深阱区114。施加至上述端子的上述操作电压仅仅用来说明，并不用以限定本发明。

综上所述，在本发明的半导体元件中，虚设栅极配置于栅极与漏极之间，深阱区配置于衬底与各阱区之间。通过此种配置，可降低元件的GIDL电流，且可减少来自衬底的噪音。因此，可避免元件的失效，且大幅度提升元件的效能。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域普通技术人员，在不脱离本发明的构思和范围内，可作些许的更动与润饰，故本发明的保护范围应当以所附的权利要求所界定的为准。

Claims

1.一种半导体元件，其特征在于，包括：

具有第一导电型的第一阱区，配置于具有所述第一导电型的衬底中；

具有第二导电型的第二阱区，配置于邻近所述第一阱区的所述衬底中；

栅极，配置于所述衬底上且覆盖部分所述第一阱区和部分所述第二阱区；

具有所述第二导电型的源极，配置于所述栅极的一侧的所述第一阱区中；

具有所述第二导电型的漏极，配置于所述栅极的另一侧的所述第二阱区中；

虚设栅极，配置于所述栅极和所述漏极之间的所述衬底上；以及

具有所述第二导电型的第一深阱区，配置于所述衬底中且环绕所述第一阱区和所述第二阱区。

2.根据权利要求1所述的半导体元件，还包括具有所述第一导电型的第二深阱区，所述第二深阱区配置于所述第一深阱区与所述第一和第二阱区中每一者之间的所述衬底中。

3.根据权利要求2所述的半导体元件，其中所述第一和第二深阱区的掺杂浓度大于所述第一和第二阱区的掺杂浓度。

4.根据权利要求1所述的半导体元件，还包括：

具有所述第二导电型的至少一掺杂区，配置于所述第一深阱区中；以及

至少一隔离结构，配置于所述掺杂区与所述源极或所述漏极之间的所述衬底中。

5.根据权利要求1所述的半导体元件，其中所述第一阱区与所述第二阱区接触。

6.根据权利要求1所述的半导体元件，其中所述第一阱区与所述第二阱区相隔一距离。

7.根据权利要求6所述的半导体元件，还包括隔离结构，所述隔离结构配置于所述第一阱区和所述第二阱区之间的所述衬底中。

8.根据权利要求1所述的半导体元件，其中无金属硅化物区域存在于所述栅极和所述虚设栅极之间。

9.根据权利要求1所述的半导体元件，还包括硅化金属层，所述硅化金属层配置于所述栅极及所述源极和所述漏极的表面上。

10.根据权利要求9所述的半导体元件，其中所述硅化金属层进一步配置于所述虚设栅极的表面上。

11.根据权利要求1所述的半导体元件，其中所述栅极的材料包括非晶硅、多晶硅、金属、金属硅化物或其组合。

12.根据权利要求1所述的半导体元件，其中所述虚设栅极的材料包括非晶硅、多晶硅、金属、金属硅化物或其组合。

13.根据权利要求1所述的半导体元件，其中所述虚设栅极为浮动栅极。

14.一种半导体元件的操作方法，用以操作如权利要求2所述的半导体元件，其特征在于，所述操作方法包括：

施加第一电压至所述漏极；

施加第二电压至所述第一深阱区；以及

施加第三电压至所述衬底。

15.根据权利要求14所述的半导体元件的操作方法，其中所述第二电压大于所述第三电压但小于所述第一电压。

16.根据权利要求15所述的半导体元件的操作方法，其中所述第一电压为5V且所述第三电压为0V。

17.根据权利要求14所述的半导体元件的操作方法，还包括：

施加第四电压至所述源极；以及

施加第五电压至所述栅极。

18.根据权利要求17所述的半导体元件的操作方法，其中所述第四电压为0V，且所述第五电压为2.5V。

19.根据权利要求14所述的半导体元件的操作方法，其中所述虚设栅极为浮动栅极。

20.根据权利要求14所述的半导体元件的操作方法，其中所述第二深阱区为浮动的。