TWI646604B - 半導體元件及其製造方法 - Google Patents

Abstract

一種半導體元件及其製造方法。半導體元件包括一基底、一閘極介電層、汲極及源極以及一閘極。基底具有一凹槽。閘極介電層係設置於凹槽中，閘極介電層具有一平坦上表面及一突出邊緣，突出邊緣沿著實質上垂直於基底之方向突出於平坦上表面。汲極及源極係設置於閘極介電層之相對側邊。閘極形成於閘極介電層上，閘極與閘極介電層的突出邊緣沿著實質上平行於基底之方向彼此不交疊。

Description

半導體元件及其製造方法

本揭露內容是有關於一種半導體元件及其製造方法，且特別是有關於一種高壓半導體元件及其製造方法。

高壓金屬氧化物半導體(HVMOS)元件被廣泛地用於許多類型的高壓電路中，例如輸入/輸出電路、CPU供電電路、電源管理系統、交流/直流轉換器等。常見的HVMOS元件包括橫向擴散金氧半導體(LDMOS)元件和雙擴散汲極金氧半導體(DDDMOS)元件。HVMOS元件係在高電壓條件下操作，因此HVMOS元件要能夠承受高閘極-汲極電壓。

因應目前尺寸微小化以及將具有不同特性的元件整合至單一裝置的趨勢(例如將LVMOS元件和HVMOS元件整合至單一裝置)，因而大幅提高製作的困難。因此具有良好電性特性的HVMOS元件的製作與改良，也成為目前業界研究的主要課題。

本揭露內容係有關於一種半導體元件及其製造方法。根據本揭露內容之實施例，半導體元件之閘極介電層的設計不僅可以達到改善GIDL效應且提高崩潰電壓的效果，還可以用來進行自對準的離子佈植製程，以定義汲極及源極的位置與範圍，進而可以使得半導體元件具有相對較小的元件尺寸。

根據本揭露內容之一實施例，係提出一種半導體元件。半導體元件包括一基底、一閘極介電層、汲極及源極以及一閘極。基底具有一凹槽。閘極介電層係設置於凹槽中，閘極介電層具有一平坦上表面及一突出邊緣，突出邊緣沿著實質上垂直於基底之方向突出於平坦上表面。汲極及源極係設置於閘極介電層之相對側邊。閘極係設置於閘極介電層上，閘極與閘極介電層的突出邊緣沿著實質上平行於基底之方向彼此不交疊。

根據本揭露內容之另一實施例，係提出一種半導體元件的製造方法。半導體元件的製造方法包括以下步驟：提供一基底；形成一凹槽於基底中；形成一閘極介電層於凹槽中，其中閘極介電層具有一平坦上表面及一突出邊緣，突出邊緣沿著實質上垂直於基底之方向突出於平坦上表面；形成汲極及源極於閘極介電層之相對側邊；以及形成一閘極於閘極介電層上，其中閘極與閘極介電層的突出邊緣沿著實質上平行於基底之方向彼此不交疊。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

10、20‧‧‧半導體元件

100‧‧‧基底

100r‧‧‧凹槽

200‧‧‧閘極介電層

200s‧‧‧側邊

210‧‧‧平坦上表面

220‧‧‧突出邊緣

220a、230‧‧‧上表面

300‧‧‧汲極及源極

400‧‧‧閘極

400s‧‧‧側面

400t‧‧‧閘極溝渠

410‧‧‧選擇性的阻障層

420‧‧‧功函數金屬層

430‧‧‧低電阻率填充金屬

450‧‧‧虛擬閘極層

500‧‧‧矽化物層

600‧‧‧淺溝絕緣結構

700‧‧‧汲極輕摻雜區及源極輕摻雜區

710‧‧‧輕摻雜區

720‧‧‧重摻雜區

800‧‧‧側壁子

910‧‧‧蓋氧化層

920‧‧‧硬遮罩層

930‧‧‧層間介電層

D1‧‧‧距離

H1‧‧‧高度差

W1‧‧‧寬度

第1圖繪示本揭露內容之一實施例之半導體元件之示意圖。

第1A圖繪示本揭露內容之另一實施例之半導體元件之示意圖。

第2圖繪示本揭露內容之又一實施例之半導體元件之示意圖。

第3A圖~第3E圖繪示依照本發明之一實施例之一種半導體元件的製造方法示意圖。

第4A圖~第4B圖繪示依照一比較例之一種半導體元件的製造方法簡化示意圖。

在此揭露內容之實施例中，係提出一種半導體元件及其製造方法。實施例及對應圖式僅用以作為範例說明，並不會限縮本發明欲保護之範圍。並且，圖式及發明說明中具有相同標號的元件係為相同。此外，需注意的是，圖式上的尺寸比例並非一定按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。

第1圖繪示本揭露內容之一實施例之半導體元件之示意圖。如第1圖所示，半導體元件10包括一基底100、一閘極介電層200、汲極300及源極300以及一閘極400。基底100具有一凹槽100r。閘極介電層200係設置於凹槽100r中。閘極介電 層具200有一平坦上表面210及一突出邊緣220，突出邊緣220沿著實質上垂直於基底100之方向突出於平坦上表面210。汲極及源極300係設置於閘極介電層200之兩相對側邊200s(圖示中僅標示一側)。閘極400係設置於閘極介電層200上，閘極400與閘極介電層200的突出邊緣沿著實質上垂直於基底100之方向220彼此不交疊。

在一實施例中，半導體元件10例如是高壓金屬氧化物半導體(high voltage metal oxide semiconductor device,HVMOS)元件，尤其是雙擴散汲極電晶體(double diffused drain transistor)，而閘極介電層200的平均厚度大約為1000埃。隨著半導體元件10的耐壓增加或減少，可增加或減少半導體元件10之各個部分如閘極400、閘極介電層200、源極300及汲極300等的尺寸。是以，閘極介電層200的平均厚度範圍可介於數百埃與數千埃之間。

如第1圖所示，閘極介電層200的突出邊緣220的上表面220a高於平坦上表面210。在一實施例中，突出邊緣220的上表面220a和平坦上表面210相隔的高度差H1例如是500~600埃。如上所述，隨著閘極介電層200之平均厚度的增加或減少，高度差H1的範圍可介於100埃與1000埃之間。

在一實施例中，閘極介電層200的突出邊緣220的寬度W1例如是0.12~0.15微米。如上所述，隨著閘極介電層200之厚度的增加或減少，寬度W1可增加或減少。

如第1圖所示，半導體元件10更可包括一淺溝絕緣結構600，淺溝絕緣結構600例如環繞閘極400和汲極300及源 極300以使半導體元件10與其他元件電絕緣。如第1圖所示，汲極及源極300可從淺溝絕緣結構600延伸而停止於閘極介電層200的側邊200s。事實上，半導體元件10的製造過程中有許多的熱製程如沉積製程、熱回火製程，此些熱製程可能會使源極及汲極300中的摻質擴散而擴大源極300及汲極300的範圍。較佳地，經擴散後之源極300及汲極300的範圍在沿著實質上平行於基底100的方向上不會和閘極400交疊。

在一實施例中，閘極400的側面400s和閘極介電層200的側邊200s相隔一實質距離D1，此實質距離D1可以是1~3微米。也就是說，閘極400的側面400s和汲極及源極300以此實質距離D1相隔開來。

在半導體元件的製程中，未被閘極400覆蓋的閘極介電層200的外側部分(平坦上表面210及突出邊緣220所對應的部分)會比被閘極400覆蓋的閘極介電層200的中間部分經歷更多次的濕式清洗步驟，因而未被閘極400覆蓋的閘極介電層200的部分會損失部分表面高度。取決於所經歷之濕式清洗步驟的次數，損失的表面高度例如大約是數十埃，例如50埃。也就是說，未被閘極400覆蓋的閘極介電層200的部分之平坦上表面210及突出邊緣220會受到較多次的濕式清洗而導致較多耗損，而被閘極400覆蓋的閘極介電層200的中間部分之上表面230(也就是閘極400和閘極介電層200的介面)的耗損較少。因此，閘極介電層200之突出邊緣220的上表面220a會大致上高於受到閘極400覆蓋之閘極介電層200的上表面230，並且上表面220a和上表面230都高於未受閘極400覆蓋之平坦上表面210。

根據本揭露內容之實施例，半導體元件10中，閘極400兩側的汲極300及源極300係取決於外加電壓，被施加外加電壓的是源極，而電流流出的是汲極。閘極400和汲極以實質距離D1相隔開來，當閘極400和汲極之間的距離增大，則可以降低施加高電壓而產生於閘極400和汲極之間區域的電場，減少漏電流的發生，改善負閘極偏壓時發生於閘極400與汲極相鄰之區域的穿隧電流(gate-induced drain leakage current；GIDL)之效應，而進一步改善高壓區之崩潰電壓。源極300與汲極300可以對稱方式配置於閘極400的兩側，即源極300與閘極400之間的距離實質上等於汲極300與閘極400之間的距離。

第1A圖繪示本揭露內容之另一實施例之半導體元件之示意圖。本實施例中，如第1A圖所示，兩個源極與汲極300可以不對稱方式配置於閘極400的兩側，也就是源極300與汲極300其中一者與閘極400之間的距離D1-1實質上小於源極300與汲極300其中另一者與閘極400之間的距離D1-2。舉例而言，一實施例中，源極300與閘極400之間的距離實質上小於汲極300與閘極400之間的距離。

為了改善GIDL效應，習知的做法通常將矽化物阻擋層(silicide block；SAB)形成於基底上閘極和汲極之間，除了可以用以定義形成矽化物層的位置，也可根據矽化物阻擋層進行離子佈植製程以形成汲極，而可以經由矽化物阻擋層而將閘極與汲極區域相隔開來。然而，製作矽化物阻擋層所採用的光罩具有相對較低的準確度，且根據佈局規則矽化物阻擋層與其週邊的元件之間均需維持一適當距離，例如在某一技術節點的佈局設計中 矽化物阻擋層本身的最小尺寸至少為0.2微米、矽化物阻擋層和汲極接觸點的距離至少為0.18微米，此些距離使得額外設置矽化物阻擋層會導致元件的整體尺寸增大。再者，基於製程限制，為了避免離子佈植的失準，因此預定進行離子佈植的區域必須和矽化物阻擋層所覆蓋的區域重疊(重疊的區域至少涵蓋0.005微米)，如此便會減少閘極到汲極區域之間的距離，而不利於GIDL效應的改善。

相對而言，根據本揭露內容之實施例，閘極介電層200的結構水平延伸超過閘極400而具有突出邊緣220，且閘極400與閘極介電層200的突出邊緣220在水平方向上彼此不交疊，因而可以不需要設置矽化物阻擋層，利用閘極400的側面400s和閘極介電層200的突出邊緣220的側邊200s之間的距離D1便可以達到改善GIDL效應的效果。更進一步而言，閘極介電層200的側邊200s還可以用來進行自對準的離子佈植製程，以定義汲極及源極300的位置與範圍，不僅不需要額外的光罩製程，少了前述因為設置矽化物阻擋層而產生的與週邊元件之最小距離及製程限制，本揭露內容之實施例之半導體元件進一步可以維持相對較小的元件尺寸。除此之外，由於閘極400與閘極介電層200的突出邊緣220在水平方向上彼此不交疊，因此可避免因突出邊緣220在垂直方向上的突出而造成的不平坦問題，進而增進半導體元件10與其他低壓元件(如耐壓為5V以下的元件)的製程整合。

如第1圖所示，半導體元件10更可包括汲極輕摻雜區700及源極輕摻雜區700，汲極輕摻雜區700及源極輕摻雜區700係設置於基底100中，汲極300及源極300以及部分閘極介 電層200位於汲極輕摻雜區700及源極輕摻雜區700上方。

如第1圖所示，半導體元件10更可包括一輕摻雜區710以及一重摻雜區720，輕摻雜區710形成於基底100中，重摻雜區720形成於輕摻雜區710中。實施例中，汲極輕摻雜區700及源極輕摻雜區700和輕摻雜區710具有相反的摻雜類型，汲極300及源極300和重摻雜區720具有相反的摻雜類型。舉例而言，汲極300及源極300例如是N型重摻雜區，汲極輕摻雜區700及源極輕摻雜區700例如是N型摻雜區，重摻雜區720例如是P型重摻雜區，輕摻雜區710例如是P型摻雜區，而基底100例如是P型井，上述摻雜區均位於此P型井中。

如第1圖所示，基底100更可包括一矽化物層(salicide layer)500，矽化物層500係設置於汲極及源極300上，使源極及汲極300和後續形成的內連線如接觸插塞之間形成歐姆接觸。矽化物層500更可形成於重摻雜區720上。

如第1圖所示，半導體元件10更可包括至少一側壁子800，側壁子800係設置於閘極400的側面400s，側壁子800的厚度為數百埃，例如是250~300埃。若有製程上的需要或配合位於相同基底100上之低壓元件的製程，可形成多個側壁子。

第2圖繪示本揭露內容之又一實施例之半導體元件之示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

本實施例之半導體元件20與前述實施例之半導體元件10的差異主要在於閘極400的細部結構。如第2圖所示， 閘極400可包括選擇性的阻障層410、功函數金屬層(work function metal)420以及低電阻率填充金屬(low resistivity filling metal)430，低電阻率填充金屬430係設置於選擇性的阻障層410與功函數金屬層420上。功函數金屬層420的材料選擇可根據半導體元件20的導電性如N型或P型而有所不同。為了避免低電阻率填充金屬430中的成分擴散至功函數金屬層420中影響半導體元件20的功函數，可將另一選擇性的阻障層設置於功函數金屬層420與低電阻率填充金屬430上。

在一實施例中，半導體元件20更可包括一層間介電層930，閘極400形成於層間介電層930中，且閘極400的頂表面係實質上和層間介電層930的頂表面係齊平。

在一實施例中，P型功函數金屬層的材料例如可以是氮化鈦(TiN)、氮化鉭(TaN)、碳化鈦(TiC)、碳化鉭(TaC)、碳化鎢(WC)、氮化鋁鈦(TiAlN)或上述之任意組合，N型功函數金屬層的材料例如可以是鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或上述之任意組合。

在一實施例中，低電阻率填充金屬430的材料例如可以是鎢、鋁、鋁化鉭、氧化鋁鈦(TiAlO)或上述之任意組合。在一實施例中，選擇性的阻障層410的材料例如可以是氮化鈦、氮化鉭、鈦/氮化鈦、鉭/氮化鉭或上述之任意組合。

以下係就實施例作進一步說明。以下係列出數個比較例及實施例之內容及其電性量測結果，以說明本揭露內容之實施例之半導體元件的特性。然而以下之實施例僅為例示說明之 用，而不應被解釋為本揭露內容實施之限制。

表1中，實施例1為本揭露內容之半導體元件20，比較例2為具有如前述之矽化物阻擋層的高壓雙擴散汲極金氧半導體元件，比較例1為傳統僅以側壁子的厚度將汲極區與閘極相隔開來的高壓雙擴散汲極半導體元件。表1中，VT表示閾值電壓，I_dsat表示汲極電流，I_OFF表示漏電流(off current)，I_sub表示體電流(bulk current)，BVD表示崩潰電壓。

由表1可看出，比較例1之半導體元件的漏電流高達204.461pA/μm、且崩潰電壓僅16.7V，可明顯看出由於比較例1之半導體元件中的閘極與汲極距離太近，導致閘極與汲極相鄰之區域產生GIDL效應，因而造成其崩潰電壓甚至不到20V。相對而言，從比較例2和實施例的電性數據可看出，此兩者的漏電流均相當低、且崩潰電壓均可到達33V以上，因此可明顯看出本揭露內容之實施例的半導體元件通過閘極介電層的設計便可以達到具有與比較例2(具有矽化物阻擋層的高壓雙擴散汲極金氧半導體元件)同樣良好的電性特性，均可以達到降低GIDL效應且提高崩潰電壓的效果，同時本揭露內容之實施例的半導體元 件更具有尺寸較小的優點。

第3A圖~第3E圖繪示依照本發明之一實施例之一種半導體元件的製造方法示意圖，第4A圖~第4B圖繪示依照一比較例之一種半導體元件的製造方法簡化示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

請參照第3A圖，提供一基底100。實施例中，基底100例如是矽基板。然後，可對基底100進行離子佈植製程以形成一P型井於基底100中。

如第3A圖所示，接著形成淺溝絕緣結構600，淺溝絕緣結構600環繞預定形成閘極和汲極及源極的區域，預定形成的汲極及源極係從淺溝絕緣結構600延伸而停止於預定形成的閘極氧化層的側邊。

如第3A圖所示，接著可進行離子佈植製程以形成汲極輕摻雜區700及源極輕摻雜區700於基底100中，並進行離子佈植製程以形成輕摻雜區710於基底100中，汲極輕摻雜區700及源極輕摻雜區700和輕摻雜區710具有相反的摻雜類型，且此兩輕摻雜區700、710藉由淺溝絕緣結構600隔離開。預定形成的汲極及源極以及部分預定形成的閘極介電層會形成於汲極輕摻雜區及源極輕摻雜區700之上。在一實施例中，汲極及源極輕摻雜區700和輕摻雜區710均形成於基底100的P型井中。

請參照第3B圖，可形成硬遮罩層920於基底100上，或者亦可選擇性地形成蓋氧化層(cap oxide)910於基底100上後再形成硬遮罩層920於蓋氧化層910上。實施例中，硬遮罩 層920例如是氮化矽層，蓋氧化層910例如是氧化矽層。

接著，如第3B圖所示，可圖案化硬遮罩層920和蓋氧化層910，接著根據圖案化的硬遮罩層920和蓋氧化層910對基底100進行蝕刻製程，如乾蝕刻製程，以形成凹槽100r於基底100中。根據所用的蝕刻製程及所用的蝕刻化學品，凹槽100r可具有如圖3B中所示之較垂直的側壁、或具有較傾斜(tapered，圖未示)的側壁。凹槽100r的形狀會影響到後續形成之閘極介電層200的形狀。

接著，請參照第3C圖，移除蓋氧化層910和硬遮罩層920，以及形成閘極介電層200於凹槽100r中。閘極介電層200可利用熱氧化被凹槽100r所裸露之基底100所形成，或以其他方式形成。形成後的閘極介電層200具有一平坦上表面210及一突出邊緣220，突出邊緣220沿著實質上垂直於基底100的方向突出於平坦上表面210。

如第3C圖所示，閘極介電層200填於凹槽100r中，閘極介電層200的平均厚度大約為1000埃，此平均厚度與凹槽100r的深度大約相同。換言之，閘極介電層200幾乎埋置於基底100的表面之下的凹槽100r中。

在傳統的製程方法中，如第4A圖所示，通常將高壓區HV的具有較大厚度的閘極介電層4201以及邏輯區LV的具有較小厚度的閘極介電層4202均設置於相同基底4100的表面上，則對此兩個閘極介電層4201、4202上方的兩個虛擬閘極層4401和4402進行平坦化製程時，如第4B圖所示，會研磨移除較多厚的閘極介電層4201上方的虛擬閘極層4401，使得研磨後的 高壓區HV之厚的閘極介電層4201上方的虛擬閘極層4401的高度減低過多，導致後續形成的高壓區HV之厚的閘極介電層4201上方的閘極高度不足。相對而言，根據本揭露內容之實施例，閘極介電層200可以作為高壓區的具有較大厚度的閘極介電層，而閘極介電層200幾乎埋置於基底100的表面之下的凹槽100r中，如此一來，即使在後續的製程中，需要同時對閘極介電層200上方的虛擬閘極層以及基底100上其他元件的閘極材料(例如是邏輯區的半導體元件之虛擬閘極層)進行平坦化製程，也不會損傷閘極介電層200上方的預定的虛擬閘極層之高度，使得後續所形成的高壓區之半導體元件的閘極仍能具有預定的足夠高度。

接著，請參照第2、3D~3E圖，形成閘極400於閘極介電層200上，且閘極400與閘極介電層200的突出邊緣220沿著實質上平行於基底100的方向彼此不交疊。實施例中，閘極400例如是採用替換金屬閘極製程(replacement metal gate process)製作而成，其製造方法可包括以下步驟。

如第3D圖所示，形成圖案化的一虛擬閘極層(dummy gate layer)450及一選擇性的介電蓋層(未顯示)於閘極介電層200上。虛擬介電層450的材料例如是多晶矽、非晶矽、單晶矽、或其他材料。

如第3D圖所示，利用閘極介電層200進行自對準的離子佈植製程，於鄰接閘極介電層200之側邊200s的基底100之區域內形成汲極300及源極300。如第3D圖所示，形成的汲極300及源極300係從淺溝絕緣結構600延伸而停止於閘極介電層200的側邊200s。由於閘極介電層200具有足夠的厚度，離子佈 植製程可以利用此閘極介電層200直接進行自對準(self-align)，所以佈植的範圍不會延伸到鄰近虛擬閘極層450處，但經熱活化後的摻質可能會稍微擴散至閘極介電層200的邊緣下方。

如第3D圖所示，更形成側壁子800於閘極400的側面400s，形成的側壁子800的厚度係為250~300埃。側壁子800與汲極及源極300的形成順序可互換，意即可先形成側壁子800再形成汲極及源極300。

如第3D圖所示，更形成矽化物層500於汲極及源極300上。矽化物層500更可形成於重摻雜區720上。根據本揭露內容之實施例，由於矽化物層500僅會在含矽的基底100的表面形成，並不會形成於氧化物上，因此閘極介電層200的設計實際上也可以達到毋需矽化物阻擋層就能形成矽化物層500於預定區域的效果。

如第3D圖所示，更形成層間介電層930於閘極介電層200、虛擬閘極層450、矽化物層500、淺溝絕緣結構600及側壁子800上，接著進行平坦化製程移除部分層間介電層930，使得留下的層間介電層930的頂表面和虛擬閘極層450的頂表面實質上齊平。

請參照第3E圖，移除虛擬閘極層450以形成一閘極溝渠(gate trench)400t。

最後，請參照第2圖，填入至少一種或多種閘極材料於閘極溝渠400t中以形成閘極400。舉例而言，可以依序形成選擇性的阻障層410和功函數金屬層420，然後可以選擇性地形成另一個阻障層於功函數金屬層420上，接著填入低電阻率填充 金屬430，最後進行平坦化製程移除突出閘極溝渠400t的部分選擇性的阻障層410、功函數金屬層420和低電阻率填充金屬430(以及額外的阻障層，若有的話)，至此則形成於第2圖所示的半導體元件20。

綜上所述，根據本揭露內容之實施例，半導體元件之閘極介電層200的設計不僅可以達到改善GIDL效應且提高崩潰電壓的效果，還可以用來進行自對準的離子佈植製程，以定義汲極300及源極300的位置與範圍，進而可以使得半導體元件具有相對較小的元件尺寸。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (19)

1. 一種半導體元件，包括：一基底，具有一凹槽；一閘極介電層，係設置於該凹槽中，其中該閘極介電層具有一平坦上表面及一突出邊緣，該突出邊緣沿著實質上垂直於該基底的方向突出於該平坦上表面；汲極及源極，係設置於該閘極介電層之相對側邊；以及一閘極，係設置於該閘極介電層上，其中該閘極與該閘極介電層的該突出邊緣在沿著實質上平行於該基底的方向彼此不交疊。
2. 如申請專利範圍第1項所述之半導體元件，其中該基底更包括一矽化物層，該矽化物層係設置於該汲極及源極上。
3. 如申請專利範圍第1項所述之半導體元件，其中該突出邊緣的一上表面和該平坦上表面相隔的一高度差係為500~600埃。
4. 如申請專利範圍第1項所述之半導體元件，其中該閘極的一側面和該閘極介電層的該側邊相隔一距離，該距離係為1~3微米。
5. 如申請專利範圍第1項所述之半導體元件，其中該突出邊緣的一寬度係為0.12~0.15微米。
6. 如申請專利範圍第1項所述之半導體元件，更包括一淺溝絕緣結構，環繞該閘極和該汲極及源極。
7. 如申請專利範圍第1項所述之半導體元件，更包括汲極及源極輕摻雜區，係設置於該基底中，其中該汲極及源極以及部分該閘極介電層係位於該汲極及源極輕摻雜區上方。
8. 如申請專利範圍第1項所述之半導體元件，更包括一側壁子，係設置於該閘極的一側面，該側壁子的厚度係為250~300埃。
9. 如申請專利範圍第1項所述之半導體元件，其中該閘極包括：一功函數金屬層(work function metal)；以及一低電阻率填充金屬(low-resistivity filling metal)，係設置於該功函數金屬層上。
10. 一種半導體元件的製造方法，包括：提供一基底；形成一凹槽於該基底中；形成一閘極介電層於該凹槽中，其中該閘極介電層具有一平坦上表面及一突出邊緣，該突出邊緣沿著實質上垂直於該基底的方向突出於該平坦上表面； 形成汲極及源極於該閘極介電層之相對側邊；以及形成一閘極於該閘極介電層上，其中該閘極與該閘極介電層的該突出邊緣沿著實質上平行於該基底的方向彼此不交疊。
11. 如申請專利範圍第10項所述之半導體元件的製造方法，更包括：形成一矽化物層於該汲極及源極上。
12. 如申請專利範圍第10項所述之半導體元件的製造方法，其中該突出邊緣的一上表面和該平坦上表面相隔的一高度差係為500~600埃。
13. 如申請專利範圍第10項所述之半導體元件的製造方法，其中該閘極的一側面和該閘極介電層的該側邊相隔一距離，該距離係為1~3微米。
14. 如申請專利範圍第10項所述之半導體元件的製造方法，其中該突出邊緣的一寬度係為0.12~0.15微米。
15. 如申請專利範圍第10項所述之半導體元件的製造方法，更包括：形成一淺溝絕緣結構，其中該淺溝絕緣結構環繞該閘極和該汲極及源極。
16. 如申請專利範圍第10項所述之半導體元件的製造方法，更包括：形成汲極及源極輕摻雜區於該基底中，其中該汲極及源極以及部分該閘極介電層位於該汲極及源極輕摻雜區之上。
17. 如申請專利範圍第10項所述之半導體元件的製造方法，更包括：形成一側壁子於該閘極的一側面，該側壁子的厚度係為250~300埃。
18. 如申請專利範圍第10項所述之半導體元件的製造方法，其中形成該汲極及源極包括：進行一離子佈植製程，於鄰接該閘極介電層之該側邊的該基底之區域內形成該汲極及源極。
19. 如申請專利範圍第10項所述之半導體元件的製造方法，其中形成該閘極包括：形成一虛擬閘極層(dummy gate)於該閘極介電層上；移除該虛擬閘極層以形成一閘極溝渠(gate trench)；填入一閘極材料於該閘極溝渠中；以及進行一平坦化製程以形成該閘極。