JP6560541B2 - 半導体装置 - Google Patents

Description

本発明は、複数のＣＭＩＳ（Complementary Metal Insulator Semiconductor）領域を備えた半導体装置に関する。

特許文献１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）半導体装置を開示している。この半導体装置は、半導体基板と、半導体基板上に形成されたｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびｐ型ＭＯＳＦＥＴとを含む。ｎ型ＭＯＳＦＥＴはｎ型ゲート電極を有し、ｐ型ＭＯＳＦＥＴはｐ型ゲート電極を有している。

特開平７−２０２０１０号公報 特開２００４−３１９６３１号公報

ＣＭＩＳ（Complementary Metal Insulator Semiconductor）領域を備えた半導体装置では、互いに異なる定格電圧からなる複数のＣＭＩＳ領域が半導体基板上に設定されることがある。この場合、複数のＣＭＩＳ領域には、相対的に高い定格電圧のＣＭＩＳ領域と、相対的に低い定格電圧のＣＭＩＳ領域とが含まれる。なお、定格電圧とは、ＣＭＩＳ領域を動作させるために必要な電圧である。各ＣＭＩＳ領域は、ｎ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、ｐ型ＭＩＳＦＥＴとを含む。半導体基板上には、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを被覆するように層間絶縁膜が形成され、層間絶縁膜上にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴに電力を供給する複数の配線が形成される。

たとえば、特許文献１および特許文献２のように、ｎ型ゲート電極を含むｎ型ＭＩＳＦＥＴと、ｐ型ゲート電極を含むｐ型ＭＩＳＦＥＴとを形成することにより、ｐ型ＭＩＳＦＥＴにおける閾値電圧を低減できることが知られている。しかしながら、この構成の場合、配線を形成する金属材料のイオン（金属イオン等の陽イオン）が可動イオンとなって漏れ出して、ｐ型ＭＩＳＦＥＴの特性が変動する虞がある。

より具体的には、配線から漏れ出した可動イオンは、層間絶縁膜を介してｎ型ゲート電極およびｐ型ゲート電極に至る。ｎ型ゲート電極では、ｎ型不純物により可動イオンがゲッタリング（捕獲）されるが、ｐ型ゲート電極では、そのようなゲッタリング効果は見込めない。そのため、ｐ型ゲート電極直下に位置するゲート絶縁膜に可動イオンが到達し、捕獲される結果、ｐ型ＭＩＳＦＥＴにおける閾値電圧が変動する。

可動イオンは定格電圧が高くなるにつれて増加するため、相対的に低い定格電圧のＣＭＩＳ領域では、可動イオンが比較的少なくその影響も小さい傾向にある。しかしながら、相対的に高い定格電圧のＣＭＩＳ領域では、可動イオンが比較的多く存在するので、その影響を受け易い傾向にある。とりわけ、相対的に高い定格電圧のＣＭＩＳ領域におけるｐ型ＭＩＳＦＥＴでは、ｐ型ゲート電極の採用による閾値電圧の低減量よりも可動イオンによる閾値電圧の変動量の方が大きくなる虞がある。

そこで、本発明は、複数のＣＭＩＳ領域を備えた半導体装置において、可動イオンによる閾値電圧の変動を抑制し、信頼性を向上できる半導体装置を提供することを目的とする。

上記目的を達成するための本発明の一局面に係る半導体装置は、相対的に高い定格電圧の高圧側ＣＭＩＳ領域と、相対的に低い定格電圧の低圧側ＣＭＩＳ領域とが設定された半導体基板を含む。さらに、半導体装置は、前記高圧側ＣＭＩＳ領域および前記低圧側ＣＭＩＳ領域を被覆するように前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記高圧側ＣＭＩＳ領域および前記低圧側ＣＭＩＳ領域に電力を供給する複数の配線とを含む。この構成において、前記高圧側ＣＭＩＳ領域は、ＳｉＯ _２ 膜で形成され、１００Å以上１５００Å以下の厚さを有する第１ゲート絶縁膜を挟んで前記半導体基板上に形成され、ｎ型不純物がドーピングされた第１ゲート電極を含む高圧側ｎ型ＭＩＳＦＥＴと、前記第１ゲート絶縁膜と同一の厚さおよび同一材料で形成された第２ゲート絶縁膜を挟んで前記半導体基板上に形成され、ｎ型不純物がドーピングされた第２ゲート電極を含む高圧側ｐ型ＭＩＳＦＥＴとを有している。一方、前記低圧側ＣＭＩＳ領域は、ＳｉＯ _２ 膜で形成され、１００Å以上１５００Å以下の厚さを有する第３ゲート絶縁膜を挟んで前記半導体基板上に形成され、ｎ型不純物がドーピングされた第３ゲート電極を含む低圧側ｎ型ＭＩＳＦＥＴと、前記第３ゲート絶縁膜と同一の厚さおよび同一材料で形成された第４ゲート絶縁膜を挟んで前記半導体基板上に形成され、ｐ型不純物がドーピングされた第４ゲート電極を含む低圧側ｐ型ＭＩＳＦＥＴとを有している。

この構成によれば、相対的に高い定格電圧の高圧側ＣＭＩＳ領域と、相対的に低い定格電圧の低圧側ＣＭＩＳ領域とが半導体基板に設定されている。低圧側ＣＭＩＳ領域の定格電圧は、高圧側ＣＭＩＳ領域の定格電圧よりも低い。定格電圧とは、高圧側ＣＭＩＳ領域および低圧側ＣＭＩＳ領域を動作させるために必要な電圧である。
この構成において、高圧側ＣＭＩＳ領域は、ｎ型不純物がドーピングされた第１ゲート電極を含む高圧側ｎ型ＭＩＳＦＥＴと、ｎ型不純物がドーピングされた第２ゲート電極を含む高圧側ｐ型ＭＩＳＦＥＴとを有するシングルゲート構造を含む。一方、低圧側ＣＭＩＳ領域は、ｎ型不純物がドーピングされた第３ゲート電極を含む低圧側ｎ型ＭＩＳＦＥＴと、ｐ型不純物がドーピングされた第４ゲート電極を含む低圧側ｐ型ＭＩＳＦＥＴとを有するデュアルゲート構造を含む。つまり、半導体装置は、シングルゲート構造およびデュアルゲート構造の両方を含むハイブリッドゲート構造を有している。

高圧側ＣＭＩＳ領域では、配線から漏れ出した可動イオン（金属イオン等の陽イオン）は、層間絶縁膜を介してｎ型不純物がドーピングされた第１ゲート電極およびｎ型不純物がドーピングされた第２ゲート電極に至る。この可動イオンは、第１ゲート電極および第２ゲート電極のｎ型不純物によってゲッタリング（捕獲）されるので、可動イオンが第１ゲート絶縁膜および第２ゲート絶縁膜に至るのを抑制できる。これにより、高圧側ＣＭＩＳ領域において、閾値電圧が変動するのを抑制できる。一方、低圧側ＣＭＩＳ領域では、可動イオンの影響が小さいので、ｐ型不純物がドーピングされた第４ゲート電極によって、閾値電圧を低減できる。

この構成によれば、高圧側ＣＭＩＳ領域の高圧側ｐ型ＭＩＳＦＥＴにおいて、ｎ型不純物がドーピングされた第２ゲート電極が形成されているので、可動イオンによる閾値電圧の変動を抑制できる。そして、低圧側ＣＭＩＳ領域の低圧側ｐ型ＭＩＳＦＥＴにおいて、ｐ型不純物がドーピングされた第４ゲート電極が形成されているので、閾値電圧を低減できる。その結果、信頼性を向上できる半導体装置を提供できる。

前記半導体装置において、前記高圧側ｐ型ＭＩＳＦＥＴは、前記第２ゲート電極に電気的に接続されるように前記半導体基板の表面部に互いに間隔を空けて形成され、ｐ型不純物がそれぞれにドーピングされたｐ型ソース領域およびｐ型ドレイン領域を含んでいてもよい。
前記半導体装置において、前記高圧側ＣＭＩＳ領域は、２．５Ｖよりも大きい定格電圧を有していてもよい。また、前記低圧側ＣＭＩＳ領域は、２．５Ｖ以下の定格電圧を有していてもよい。

前記半導体装置において、前記第１ゲート電極および前記第２ゲート電極は、０．３５μｍ以下のゲート長を有していてもよい。また、前記半導体装置において、前記第１ゲート電極および前記第２ゲート電極は、０．２５μｍ以下のゲート長を有していてもよい。
前記半導体装置において、前記第２ゲート電極は、１．０×１０^２０ｃｍ^−３以上１．０×１０^２２ｃｍ^−３以下のｎ型不純物濃度を有していてもよい。

前記半導体装置において、前記第１ゲート電極は、ｎ型不純物がドーピングされたｎ型ポリシリコンゲート電極を含んでいてもよい。また、前記第２ゲート電極は、ｎ型不純物がドーピングされたｎ型ポリシリコンゲート電極を含んでいてもよい。
前記半導体装置において、前記層間絶縁膜は、ＳｉＯ_２またはＳｉＮを含んでいてもよい。たとえば、層間絶縁膜がＢＰＳＧ（Boron Phosphorus Silicon Glass）またはＰＳＧ（Phosphorus Silicon Glass）を含む場合、ｎ型不純物である燐（Ｐ）を有しているので、その構成上、配線からの可動イオン（陽イオン）をゲッタリング（捕獲）できる。しかしながら、ＢＰＳＧまたはＰＳＧを含む層間絶縁膜を形成する場合、燐（Ｐ）等の不純物を拡散させるため、成膜後に熱処理工程により半導体基板を加熱する必要がある。この場合、半導体基板に形成された不純物領域が目的位置からさらに拡散し、他の領域に拡がることがある。

本発明では、ｎ型不純物がドーピングされた第１ゲート電極および第２ゲート電極により可動イオンをゲッタリング（捕獲）できるので、ＢＰＳＧまたはＰＳＧに代えてＳｉＯ_２またはＳｉＮを含む層間絶縁膜を形成できる。これにより、熱処理工程による半導体基板の加熱を回避できるので、半導体基板に形成された不純物領域の不所望な拡散を抑制できる。その結果、信頼性をより一層向上できる半導体装置を提供できる。また、熱処理工程を省略できるので、製造工程を簡略化できる。

なお、可動イオンのゲッタリング（捕獲）効果に着目して、ＢＰＳＧまたはＰＳＧを含む層間絶縁膜を形成してもよい。つまり、前記半導体装置において、前記層間絶縁膜は、ＳｉＯ_２、ＳｉＮ、ＢＰＳＧおよびＰＳＧを含む群から選択される１つまたは複数の絶縁材料を含んでいてもよい。

この構成によれば、高圧側ＣＭＩＳ領域の高圧側ｐ型ＭＩＳＦＥＴにおいて、ｎ型不純物がドーピングされたｎ型ゲート電極が形成されているので、可動イオンによる閾値電圧の変動を抑制できる。そして、低圧側ＣＭＩＳ領域の低圧側ｐ型ＭＩＳＦＥＴにおいて、ｐ型不純物がドーピングされたｐ型ゲート電極が形成されているので、閾値電圧を低減できる。その結果、信頼性を向上できる半導体装置を提供できる。

図１は、本発明の一実施形態にかかる半導体装置の平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図１に示すIII-III線に沿う断面図である。 図４は、可動イオンの挙動を説明するための断面図である。 図５Ａは、図２に示す高圧側ＣＭＩＳ領域の製造工程を示す断面図である。 図５Ｂは、図５Ａの次の工程を示す断面図である。 図５Ｃは、図５Ｂの次の工程を示す断面図である。 図５Ｄは、図５Ｃの次の工程を示す断面図である。 図５Ｅは、図５Ｄの次の工程を示す断面図である。 図５Ｆは、図５Ｅの次の工程を示す断面図である。 図５Ｇは、図５Ｆの次の工程を示す断面図である。 図５Ｈは、図５Ｇの次の工程を示す断面図である。 図５Ｉは、図５Ｈの次の工程を示す断面図である。 図５Ｊは、図５Ｉの次の工程を示す断面図である。 図６Ａは、図３に示す低圧側ＣＭＩＳ領域の製造工程を示す断面図である。 図６Ｂは、図６Ａの次の工程を示す断面図である。 図６Ｃは、図６Ｂの次の工程を示す断面図である。 図６Ｄは、図６Ｃの次の工程を示す断面図である。 図６Ｅは、図６Ｄの次の工程を示す断面図である。 図６Ｆは、図６Ｅの次の工程を示す断面図である。 図６Ｇは、図６Ｆの次の工程を示す断面図である。 図６Ｈは、図６Ｇの次の工程を示す断面図である。 図６Ｉは、図６Ｈの次の工程を示す断面図である。 図６Ｊは、図６Ｉの次の工程を示す断面図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態にかかる半導体装置１の平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示すIII-III線に沿う断面図である。
以下では、ｎ型不純物（ｎ型）というときには、５価の元素（たとえば燐（Ｐ）、ヒ素（Ａｓ）等）が主たる不純物として含まれ、ｐ型不純物（ｐ型）というときには、３価の元素（たとえばホウ素（Ｂ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）等）が主たる不純物として含まれるものとして説明する。

半導体装置１は、ｐ型のシリコン基板からなる半導体基板２を含む。半導体基板２上には、複数のＣＭＩＳ（Complementary Metal Insulator Semiconductor）領域が設定されている。複数のＣＭＩＳ領域には、相対的に高い定格電圧の高圧側ＣＭＩＳ領域３と、相対的に低い定格電圧の低圧側ＣＭＩＳ領域４とが含まれる。
より具体的には、図１〜図３に示すように、半導体基板２には、当該半導体基板２の表面上の領域を複数のアクティブ領域５に区画する素子分離部６が形成されている。複数の素子分離部６は、半導体基板２の表面の法線方向から見た平面視（以下、単に「平面視」という。）において、互いに平行なストライプ状に延びる帯状の部分を含む。本実施形態では、素子分離部６は、半導体基板２に形成された複数のトレンチ７に絶縁体８が埋め込まれたＳＴＩ（Shallow Trench Isolation）を含む。絶縁体８は、たとえば酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）等であってもよい。本実施形態では、絶縁体８は酸化シリコンからなる。

図２および図３の断面視において、各トレンチ７は、開口端から底部へ向かって幅が徐々に狭まるテーパ状に形成されている。絶縁体８は、トレンチ７内に収容された埋め込み部８ａと、トレンチ７外に形成され、半導体基板２の表面よりも上方に突出した突出部８ｂとを一体的に含む。絶縁体８の埋め込み部８ａは、断面視において、トレンチ７の形状に倣って幅が狭まるテーパ状に形成されている。つまり、埋め込み部８ａは、半導体基板２の表面に対して傾斜した側面を有している。

絶縁体８の突出部８ｂは、断面視において、半導体基板２の表面に対して垂直に突出する四角形状に形成されている。突出部８ｂは、半導体基板２の表面に対して平行な頂面（平坦面）および垂直な側面を有している。突出部８ｂの突出量は、半導体基板２の表面を基準に、たとえば０．０５μｍ以上０．１μｍ以下である。なお、素子分離部６は、ＳＴＩに代えてまたはこれに加えてＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されたＬＯＣＯＳ膜を含んでいてもよい。本実施形態では、このような複数の素子分離部６に区画されたストライプ状のアクティブ領域５に、高圧側ＣＭＩＳ領域３および低圧側ＣＭＩＳ領域４が設定されている。以下、高圧側ＣＭＩＳ領域３の具体的な構成を説明した後、低圧側ＣＭＩＳ領域４の具体的な構成について説明する。
＜高圧側ＣＭＩＳ領域＞
図１および図２を参照して、高圧側ＣＭＩＳ領域３は、素子分離部６によって互いに素子分離された高圧側ｎ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）９および高圧側ｐ型ＭＩＳＦＥＴ１０を含む。高圧側ｎ型ＭＩＳＦＥＴ９の定格電圧Ｖ_ｄｄ１ｎおよび高圧側ｐ型ＭＩＳＦＥＴ１０の定格電圧Ｖ_ｄｄ１ｐは、いずれも２．５Ｖよりも大きい。

より具体的には、高圧側ｎ型ＭＩＳＦＥＴ９および高圧側ｐ型ＭＩＳＦＥＴ１０の各定格電圧Ｖ_ｄｄ１ｎ，Ｖ_ｄｄ１ｐは、３．０Ｖを超えて１００Ｖ以下である。定格電圧Ｖ_ｄｄ１ｎ，Ｖ_ｄｄ１ｐとは、具体的には高圧側ｎ型ＭＩＳＦＥＴ９および高圧側ｐ型ＭＩＳＦＥＴ１０を動作させるのに必要な電圧であり、いずれもドレイン・ソース間電圧で定義される。以下、高圧側ｎ型ＭＩＳＦＥＴ９および高圧側ｐ型ＭＩＳＦＥＴ１０の具体的な構成を順に説明する。
（１）高圧側ｎ型ＭＩＳＦＥＴ
高圧側ｎ型ＭＩＳＦＥＴ９における半導体基板２の表面部には、素子分離部６の辺に沿って、ｐ型ウェル１１が形成されている。ｐ型ウェル１１と半導体基板２との境界は、素子分離部６の底部に接している。このｐ型ウェル１１に接するように、第１ゲート絶縁膜１２が半導体基板２の表面上に形成されている。

第１ゲート絶縁膜１２は、平面視においてストライプ状に形成されている。第１ゲート絶縁膜１２は、たとえば１００Å以上１５００Å以下の厚さを有している。第１ゲート絶縁膜１２は、ＳｉＯ_２膜であってもよい。この第１ゲート絶縁膜１２を挟んでｐ型ウェル１１に対向するように、ｎ型不純物がドーピングされたｎ型の第１ゲート電極１３が平面視においてストライプ状に形成されている。第１ゲート電極１３は、より具体的には、ｎ型不純物がドーピングされたｎ型ポリシリコンゲート電極を含む。

図１を参照して、第１ゲート電極１３は、０．３５μｍ以下、より具体的には０．２５μｍ以下のゲート長Ｌ１を有している。第１ゲート電極１３のゲート長Ｌ１は、本実施形態では、第１ゲート電極１３のストライプ方向に直交する方向の幅で定義される。第１ゲート電極１３は、たとえば１．０×１０^２０ｃｍ^−３以上１．０×１０^２２ｃｍ^−３以下のｎ型不純物濃度を有していてもよい。第１ゲート電極１３の表面には、たとえばチタンシリサイド（ＴｉＳｉ_２）からなるシリサイド膜１４が形成されている。第１ゲート電極１３の両側面は、ＳｉＮ等の絶縁材料からなるサイドウォール１５で覆われている。

第１ゲート電極１３の一方側におけるｐ型ウェル１１の表面部には、第１ｎ型ソース領域１６および第１ｎ型ソースコンタクト領域１７が形成されている。第１ｎ型ソース領域１６および第１ｎ型ソースコンタクト領域１７により、ＤＤＤ（Double diffused Drain）構造が形成されている。なお、第１ｎ型ソース領域１６のみを形成することによって、ＬＤＤ（Lightly Doped Drain）構造としてもよい。

第１ｎ型ソース領域１６は、サイドウォール１５に対して自己整合的に形成されている。第１ｎ型ソース領域１６は、第１ゲート電極１３のｎ型不純物濃度と同一のｎ型不純物濃度を有していてもよい。第１ｎ型ソース領域１６は、第１ゲート電極１３に対して自己整合的に形成された第１ｎ型ソースオフセット領域１８を一体的に含む。第１ｎ型ソースオフセット領域１８のｎ型不純物濃度は、第１ｎ型ソース領域１６のｎ型不純物濃度よりも小さい。第１ｎ型ソースコンタクト領域１７は、第１ｎ型ソース領域１６の表面部に形成されている。第１ｎ型ソース領域１６および第１ｎ型ソースコンタクト領域１７の表面部には、たとえばチタンシリサイドからなるシリサイド膜１９が形成されている。

第１ゲート電極１３におけるｐ型ウェル１１の他方側の表面部には、第１ｎ型ソース領域１６から間隔を空けて、第１ｎ型ドレイン領域２０および第１ｎ型ドレインコンタクト領域２１が形成されている。第１ｎ型ドレイン領域２０および第１ｎ型ドレインコンタクト領域２１により、ＤＤＤ構造が形成されている。なお、第１ｎ型ドレイン領域２０のみを形成することによって、ＬＤＤ構造としてもよい。

第１ｎ型ドレイン領域２０は、サイドウォール１５に対して自己整合的に形成されている。第１ｎ型ドレイン領域２０は、第１ゲート電極１３のｎ型不純物濃度と同一のｎ型不純物濃度を有していてもよい。第１ｎ型ドレイン領域２０は、第１ゲート電極１３に対して自己整合的に形成された第１ｎ型ドレインオフセット領域２２を一体的に含む。第１ｎ型ドレインオフセット領域２２のｎ型不純物濃度は、第１ｎ型ドレイン領域２０のｎ型不純物濃度よりも小さい。

第１ｎ型ドレインコンタクト領域２１は、第１ｎ型ドレイン領域２０の表面部に形成されている。第１ｎ型ドレイン領域２０および第１ｎ型ドレインコンタクト領域２１の表面部には、たとえばチタンシリサイドからなるシリサイド膜２３が形成されている。第１ｎ型ソース領域１６と第１ｎ型ドレイン領域２０との間の領域が、高圧側ｎ型ＭＩＳＦＥＴ９のチャネル領域２４である。
（２）高圧側ｐ型ＭＩＳＦＥＴ
高圧側ｐ型ＭＩＳＦＥＴ１０における半導体基板２の表面部には、素子分離部６の辺に沿って、ｎ型ウェル３１が形成されている。ｎ型ウェル３１は、前述のｐ型ウェル１１と同一の深さで形成されている。ｎ型ウェル３１のｎ型不純物濃度は、ｐ型ウェル１１のｐ型不純物濃度と同一であってもよい。ｎ型ウェル３１と半導体基板２との境界は、素子分離部６の底部に接している。このｎ型ウェル３１に接するように、第２ゲート絶縁膜３２が半導体基板２の表面上に形成されている。

第２ゲート絶縁膜３２は、平面視においてストライプ状に形成されている。第２ゲート絶縁膜３２は、前述の第１ゲート絶縁膜１２と同一の厚さおよび同一材料で形成されている。この第２ゲート絶縁膜３２を挟んでｎ型ウェル３１に対向するように、ｎ型不純物がドーピングされたｎ型の第２ゲート電極３３が形成されている。第２ゲート電極３３は、より具体的には、ｎ型不純物がドーピングされたｎ型ポリシリコンゲート電極を含む。

図１を参照して、第２ゲート電極３３は、０．３５μｍ以下、より具体的には０．２５μｍ以下のゲート長Ｌ２を有している。第２ゲート電極３３のゲート長Ｌ２は、本実施形態では、第２ゲート電極３３のストライプ方向に直交する方向の幅で定義される。第２ゲート電極３３は、たとえば１．０×１０^２０ｃｍ^−３以上１．０×１０^２２ｃｍ^−３以下のｎ型不純物濃度を有していてもよい。第２ゲート電極３３の表面には、たとえばチタンシリサイドからなるシリサイド膜３４が形成されている。第２ゲート電極３３の両側面は、ＳｉＮ等の絶縁材料からなるサイドウォール３５で覆われている。

第２ゲート電極３３の一方側におけるｎ型ウェル３１の表面部には、第１ｐ型ソース領域３６および第１ｐ型ソースコンタクト領域３７が形成されている。第１ｐ型ソース領域３６および第１ｐ型ソースコンタクト領域３７により、ＤＤＤ構造が形成されている。なお、第１ｐ型ソース領域３６のみを形成することによって、ＬＤＤ構造としてもよい。
第１ｐ型ソース領域３６は、サイドウォール３５に対して自己整合的に形成されている。第１ｐ型ソース領域３６は、第２ゲート電極３３に対して自己整合的に形成された第１ｐ型ソースオフセット領域３８を一体的に含む。第１ｐ型ソースオフセット領域３８のｐ型不純物濃度は、第１ｐ型ソース領域３６のｐ型不純物濃度よりも小さい。第１ｐ型ソースコンタクト領域３７は、第１ｐ型ソース領域３６の表面部に形成されている。第１ｐ型ソース領域３６および第１ｐ型ソースコンタクト領域３７の表面部には、たとえばチタンシリサイドからなるシリサイド膜３９が形成されている。

第２ゲート電極３３におけるｎ型ウェル３１の他方側の表面部には、第１ｐ型ソース領域３６から間隔を空けて、第１ｐ型ドレイン領域４０および第１ｐ型ドレインコンタクト領域４１が形成されている。第１ｐ型ドレイン領域４０および第１ｐ型ドレインコンタクト領域４１により、ＤＤＤ構造が形成されている。なお、第１ｐ型ドレイン領域４０のみを形成することによって、ＬＤＤ構造としてもよい。

第１ｐ型ドレイン領域４０は、サイドウォール３５に対して自己整合的に形成されている。第１ｐ型ドレイン領域４０は、第２ゲート電極３３に対して自己整合的に形成された第１ｐ型ドレインオフセット領域４２を一体的に含む。第１ｐ型ドレインオフセット領域４２のｐ型不純物濃度は、第１ｐ型ドレイン領域４０のｐ型不純物濃度よりも小さい。第１ｐ型ドレインコンタクト領域４１は、第１ｐ型ドレイン領域４０の表面部に形成されている。第１ｐ型ドレイン領域４０および第１ｐ型ドレインコンタクト領域４１の表面部には、たとえばチタンシリサイドからなるシリサイド膜４３が形成されている。第１ｐ型ソース領域３６と第１ｐ型ドレイン領域４０との間の領域が、高圧側ｐ型ＭＩＳＦＥＴ１０のチャネル領域４４である。
＜低圧側ＣＭＩＳ領域＞
図１および図３を参照して、低圧側ＣＭＩＳ領域４は、素子分離部６によって互いに素子分離された低圧側ｎ型ＭＩＳＦＥＴ４９および低圧側ｐ型ＭＩＳＦＥＴ５０を含む。低圧側ｎ型ＭＩＳＦＥＴ４９の定格電圧Ｖ_ｄｄ２ｎおよび低圧側ｐ型ＭＩＳＦＥＴ５０の定格電圧Ｖ_ｄｄ２ｐは、いずれも２．５Ｖ以下（定格電圧Ｖ_ｄｄ２ｎ，Ｖ_ｄｄ２ｐ＞０Ｖ）である。定格電圧Ｖ_ｄｄ２ｎ，Ｖ_ｄｄ２ｐとは、具体的には低圧側ｎ型ＭＩＳＦＥＴ４９および低圧側ｐ型ＭＩＳＦＥＴ５０を動作させるのに必要な電圧であり、いずれもドレイン・ソース間電圧で定義される。以下、低圧側ｎ型ＭＩＳＦＥＴ４９および低圧側ｐ型ＭＩＳＦＥＴ５０の具体的な構成を順に説明する。
（１）低圧側ｎ型ＭＩＳＦＥＴ
低圧側ｎ型ＭＩＳＦＥＴ４９における半導体基板２の表面部には、素子分離部６の辺に沿って、ｐ型ウェル５１が形成されている。ｐ型ウェル５１は、前述のｐ型ウェル１１と同一の深さおよび同一のｐ型不純物濃度で形成されている。ｐ型ウェル５１と半導体基板２との境界は、素子分離部６の底部に接している。このｐ型ウェル５１に接するように、第３ゲート絶縁膜５２が半導体基板２の表面上に形成されている。

第３ゲート絶縁膜５２は、平面視においてストライプ状に形成されている。第３ゲート絶縁膜５２は、たとえば１００Å以上１５００Å以下の厚さを有している。第３ゲート絶縁膜５２は、ＳｉＯ_２膜であってもよい。この第３ゲート絶縁膜５２を挟んでｐ型ウェル５１に対向するように、ｎ型不純物がドーピングされたｎ型の第３ゲート電極５３が平面視においてストライプ状に形成されている。第３ゲート電極５３は、より具体的には、ｎ型不純物がドーピングされたｎ型ポリシリコンゲート電極を含む。

図１を参照して、第３ゲート電極５３は、０．３５μｍ以下、より具体的には０．２５μｍ以下のゲート長Ｌ３を有している。第３ゲート電極５３のゲート長Ｌ３は、本実施形態では、第３ゲート電極５３のストライプ方向に直交する方向の幅で定義される。第３ゲート電極５３は、たとえば１．０×１０^２０ｃｍ^−３以上１．０×１０^２２ｃｍ^−３以下のｎ型不純物濃度を有していてもよい。第３ゲート電極５３の表面には、たとえばチタンシリサイドからなるシリサイド膜５４が形成されている。第３ゲート電極５３の両側面は、ＳｉＮ等の絶縁材料からなるサイドウォール５５で覆われている。

第３ゲート電極５３の一方側におけるｐ型ウェル５１の表面部には、第２ｎ型ソース領域５６および第２ｎ型ソースコンタクト領域５７が形成されている。第２ｎ型ソース領域５６および第２ｎ型ソースコンタクト領域５７により、ＤＤＤ構造が形成されている。なお、第２ｎ型ソース領域５６のみを形成することによって、ＬＤＤ構造としてもよい。
第２ｎ型ソース領域５６は、サイドウォール５５に対して自己整合的に形成されている。第２ｎ型ソース領域５６は、第３ゲート電極５３のｎ型不純物濃度と同一のｎ型不純物濃度を有していてもよい。第２ｎ型ソース領域５６は、第３ゲート電極５３に対して自己整合的に形成された第２ｎ型ソースオフセット領域５８を一体的に含む。第２ｎ型ソースオフセット領域５８のｎ型不純物濃度は、第２ｎ型ソース領域５６のｎ型不純物濃度よりも小さい。第２ｎ型ソースコンタクト領域５７は、第２ｎ型ソース領域５６の表面部に形成されている。第２ｎ型ソース領域５６および第２ｎ型ソースコンタクト領域５７の表面部には、たとえばチタンシリサイドからなるシリサイド膜５９が形成されている。

第３ゲート電極５３の他方側におけるｐ型ウェル５１の表面部には、第２ｎ型ソース領域５６から間隔を空けて、第２ｎ型ドレイン領域６０および第２ｎ型ドレインコンタクト領域６１が形成されている。第２ｎ型ドレイン領域６０および第２ｎ型ドレインコンタクト領域６１により、ＤＤＤ構造が形成されている。なお、第２ｎ型ドレイン領域６０のみを形成することによって、ＬＤＤ構造としてもよい。

第２ｎ型ドレイン領域６０は、サイドウォール５５に対して自己整合的に形成されている。第２ｎ型ドレイン領域６０は、第３ゲート電極５３のｎ型不純物濃度と同一のｎ型不純物濃度を有していてもよい。第２ｎ型ドレイン領域６０は、第３ゲート電極５３に対して自己整合的に形成された第２ｎ型ドレインオフセット領域６２を一体的に含む。第２ｎ型ドレインオフセット領域６２のｎ型不純物濃度は、第２ｎ型ドレイン領域６０のｎ型不純物濃度よりも小さい。

第２ｎ型ドレインコンタクト領域６１は、第２ｎ型ドレイン領域６０の表面部に形成されている。第２ｎ型ドレイン領域６０および第２ｎ型ドレインコンタクト領域６１の表面部には、たとえばチタンシリサイドからなるシリサイド膜６３が形成されている。第２ｎ型ソース領域５６と第２ｎ型ドレイン領域６０との間の領域が、低圧側ｎ型ＭＩＳＦＥＴ４９のチャネル領域６４である。
（２）低圧側ｐ型ＭＩＳＦＥＴ
低圧側ｐ型ＭＩＳＦＥＴ５０における半導体基板２の表面部には、素子分離部６の辺に沿って、ｎ型ウェル７１が形成されている。ｎ型ウェル７１は、前述のｎ型ウェル３１と同一の深さおよび同一のｎ型不純物濃度で形成されている。ｎ型ウェル７１と半導体基板２との境界は、素子分離部６の底部に接している。このｎ型ウェル７１に接するように、第４ゲート絶縁膜７２が半導体基板２の表面上に形成されている。

第４ゲート絶縁膜７２は、前述の第３ゲート絶縁膜５２と同一の厚さおよび同一材料で形成されている。この第４ゲート絶縁膜７２を挟んでｎ型ウェル７１に対向するように、ｐ型不純物がドーピングされたｐ型の第４ゲート電極７３が平面視においてストライプ状に形成されている。第４ゲート電極７３は、より具体的には、ｐ型不純物がドーピングされたｐ型ポリシリコンゲート電極を含む。

図１を参照して、第４ゲート電極７３は、０．３５μｍ以下、より具体的には０．２５μｍ以下のゲート長Ｌ４を有している。第４ゲート電極７３のゲート長Ｌ４は、本実施形態では、第４ゲート電極７３のストライプ方向に直交する方向の幅で定義される。第４ゲート電極７３は、たとえば１．０×１０^２０ｃｍ^−３以上１．０×１０^２２ｃｍ^−３以下のｐ型不純物濃度を有していてもよい。第４ゲート電極７３の表面には、たとえばチタンシリサイドからなるシリサイド膜７４が形成されている。第４ゲート電極７３の両側面は、ＳｉＮ等の絶縁材料からなるサイドウォール７５で覆われている。

第４ゲート電極７３の一方側におけるｎ型ウェル７１の表面部には、第２ｐ型ソース領域７６および第２ｐ型ソースコンタクト領域７７が形成されている。第２ｐ型ソース領域７６および第２ｐ型ソースコンタクト領域７７により、ＤＤＤ構造が形成されている。なお、第２ｐ型ソース領域７６のみを形成することによって、ＬＤＤ構造としてもよい。
第２ｐ型ソース領域７６は、サイドウォール７５に対して自己整合的に形成されている。第２ｐ型ソース領域７６は、第４ゲート電極７３のｐ型不純物濃度と同一のｐ型不純物濃度を有していてもよい。第２ｐ型ソース領域７６は、第４ゲート電極７３に対して自己整合的に形成された第２ｐ型ソースオフセット領域７８を一体的に含む。第２ｐ型ソースオフセット領域７８のｐ型不純物濃度は、第２ｐ型ソース領域７６のｐ型不純物濃度よりも小さい。第２ｐ型ソースコンタクト領域７７は、第２ｐ型ソース領域７６の表面部に形成されている。第２ｐ型ソース領域７６および第２ｐ型ソースコンタクト領域７７の表面部には、たとえばチタンシリサイドからなるシリサイド膜７９が形成されている。

第４ゲート電極７３の一方側におけるｎ型ウェル７１の表面部には、第２ｐ型ソース領域７６から間隔を空けて第２ｐ型ドレイン領域８０および第２ｐ型ドレインコンタクト領域８１が形成されている。第２ｐ型ドレイン領域８０および第２ｐ型ドレインコンタクト領域８１により、ＤＤＤ構造が形成されている。なお、第２ｐ型ドレイン領域８０のみを形成することによって、ＬＤＤ構造としてもよい。

第２ｐ型ドレイン領域８０は、サイドウォール７５に対して自己整合的に形成されている。第２ｐ型ドレイン領域８０は、第４ゲート電極７３のｐ型不純物濃度と同一のｐ型不純物濃度を有していてもよい。第２ｐ型ドレイン領域８０は、第４ゲート電極７３に対して自己整合的に形成された第２ｐ型ドレインオフセット領域８２を一体的に含む。第２ｐ型ドレインオフセット領域８２のｐ型不純物濃度は、第２ｐ型ドレイン領域８０のｐ型不純物濃度よりも小さい。

第２ｐ型ドレインコンタクト領域８１は、第２ｐ型ドレイン領域８０の表面部に形成されている。第２ｐ型ドレイン領域８０および第２ｐ型ドレインコンタクト領域８１の表面部には、たとえばチタンシリサイドからなるシリサイド膜８３が形成されている。第２ｐ型ソース領域７６と第２ｐ型ドレイン領域８０との間の領域が、低圧側ｐ型ＭＩＳＦＥＴ５０のチャネル領域８４である。

図２および図３を参照して、半導体基板２の表面上には、当該半導体基板２の表面全域を被覆するように層間絶縁膜９０が形成されている。本実施形態では、層間絶縁膜９０は、ＳｉＯ_２またはＳｉＮを含む。層間絶縁膜９０は、一つの絶縁膜または複数の絶縁膜の積層膜により形成されていてもよい。層間絶縁膜９０上には、高圧側ＣＭＩＳ領域３および低圧側ＣＭＩＳ領域４に電力を供給する複数の配線９１が形成されている。

複数の配線９１は、たとえばアルミニウム等の導電材料を含む。各配線９１は、層間絶縁膜９０を貫通して形成されたコンタクトプラグ９２を介して、対応する第１ゲート電極１３、第１ｎ型ソース領域１６、第１ｎ型ドレイン領域２０、第２ゲート電極３３、第１ｐ型ソース領域３６、第１ｐ型ドレイン領域４０、第３ゲート電極５３、第２ｎ型ソース領域５６、第２ｎ型ドレイン領域６０、第４ゲート電極７３、第２ｐ型ソース領域７６または第２ｐ型ドレイン領域８０に電気的に接続されている。なお、各配線９１は、第１ゲート電極１３、第２ゲート電極３３、第３ゲート電極５３および第４ゲート電極７３を横切るように、それらゲート電極１３，３３，５３，７３上の領域に形成されていてもよい。そして、層間絶縁膜９０上には、配線９１を被覆するように、ＳｉＮ等の絶縁材料からなる表面保護膜９３が形成されている。

図４は、可動イオン９４の挙動を説明するための断面図である。図４は、図２に示す断面図に対応している。以下では、高圧側ＣＭＩＳ領域３の高圧側ｎ型ＭＩＳＦＥＴ９および高圧側ｐ型ＭＩＳＦＥＴ１０に定格電圧Ｖ_ｄｄ１ｎ，Ｖ_ｄｄ１ｐ（＞２．５Ｖ）が対応する配線９１に印加され、低圧側ＣＭＩＳ領域４の低圧側ｎ型ＭＩＳＦＥＴ４９および低圧側ｐ型ＭＩＳＦＥＴ５０に定格電圧Ｖ_ｄｄ２ｎ，Ｖ_ｄｄ２ｐ（≦２．５Ｖ）が対応する配線９１に印加された場合について考える。なお、低圧側ＣＭＩＳ領域４については、図３を参照する。

半導体装置１は、相対的に高い定格電圧Ｖ_ｄｄ１ｎ，Ｖ_ｄｄ１ｐの高圧側ＣＭＩＳ領域３と、相対的に低い定格電圧Ｖ_ｄｄ２ｎ，Ｖ_ｄｄ２ｐの低圧側ＣＭＩＳ領域４とを含む。高圧側ＣＭＩＳ領域３は、ｎ型不純物がドーピングされた第１ゲート電極１３を含む高圧側ｎ型ＭＩＳＦＥＴ９と、ｎ型不純物がドーピングされた第２ゲート電極３３を含む高圧側ｐ型ＭＩＳＦＥＴ１０とを有するシングルゲート構造を含む。

低圧側ＣＭＩＳ領域４は、ｎ型不純物がドーピングされた第３ゲート電極５３を含む低圧側ｎ型ＭＩＳＦＥＴ４９と、ｐ型不純物がドーピングされた第４ゲート電極７３を含む低圧側ｐ型ＭＩＳＦＥＴ５０とを有するデュアルゲート構造を含む。つまり、半導体装置１は、シングルゲート構造およびデュアルゲート構造の両方を含むハイブリッドゲート構造を有している。

図４を参照して、高圧側ＣＭＩＳ領域３において、定格電圧Ｖ_ｄｄ１ｎ，Ｖ_ｄｄ１ｐが対応する配線９１に印加されると、配線９１を形成する金属材料からイオンが可動イオン９４となって漏れ出す。本実施形態では、可動イオン９４は、アルミニウムイオン（陽イオン）を含む。高圧側ＣＭＩＳ領域３では、可動イオン９４は、層間絶縁膜９０を介して高圧側ｎ型ＭＩＳＦＥＴ９の第１ゲート電極１３および高圧側ｐ型ＭＩＳＦＥＴ１０の第２ゲート電極３３に至る。

第１ゲート電極１３および第２ゲート電極３３には、ｎ型不純物がドーピングされている。したがって、可動イオン９４は、第１ゲート電極１３および第２ゲート電極３３のｎ型不純物によってゲッタリング（捕獲）される。これにより、可動イオン９４が第１ゲート絶縁膜１２および第２ゲート絶縁膜３２に至るのを抑制できる。その結果、高圧側ＣＭＩＳ領域３において、閾値電圧Ｖ_ｔｈが変動するのを抑制できる。

一方、図３を参照して、低圧側ＣＭＩＳ領域４では、相対的に低い定格電圧Ｖ_ｄｄ２ｎ，Ｖ_ｄｄ２ｐによって配線９１におけるイオンの可動が抑制されている。したがって、低圧側ＣＭＩＳ領域４では、可動イオン９４による影響は小さいので、ｐ型不純物がドーピングされた第４ゲート電極７３によって、閾値電圧Ｖ_ｔｈを低減できる。
以上のように、本実施形態では、高圧側ＣＭＩＳ領域３では、ｎ型不純物がドーピングされた第２ゲート電極３３が形成されているので、可動イオン９４による閾値電圧Ｖ_ｔｈの変動を抑制できる。そして、低圧側ＣＭＩＳ領域４では、ｐ型不純物がドーピングされた第４ゲート電極７３が形成されているので、閾値電圧Ｖ_ｔｈを低減できる。その結果、信頼性を向上できる半導体装置１を提供できる。

また、本実施形態では、層間絶縁膜９０は、ＳｉＯ_２またはＳｉＮを含む。たとえば、層間絶縁膜９０がＢＰＳＧ（Boron Phosphorus Silicon Glass）またはＰＳＧ（Phosphorus Silicon Glass）を含む場合、ｎ型不純物である燐（Ｐ）を有しているので、その構成上、配線からの可動イオン９４をゲッタリング（捕獲）できる。しかしながら、ＢＰＳＧまたはＰＳＧを含む層間絶縁膜９０を形成する場合、燐（Ｐ）等の不純物を拡散させるため、成膜後に熱処理工程により半導体基板２を加熱する必要がある。この場合、半導体基板２に形成された不純物領域が目的位置からさらに拡散し、他の領域に拡がることがある。

本実施形態では、ｎ型不純物がドーピングされた第１ゲート電極１３および第２ゲート電極３３により可動イオン９４をゲッタリング（捕獲）できるので、ＢＰＳＧまたはＰＳＧに代えてＳｉＯ_２またはＳｉＮを含む層間絶縁膜９０を形成できる。これにより、熱処理工程による半導体基板２の加熱を回避できるので、半導体基板２に形成された不純物領域の不所望な拡散を抑制できる。その結果、信頼性をより一層向上できる半導体装置１を提供できる。また、熱処理工程を省略できるので、製造工程を簡略化できる。
＜製造方法＞
図５Ａ〜図５Ｊは、図２に示す高圧側ＣＭＩＳ領域３の製造工程の一例を示す断面図である。図６Ａ〜図６Ｊは、図３に示す低圧側ＣＭＩＳ領域４の製造工程の一例を示す断面図である。以下では、高圧側ｎ型ＭＩＳＦＥＴ９が形成されるアクティブ領域５を高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａといい、高圧側ｐ型ＭＩＳＦＥＴ１０が形成されるアクティブ領域５を高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａという。また、低圧側ｎ型ＭＩＳＦＥＴ４９が形成されるアクティブ領域５を低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａといい、低圧側ｐ型ＭＩＳＦＥＴ５０が形成されるアクティブ領域５を低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａという。

図５Ａおよび図６Ａを参照して、たとえば熱酸化法によって、半導体基板２の表面上に熱酸化膜１００が形成される。次に、たとえばＣＤＶ（Chemical Vapor Deposition:化学気相成長）法により、熱酸化膜１００の全域を被覆するように窒化膜１０１が形成される。次に、たとえばフォトリソグラフィおよびエッチングにより、窒化膜１０１および熱酸化膜１００にトレンチ７を形成すべき領域を露出させる開口１０２が選択的に形成される。次に窒化膜１０１および熱酸化膜１００をマスクとするエッチングにより、半導体基板２の不要な部分が除去される。これにより、トレンチ７が形成される。

次に、たとえば熱酸化法によって、トレンチ７の側面および底面に薄いライナー酸化膜（図示せず）が形成される。次に、たとえばＣＶＤ法により、トレンチ７を埋めて窒化膜１０１の全域を被覆するように酸化シリコンからなる絶縁膜が形成される。次に、絶縁膜がエッチバックされて、トレンチ７に絶縁体８が埋め込まれる。これにより、アクティブ領域５（高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａ、高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａ、低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａおよび低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａ）を区画する素子分離部６となる。

次に、図５Ｂおよび図６Ｂに示すように、窒化膜１０１および熱酸化膜１００がエッチングによって順に除去される。熱酸化膜１００を除去するとき、絶縁体８は、熱酸化膜１００の厚さの分だけ除去される。これにより、トレンチ７内に収容された埋め込み部８ａと、トレンチ７外に形成され、半導体基板２の表面よりも上方に突出した突出部８ｂとを一体的に含む絶縁体８が形成される。

次に、図５Ｃおよび図６Ｃに示すように、ｐ型ウェル１１およびｐ型ウェル５１、ならびに、ｎ型ウェル３１およびｎ型ウェル７１が形成される。より具体的には、高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａおよび低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａを露出させる開口を有するイオン注入マスク（図示せず）が、高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａおよび低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａを被覆するように半導体基板２の表面上に形成される。そして、当該イオン注入マスクを介してｐ型不純物が半導体基板２にドーピングされて、ｐ型ウェル１１およびｐ型ウェル５１が同時に形成される。その後、イオン注入マスクは除去される。

同様に、高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａおよび低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａを露出させる開口を有するイオン注入マスク（図示せず）が、高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａおよび低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａを被覆するように半導体基板２の表面上に形成される。そして、当該イオン注入マスクを介してｎ型不純物が半導体基板２にドーピングされて、ｎ型ウェル３１およびｎ型ウェル７１が同時に形成される。その後、イオン注入マスクは除去される。

次に、図５Ｄおよび図６Ｄに示すように、低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａおよび低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａを露出させる開口１０３を有するマスク１０４が、高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａおよび高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａを被覆するように半導体基板２の表面上に選択的に形成される。次に、たとえば熱酸化法によって、半導体基板２の表面上に薄い熱酸化膜１０５が形成される。

次に、マスク１０４を介するエッチングにより、低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａおよび低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａに形成された熱酸化膜１０５が除去される。次に、熱酸化法が再度実行されて、低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａおよび低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａに薄い熱酸化膜１０６が形成される。これにより、第１ゲート絶縁膜１２、第２ゲート絶縁膜３２、第３ゲート絶縁膜５２および第４ゲート絶縁膜７２が形成される。なお、第１ゲート絶縁膜１２および第２ゲート絶縁膜３２は、第３ゲート絶縁膜５２および第４ゲート絶縁膜７２よりも厚く形成される。その後、マスク１０４が除去される。

次に、図５Ｅおよび図６Ｅに示すように、第１ゲート絶縁膜１２、第２ゲート絶縁膜３２、第３ゲート絶縁膜５２および第４ゲート絶縁膜７２を被覆するように、半導体基板２の表面上にポリシリコン膜１０７が形成される。
次に、図５Ｆおよび図６Ｆに示すように、たとえばフォトリソグラフィおよびエッチングにより、ポリシリコン膜１０７、第１ゲート絶縁膜１２、第２ゲート絶縁膜３２、第３ゲート絶縁膜５２および第４ゲート絶縁膜７２の不要な部分が除去される。これにより、ポリシリコン膜１０７が、第１ゲート電極１３、第２ゲート電極３３、第３ゲート電極５３および第４ゲート電極７３となる所定の形状にパターニングされる。

次に、図５Ｇおよび図６Ｇに示すように、高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａを露出させる開口１０８を選択的に有するイオン注入マスク１０９が、高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａ、低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａおよび低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａを被覆するように半導体基板２の表面上に形成される。次に、ｎ型不純物が、イオン注入マスク１０９を介してｐ型ウェル１１の表面部および第１ゲート電極１３にドーピングされる。これにより、第１ｎ型ソースオフセット領域１８および第１ｎ型ドレインオフセット領域２２が、第１ゲート電極１３に対して自己整合的に形成される。その後、イオン注入マスク１０９が除去される。

次に、図５Ｈおよび図６Ｈに示すように、高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａを露出させる開口１１０を有するイオン注入マスク１１１が、高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａ、低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａおよび低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａを被覆するように半導体基板２の表面上に形成される。次に、ｐ型不純物が、イオン注入マスク１１１を介してｎ型ウェル３１の表面部および第２ゲート電極３３にドーピングされる。これにより、第１ｐ型ソースオフセット領域３８および第１ｐ型ドレインオフセット領域４２が、第２ゲート電極３３に対して自己整合的に形成される。その後、イオン注入マスク１１１が除去される。

このような工程と同様の工程が、低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａおよび低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａに対しても実行される。より具体的には、低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａでは、ｎ型不純物が、ｐ型ウェル５１の表面部および第３ゲート電極５３にドーピングされる。これにより、第２ｎ型ソースオフセット領域５８および第２ｎ型ドレインオフセット領域６２が、第３ゲート電極５３に対して自己整合的に形成される。同様に、低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａでは、ｐ型不純物が、ｎ型ウェル７１の表面部および第４ゲート電極７３にドーピングされる。これにより、第２ｐ型ソースオフセット領域７８および第２ｐ型ドレインオフセット領域８２が、第４ゲート電極７３に対して自己整合的に形成される。

次に、図５Ｉおよび図６Ｉに示すように、たとえばＣＶＤ法により半導体基板２上に窒化膜（図示せず）を形成した後、当該窒化膜が選択的にエッチングされて、第１ゲート絶縁膜１２、第２ゲート絶縁膜３２、第３ゲート絶縁膜５２および第４ゲート絶縁膜７２の各側面にサイドウォール１５，３５，５５，７５が形成される。
次に、高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａにおける第１ｐ型ソース領域３６および第１ｐ型ドレイン領域４０を形成すべき領域、ならびに、低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａを露出させる開口１１２を有するイオン注入マスク１１３が半導体基板２の表面上に形成される。高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａにおいて、イオン注入マスク１１３は、第２ゲート電極３３およびサイドウォール３５を被覆している。次に、イオン注入マスク１１３を介してｐ型不純物が半導体基板２にドーピングされる。

高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａでは、ｐ型不純物は、ｎ型ウェル３１の表面部にドーピングされる。これにより、第１ｐ型ソース領域３６および第１ｐ型ドレイン領域４０がサイドウォール３５に対して自己整合的に形成される。一方、低圧側ｐ型ＭＩＳＦＥＴ形成領域５０ａでは、ｐ型不純物は、ｎ型ウェル７１の表面部および第４ゲート電極７３にドーピングされる。これにより、第２ｐ型ソース領域７６および第２ｐ型ドレイン領域８０がサイドウォール７５に対して自己整合的に形成される。その後、イオン注入マスク１１３が除去される。

このような工程と同様の工程が、高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａおよび低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａに対しても実行される。より具体的には、高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａでは、ｎ型不純物が、ｐ型ウェル１１の表面部および第１ゲート電極１３にドーピングされる。これにより、第１ｎ型ソース領域１６および第１ｎ型ドレイン領域２０がサイドウォール１５に対して自己整合的に形成される。一方、低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａでは、ｎ型不純物が、ｐ型ウェル５１の表面部および第３ゲート電極５３にドーピングされる。これにより、第２ｎ型ソース領域５６および第２ｎ型ドレイン領域６０がサイドウォール５５に対して自己整合的に形成される。

次に、図５Ｊおよび図６Ｊに示すように、半導体基板２の表面全域を被覆するようにチタン膜１１４が形成される。次に、高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａの第２ゲート電極３３、ならびに、高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａおよび低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａを露出させる開口１１５を有するイオン注入マスク１１６が半導体基板２の表面上に形成される。次に、ｎ型不純物が、イオン注入マスク１１６を介して高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａの第２ゲート電極３３、ならびに、高圧側ｎ型ＭＩＳＦＥＴ形成領域９ａおよび低圧側ｎ型ＭＩＳＦＥＴ形成領域４９ａにドーピングされる。これにより、高圧側ｐ型ＭＩＳＦＥＴ形成領域１０ａにおいて、ｎ型不純物がドーピングされた第２ゲート電極３３が形成される。

次に、第１ｎ型ソースコンタクト領域１７、第１ｎ型ドレインコンタクト領域２１、第１ｐ型ソースコンタクト領域３７、第１ｐ型ドレインコンタクト領域４１、第２ｎ型ソースコンタクト領域５７、第２ｎ型ドレインコンタクト領域６１、第２ｐ型ソースコンタクト領域７７および第２ｐ型ドレインコンタクト領域８１がイオン注入により形成される。次に、チタン膜１１４に熱処理が施されて、チタンシリサイドからなるシリサイド膜１９，２３，３４，３９，４３，５４，５９，６３，７４，７９，８３が対応する部分に形成される。その後、チタン膜１１４は除去される。そして、半導体基板２上に、層間絶縁膜９０、コンタクトプラグ９２、配線９１および表面保護膜９３が順に形成されて半導体装置１が製造される。

以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、ｎ型不純物がドーピングされた第１ゲート電極１３、第２ゲート電極３３および第３ゲート電極５３が形成された例について説明した。第１ゲート電極１３、第２ゲート電極３３および第３ゲート電極５３の各ｎ型不純物濃度は、半導体基板２に向かう厚さ方向に関して、異なる濃度プロファイルを有していてもよい。第１ゲート電極１３、第２ゲート電極３３および第３ゲート電極５３の各ｎ型不純物濃度は、たとえば、半導体基板２に向かう方向に徐々に薄くなるように設定されていてもよい。

また、前述の実施形態では、ｐ型不純物がドーピングされた第４ゲート電極７３が形成された例について説明した。この構成において、第４ゲート電極７３のｐ型不純物濃度は、半導体基板２に向かう厚さ方向に関して、異なる濃度プロファイルを有していてもよい。第４ゲート電極７３のｐ型不純物濃度は、たとえば、半導体基板２に向かう方向に徐々に薄くなるように設定されていてもよい。

また、前述の実施形態では、層間絶縁膜９０がＳｉＯ_２またはＳｉＮを含む例について説明した。しかし、可動イオン９４のゲッタリング（捕獲）効果に着目して、ＢＰＳＧまたはＰＳＧを含む層間絶縁膜９０を形成してもよい。つまり、層間絶縁膜９０は、ＳｉＯ_２、ＳｉＮ、ＢＰＳＧおよびＰＳＧを含む群から選択される１つまたは複数の絶縁材料（絶縁膜）を含んでいてもよい。層間絶縁膜９０が複数の絶縁材料（絶縁膜）を含む場合、層間絶縁膜９０は、上記群から選択される複数の絶縁膜が積層された積層膜であってもよい。

また、前述の実施形態において、半導体装置１は、高圧側ＣＭＩＳ領域３および低圧側ＣＭＩＳ領域４に加えて、コントロールゲートおよびフローティングゲートを有する不揮発性メモリが形成されるメモリ領域、ＢＪＴ（Bipolar Junction Transistor）が形成されるＢＪＴ領域、ＪＦＥＴ（Junction Field Effect Transistor）が形成されるＪＦＥＴ領域等の各種素子形成領域を含んでいてもよい。また、半導体装置１は、高圧側ＣＭＩＳ領域３および低圧側ＣＭＩＳ領域４に加えて、コンデンサ領域、抵抗領域等が形成される受動素子形成領域を含んでいてもよい。さらに、半導体装置１は、高圧側ＣＭＩＳ領域３および低圧側ＣＭＩＳ領域４と前記素子形成領域および／または受動素子形成領域との組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。

また、前述の実施形態において、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
２ 半導体基板
３ 高圧側ＣＭＩＳ領域
４ 低圧側ＣＭＩＳ領域
９ 高圧側ｎ型ＭＩＳＦＥＴ
１０ 高圧側ｐ型ＭＩＳＦＥＴ
１２ 第１ゲート絶縁膜
１３ 第１ゲート電極
３２ 第２ゲート絶縁膜
３３ 第２ゲート電極
３６ 第１ｐ型ソース領域
４０ 第１ｐ型ドレイン領域
４９ 低圧側ｎ型ＭＩＳＦＥＴ
５０ 低圧側ｐ型ＭＩＳＦＥＴ
５３ 第３ゲート電極
７３ 第４ゲート電極
９０ 層間絶縁膜
９１ 配線
９４ 可動イオン
Ｌ１ ゲート長
Ｌ２ ゲート長

Claims (8)

1. 相対的に高い定格電圧の高圧側ＣＭＩＳ領域と、相対的に低い定格電圧の低圧側ＣＭＩＳ領域とが設定された半導体基板と、
   前記高圧側ＣＭＩＳ領域および前記低圧側ＣＭＩＳ領域を被覆するように前記半導体基板上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成され、前記高圧側ＣＭＩＳ領域および前記低圧側ＣＭＩＳ領域に電力を供給する複数の配線とを含み、
   前記高圧側ＣＭＩＳ領域は、
   ＳｉＯ _２ 膜で形成され、１００Å以上１５００Å以下の厚さを有する第１ゲート絶縁膜を挟んで前記半導体基板上に形成され、ｎ型不純物がドーピングされた第１ゲート電極を含む高圧側ｎ型ＭＩＳＦＥＴと、
   前記第１ゲート絶縁膜と同一の厚さおよび同一材料で形成された第２ゲート絶縁膜を挟んで前記半導体基板上に形成され、ｎ型不純物がドーピングされた第２ゲート電極を含む高圧側ｐ型ＭＩＳＦＥＴとを有しており、
   前記低圧側ＣＭＩＳ領域は、
   ＳｉＯ _２ 膜で形成され、１００Å以上１５００Å以下の厚さを有する第３ゲート絶縁膜を挟んで前記半導体基板上に形成され、ｎ型不純物がドーピングされた第３ゲート電極を含む低圧側ｎ型ＭＩＳＦＥＴと、
   前記第３ゲート絶縁膜と同一の厚さおよび同一材料で形成された第４ゲート絶縁膜を挟んで前記半導体基板上に形成され、ｐ型不純物がドーピングされた第４ゲート電極を含む低圧側ｐ型ＭＩＳＦＥＴとを有している、半導体装置。
2. 前記高圧側ｐ型ＭＩＳＦＥＴは、
   前記第２ゲート電極に電気的に接続されるように前記半導体基板の表面部に互いに間隔を空けて形成され、ｐ型不純物がそれぞれにドーピングされたｐ型ソース領域およびｐ型ドレイン領域を含む、請求項１に記載の半導体装置。
3. 前記高圧側ＣＭＩＳ領域は、２．５Ｖよりも大きい定格電圧を有し、
   前記低圧側ＣＭＩＳ領域は、２．５Ｖ以下の定格電圧を有している、請求項１または２に記載の半導体装置。
4. 前記第１ゲート電極および前記第２ゲート電極は、０．３５μｍ以下のゲート長を有している、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記第１ゲート電極および前記第２ゲート電極は、０．２５μｍ以下のゲート長を有している、請求項４に記載の半導体装置。
6. 前記第２ゲート電極は、１．０×１０^２０ｃｍ^−３以上１．０×１０^２２ｃｍ^−３以下のｎ型不純物濃度を有している、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記第１ゲート電極は、ｎ型不純物がドーピングされたｎ型ポリシリコンゲート電極を含み、
   前記第２ゲート電極は、ｎ型不純物がドーピングされたｎ型ポリシリコンゲート電極を含む、請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記層間絶縁膜は、ＳｉＯ_２またはＳｉＮを含む、請求項１〜７のいずれか一項に記載の半導体装置。

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