JP2841467B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JP2841467B2 JP2841467B2 JP1113468A JP11346889A JP2841467B2 JP 2841467 B2 JP2841467 B2 JP 2841467B2 JP 1113468 A JP1113468 A JP 1113468A JP 11346889 A JP11346889 A JP 11346889A JP 2841467 B2 JP2841467 B2 JP 2841467B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MOS型半導体装置の製造方法に関し、特
に、内部回路を構成する短チャネルのMOSトランジスタ
と入出力部の長チャネルMOSトランジスタと有する半導
体装置の製造方法に関する。
に、内部回路を構成する短チャネルのMOSトランジスタ
と入出力部の長チャネルMOSトランジスタと有する半導
体装置の製造方法に関する。
［従来の技術］ 現在、半導体集積回路の大規模化、高速化は急速に進
行しつつあるが、その情況下にあって、高いトランジス
タ能力を必要とされるメモリセルアレイ、デコーダある
いはセンスアンプ等内部主要回路には、チャネル長が１
μｍ以下のいわゆるサブミクロントランジスタが用いら
れている。そのため、内部回路を構成するMOSトランジ
スタは、LDD（Lightly Doped Drain）構造、すなわち、
高不純物濃度のソース・ドレイン拡散層のチャネル側の
領域に低不純物濃度の拡散層が設けられドレイン近傍の
電界緩和を図った構造となっている。
行しつつあるが、その情況下にあって、高いトランジス
タ能力を必要とされるメモリセルアレイ、デコーダある
いはセンスアンプ等内部主要回路には、チャネル長が１
μｍ以下のいわゆるサブミクロントランジスタが用いら
れている。そのため、内部回路を構成するMOSトランジ
スタは、LDD（Lightly Doped Drain）構造、すなわち、
高不純物濃度のソース・ドレイン拡散層のチャネル側の
領域に低不純物濃度の拡散層が設けられドレイン近傍の
電界緩和を図った構造となっている。
そのような従来例を第２図に示す。同図に示すよう
に、内部回路を構成するＮチャネルMOSトランジスタQ3
は、Ｐ型シリコン基板１上に形成されており、そのソー
ス・ドレイン領域は、N+拡散層11とN-拡散層13とから構
成されている。一方、入出力端子へ接続されるＰチャネ
ルMOSトランジスタQ1は、Ｐ型シリコン基板１内のＮウ
ェル２内に形成されたP+拡散層12およびP-拡散層14をソ
ース・ドレイン領域とし、ＮチャネルMOSトランジスタQ
2は、Ｐ型シリコン基板１内に形成されたN+拡散層11お
よびN-拡散層13をソース・ドレイン領域としている。そ
して、入出力部のトランジスタQ1、Q2は長チャネルトラ
ンジスタであり、内部回路を構成するトランジスタQ3は
サブミクロントランジスタになされている。したがっ
て、ホットキャリヤによるトランジスタの劣化を防止す
るという意味では、トランジスタQ1、Q2をLDD構造とす
る必要はないのであるが、主として製法上の簡便さか
ら、これらのトランジスタに関してもLDD構造が採用さ
れている。
に、内部回路を構成するＮチャネルMOSトランジスタQ3
は、Ｐ型シリコン基板１上に形成されており、そのソー
ス・ドレイン領域は、N+拡散層11とN-拡散層13とから構
成されている。一方、入出力端子へ接続されるＰチャネ
ルMOSトランジスタQ1は、Ｐ型シリコン基板１内のＮウ
ェル２内に形成されたP+拡散層12およびP-拡散層14をソ
ース・ドレイン領域とし、ＮチャネルMOSトランジスタQ
2は、Ｐ型シリコン基板１内に形成されたN+拡散層11お
よびN-拡散層13をソース・ドレイン領域としている。そ
して、入出力部のトランジスタQ1、Q2は長チャネルトラ
ンジスタであり、内部回路を構成するトランジスタQ3は
サブミクロントランジスタになされている。したがっ
て、ホットキャリヤによるトランジスタの劣化を防止す
るという意味では、トランジスタQ1、Q2をLDD構造とす
る必要はないのであるが、主として製法上の簡便さか
ら、これらのトランジスタに関してもLDD構造が採用さ
れている。
第２図に図示した装置の入出力部の使用状態を示す等
価回路を第３図（ａ）、（ｂ）に示す。第３図（ａ）
は、トランジスタQ1、Q2が入力保護素子として用いられ
た状態を示しており、入力端子であるパッド17に入力さ
れた信号は、保護抵抗素子Ｒ、トランジスタQ1、Q2から
なる保護回路を介して入力バッファへ入力される。第３
図（ｂ）は、トランジスタQ1、Q2が出力トランジスタと
して用いられた場合を示しており、内部回路から出力バ
ッファを介して伝達されてきた信号は、トランジスタ
Q1、Q2からなるインバータを介して出力端子であるパッ
ド18へ出力される。
価回路を第３図（ａ）、（ｂ）に示す。第３図（ａ）
は、トランジスタQ1、Q2が入力保護素子として用いられ
た状態を示しており、入力端子であるパッド17に入力さ
れた信号は、保護抵抗素子Ｒ、トランジスタQ1、Q2から
なる保護回路を介して入力バッファへ入力される。第３
図（ｂ）は、トランジスタQ1、Q2が出力トランジスタと
して用いられた場合を示しており、内部回路から出力バ
ッファを介して伝達されてきた信号は、トランジスタ
Q1、Q2からなるインバータを介して出力端子であるパッ
ド18へ出力される。
［発明が解決しようとする問題点］ 上述した従来のMOS型半導体装置では、パッド17、18
にノイズ、静電気等により過大電圧が印加されると、こ
れと接続されたドレイン拡散層と基板間で接合が破壊す
る事故が発生する。この破壊のメカニズムは明らかでは
ないが、破壊したサンプルにつき調査したところ破壊個
所が高抵抗のN-拡散層（P-拡散層）部分に集中している
ことが判明した。そこで、N-拡散層（P-拡散層）につい
て、不純物濃度、形状等を変化させて実験したところ、
ここでの不純物濃度を高くすることにより、また、その
形状を小さくすることにより破壊しにくくなることが明
らかとなった。すなわち、MOSトランジスタの過大電圧
による破壊は、低不純物濃度領域が存在することによっ
て起きることが判明した。
にノイズ、静電気等により過大電圧が印加されると、こ
れと接続されたドレイン拡散層と基板間で接合が破壊す
る事故が発生する。この破壊のメカニズムは明らかでは
ないが、破壊したサンプルにつき調査したところ破壊個
所が高抵抗のN-拡散層（P-拡散層）部分に集中している
ことが判明した。そこで、N-拡散層（P-拡散層）につい
て、不純物濃度、形状等を変化させて実験したところ、
ここでの不純物濃度を高くすることにより、また、その
形状を小さくすることにより破壊しにくくなることが明
らかとなった。すなわち、MOSトランジスタの過大電圧
による破壊は、低不純物濃度領域が存在することによっ
て起きることが判明した。
［問題点を解決するための手段］ 本発明のMOS型半導体装置の製造方法は、内部回路を
構成する比較的短チャネルの第１のMOSトランジスタ
と、入出力端子に直接あるいは保護回路素子を介して接
続される比較的長チャネルの第２のMOSトランジスタと
を具備する半導体装置の製造方法であって、 （ａ）第１導電型半導体層上に前記第１のMOSトランジ
スタと前記第２のMOSトランジスタのゲート電極を形成
する工程と、 （ｂ）前記第１のMOSトランジスタの側面のみに厚い側
面酸化膜を形成する工程と、 （ｃ）前記ゲート電極および前記側面酸化膜をマスクと
して前記第１導電型半導体層内に第２導電型の不純物を
ドーピングして前記第１および前記第２のMOSトランジ
スタの高不純物濃度のソース・ドレイン領域を形成する
工程と、 （ｄ）前記側面酸化膜を除去する工程と、 （ｅ）前記ゲート電極をマスクとして前記第１導電型半
導体層内に第２導電型の不純物をドーピングして少なく
とも前記第１のMOSトランジスタの高不純物濃度のソー
ス・ドレイン領域と該第１のMOSトランジスタのチャネ
ル領域との間に低不純物濃度のソース・ドレイン領域を
形成する工程と、 を有することを特徴としている。
構成する比較的短チャネルの第１のMOSトランジスタ
と、入出力端子に直接あるいは保護回路素子を介して接
続される比較的長チャネルの第２のMOSトランジスタと
を具備する半導体装置の製造方法であって、 （ａ）第１導電型半導体層上に前記第１のMOSトランジ
スタと前記第２のMOSトランジスタのゲート電極を形成
する工程と、 （ｂ）前記第１のMOSトランジスタの側面のみに厚い側
面酸化膜を形成する工程と、 （ｃ）前記ゲート電極および前記側面酸化膜をマスクと
して前記第１導電型半導体層内に第２導電型の不純物を
ドーピングして前記第１および前記第２のMOSトランジ
スタの高不純物濃度のソース・ドレイン領域を形成する
工程と、 （ｄ）前記側面酸化膜を除去する工程と、 （ｅ）前記ゲート電極をマスクとして前記第１導電型半
導体層内に第２導電型の不純物をドーピングして少なく
とも前記第１のMOSトランジスタの高不純物濃度のソー
ス・ドレイン領域と該第１のMOSトランジスタのチャネ
ル領域との間に低不純物濃度のソース・ドレイン領域を
形成する工程と、 を有することを特徴としている。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は、本発明の一実施例により製作された
MOS型半導体装置を示す断面図であって、左側のＰチャ
ネルMOSトランジスタQ1とＮチャネルMOSトランジスタQ2
が入力部の保護用トランジスタであり、右側のＮチャネ
ルMOSトランジスタQ3が内部回路のトランジスタであ
る。トランジスタQ1、Q2のドレイン領域は、保護用の抵
抗素子Ｒを介してパッド17に接続されている。また、パ
ッド17は、図示されていない外部ピンに接続されてい
る。
MOS型半導体装置を示す断面図であって、左側のＰチャ
ネルMOSトランジスタQ1とＮチャネルMOSトランジスタQ2
が入力部の保護用トランジスタであり、右側のＮチャネ
ルMOSトランジスタQ3が内部回路のトランジスタであ
る。トランジスタQ1、Q2のドレイン領域は、保護用の抵
抗素子Ｒを介してパッド17に接続されている。また、パ
ッド17は、図示されていない外部ピンに接続されてい
る。
第１図（ａ）に示されるように、長チャネルトランジ
スタであるトランジスタQ1、Q2のソース・ドレイン領域
は、それぞれP+拡散層12、N+拡散層11のみによって構成
されているのに対し、サブミクロントランジスタである
トランジスタQ3のソース・ドレイン領域は、N+拡散層11
およびN-拡散層13から構成されている。
スタであるトランジスタQ1、Q2のソース・ドレイン領域
は、それぞれP+拡散層12、N+拡散層11のみによって構成
されているのに対し、サブミクロントランジスタである
トランジスタQ3のソース・ドレイン領域は、N+拡散層11
およびN-拡散層13から構成されている。
この半導体装置は、第１図（ｂ）〜（ｅ）に示す工程
を経て製造される。まず、Ｐ型シリコン基板１の主面に
リンを選択的にイオン注入し、熱処理を施してＮウェル
２を形成する。続いて、公知の選択酸化技術を用い、窒
化シリコン膜３で覆われた、将来能動領域となる部分以
外の領域にフィールド酸化膜４を形成する［第１図
（ｂ）］。次いで、前記窒化シリコン膜３、その下の酸
化シリコン膜を順次エッチング除去した後、酸化性雰囲
気中でゲート酸化膜５を形成し、さらに、気相成長法に
より全面にポリシリコンを堆積する。このポリシリコン
にリン拡散を施した後、通常のホトリソグラフィ技術と
異方性のエッチング技術によりポリシリコンのゲート電
極６を形成する。続いて、このゲート電極表面をスチー
ム雰囲気中で熱酸化しゲート側壁の増速酸化効果によ
り、厚い側面酸化膜７を形成する。続いて、ホトレジス
トパターンで内部回路部だけを覆い、これをマスクにHF
系溶液中で入出力部のトランジスタの側面酸化膜７を除
去する。前記ホトレジストを剥離した後、高温酸化雰囲
気中で薄い側面酸化膜８をゲート電極の側壁に形成す
る。次に、Ｎウェル領域上を覆うようにホトレジストパ
ターン９を形成し、全面に中エネルギーのヒ素を１×10
15cm-2程度のドーズ量でイオン注入し、ＮチャネルMOS
トランジスタのN+拡散層領域11を形成する［第１図
（ｃ）］。
を経て製造される。まず、Ｐ型シリコン基板１の主面に
リンを選択的にイオン注入し、熱処理を施してＮウェル
２を形成する。続いて、公知の選択酸化技術を用い、窒
化シリコン膜３で覆われた、将来能動領域となる部分以
外の領域にフィールド酸化膜４を形成する［第１図
（ｂ）］。次いで、前記窒化シリコン膜３、その下の酸
化シリコン膜を順次エッチング除去した後、酸化性雰囲
気中でゲート酸化膜５を形成し、さらに、気相成長法に
より全面にポリシリコンを堆積する。このポリシリコン
にリン拡散を施した後、通常のホトリソグラフィ技術と
異方性のエッチング技術によりポリシリコンのゲート電
極６を形成する。続いて、このゲート電極表面をスチー
ム雰囲気中で熱酸化しゲート側壁の増速酸化効果によ
り、厚い側面酸化膜７を形成する。続いて、ホトレジス
トパターンで内部回路部だけを覆い、これをマスクにHF
系溶液中で入出力部のトランジスタの側面酸化膜７を除
去する。前記ホトレジストを剥離した後、高温酸化雰囲
気中で薄い側面酸化膜８をゲート電極の側壁に形成す
る。次に、Ｎウェル領域上を覆うようにホトレジストパ
ターン９を形成し、全面に中エネルギーのヒ素を１×10
15cm-2程度のドーズ量でイオン注入し、ＮチャネルMOS
トランジスタのN+拡散層領域11を形成する［第１図
（ｃ）］。
次いで、Ｎウェル２上以外の領域をホトレジスト10で
マスクし、全面に中エネルギーのボロンを１×1015cm-2
程度のドーズ量でイオン注入し、ＰチャネルMOSトラン
ジスタのP+拡散層領域12を形成する［第１図（ｄ）］。
ホトレジスト10を除去した後に、全面にリンをイオン注
入する［第１図（ｅ）］。このイオン注入のドーズ量
は、N-領域13の形成に必要な１×1013cm-2程度であるの
で、ＰチャネルMOSトランジスタのP+拡散層12中にもリ
ンが導入されるが、特に問題となることはない。続い
て、層間絶縁膜としてPSG膜15を堆積した後、比較的高
温の窒素雰囲気中でリフローさせる。この処理は、前記
イオン注入により形成された不純物拡散層の不純物を活
性化することも兼ねている。
マスクし、全面に中エネルギーのボロンを１×1015cm-2
程度のドーズ量でイオン注入し、ＰチャネルMOSトラン
ジスタのP+拡散層領域12を形成する［第１図（ｄ）］。
ホトレジスト10を除去した後に、全面にリンをイオン注
入する［第１図（ｅ）］。このイオン注入のドーズ量
は、N-領域13の形成に必要な１×1013cm-2程度であるの
で、ＰチャネルMOSトランジスタのP+拡散層12中にもリ
ンが導入されるが、特に問題となることはない。続い
て、層間絶縁膜としてPSG膜15を堆積した後、比較的高
温の窒素雰囲気中でリフローさせる。この処理は、前記
イオン注入により形成された不純物拡散層の不純物を活
性化することも兼ねている。
最後に、PSG膜に必要なコンタクト孔を開孔し、アル
ミニウム配線15を形成すれば第１図（ａ）の装置が得ら
れる。このようにして製造された半導体装置について、
過電圧パルスの印加実験を行ったところ拡散層の破壊す
る資料はあらわれなかった。
ミニウム配線15を形成すれば第１図（ａ）の装置が得ら
れる。このようにして製造された半導体装置について、
過電圧パルスの印加実験を行ったところ拡散層の破壊す
る資料はあらわれなかった。
以上の工程で説明したのは入力段に関してであるが、
外部端子と接続される出力段トランジスタも同様に製造
することができる。
外部端子と接続される出力段トランジスタも同様に製造
することができる。
なお、上記実施例では内部ＮチャネルMOSトランジス
タのみをLDD構造としたが内部ＰチャネルMOSトランジス
タもLDD構造であってもよい。また、実施例では１組のC
MOSのみを示したが、入出力部端部のトランジスタのみ
でなく長チャネルの全てのトランジスタをコンベンショ
ナル型としてもよい。さらに、LDD構造形成に側面酸化
の増速効果を用いたが、酸化膜サイドウォールを酸化膜
の堆積とRIEによって形成してもよい。また、ゲート構
造が高融点金属や高融点金属シリサイドおよび同ポリサ
イド構造であったとしても本発明の効果に相違は無い。
さらに、本発明は、内部回路のトランジスタがDDD（Dou
ble Diffused Drain）構造であっても、LDDの場合と同
様の効果が得られる。
タのみをLDD構造としたが内部ＰチャネルMOSトランジス
タもLDD構造であってもよい。また、実施例では１組のC
MOSのみを示したが、入出力部端部のトランジスタのみ
でなく長チャネルの全てのトランジスタをコンベンショ
ナル型としてもよい。さらに、LDD構造形成に側面酸化
の増速効果を用いたが、酸化膜サイドウォールを酸化膜
の堆積とRIEによって形成してもよい。また、ゲート構
造が高融点金属や高融点金属シリサイドおよび同ポリサ
イド構造であったとしても本発明の効果に相違は無い。
さらに、本発明は、内部回路のトランジスタがDDD（Dou
ble Diffused Drain）構造であっても、LDDの場合と同
様の効果が得られる。
［発明の効果］ 以上説明したように、本発明により製作されたMOS型
半導体装置は、内部回路のトランジスタをLDD構造と
し、入出力端子に接続されるトランジスタをコンベンシ
ョナル型としたものであるので、本発明によれば、入出
力部のトランジスタにLDD構造トランジスタを用いるた
め起こる拡散層破壊を防止することができる。
半導体装置は、内部回路のトランジスタをLDD構造と
し、入出力端子に接続されるトランジスタをコンベンシ
ョナル型としたものであるので、本発明によれば、入出
力部のトランジスタにLDD構造トランジスタを用いるた
め起こる拡散層破壊を防止することができる。
さらに、副次的効果として、長チャネルトランジスタ
の寄生抵抗を減少せしめgmを増大させることができる。
の寄生抵抗を減少せしめgmを増大させることができる。
第１図（ａ）は、本発明の一実施例により製作されたMO
S型半導体装置を示す断面図、第１図（ｂ）〜（ｅ）
は、本発明の一実施例の製造工程を説明するための断面
図、第２図は、従来例を示す断面図、第３図（ａ）、
（ｂ）は、その部分等価回路図である。 １……Ｐ型シリコン基板、２……Ｎウェル、 ６……ゲート電極、７……厚い側面酸化膜、 ８……薄い側面酸化膜、11……N+拡散層、 12……P+拡散層、13……N-拡散層、 14……P-拡散層、15……PSG膜、 16……アルミニウム配線、17、18……パッド。
S型半導体装置を示す断面図、第１図（ｂ）〜（ｅ）
は、本発明の一実施例の製造工程を説明するための断面
図、第２図は、従来例を示す断面図、第３図（ａ）、
（ｂ）は、その部分等価回路図である。 １……Ｐ型シリコン基板、２……Ｎウェル、 ６……ゲート電極、７……厚い側面酸化膜、 ８……薄い側面酸化膜、11……N+拡散層、 12……P+拡散層、13……N-拡散層、 14……P-拡散層、15……PSG膜、 16……アルミニウム配線、17、18……パッド。
Claims (2)
- 【請求項１】内部回路を構成する比較的短チャネルの第
１のMOSトランジスタと、入出力端子に直接あるいは保
護回路素子を介して接続される比較的長チャネルの第２
のMOSトランジスタとを具備するMOS型半導体装置の製造
方法において、 （ａ）第１導電型半導体層上に前記第１のMOSトランジ
スタと前記第２のMOSトランジスタのゲート電極を形成
する工程と、 （ｂ）前記第１のMOSトランジスタの側面のみに厚い側
面酸化膜を形成する工程と、 （ｃ）前記ゲート電極および前記側面酸化膜をマスクと
して前記第１導電型半導体層内に第２導電型の不純物を
ドーピングして前記第１および前記第２のMOSトランジ
スタの高不純物濃度のソース・ドレイン領域を形成する
工程と、 （ｄ）前記側面酸化膜を除去する工程と、 （ｅ）前記ゲート電極をマスクとして前記第１導電型半
導体層内に第２導電型の不純物をドーピングして少なく
とも前記第１のMOSトランジスタの高不純物濃度のソー
ス・ドレイン領域と該第１のMOSトランジスタのチャネ
ル領域との間に低不純物濃度のソース・ドレイン領域を
形成する工程と、 を含むことを特徴とするMOS型半導体装置の製造方法。 - 【請求項２】前記（ａ）の工程において、第２導電型半
導体層上に入出力端子に直接あるいは保護回路素子を介
して接続される比較的長チャネルの第３のMOSトランジ
スタのゲート電極を形成し、前記（ｃ）の工程を行うに
あたっては、前記第３のMOSトランジスタ形成領域上に
マスクを形成し、前記（ｃ）の工程と前記（ｅ）の工程
との間に、第１および第２のMOSトランジスタ形成領域
上にマスクを形成して前記第２導電型半導体層内に第１
導電型の不純物をドーピングして前記第３のMOSトラン
ジスタのソース・ドレイン領域を形成する工程が付加さ
れることを特徴とする請求項１記載のMOS型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1113468A JP2841467B2 (ja) | 1989-05-02 | 1989-05-02 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1113468A JP2841467B2 (ja) | 1989-05-02 | 1989-05-02 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02292857A JPH02292857A (ja) | 1990-12-04 |
| JP2841467B2 true JP2841467B2 (ja) | 1998-12-24 |
Family
ID=14613014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1113468A Expired - Lifetime JP2841467B2 (ja) | 1989-05-02 | 1989-05-02 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841467B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745790A (ja) * | 1993-08-02 | 1995-02-14 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| US5517049A (en) * | 1994-09-30 | 1996-05-14 | Vlsi Technology, Inc. | CMOS output buffer with enhanced ESD resistance |
| JP6560541B2 (ja) * | 2015-06-08 | 2019-08-14 | ローム株式会社 | 半導体装置 |
-
1989
- 1989-05-02 JP JP1113468A patent/JP2841467B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02292857A (ja) | 1990-12-04 |
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