JPH10112543A - 半導体素子および半導体素子の製造方法 - Google Patents
半導体素子および半導体素子の製造方法Info
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- JPH10112543A JPH10112543A JP8264699A JP26469996A JPH10112543A JP H10112543 A JPH10112543 A JP H10112543A JP 8264699 A JP8264699 A JP 8264699A JP 26469996 A JP26469996 A JP 26469996A JP H10112543 A JPH10112543 A JP H10112543A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 短ＡＴＡが実現可能な半導体素子の製造方法
を提供する。 【解決手段】 Ｓｉ基板表面に、ＰＳＧ／ＢＳＧ／ＰＳ
Ｇを積層（Ｓ１０１〜Ｓ１０３）し、素子領域とする部
分のＰＳＧ／ＢＳＧ／ＰＳＧを除去することによって、
ホールを形成する（Ｓ１０４）。次いで、ホール内面に
Ｓｉ層を形成（ステップＳ１０６）し、そのＳｉ層中
に、ＰＳＧ／ＢＳＧ／ＰＳＧ内に含まれるＰ、Ｂを拡散
させる（ステップＳ１０８）ことによって、半導体素子
（Ｎ−ＭＯＳ）を製造する。
を提供する。 【解決手段】 Ｓｉ基板表面に、ＰＳＧ／ＢＳＧ／ＰＳ
Ｇを積層（Ｓ１０１〜Ｓ１０３）し、素子領域とする部
分のＰＳＧ／ＢＳＧ／ＰＳＧを除去することによって、
ホールを形成する（Ｓ１０４）。次いで、ホール内面に
Ｓｉ層を形成（ステップＳ１０６）し、そのＳｉ層中
に、ＰＳＧ／ＢＳＧ／ＰＳＧ内に含まれるＰ、Ｂを拡散
させる（ステップＳ１０８）ことによって、半導体素子
（Ｎ−ＭＯＳ）を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子及び半
導体素子の製造方法に関し、特に、縦型構造を有する半
導体素子と、その製造方法に関する。
導体素子の製造方法に関し、特に、縦型構造を有する半
導体素子と、その製造方法に関する。
【０００２】
【従来の技術】近年のＩＣ(Integrated Circuit)の多く
は、ＭＯＳＦＥＴ（Metal Oxide semiconducter field
effect transister：以下、ＭＯＳと表記する）を組み
合わせて構成されている。周知のように、ＭＯＳを用い
たＩＣには、Ｎ−ＭＯＳあるいはＰ−ＭＯＳだけで構成
されたＩＣと、Ｎ−ＭＯＳとＰ−ＭＯＳとを組み合わせ
た相補型ＭＯＳ（ＣＭＯＳ:Complementary ＭＯＳ）で
構成されたＩＣが存在している。なお、このようなＩＣ
としては、電流の方向が素子表面と平行な方向になって
いるＭＯＳ（横型ＭＯＳ）から構成されたものが多い
が、電流の方向が素子表面の法線方向と一致している縦
形ＭＯＳから構成されたＩＣも知られている。
は、ＭＯＳＦＥＴ（Metal Oxide semiconducter field
effect transister：以下、ＭＯＳと表記する）を組み
合わせて構成されている。周知のように、ＭＯＳを用い
たＩＣには、Ｎ−ＭＯＳあるいはＰ−ＭＯＳだけで構成
されたＩＣと、Ｎ−ＭＯＳとＰ−ＭＯＳとを組み合わせ
た相補型ＭＯＳ（ＣＭＯＳ:Complementary ＭＯＳ）で
構成されたＩＣが存在している。なお、このようなＩＣ
としては、電流の方向が素子表面と平行な方向になって
いるＭＯＳ（横型ＭＯＳ）から構成されたものが多い
が、電流の方向が素子表面の法線方向と一致している縦
形ＭＯＳから構成されたＩＣも知られている。
【０００３】以下、従来のＭＯＳ−ＩＣの代表的な構造
並びに製造方法を説明する。まず、図１３及び図１４を
用いて、従来の、横型のＰ−ＭＯＳからなるＩＣの構造
並びに製造方法を説明する。図１３及び図１４（Ａ）に
示したように、横型のＰ−ＭＯＳ−ＩＣを製造する際に
は、まず、Ｓｉ基板５１に対して、リン（Ｐ）のイオン
注入を行う（ステップＳ４０１）。次いで、イオン注入
を行ったＳｉ基板５１の熱処理を行い（ステップＳ４０
２）、Ｓｉ基板５１の表層にｐ形領域を形成する。次い
で、ｐ形領域が形成されたＳｉ基板５１上に、パッド酸
化膜（ＳｉＯ2）５２を形成（ステップＳ４０３）し、
さらに、そのパッド酸化膜５２上に、窒化膜（Ｓｉ
3Ｎ4）を形成する（ステップＳ４０４）。
並びに製造方法を説明する。まず、図１３及び図１４を
用いて、従来の、横型のＰ−ＭＯＳからなるＩＣの構造
並びに製造方法を説明する。図１３及び図１４（Ａ）に
示したように、横型のＰ−ＭＯＳ−ＩＣを製造する際に
は、まず、Ｓｉ基板５１に対して、リン（Ｐ）のイオン
注入を行う（ステップＳ４０１）。次いで、イオン注入
を行ったＳｉ基板５１の熱処理を行い（ステップＳ４０
２）、Ｓｉ基板５１の表層にｐ形領域を形成する。次い
で、ｐ形領域が形成されたＳｉ基板５１上に、パッド酸
化膜（ＳｉＯ2）５２を形成（ステップＳ４０３）し、
さらに、そのパッド酸化膜５２上に、窒化膜（Ｓｉ
3Ｎ4）を形成する（ステップＳ４０４）。
【０００４】その後、ホトリソグラフィーとドライエッ
チングによって、素子を形成する部分以外の領域（素子
分離領域）に存在している窒化膜５３及びパッド酸化膜
５２を除去する（ステップＳ４０５）。次いで、１００
０℃程度の水分を含んだ雰囲気中で、ドライエッチング
を終えた基板を酸化することによって、窒化膜５３とパ
ッド酸化膜５２が存在していない部分に、フィールド酸
化膜５４を形成する（ステップＳ４０６）。次いで、窒
化膜５３表面に形成される酸化膜と窒化膜５３とパッド
酸化膜５２の除去を行い（ステップＳ４０７）、図１４
（Ｂ）に模式的に示したように、素子分離領域にフィー
ルド酸化膜５４が存在する構造を形成する。なお、上記
の、窒化膜を用いて選択的に酸化を行う技術は、ＬＯＣ
ＯＳ(LOCal Oxidation of Silicon)あるいは選択酸化な
どと呼ばれている。
チングによって、素子を形成する部分以外の領域（素子
分離領域）に存在している窒化膜５３及びパッド酸化膜
５２を除去する（ステップＳ４０５）。次いで、１００
０℃程度の水分を含んだ雰囲気中で、ドライエッチング
を終えた基板を酸化することによって、窒化膜５３とパ
ッド酸化膜５２が存在していない部分に、フィールド酸
化膜５４を形成する（ステップＳ４０６）。次いで、窒
化膜５３表面に形成される酸化膜と窒化膜５３とパッド
酸化膜５２の除去を行い（ステップＳ４０７）、図１４
（Ｂ）に模式的に示したように、素子分離領域にフィー
ルド酸化膜５４が存在する構造を形成する。なお、上記
の、窒化膜を用いて選択的に酸化を行う技術は、ＬＯＣ
ＯＳ(LOCal Oxidation of Silicon)あるいは選択酸化な
どと呼ばれている。
【０００５】その後、前酸化を行い（ステップＳ４０
８）、チャネル（ｎ形領域）を形成するために、ボロン
（Ｂ）のイオン注入を行う（ステップＳ４０９）。な
お、イオン注入時に高速のイオンがＳｉ基板５１に直接
当たると、表面近くの結晶が破壊され、その回復に高温
のアニールが必要となる。ステップＳ４０８で行われて
いる前酸化は、そのことを回避するための処理となって
いる。
８）、チャネル（ｎ形領域）を形成するために、ボロン
（Ｂ）のイオン注入を行う（ステップＳ４０９）。な
お、イオン注入時に高速のイオンがＳｉ基板５１に直接
当たると、表面近くの結晶が破壊され、その回復に高温
のアニールが必要となる。ステップＳ４０８で行われて
いる前酸化は、そのことを回避するための処理となって
いる。
【０００６】ボロンのイオン注入後、前酸化膜の除去を
行い（ステップＳ４１０）、前酸化膜の除去を行ったＳ
ｉ基板５１の表面に、ゲート酸化膜（ＳｉＯ2）を改め
て形成する（ステップＳ４１１）。通常、ゲート酸化膜
の形成は、９００℃〜１０００℃のドライＯ2雰囲気中
での熱酸化によって行われる。
行い（ステップＳ４１０）、前酸化膜の除去を行ったＳ
ｉ基板５１の表面に、ゲート酸化膜（ＳｉＯ2）を改め
て形成する（ステップＳ４１１）。通常、ゲート酸化膜
の形成は、９００℃〜１０００℃のドライＯ2雰囲気中
での熱酸化によって行われる。
【０００７】次いで、ゲート酸化膜上に、ゲート電極材
料であるポリシリコンを堆積し（ステップＳ４１２）、
ホトリソグラフィとドライエッチングにより、図１４
（Ｃ）に示したように、Ｓｉ基板５１上に、所定の形状
を有する、ゲート酸化膜５６とゲート電極５７を形成す
る（ステップＳ４１３）。
料であるポリシリコンを堆積し（ステップＳ４１２）、
ホトリソグラフィとドライエッチングにより、図１４
（Ｃ）に示したように、Ｓｉ基板５１上に、所定の形状
を有する、ゲート酸化膜５６とゲート電極５７を形成す
る（ステップＳ４１３）。
【０００８】その後、ソース、ドレイン（ｐ形領域）を
形成するために、リンのイオン注入を行う（ステップＳ
４１４）。次いで、リンを適度に拡散させるために、熱
処理を行い（ステップＳ４１５）、図１４（Ｄ）に示し
た構造（Ｎ−ＭＯＳ）を得る。
形成するために、リンのイオン注入を行う（ステップＳ
４１４）。次いで、リンを適度に拡散させるために、熱
処理を行い（ステップＳ４１５）、図１４（Ｄ）に示し
た構造（Ｎ−ＭＯＳ）を得る。
【０００９】次に、図１５及び図１６を用いて、従来
の、横型Ｃ−ＭＯＳ−ＩＣの構造並びに製造方法を説明
する。図１５、図１６（Ａ）に示したように、ＣＭＯＳ
−ＩＣを製造する際には、まず、Ｓｉ基板６１の表面に
プロテクト酸化膜（ＳｉＯ2）６２を形成（ステップＳ
５０１）し、そのプロテクト酸化膜６２上に、窒化膜
（Ｓｉ3Ｎ4）６３を形成する（ステップＳ５０２）。次
いで、ホトリソグラフィ及びエッチングにより、Ｓｉ基
板５１上のＮ−ＭＯＳを形成する領域上の窒化膜６３の
除去を行う（ステップＳ５０３）。
の、横型Ｃ−ＭＯＳ−ＩＣの構造並びに製造方法を説明
する。図１５、図１６（Ａ）に示したように、ＣＭＯＳ
−ＩＣを製造する際には、まず、Ｓｉ基板６１の表面に
プロテクト酸化膜（ＳｉＯ2）６２を形成（ステップＳ
５０１）し、そのプロテクト酸化膜６２上に、窒化膜
（Ｓｉ3Ｎ4）６３を形成する（ステップＳ５０２）。次
いで、ホトリソグラフィ及びエッチングにより、Ｓｉ基
板５１上のＮ−ＭＯＳを形成する領域上の窒化膜６３の
除去を行う（ステップＳ５０３）。
【００１０】そして、図１６（Ｂ）に模式的に示したよ
うに、Ｓｉ基板６１上に残存する窒化膜６３をマスクと
して、イオン注入法により、Ｓｉ基板６１内にボロンを
注入する（ステップＳ５０４）。その後、窒化膜６３を
マスクとして、選択酸化を行う（ステップＳ５０５）。
次いで、窒化膜６３表面の酸化膜並びに窒化膜６３を除
去（ステップＳ５０６）し、熱処理することによって、
Ｓｉ基板６１表面に注入したボロンを、Ｓｉ基板６１内
部に拡散させる（ステップＳ５０７）。
うに、Ｓｉ基板６１上に残存する窒化膜６３をマスクと
して、イオン注入法により、Ｓｉ基板６１内にボロンを
注入する（ステップＳ５０４）。その後、窒化膜６３を
マスクとして、選択酸化を行う（ステップＳ５０５）。
次いで、窒化膜６３表面の酸化膜並びに窒化膜６３を除
去（ステップＳ５０６）し、熱処理することによって、
Ｓｉ基板６１表面に注入したボロンを、Ｓｉ基板６１内
部に拡散させる（ステップＳ５０７）。
【００１１】その後、Ｎ−ＭＯＳ領域上に形成されてい
る選択酸化膜をマスクに、イオン注入法を用いて、Ｐ−
ＭＯＳを形成する領域にリンのイオン注入を行い（ステ
ップＳ５０８）、熱処理を行うことによって、注入した
リンを拡散させる（ステップＳ５０９）。そして、表面
に存在する酸化物を全て除去し（ステップＳ５１０）、
図１６（Ｃ）に示したように、ｐウェル６３とｎウェル
６４を有する構造を得る。
る選択酸化膜をマスクに、イオン注入法を用いて、Ｐ−
ＭＯＳを形成する領域にリンのイオン注入を行い（ステ
ップＳ５０８）、熱処理を行うことによって、注入した
リンを拡散させる（ステップＳ５０９）。そして、表面
に存在する酸化物を全て除去し（ステップＳ５１０）、
図１６（Ｃ）に示したように、ｐウェル６３とｎウェル
６４を有する構造を得る。
【００１２】次いで、熱処理により、５０〜１００ｎｍ
厚のパッド酸化膜を形成し（ステップＳ５１１）、さら
に、１００ｎｍ厚程度の窒化膜を形成（ステップＳ５１
２）する。そして、ホトリソグラフィを用いて、素子分
離領域の窒化膜／パッド酸化膜の除去を行い（ステップ
Ｓ５１３）、ウェット酸化を行うことによって、窒化膜
／パッド酸化膜を除去した部分にフィールド酸化膜（Ｓ
ｉＯ2）を形成する（ステップＳ５１４）。
厚のパッド酸化膜を形成し（ステップＳ５１１）、さら
に、１００ｎｍ厚程度の窒化膜を形成（ステップＳ５１
２）する。そして、ホトリソグラフィを用いて、素子分
離領域の窒化膜／パッド酸化膜の除去を行い（ステップ
Ｓ５１３）、ウェット酸化を行うことによって、窒化膜
／パッド酸化膜を除去した部分にフィールド酸化膜（Ｓ
ｉＯ2）を形成する（ステップＳ５１４）。
【００１３】その後、酸化膜／窒化膜／パッド酸化膜を
除去（ステップＳ５１５）し、前酸化を行う（ステップ
Ｓ５１６）ことによって、図１６（Ｄ）に示したよう
に、素子分離領域にフィールド酸化膜６５が存在し、ｐ
ウェル６３とｎウェル６４の表面に前酸化膜６６が存在
する構造を得る。
除去（ステップＳ５１５）し、前酸化を行う（ステップ
Ｓ５１６）ことによって、図１６（Ｄ）に示したよう
に、素子分離領域にフィールド酸化膜６５が存在し、ｐ
ウェル６３とｎウェル６４の表面に前酸化膜６６が存在
する構造を得る。
【００１４】次に、ホトリソグラフィによって、Ｎ−Ｍ
ＯＳ領域（ｐウェル６３に相当する領域）を除く部分が
マスクされるように、基板表面上にレジストパターンを
形成し（ステップＳ５１７）、Ｎ−ＭＯＳのしきい値電
圧制御のための、ボロンイオン注入を行う（ステップＳ
５１８）。さらに、ホトリソグラフィによって、Ｐ−Ｍ
ＯＳ領域（ｎウェル６４に相当する領域）を除く部分が
マスクされるように、基板表面上にレジストパターンを
形成し（ステップＳ５１９）、Ｐ−ＭＯＳのしきい値電
圧制御のための、リンのイオン注入を行う（ステップＳ
５２０）。
ＯＳ領域（ｐウェル６３に相当する領域）を除く部分が
マスクされるように、基板表面上にレジストパターンを
形成し（ステップＳ５１７）、Ｎ−ＭＯＳのしきい値電
圧制御のための、ボロンイオン注入を行う（ステップＳ
５１８）。さらに、ホトリソグラフィによって、Ｐ−Ｍ
ＯＳ領域（ｎウェル６４に相当する領域）を除く部分が
マスクされるように、基板表面上にレジストパターンを
形成し（ステップＳ５１９）、Ｐ−ＭＯＳのしきい値電
圧制御のための、リンのイオン注入を行う（ステップＳ
５２０）。
【００１５】その後、前酸化膜６６の除去を行い（ステ
ップＳ５２１）、ゲート酸化膜を形成する（ステップＳ
５２２）。次いで、ゲート電極材料であるポリシリコン
を堆積（ステップＳ５２３）し、ホトリソグラフィ及び
エッチングによって、ゲート酸化膜とポリシリコンの一
部を除去することによって、図１６（Ｅ）に示したよう
に、Ｓｉ基板６１上に、ゲート酸化膜６７を介してゲー
ト電極６７が形成された構造を得る（ステップＳ５２
４）。
ップＳ５２１）、ゲート酸化膜を形成する（ステップＳ
５２２）。次いで、ゲート電極材料であるポリシリコン
を堆積（ステップＳ５２３）し、ホトリソグラフィ及び
エッチングによって、ゲート酸化膜とポリシリコンの一
部を除去することによって、図１６（Ｅ）に示したよう
に、Ｓｉ基板６１上に、ゲート酸化膜６７を介してゲー
ト電極６７が形成された構造を得る（ステップＳ５２
４）。
【００１６】次いで、ホトリソグラフィによって、Ｎ−
ＭＯＳ領域を除く部分がマスクされるように、基板表面
上にレジストパターンを形成し（ステップＳ５２５）、
Ｎ−ＭＯＳ領域に対して、リンのイオン注入を行う（ス
テップＳ５２６）。さらに、ホトリソグラフィによっ
て、Ｐ−ＭＯＳ領域を除く部分がマスクされるように、
基板表面上にレジストパターンを形成し（ステップＳ５
２７）、Ｐ−ＭＯＳ領域に対して、ＢＦ2のイオン注入
を行う（ステップＳ５２８）。その後、アニールを行う
ことによって、図１６（Ｆ）に示したようなＣＭＯＳを
得る。
ＭＯＳ領域を除く部分がマスクされるように、基板表面
上にレジストパターンを形成し（ステップＳ５２５）、
Ｎ−ＭＯＳ領域に対して、リンのイオン注入を行う（ス
テップＳ５２６）。さらに、ホトリソグラフィによっ
て、Ｐ−ＭＯＳ領域を除く部分がマスクされるように、
基板表面上にレジストパターンを形成し（ステップＳ５
２７）、Ｐ−ＭＯＳ領域に対して、ＢＦ2のイオン注入
を行う（ステップＳ５２８）。その後、アニールを行う
ことによって、図１６（Ｆ）に示したようなＣＭＯＳを
得る。
【００１７】次に、縦型ＭＯＳの構造並びに製造方法の
概要を説明する。縦型ＭＯＳを製造する場合には、縦方
向に、ｎ形領域−ｐ形領域−ｎ形領域（あるいは、ｐ−
ｎ−ｐ）が接合された構造を形成する必要がある。その
ような構造を得るために、例えば、特開平６−３１４７
９３号公報に記載の技術では、図１７に示したように、
ｎ+型半導体基体７１の上に、ｎ-形エピタキシャル層７
２を成長させた後に、その表面から不純物を拡散させる
ことによって、ｐ+領域７３とｎ+領域７４とを形成して
いる。そして、そのｎ−ｐ−ｎ積層構造の中央部に、ト
レンチを形成し、形成したトレンチ内に、ゲート酸化膜
ならびにゲート電極を形成することによって、縦型ＭＯ
Ｓを形成している（図示せず）。
概要を説明する。縦型ＭＯＳを製造する場合には、縦方
向に、ｎ形領域−ｐ形領域−ｎ形領域（あるいは、ｐ−
ｎ−ｐ）が接合された構造を形成する必要がある。その
ような構造を得るために、例えば、特開平６−３１４７
９３号公報に記載の技術では、図１７に示したように、
ｎ+型半導体基体７１の上に、ｎ-形エピタキシャル層７
２を成長させた後に、その表面から不純物を拡散させる
ことによって、ｐ+領域７３とｎ+領域７４とを形成して
いる。そして、そのｎ−ｐ−ｎ積層構造の中央部に、ト
レンチを形成し、形成したトレンチ内に、ゲート酸化膜
ならびにゲート電極を形成することによって、縦型ＭＯ
Ｓを形成している（図示せず）。
【００１８】
【発明が解決しようとする課題】上述したように、横型
ＭＯＳからＩＣを製造するには、多くの処理が必要であ
るため、ＴＡＴ(turn around time)が長いといった問題
があった。
ＭＯＳからＩＣを製造するには、多くの処理が必要であ
るため、ＴＡＴ(turn around time)が長いといった問題
があった。
【００１９】また、ＭＯＳのチャネルを流れる電流は、
Ｗ／Ｌ（Ｗ、Ｌは、アクティブなトランジスタ領域の幅
と長さ）に比例するので、チャネルに所望の電流を流す
ためには、この値を大きくする必要がある。ただし、Ｌ
を小さくした場合、短チャネル効果と呼ばれるデバイス
の性能を劣化させる現象が生じてしまため、Ｗをある程
度大きくせざるを得ない。
Ｗ／Ｌ（Ｗ、Ｌは、アクティブなトランジスタ領域の幅
と長さ）に比例するので、チャネルに所望の電流を流す
ためには、この値を大きくする必要がある。ただし、Ｌ
を小さくした場合、短チャネル効果と呼ばれるデバイス
の性能を劣化させる現象が生じてしまため、Ｗをある程
度大きくせざるを得ない。
【００２０】このため、ＷとＬが、共に、基板表面に平
行な方向の長さとなっている縦型ＭＯＳでは、１個のＭ
ＯＳを形成するために必要とされる面積が大きくなって
いる。特に、Ｃ−ＭＯＳＩＣでは、チャネルの種類の異
なる２つのＭＯＳを必要とすることに加え、ラッチアッ
プと呼ばれる現象の発生を防止するために、Ｎ−ＭＯＳ
とＰ−ＭＯＳ間の距離を大きくとる必要があるため、１
個のインバータを形成するために必要な面積が大きくな
っている。このように、縦型ＭＯＳ−ＩＣでは、１個の
デバイスの占有面積が大きいために、高集積化に制限が
課せられていた。
行な方向の長さとなっている縦型ＭＯＳでは、１個のＭ
ＯＳを形成するために必要とされる面積が大きくなって
いる。特に、Ｃ−ＭＯＳＩＣでは、チャネルの種類の異
なる２つのＭＯＳを必要とすることに加え、ラッチアッ
プと呼ばれる現象の発生を防止するために、Ｎ−ＭＯＳ
とＰ−ＭＯＳ間の距離を大きくとる必要があるため、１
個のインバータを形成するために必要な面積が大きくな
っている。このように、縦型ＭＯＳ−ＩＣでは、１個の
デバイスの占有面積が大きいために、高集積化に制限が
課せられていた。
【００２１】これに対して、縦型ＭＯＳでは、Ｌが、基
板の厚み方向の長さとなるので、１個のＭＯＳの占有面
積は、Ｌには依存せず、Ｗのみに依存する。従って、縦
型にＭＯＳを形成した場合には、１個あたりのＭＯＳの
占有面積を減らすことが可能となる。しかしながら、従
来の縦型ＭＯＳは、半導体基板上（内）に形成されてい
たため、ソース、ドレインと基板との間に存在する接合
容量によって、動作速度が制限されるといった問題や、
隣のＭＯＳとの間隔を短くすることが困難であるといっ
た問題があった。さらに、従来の縦型ＭＯＳは、イオン
注入や熱拡散によって不純物ドーピングを行うことによ
り製造されていたため、不純物ドーピングのための装置
を必要とし、また、その不純物ドーピングを行うため
に、長い時間が必要とされるため、ＴＡＴが長くなって
いた。
板の厚み方向の長さとなるので、１個のＭＯＳの占有面
積は、Ｌには依存せず、Ｗのみに依存する。従って、縦
型にＭＯＳを形成した場合には、１個あたりのＭＯＳの
占有面積を減らすことが可能となる。しかしながら、従
来の縦型ＭＯＳは、半導体基板上（内）に形成されてい
たため、ソース、ドレインと基板との間に存在する接合
容量によって、動作速度が制限されるといった問題や、
隣のＭＯＳとの間隔を短くすることが困難であるといっ
た問題があった。さらに、従来の縦型ＭＯＳは、イオン
注入や熱拡散によって不純物ドーピングを行うことによ
り製造されていたため、不純物ドーピングのための装置
を必要とし、また、その不純物ドーピングを行うため
に、長い時間が必要とされるため、ＴＡＴが長くなって
いた。
【００２２】そこで、本発明の目的は、高集積化が可能
な半導体素子を提供することにある。また、本発明の他
の目的は、そのような半導体素子を、短いＴＡＴで製造
できる製造方法を提供することにある。
な半導体素子を提供することにある。また、本発明の他
の目的は、そのような半導体素子を、短いＴＡＴで製造
できる製造方法を提供することにある。
【００２３】
【課題を解決するための手段】本発明の第１の半導体素
子の製造方法は、（イ）その表面に導電性層を有する基
板上に、第１種不純物に分類される不純物を含む第１絶
縁体層と、第２種不純物に分類される不純物を含む第２
絶縁体層と、第１種不純物に分類される不純物を含む第
３絶縁体層とを積層する積層工程と、（ロ）積層工程に
よって積層された第１ないし第３絶縁体層を貫いて基板
の表面に達するホールを形成するホール形成工程と、
（ハ）ホール形成工程によって形成されたホールの内面
に、第１種不純物に分類される不純物および第２種不純
物に分類される不純物がそれぞれ含まれたときに、異種
のキャリアによる電気伝導性を示す半導体となる材料か
らなる被拡散層を形成する被拡散層形成工程と、（ニ）
熱処理を行うことにより、披拡散層形成工程で形成され
た被拡散層中に、第１ないし第３絶縁体層にそれぞれ含
まれる不純物を拡散させる熱処理工程と、（ホ）熱処理
工程によって不純物が拡散された被拡散層をその内面に
有するホール内に、ゲート電極を形成するゲート電極形
成工程とを具備する。
子の製造方法は、（イ）その表面に導電性層を有する基
板上に、第１種不純物に分類される不純物を含む第１絶
縁体層と、第２種不純物に分類される不純物を含む第２
絶縁体層と、第１種不純物に分類される不純物を含む第
３絶縁体層とを積層する積層工程と、（ロ）積層工程に
よって積層された第１ないし第３絶縁体層を貫いて基板
の表面に達するホールを形成するホール形成工程と、
（ハ）ホール形成工程によって形成されたホールの内面
に、第１種不純物に分類される不純物および第２種不純
物に分類される不純物がそれぞれ含まれたときに、異種
のキャリアによる電気伝導性を示す半導体となる材料か
らなる被拡散層を形成する被拡散層形成工程と、（ニ）
熱処理を行うことにより、披拡散層形成工程で形成され
た被拡散層中に、第１ないし第３絶縁体層にそれぞれ含
まれる不純物を拡散させる熱処理工程と、（ホ）熱処理
工程によって不純物が拡散された被拡散層をその内面に
有するホール内に、ゲート電極を形成するゲート電極形
成工程とを具備する。
【００２４】すなわち、本発明の第１の半導体素子の製
造方法では、まず、表面に導電性層を有する基板上に、
不純物の供給源として機能する第１ないし第３絶縁体層
が形成される。次いで、第１ないし第３絶縁体層にホー
ルが形成され、そのホールの内面に、披拡散層が形成さ
れる。そして、その披拡散層に、熱処理によって、第１
ないし第３絶縁体層に含まれる不純物が拡散されて、披
拡散層中に、ｎ−ｐ−ｎあるいはｐ−ｎ−ｐ構造が形成
される。その後、ホール内にゲート電極が形成されて、
いわゆる、ＭＯＳが構成される。なお、本製造方法によ
って製造されるＭＯＳでは、ゲート電極以外の電極は、
第３絶縁体層上に存在している披拡散層と、基板の導電
性層とから引き出される。
造方法では、まず、表面に導電性層を有する基板上に、
不純物の供給源として機能する第１ないし第３絶縁体層
が形成される。次いで、第１ないし第３絶縁体層にホー
ルが形成され、そのホールの内面に、披拡散層が形成さ
れる。そして、その披拡散層に、熱処理によって、第１
ないし第３絶縁体層に含まれる不純物が拡散されて、披
拡散層中に、ｎ−ｐ−ｎあるいはｐ−ｎ−ｐ構造が形成
される。その後、ホール内にゲート電極が形成されて、
いわゆる、ＭＯＳが構成される。なお、本製造方法によ
って製造されるＭＯＳでは、ゲート電極以外の電極は、
第３絶縁体層上に存在している披拡散層と、基板の導電
性層とから引き出される。
【００２５】このように、本製造方法によれば、３つの
絶縁体層の積層と、ホールの形成、披拡散層の形成、熱
処理、ゲート電極の形成といった極めて簡単な行程で、
ＭＯＳが製造できることになる。また、製造されるＭＯ
Ｓは、その下部が絶縁体となっているので、高速に動作
可能なものとなる。さらに、本製造方法によれば、ＭＯ
Ｓが、壁面が絶縁体で形成されたホールの内側に形成さ
れるので、１チップ上に形成されるＭＯＳ間の距離を短
縮すること（すなわち、高集積化）が可能となる。
絶縁体層の積層と、ホールの形成、披拡散層の形成、熱
処理、ゲート電極の形成といった極めて簡単な行程で、
ＭＯＳが製造できることになる。また、製造されるＭＯ
Ｓは、その下部が絶縁体となっているので、高速に動作
可能なものとなる。さらに、本製造方法によれば、ＭＯ
Ｓが、壁面が絶縁体で形成されたホールの内側に形成さ
れるので、１チップ上に形成されるＭＯＳ間の距離を短
縮すること（すなわち、高集積化）が可能となる。
【００２６】本発明の第２の半導体素子の製造方法は、
（イ）基板上に、第１種不純物に分類される不純物を含
む下地絶縁体層と、第１種不純物に分類される不純物が
含まれたときに高い導電性を示す材料からなる下地層
と、第１種不純物に分類される不純物を含む第１絶縁体
層と、第２種不純物に分類される不純物を含む第２絶縁
体層と、第１種不純物に分類される不純物を含む第３絶
縁体層とを積層する積層工程と、（ロ）積層工程によっ
て積層された第１ないし第３絶縁体層を貫いて下地層の
表面に達するホールを形成するホール形成工程と、
（ハ）ホール形成工程によって形成されたホールの内面
に、第１種不純物に分類される不純物と第２種不純物に
分類される不純物がそれぞれ含まれたときに、異種のキ
ャリアによる電気伝導性を示す半導体となる材料からな
る被拡散層を形成する被拡散層形成工程と、（ニ）熱処
理を行うことにより、第１ないし第３絶縁体層にそれぞ
れ含まれる不純物を、披拡散層形成工程で形成された被
拡散層中に拡散させるとともに、下地絶縁層および第１
絶縁体層に含まれる第１不純物を下地膜中に拡散させる
熱処理工程と、（ホ）熱処理工程によって不純物が拡散
された被拡散層をその内面に有するホール内に、ゲート
電極を形成するゲート電極形成工程とを具備する。
（イ）基板上に、第１種不純物に分類される不純物を含
む下地絶縁体層と、第１種不純物に分類される不純物が
含まれたときに高い導電性を示す材料からなる下地層
と、第１種不純物に分類される不純物を含む第１絶縁体
層と、第２種不純物に分類される不純物を含む第２絶縁
体層と、第１種不純物に分類される不純物を含む第３絶
縁体層とを積層する積層工程と、（ロ）積層工程によっ
て積層された第１ないし第３絶縁体層を貫いて下地層の
表面に達するホールを形成するホール形成工程と、
（ハ）ホール形成工程によって形成されたホールの内面
に、第１種不純物に分類される不純物と第２種不純物に
分類される不純物がそれぞれ含まれたときに、異種のキ
ャリアによる電気伝導性を示す半導体となる材料からな
る被拡散層を形成する被拡散層形成工程と、（ニ）熱処
理を行うことにより、第１ないし第３絶縁体層にそれぞ
れ含まれる不純物を、披拡散層形成工程で形成された被
拡散層中に拡散させるとともに、下地絶縁層および第１
絶縁体層に含まれる第１不純物を下地膜中に拡散させる
熱処理工程と、（ホ）熱処理工程によって不純物が拡散
された被拡散層をその内面に有するホール内に、ゲート
電極を形成するゲート電極形成工程とを具備する。
【００２７】すなわち、本発明の第２の半導体素子の製
造方法では、まず、基板上に、第１種不純物に分類され
る不純物を含む下地絶縁体層と、第１種不純物に分類さ
れる不純物が含まれたときに高い導電性を示す材料から
なる下地層が積層される。そして、その結果得られた構
造に対して、第１の半導体素子の製造方法と同じ手順で
半導体素子（ＭＯＳ）が製造される。
造方法では、まず、基板上に、第１種不純物に分類され
る不純物を含む下地絶縁体層と、第１種不純物に分類さ
れる不純物が含まれたときに高い導電性を示す材料から
なる下地層が積層される。そして、その結果得られた構
造に対して、第１の半導体素子の製造方法と同じ手順で
半導体素子（ＭＯＳ）が製造される。
【００２８】このように、本製造方法では、下地絶縁膜
上に半導体素子が形成されるので、基板として、どのよ
うな材料からなるものをも用いることができる。また、
下地層は、下地絶縁膜上に形成されているので、下地層
を加工する行程を挿入するだけで、ＭＯＳを他のＭＯＳ
と完全に分離できることになる。
上に半導体素子が形成されるので、基板として、どのよ
うな材料からなるものをも用いることができる。また、
下地層は、下地絶縁膜上に形成されているので、下地層
を加工する行程を挿入するだけで、ＭＯＳを他のＭＯＳ
と完全に分離できることになる。
【００２９】本発明の第３の半導体素子の製造方法は、
（イ）その表面に導電性層を有する基板上に、第１種不
純物に分類される不純物を含む第１絶縁体層と、第２種
不純物に分類される不純物を含む第２絶縁体層と、第１
種不純物に分類される不純物を含む第３絶縁体層と、中
間層と、第２種不純物に分類される不純物を含む第４絶
縁体層と、第１種不純物に分類される不純物を含む第５
絶縁体層と、第２種不純物に分類される不純物を含む第
６絶縁体層とを積層する積層工程と、（ロ）この積層工
程によって積層された第１ないし第３絶縁体層と中間層
と第４ないし第６絶縁体層を貫いて基板の表面に達する
ホールを形成するホール形成工程と、（ハ）ホール形成
工程によって形成されたホールの内面および第６絶縁体
層の表面に、第１種不純物に分類される不純物および第
２種不純物に分類される不純物がそれぞれ含まれたとき
に、異種のキャリアによる電気伝導性を示す半導体とな
る材料からなる被拡散層を形成する被拡散層形成工程
と、（ニ）熱処理を行うことによって、第１ないし第６
絶縁体層に含まれる不純物を、被拡散層形成工程で形成
された被拡散層中に拡散させる熱処理工程と、（ホ）熱
処理行程によって不純物が拡散された被拡散層をその内
面に有するホール内に、ゲート電極を形成するゲート電
極形成工程とを具備する。
（イ）その表面に導電性層を有する基板上に、第１種不
純物に分類される不純物を含む第１絶縁体層と、第２種
不純物に分類される不純物を含む第２絶縁体層と、第１
種不純物に分類される不純物を含む第３絶縁体層と、中
間層と、第２種不純物に分類される不純物を含む第４絶
縁体層と、第１種不純物に分類される不純物を含む第５
絶縁体層と、第２種不純物に分類される不純物を含む第
６絶縁体層とを積層する積層工程と、（ロ）この積層工
程によって積層された第１ないし第３絶縁体層と中間層
と第４ないし第６絶縁体層を貫いて基板の表面に達する
ホールを形成するホール形成工程と、（ハ）ホール形成
工程によって形成されたホールの内面および第６絶縁体
層の表面に、第１種不純物に分類される不純物および第
２種不純物に分類される不純物がそれぞれ含まれたとき
に、異種のキャリアによる電気伝導性を示す半導体とな
る材料からなる被拡散層を形成する被拡散層形成工程
と、（ニ）熱処理を行うことによって、第１ないし第６
絶縁体層に含まれる不純物を、被拡散層形成工程で形成
された被拡散層中に拡散させる熱処理工程と、（ホ）熱
処理行程によって不純物が拡散された被拡散層をその内
面に有するホール内に、ゲート電極を形成するゲート電
極形成工程とを具備する。
【００３０】すなわち、本発明の第３の半導体素子の製
造方法では、まず、表面に導電性層を有する基板上に、
不純物の供給源として機能する第１ないし第３絶縁体層
と中間層と第４ないし第６絶縁体層が形成される。次い
で、第６絶縁体層から第１絶縁体層にわたるホールが形
成され、そのホールの内面に、披拡散層が形成される。
そして、その披拡散層に、熱処理によって、第１ないし
第６絶縁体層に含まれる不純物が拡散されて、披拡散層
中に、Ｎ−ＭＯＳとＰ−ＭＯＳが縦に積層された構造が
形成される。その後、ホール内にゲート電極が形成され
て、いわゆる、ＣＭＯＳインバータが構成される。な
お、本製造方法によって製造されるＣ−ＭＯＳインバー
タのゲート電極以外の電極は、第６絶縁体層上に存在し
ている披拡散層と、基板上の導電性層と、中間層とから
引き出されることになる。
造方法では、まず、表面に導電性層を有する基板上に、
不純物の供給源として機能する第１ないし第３絶縁体層
と中間層と第４ないし第６絶縁体層が形成される。次い
で、第６絶縁体層から第１絶縁体層にわたるホールが形
成され、そのホールの内面に、披拡散層が形成される。
そして、その披拡散層に、熱処理によって、第１ないし
第６絶縁体層に含まれる不純物が拡散されて、披拡散層
中に、Ｎ−ＭＯＳとＰ−ＭＯＳが縦に積層された構造が
形成される。その後、ホール内にゲート電極が形成され
て、いわゆる、ＣＭＯＳインバータが構成される。な
お、本製造方法によって製造されるＣ−ＭＯＳインバー
タのゲート電極以外の電極は、第６絶縁体層上に存在し
ている披拡散層と、基板上の導電性層と、中間層とから
引き出されることになる。
【００３１】このように、本製造方法によれば、７つの
層（６つの絶縁体層と中間層）の積層と、ホールの形
成、披拡散層の形成、熱処理、ゲート電極の形成といっ
た極めて簡単な行程で、ＣＭＯＳが形成できる。また、
本製造方法では、Ｎ−ＭＯＳとＰ−ＭＯＳとが、基板上
方からみて重なるように形成されるので、１個のＣＭＯ
Ｓが占有する面積が小さくなっている。従って、本製造
方法によれば、素子が高密度に集積されたＩＣを形成で
きることになる。また、本製造方法では、ＣＭＯＳが、
壁面が絶縁体で形成されたホールの内側に形成されるの
で、１チップ上に形成されるＭＯＳ間の距離を短縮する
ことが可能であり、この点からも、高集積化が可能とな
っている。さらに、本製造方法によって製造されるＣ−
ＭＯＳは、その下部が絶縁体となっているので、高速に
動作可能なものとなる。
層（６つの絶縁体層と中間層）の積層と、ホールの形
成、披拡散層の形成、熱処理、ゲート電極の形成といっ
た極めて簡単な行程で、ＣＭＯＳが形成できる。また、
本製造方法では、Ｎ−ＭＯＳとＰ−ＭＯＳとが、基板上
方からみて重なるように形成されるので、１個のＣＭＯ
Ｓが占有する面積が小さくなっている。従って、本製造
方法によれば、素子が高密度に集積されたＩＣを形成で
きることになる。また、本製造方法では、ＣＭＯＳが、
壁面が絶縁体で形成されたホールの内側に形成されるの
で、１チップ上に形成されるＭＯＳ間の距離を短縮する
ことが可能であり、この点からも、高集積化が可能とな
っている。さらに、本製造方法によって製造されるＣ−
ＭＯＳは、その下部が絶縁体となっているので、高速に
動作可能なものとなる。
【００３２】本発明の第４の半導体素子の製造方法は、
（イ）基板上に、第１種不純物に分類される不純物を含
む下地絶縁体層と、第１種不純物に分類される不純物が
含まれたときに高い導電性を示す材料からなる下地層
と、第１種不純物に分類される不純物を含む第１絶縁体
層と、第２種不純物に分類される不純物を含む第２絶縁
体層と、第１種不純物に分類される不純物を含む第３絶
縁体層と、中間層と、第２種不純物に分類される不純物
を含む第４絶縁体層と、第１種不純物に分類される不純
物を含む第５絶縁体層と、第２種不純物に分類される不
純物を含む第６絶縁体層とを積層するを積層する積層工
程と、（ロ）積層工程によって積層された第１ないし第
３絶縁体層と中間層と第４ないし第６絶縁体層を貫いて
下地層の表面に達するホールを形成するホール形成工程
と、（ハ）ホール形成工程によって形成されたホールの
内面に、第１種不純物に分類される不純物と第２種不純
物に分類される不純物がそれぞれ含まれたときに、異種
のキャリアによる電気伝導性を示す半導体となる材料か
らなる被拡散層を形成する被拡散層形成工程と、（ニ）
熱処理を行うことによって、第１ないし第６絶縁体層に
それぞれ含まれる不純物を、被拡散層形成工程で形成さ
れた被拡散層中に拡散させるとともに、下地絶縁層およ
び第１絶縁体層に含まれる第１不純物を下地膜中に拡散
させる熱処理工程と、（ホ）熱処理工程によって不純物
が拡散された被拡散層をその内面に有するホール内に、
ゲート電極を形成するゲート電極形成工程とを具備す
る。
（イ）基板上に、第１種不純物に分類される不純物を含
む下地絶縁体層と、第１種不純物に分類される不純物が
含まれたときに高い導電性を示す材料からなる下地層
と、第１種不純物に分類される不純物を含む第１絶縁体
層と、第２種不純物に分類される不純物を含む第２絶縁
体層と、第１種不純物に分類される不純物を含む第３絶
縁体層と、中間層と、第２種不純物に分類される不純物
を含む第４絶縁体層と、第１種不純物に分類される不純
物を含む第５絶縁体層と、第２種不純物に分類される不
純物を含む第６絶縁体層とを積層するを積層する積層工
程と、（ロ）積層工程によって積層された第１ないし第
３絶縁体層と中間層と第４ないし第６絶縁体層を貫いて
下地層の表面に達するホールを形成するホール形成工程
と、（ハ）ホール形成工程によって形成されたホールの
内面に、第１種不純物に分類される不純物と第２種不純
物に分類される不純物がそれぞれ含まれたときに、異種
のキャリアによる電気伝導性を示す半導体となる材料か
らなる被拡散層を形成する被拡散層形成工程と、（ニ）
熱処理を行うことによって、第１ないし第６絶縁体層に
それぞれ含まれる不純物を、被拡散層形成工程で形成さ
れた被拡散層中に拡散させるとともに、下地絶縁層およ
び第１絶縁体層に含まれる第１不純物を下地膜中に拡散
させる熱処理工程と、（ホ）熱処理工程によって不純物
が拡散された被拡散層をその内面に有するホール内に、
ゲート電極を形成するゲート電極形成工程とを具備す
る。
【００３３】すなわち、本発明の第４の半導体素子の製
造方法では、まず、基板上に、第１種不純物に分類され
る不純物を含む下地絶縁体層と、第１種不純物に分類さ
れる不純物が含まれたときに高い導電性を示す材料から
なる下地層が積層される。そして、その結果得られた構
造に対して、第３の半導体素子の製造方法と同じ手順で
半導体素子（Ｃ−ＭＯＳ）が製造される。
造方法では、まず、基板上に、第１種不純物に分類され
る不純物を含む下地絶縁体層と、第１種不純物に分類さ
れる不純物が含まれたときに高い導電性を示す材料から
なる下地層が積層される。そして、その結果得られた構
造に対して、第３の半導体素子の製造方法と同じ手順で
半導体素子（Ｃ−ＭＯＳ）が製造される。
【００３４】このように、本製造方法では、下地絶縁膜
上に、半導体素子が形成されるので、基板として、どの
ような材料からなるものをも用いることができる。ま
た、下地層は、下地絶縁膜上に形成されているので、下
地層を加工する行程を挿入するだけで、Ｃ−ＭＯＳを他
のＣ−ＭＯＳと完全に分離することができるようにもな
っている。
上に、半導体素子が形成されるので、基板として、どの
ような材料からなるものをも用いることができる。ま
た、下地層は、下地絶縁膜上に形成されているので、下
地層を加工する行程を挿入するだけで、Ｃ−ＭＯＳを他
のＣ−ＭＯＳと完全に分離することができるようにもな
っている。
【００３５】本発明による第１の半導体素子は、（イ）
その表面に導電性層を有する基板と、（ロ）基板の表面
に形成された、基板の表面に達するホールを有する絶縁
体層と、（ハ）ホールの内面に形成された半導体層であ
って、絶縁体層の厚み方向に、基板の表面側から順に、
第１領域と、第１領域とは異なる種類のキャリアによる
導電性を示す第２領域と、第１領域と同じ種類のキャリ
アによる導電性を示す第３領域とを備える半導体層と、
（ニ）半導体層の内面に形成されたゲート電極とを具備
する。
その表面に導電性層を有する基板と、（ロ）基板の表面
に形成された、基板の表面に達するホールを有する絶縁
体層と、（ハ）ホールの内面に形成された半導体層であ
って、絶縁体層の厚み方向に、基板の表面側から順に、
第１領域と、第１領域とは異なる種類のキャリアによる
導電性を示す第２領域と、第１領域と同じ種類のキャリ
アによる導電性を示す第３領域とを備える半導体層と、
（ニ）半導体層の内面に形成されたゲート電極とを具備
する。
【００３６】このような構成によって、半導体素子（Ｍ
ＯＳ）を実現した場合、トランジスタ領域が絶縁体上に
存在しているので、高速に動作可能な素子が得られるこ
とになる。また、絶縁体で囲まれた構成を有しているの
で、素子間の距離を短くしても、半導体素子の特性が劣
化することがない。従って、本半導体素子は、高集積化
に適したものともなっている。
ＯＳ）を実現した場合、トランジスタ領域が絶縁体上に
存在しているので、高速に動作可能な素子が得られるこ
とになる。また、絶縁体で囲まれた構成を有しているの
で、素子間の距離を短くしても、半導体素子の特性が劣
化することがない。従って、本半導体素子は、高集積化
に適したものともなっている。
【００３７】本発明による第２の半導体素子は、（イ）
その表面に導電性層を有する基板と、（ロ）基板の表面
に形成された、基板の表面に達するホールを有する絶縁
体層と、（ハ）ホールの内面に形成された半導体層であ
って、絶縁体層の厚み方向に、基板の表面側から順に、
第１領域と、第１領域とは異なる種類のキャリアによる
導電性を示す第２領域と、第１領域と同じ種類のキャリ
アによる導電性を示す第３領域と、第２領域と同じ種類
のキャリアによる導電性を示す第４領域と、第１領域と
同じ種類のキャリアによる導電性を示す第５領域と、第
２領域と同じ種類のキャリアによる導電性を示す第６領
域とを備える半導体層と、（ニ）半導体層の内面に形成
されたゲート電極とを具備する。
その表面に導電性層を有する基板と、（ロ）基板の表面
に形成された、基板の表面に達するホールを有する絶縁
体層と、（ハ）ホールの内面に形成された半導体層であ
って、絶縁体層の厚み方向に、基板の表面側から順に、
第１領域と、第１領域とは異なる種類のキャリアによる
導電性を示す第２領域と、第１領域と同じ種類のキャリ
アによる導電性を示す第３領域と、第２領域と同じ種類
のキャリアによる導電性を示す第４領域と、第１領域と
同じ種類のキャリアによる導電性を示す第５領域と、第
２領域と同じ種類のキャリアによる導電性を示す第６領
域とを備える半導体層と、（ニ）半導体層の内面に形成
されたゲート電極とを具備する。
【００３８】このような構成によって、半導体素子（Ｃ
ＭＯＳ）を実現した場合、トランジスタ領域が絶縁体上
に存在しているので、高速に動作可能な、しかも、ラッ
チアップが起きにくい素子が得られることになる。ま
た、Ｐ−ＭＯＳとＣ−ＭＯＳが、チップの同一部分（面
積）を占有していることに加え、絶縁体で囲まれた構成
を有しているが故に、素子間の距離を短縮しても特性劣
化が生じにくい。従って、本半導体素子は、高集積化に
適したものともなっている。
ＭＯＳ）を実現した場合、トランジスタ領域が絶縁体上
に存在しているので、高速に動作可能な、しかも、ラッ
チアップが起きにくい素子が得られることになる。ま
た、Ｐ−ＭＯＳとＣ−ＭＯＳが、チップの同一部分（面
積）を占有していることに加え、絶縁体で囲まれた構成
を有しているが故に、素子間の距離を短縮しても特性劣
化が生じにくい。従って、本半導体素子は、高集積化に
適したものともなっている。
【００３９】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を具体的に説明する。 ＜第１実施形態＞図１に、第１実施形態による半導体素
子の製造方法の工程図を示す。以下、この図と、図２な
いし図４に示した断面図とを用いて、第１実施形態の半
導体素子の製造方法を説明する。
実施形態を具体的に説明する。 ＜第１実施形態＞図１に、第１実施形態による半導体素
子の製造方法の工程図を示す。以下、この図と、図２な
いし図４に示した断面図とを用いて、第１実施形態の半
導体素子の製造方法を説明する。
【００４０】本製造方法は、Ｎ−ＭＯＳあるいはＰ−Ｍ
ＯＳＩＣを製造するための方法であり、第１実施形態の
半導体素子の製造方法では、Ｎ−ＭＯＳＩＣが製造され
る。図１及び図２（Ａ）に示したように、本製造方法で
は、まず、Ｓｉ（シリコン）基板１１上に、絶縁体層で
あるＰＳＧ(phospho-silicate glass)層１２と、ＢＳＧ
(boro-silicate glass)層１３と、ＰＳＧ層１４とを積
層する（ステップＳ１０１〜１０３）。なお、各層の形
成には、どのような方法をも用いることができるが、実
施形態では、ＣＶＤ(chemical vapor deposition)法に
よって、各層の形成を行っている。
ＯＳＩＣを製造するための方法であり、第１実施形態の
半導体素子の製造方法では、Ｎ−ＭＯＳＩＣが製造され
る。図１及び図２（Ａ）に示したように、本製造方法で
は、まず、Ｓｉ（シリコン）基板１１上に、絶縁体層で
あるＰＳＧ(phospho-silicate glass)層１２と、ＢＳＧ
(boro-silicate glass)層１３と、ＰＳＧ層１４とを積
層する（ステップＳ１０１〜１０３）。なお、各層の形
成には、どのような方法をも用いることができるが、実
施形態では、ＣＶＤ(chemical vapor deposition)法に
よって、各層の形成を行っている。
【００４１】次いで、ＰＳＧ層１２内のリン（Ｐ）を、
Ｓｉ基板１１中に拡散させるために、ＰＳＧ層１２とＢ
ＳＧ層１３とＰＳＧ層１４とが積層されたＳｉ基板１１
の熱処理（アニール）を行い（ステップＳ１０４）、図
２（Ｂ）に示したように、Ｓｉ基板１１の表層にｎ形導
電性層２１を形成する。なお、本製造方法によって製造
されるＮ−ＭＯＳＩＣでは、このｎ形導電性層２１か
ら、ドレイン（あるいはソース）電極が引き出されるこ
とになる。また、製造されるＮ−ＭＯＳのチャネル長Ｌ
は、ＢＳＧ層１３の膜厚とほぼ等しくなるので、ステッ
プＳ１０２では、必要とされるチャネル長Ｌに応じた膜
厚（０．３μｍ以上、通常、１μｍ程度）のＢＳＧ層１
３を形成しておく。
Ｓｉ基板１１中に拡散させるために、ＰＳＧ層１２とＢ
ＳＧ層１３とＰＳＧ層１４とが積層されたＳｉ基板１１
の熱処理（アニール）を行い（ステップＳ１０４）、図
２（Ｂ）に示したように、Ｓｉ基板１１の表層にｎ形導
電性層２１を形成する。なお、本製造方法によって製造
されるＮ−ＭＯＳＩＣでは、このｎ形導電性層２１か
ら、ドレイン（あるいはソース）電極が引き出されるこ
とになる。また、製造されるＮ−ＭＯＳのチャネル長Ｌ
は、ＢＳＧ層１３の膜厚とほぼ等しくなるので、ステッ
プＳ１０２では、必要とされるチャネル長Ｌに応じた膜
厚（０．３μｍ以上、通常、１μｍ程度）のＢＳＧ層１
３を形成しておく。
【００４２】その後、ホトリソグラフィを用いて、Ｎ−
ＭＯＳを形成する領域（素子領域）上に、レジストが存
在しないレジストパターンを形成する。そして、当該レ
ジストパターンをマスクとして、ＰＳＧ層１４とＢＳＧ
層１３とＰＳＧ層１２のドライエッチングを行うことに
より、素子領域上のＰＳＧ／ＢＳＧ／ＰＳＧを除去する
（ステップＳ１０５）。
ＭＯＳを形成する領域（素子領域）上に、レジストが存
在しないレジストパターンを形成する。そして、当該レ
ジストパターンをマスクとして、ＰＳＧ層１４とＢＳＧ
層１３とＰＳＧ層１２のドライエッチングを行うことに
より、素子領域上のＰＳＧ／ＢＳＧ／ＰＳＧを除去する
（ステップＳ１０５）。
【００４３】このような処理を施すことによって、図２
（Ｃ）に示したように、Ｓｉ基板１１の表面（ｎ型導電
性層２１）に達するホール２２を有する構造を形成した
後、ホール２２の内面並びにＰＳＧ層１４の表面上に、
ＣＶＤ法を用いて、Ｓｉ層１５を形成する（ステップＳ
１０６）。そして、そのＳｉ層１５を熱酸化することに
よって、図３（Ｄ）に示したように、Ｓｉ層１５上に、
ゲート酸化膜（ＳｉＯ 2）１６を有する構造を形成する
（ステップＳ１０７）。
（Ｃ）に示したように、Ｓｉ基板１１の表面（ｎ型導電
性層２１）に達するホール２２を有する構造を形成した
後、ホール２２の内面並びにＰＳＧ層１４の表面上に、
ＣＶＤ法を用いて、Ｓｉ層１５を形成する（ステップＳ
１０６）。そして、そのＳｉ層１５を熱酸化することに
よって、図３（Ｄ）に示したように、Ｓｉ層１５上に、
ゲート酸化膜（ＳｉＯ 2）１６を有する構造を形成する
（ステップＳ１０７）。
【００４４】その後、６００〜１０００℃で熱処理を行
うことによって、ＰＳＧ層１２とＢＳＧ層１３とＰＳＧ
層１４内のリン（Ｐ）あるいはボロン（Ｂ）を、Ｓｉ層
１５中に拡散させる（ステップＳ１０８）。なお、この
ステップにおける熱処理時間ならびに熱処理方法は、熱
処理を行う温度と、Ｓｉ層１５中に拡散させる不純物量
に応じて選択する。たとえば、１０００℃程度の熱処理
を行う場合には、ハロゲンランプ等を加熱源として用
い、数十秒の熱処理（いわゆる、短時間アニール:Rapid
Thermal Annealing）を行う。
うことによって、ＰＳＧ層１２とＢＳＧ層１３とＰＳＧ
層１４内のリン（Ｐ）あるいはボロン（Ｂ）を、Ｓｉ層
１５中に拡散させる（ステップＳ１０８）。なお、この
ステップにおける熱処理時間ならびに熱処理方法は、熱
処理を行う温度と、Ｓｉ層１５中に拡散させる不純物量
に応じて選択する。たとえば、１０００℃程度の熱処理
を行う場合には、ハロゲンランプ等を加熱源として用
い、数十秒の熱処理（いわゆる、短時間アニール:Rapid
Thermal Annealing）を行う。
【００４５】この工程により、図３（Ｅ）に模式的に示
したように、Ｓｉ層１５中の、ＢＳＧ層１３に接してい
る部分（図中、網掛けを施してある部分）には、ボロン
が拡散することになるので、当該部分は、ｐ形領域とな
る。また、ＰＳＧ層１２あるいはＰＳＧ層１４に接して
いる部分には、リンが拡散するので、それらの部分は、
ｎ形領域となる。このように、本製造方法では、絶縁体
層１２〜１４に含まれている不純物（Ｐ、Ｂ）を拡散さ
せることによって、Ｓｉ層１５内に、ソース、チャネ
ル、ドレインとして機能する領域が形成される。
したように、Ｓｉ層１５中の、ＢＳＧ層１３に接してい
る部分（図中、網掛けを施してある部分）には、ボロン
が拡散することになるので、当該部分は、ｐ形領域とな
る。また、ＰＳＧ層１２あるいはＰＳＧ層１４に接して
いる部分には、リンが拡散するので、それらの部分は、
ｎ形領域となる。このように、本製造方法では、絶縁体
層１２〜１４に含まれている不純物（Ｐ、Ｂ）を拡散さ
せることによって、Ｓｉ層１５内に、ソース、チャネ
ル、ドレインとして機能する領域が形成される。
【００４６】なお、上述した行程から明らかなように、
本方法によって製造されるＭＯＳは、ホール２２の内周
長に、ほぼ等しいチャネル幅Ｗを有することになるの
で、ステップＳ１０５では、必要なチャネル幅Ｗから決
定される形状のホール２２が形成されるように、３つの
層の除去を行っておく。
本方法によって製造されるＭＯＳは、ホール２２の内周
長に、ほぼ等しいチャネル幅Ｗを有することになるの
で、ステップＳ１０５では、必要なチャネル幅Ｗから決
定される形状のホール２２が形成されるように、３つの
層の除去を行っておく。
【００４７】Ｓｉ膜１５中への不純物の拡散（ステップ
Ｓ１０８）を行った後、ゲート酸化膜１６上に、ＣＶＤ
法を用いて、ゲート電極材料であるポリシリコンを堆積
し（ステップＳ１０９）、図３（Ｆ）に模式的に示した
ように、ホール２２内部にまでポリシリコン１７が充填
された構造を得る。
Ｓ１０８）を行った後、ゲート酸化膜１６上に、ＣＶＤ
法を用いて、ゲート電極材料であるポリシリコンを堆積
し（ステップＳ１０９）、図３（Ｆ）に模式的に示した
ように、ホール２２内部にまでポリシリコン１７が充填
された構造を得る。
【００４８】その後、図４に示したような構造を得るた
めに、まず、ホトリソグラフィ及びエッチングによっ
て、ゲート酸化膜１６とポリシリコン１７の一部を除去
し、ゲート電極２３を形成する（ステップＳ１１０）。
さらに、ホトリソグラフィ及びエッチングによって、表
面に露出しているＳｉ膜１５の一部を除去することによ
って、ソース（あるいはドレイン）電極となる部分を形
成する（ステップＳ１１１）。
めに、まず、ホトリソグラフィ及びエッチングによっ
て、ゲート酸化膜１６とポリシリコン１７の一部を除去
し、ゲート電極２３を形成する（ステップＳ１１０）。
さらに、ホトリソグラフィ及びエッチングによって、表
面に露出しているＳｉ膜１５の一部を除去することによ
って、ソース（あるいはドレイン）電極となる部分を形
成する（ステップＳ１１１）。
【００４９】このように、本製造方法は、従来の横型の
ＭＯＳＩＣ製造方法（図１３参照）に比して、工程数が
少ない方法となっており、本製造方法を用いれば、ＩＣ
製造時のＴＡＴ(turn around time)を短縮することがで
きる。また、本製造方法によれば、イオン注入を行うこ
となく、ＭＯＳを形成できるので、ＩＣ製造のための設
備を簡略化できることにもなる。
ＭＯＳＩＣ製造方法（図１３参照）に比して、工程数が
少ない方法となっており、本製造方法を用いれば、ＩＣ
製造時のＴＡＴ(turn around time)を短縮することがで
きる。また、本製造方法によれば、イオン注入を行うこ
となく、ＭＯＳを形成できるので、ＩＣ製造のための設
備を簡略化できることにもなる。
【００５０】また、製造されるＭＯＳは、縦型ＭＯＳで
あるため、横型ＭＯＳに比して、１個のＭＯＳに必要と
される面積が小さくなっている。例えば、従来の製造方
法によって、Ｗ＝１０μｍ、Ｌ＝１μｍの横型ＭＯＳを
製造する場合には、１個のＭＯＳを形成するために、最
低でも１０μｍ2の面積が必要とされる。これに対し
て、本製造方法によって、同一仕様のＭＯＳを形成する
場合、ホールの形状に応じて必要とされる面積が異なる
ことになるが、例えば、ホールの形状を正方形とした場
合には、６．２５(=(10/4)2)μｍ2の面積で１個のＭＯ
Ｓが実現できることになる。また、ホール形状を長方形
とした場合には、ＭＯＳの形成に必要とされる面積を、
より小さくできることになる。
あるため、横型ＭＯＳに比して、１個のＭＯＳに必要と
される面積が小さくなっている。例えば、従来の製造方
法によって、Ｗ＝１０μｍ、Ｌ＝１μｍの横型ＭＯＳを
製造する場合には、１個のＭＯＳを形成するために、最
低でも１０μｍ2の面積が必要とされる。これに対し
て、本製造方法によって、同一仕様のＭＯＳを形成する
場合、ホールの形状に応じて必要とされる面積が異なる
ことになるが、例えば、ホールの形状を正方形とした場
合には、６．２５(=(10/4)2)μｍ2の面積で１個のＭＯ
Ｓが実現できることになる。また、ホール形状を長方形
とした場合には、ＭＯＳの形成に必要とされる面積を、
より小さくできることになる。
【００５１】さらに、本半導体素子では、トランジスタ
領域の下地（ＭＯＳ間に存在する物質）が全て絶縁体と
なっているため、接合容量が減っており、高速動作が可
能となっている。また、ＭＯＳ間に存在する物質が、全
て絶縁体となっているため、ＭＯＳ間の距離を短くする
ことも可能となっている。
領域の下地（ＭＯＳ間に存在する物質）が全て絶縁体と
なっているため、接合容量が減っており、高速動作が可
能となっている。また、ＭＯＳ間に存在する物質が、全
て絶縁体となっているため、ＭＯＳ間の距離を短くする
ことも可能となっている。
【００５２】＜第２実施形態＞図５に、第２実施形態に
よる半導体素子の製造方法の工程図を示す。以下、この
図と、図６ないし図８に示した断面図とを用いて、第２
実施形態の半導体素子の製造方法を説明する。
よる半導体素子の製造方法の工程図を示す。以下、この
図と、図６ないし図８に示した断面図とを用いて、第２
実施形態の半導体素子の製造方法を説明する。
【００５３】本製造方法は、Ｃ−ＭＯＳＩＣを製造する
ための方法である。図５及び図６（Ａ）に示したよう
に、本製造方法では、まず、Ｓｉ基板３１上に、ＣＶＤ
法等により、ＰＳＧ層３４とＢＳＧ層３５とＰＳＧ層３
６とを積層する（ステップＳ２０１〜Ｓ２０３）。次い
で、熱処理を行い（ステップＳ２０４）、図６（Ｂ）に
示したように、Ｓｉ基板３１の表層に、ｎ形導電性層４
５を形成する。
ための方法である。図５及び図６（Ａ）に示したよう
に、本製造方法では、まず、Ｓｉ基板３１上に、ＣＶＤ
法等により、ＰＳＧ層３４とＢＳＧ層３５とＰＳＧ層３
６とを積層する（ステップＳ２０１〜Ｓ２０３）。次い
で、熱処理を行い（ステップＳ２０４）、図６（Ｂ）に
示したように、Ｓｉ基板３１の表層に、ｎ形導電性層４
５を形成する。
【００５４】その後、ＰＳＧ層３６上に、Ｓｉ層３７を
形成（ステップＳ２０６）し、ホトリソグラフィ及びエ
ッチングを行うことによって、素子の境界部分のＳｉ膜
３７の除去を行う（ステップＳ２０７）。なお、Ｓｉ層
３７は、電極として機能することになる層であるので、
エピタキシャル成長させたものであっても、アモルファ
スＳｉあるいはポリシリコンであっても良い。ただし、
ＰＳＧのような材料上に、エピタキシャルＳｉを形成す
るためには、行程数を増やさなければならなくなるの
で、ＡＴＡ、コストの観点からは、Ｓｉ層３７を、アモ
ルファスＳｉあるいはポリシリコンによって形成するこ
とが望ましい。
形成（ステップＳ２０６）し、ホトリソグラフィ及びエ
ッチングを行うことによって、素子の境界部分のＳｉ膜
３７の除去を行う（ステップＳ２０７）。なお、Ｓｉ層
３７は、電極として機能することになる層であるので、
エピタキシャル成長させたものであっても、アモルファ
スＳｉあるいはポリシリコンであっても良い。ただし、
ＰＳＧのような材料上に、エピタキシャルＳｉを形成す
るためには、行程数を増やさなければならなくなるの
で、ＡＴＡ、コストの観点からは、Ｓｉ層３７を、アモ
ルファスＳｉあるいはポリシリコンによって形成するこ
とが望ましい。
【００５５】Ｓｉ層３７の形成を行った後、ＢＳＧ層３
８とＰＳＧ層３９とＢＳＧ層４０とを積層し（ステップ
Ｓ２０８〜Ｓ２１０）、図６（Ｃ）に示したような構造
を得る。
８とＰＳＧ層３９とＢＳＧ層４０とを積層し（ステップ
Ｓ２０８〜Ｓ２１０）、図６（Ｃ）に示したような構造
を得る。
【００５６】その後、ホトリソグラフィを用いて、ＣＭ
ＯＳを形成する領域（素子領域）上に、レジストが存在
しないレジストパタンを形成する。そして、当該レジス
トパタンをマスクとして、ＢＳＧ／ＰＳＧ／ＢＳＧ／Ｓ
ｉ／ＰＳＧ／ＢＳＧ／ＰＳＧのドライエッチングを行う
（ステップＳ２１１）。このような行程によって、図６
（Ｄ）に示したように、ＣＭＯＳを形成する部分に、Ｓ
ｉ基板３１（ｎ形導電性層４５）に達するホール４６を
有する構造を形成した後、ホール４６の内壁並びにＢＳ
Ｇ層４０の表面上に、ＣＶＤ法により、Ｓｉ層４１を形
成する（ステップＳ２１２）。そして、そのＳｉ層４１
を熱酸化することによって、図７（Ｅ）に示したよう
に、Ｓｉ層４１上に、ゲート酸化膜（ＳｉＯ2）４２が
形成された構造を得る（ステップＳ２１３）。その後、
熱処理を行うことによって、ＰＳＧ層３４、３６、３９
内のリン（Ｐ）、ＢＳＧ層３５、３８、４０内のボロン
（Ｂ）を、Ｓｉ層４１中に拡散させる（ステップＳ２１
４）。この工程により、図７（Ｆ）に模式的に示したよ
うに、Ｓｉ層４１中の、ＢＳＧ層３５、３８、４０に接
している部分（図中、網掛けを施してある部分）には、
ボロンが拡散することになるので、当該部分は、ｐ形領
域となる。そして、ＰＳＧ層３４、３６、３９に接して
いる部分は、リンが拡散するので、ｎ形領域となる。ま
た、リンの拡散係数の方が、ボロンの拡散係数よりも大
きいので、Ｓｉ膜３７は、リンがより多く拡散された導
電性層となる。このように、本製造方法では、絶縁体層
３４〜３６、３７〜４０に含まれる不純物が、Ｓｉ層４
１中に拡散することによって、Ｓｉ層４１内に、ＣＭＯ
Ｓ構造が形成される。
ＯＳを形成する領域（素子領域）上に、レジストが存在
しないレジストパタンを形成する。そして、当該レジス
トパタンをマスクとして、ＢＳＧ／ＰＳＧ／ＢＳＧ／Ｓ
ｉ／ＰＳＧ／ＢＳＧ／ＰＳＧのドライエッチングを行う
（ステップＳ２１１）。このような行程によって、図６
（Ｄ）に示したように、ＣＭＯＳを形成する部分に、Ｓ
ｉ基板３１（ｎ形導電性層４５）に達するホール４６を
有する構造を形成した後、ホール４６の内壁並びにＢＳ
Ｇ層４０の表面上に、ＣＶＤ法により、Ｓｉ層４１を形
成する（ステップＳ２１２）。そして、そのＳｉ層４１
を熱酸化することによって、図７（Ｅ）に示したよう
に、Ｓｉ層４１上に、ゲート酸化膜（ＳｉＯ2）４２が
形成された構造を得る（ステップＳ２１３）。その後、
熱処理を行うことによって、ＰＳＧ層３４、３６、３９
内のリン（Ｐ）、ＢＳＧ層３５、３８、４０内のボロン
（Ｂ）を、Ｓｉ層４１中に拡散させる（ステップＳ２１
４）。この工程により、図７（Ｆ）に模式的に示したよ
うに、Ｓｉ層４１中の、ＢＳＧ層３５、３８、４０に接
している部分（図中、網掛けを施してある部分）には、
ボロンが拡散することになるので、当該部分は、ｐ形領
域となる。そして、ＰＳＧ層３４、３６、３９に接して
いる部分は、リンが拡散するので、ｎ形領域となる。ま
た、リンの拡散係数の方が、ボロンの拡散係数よりも大
きいので、Ｓｉ膜３７は、リンがより多く拡散された導
電性層となる。このように、本製造方法では、絶縁体層
３４〜３６、３７〜４０に含まれる不純物が、Ｓｉ層４
１中に拡散することによって、Ｓｉ層４１内に、ＣＭＯ
Ｓ構造が形成される。
【００５７】次いで、図７（Ｇ）に示した構造を得られ
るように、ゲート酸化膜４２上に、ＣＶＤ法により、ゲ
ート電極材料であるポリシリコン４３を堆積する（ステ
ップＳ２１５）。その後、図８に示した構造を得るため
に、まず、ホトリソグラフィ及びエッチングによって、
ポリシリコン４３とゲート酸化膜４２の一部を除去する
ことによって、ゲート電極４７を形成する（ステップＳ
２１６）。さらに、ホトリソグラフィ及びエッチングに
よって、表面に露出しているＳｉ膜４１の一部を除去
し、Ｐ−ＭＯＳのソース電極となる部分を形成する（ス
テップＳ２１６）。
るように、ゲート酸化膜４２上に、ＣＶＤ法により、ゲ
ート電極材料であるポリシリコン４３を堆積する（ステ
ップＳ２１５）。その後、図８に示した構造を得るため
に、まず、ホトリソグラフィ及びエッチングによって、
ポリシリコン４３とゲート酸化膜４２の一部を除去する
ことによって、ゲート電極４７を形成する（ステップＳ
２１６）。さらに、ホトリソグラフィ及びエッチングに
よって、表面に露出しているＳｉ膜４１の一部を除去
し、Ｐ−ＭＯＳのソース電極となる部分を形成する（ス
テップＳ２１６）。
【００５８】この後、出力を取り出すための、Ｓｉ層３
７へのコンタクトホールの形成等を行うことによって、
ＣＭＯＳを形成する。このように、本製造方法は、従来
の横型のＣＭＯＳＩＣ製造方法（図１５参照）に比し
て、工程数が少ない方法となっており、本製造方法を用
いれば、ＩＣ製造時のＴＡＴを短縮することができる。
また、本製造方法によれば、イオン注入を行うことな
く、ＭＯＳを形成できるので、ＩＣ製造のための設備を
簡略化できることにもなる。
７へのコンタクトホールの形成等を行うことによって、
ＣＭＯＳを形成する。このように、本製造方法は、従来
の横型のＣＭＯＳＩＣ製造方法（図１５参照）に比し
て、工程数が少ない方法となっており、本製造方法を用
いれば、ＩＣ製造時のＴＡＴを短縮することができる。
また、本製造方法によれば、イオン注入を行うことな
く、ＭＯＳを形成できるので、ＩＣ製造のための設備を
簡略化できることにもなる。
【００５９】また、Ｎ−ＭＯＳ並びにＰ−ＭＯＳが縦型
であることに加えて、Ｎ−ＭＯＳとＰ−ＭＯＳとが基板
の厚さ方向に積層された構成をとっているので、１個の
素子の形成に必要とされる面積が小さくなっている。ま
た、ＣＭＯＳ間に存在する物質が、全て絶縁体となって
いるため、ＣＭＯＳ間の距離を短くすることも可能とな
っており、本半導体素子は、従来の半導体素子に比し
て、高集積化が可能な素子となっている。さらに、ソー
ス、ドレインの下地（ＣＭＯＳ間に存在する物質）が全
て絶縁体であり、接合容量が小さいため、本半導体素子
は、高速動作が可能な素子にもなっている。
であることに加えて、Ｎ−ＭＯＳとＰ−ＭＯＳとが基板
の厚さ方向に積層された構成をとっているので、１個の
素子の形成に必要とされる面積が小さくなっている。ま
た、ＣＭＯＳ間に存在する物質が、全て絶縁体となって
いるため、ＣＭＯＳ間の距離を短くすることも可能とな
っており、本半導体素子は、従来の半導体素子に比し
て、高集積化が可能な素子となっている。さらに、ソー
ス、ドレインの下地（ＣＭＯＳ間に存在する物質）が全
て絶縁体であり、接合容量が小さいため、本半導体素子
は、高速動作が可能な素子にもなっている。
【００６０】＜第３実施形態＞図９に、第３実施形態に
よる半導体素子の製造方法の工程図を示す。以下、この
図と、図１０ないし図１２に示した断面図とを用いて、
第３実施形態の半導体素子の製造方法を説明する。
よる半導体素子の製造方法の工程図を示す。以下、この
図と、図１０ないし図１２に示した断面図とを用いて、
第３実施形態の半導体素子の製造方法を説明する。
【００６１】本製造方法は、ＣＭＯＳ−ＩＣを製造する
ための方法である。図９及び図１０（Ａ）に示したよう
に、本製造方法によってＣＭＯＳを製造する際には、ま
ず、Ｓｉ基板３１上に、ＣＶＤ法等によって、絶縁体層
であるＰＳＧ層３２とＳｉ層３３とを形成する（ステッ
プＳ３０１、Ｓ３０２）。次いで、Ｓｉ層３３上に、Ｃ
ＶＤ法により、ＰＳＧ層３４とＢＳＧ層３５とＰＳＧ層
３６とを積層し（ステップＳ３０３〜Ｓ３０５）、図１
０（Ｂ）に示した構造を得る。
ための方法である。図９及び図１０（Ａ）に示したよう
に、本製造方法によってＣＭＯＳを製造する際には、ま
ず、Ｓｉ基板３１上に、ＣＶＤ法等によって、絶縁体層
であるＰＳＧ層３２とＳｉ層３３とを形成する（ステッ
プＳ３０１、Ｓ３０２）。次いで、Ｓｉ層３３上に、Ｃ
ＶＤ法により、ＰＳＧ層３４とＢＳＧ層３５とＰＳＧ層
３６とを積層し（ステップＳ３０３〜Ｓ３０５）、図１
０（Ｂ）に示した構造を得る。
【００６２】次いで、ＰＳＧ層３６上に、Ｓｉ層３７を
形成（ステップＳ３０６）し、ホトリソグラフィ及びエ
ッチングを行うことによって、素子の境界部分のＳｉ膜
３７の除去を行う（ステップＳ３０７）。そして、ＢＳ
Ｇ層３８とＰＳＧ層３９とＢＳＧ層４０とを積層し（ス
テップＳ３０８〜Ｓ３１０）、図１０（Ｃ）に示した構
造を得る。
形成（ステップＳ３０６）し、ホトリソグラフィ及びエ
ッチングを行うことによって、素子の境界部分のＳｉ膜
３７の除去を行う（ステップＳ３０７）。そして、ＢＳ
Ｇ層３８とＰＳＧ層３９とＢＳＧ層４０とを積層し（ス
テップＳ３０８〜Ｓ３１０）、図１０（Ｃ）に示した構
造を得る。
【００６３】その後、ホトリソグラフィを用いて、ＣＭ
ＯＳを形成する領域（素子領域）上に、レジストが存在
しないレジストパタンを形成する。そして、当該レジス
トパタンをマスクとして、ＢＳＧ／ＰＳＧ／ＢＳＧ／Ｓ
ｉ／ＰＳＧ／ＢＳＧ／ＰＳＧのドライエッチングを行う
（ステップＳ３１１）。このような行程によって、図１
０（Ｄ）に示したように、ＣＭＯＳを形成する部分に、
Ｓｉ膜３３に達するホール４６を有する構造を形成した
後、ホール４６の内壁並びにＢＳＧ層４０の表面上に、
ＣＶＤ法により、Ｓｉ層４１を形成する（ステップＳ３
１２）。そして、そのＳｉ層４１を熱酸化することによ
って、図１１（Ｅ）に示したように、Ｓｉ層４１上に、
ゲート酸化膜（ＳｉＯ2）４２が形成された構造を得る
（ステップＳ３１３）。
ＯＳを形成する領域（素子領域）上に、レジストが存在
しないレジストパタンを形成する。そして、当該レジス
トパタンをマスクとして、ＢＳＧ／ＰＳＧ／ＢＳＧ／Ｓ
ｉ／ＰＳＧ／ＢＳＧ／ＰＳＧのドライエッチングを行う
（ステップＳ３１１）。このような行程によって、図１
０（Ｄ）に示したように、ＣＭＯＳを形成する部分に、
Ｓｉ膜３３に達するホール４６を有する構造を形成した
後、ホール４６の内壁並びにＢＳＧ層４０の表面上に、
ＣＶＤ法により、Ｓｉ層４１を形成する（ステップＳ３
１２）。そして、そのＳｉ層４１を熱酸化することによ
って、図１１（Ｅ）に示したように、Ｓｉ層４１上に、
ゲート酸化膜（ＳｉＯ2）４２が形成された構造を得る
（ステップＳ３１３）。
【００６４】その後、熱処理を行うことによって、ＰＳ
Ｇ層３４、３６、３９内のリン（Ｐ）、ＢＳＧ層３５、
３８、４０内のボロン（Ｂ）を、Ｓｉ層４１中に拡散さ
せる（ステップＳ３１３）。この工程により、図１１
（Ｆ）に模式的に示したように、Ｓｉ層４１中の、ＢＳ
Ｇ層３５、３８、４０に接している部分（図中、網掛け
を施してある部分）には、ボロンが拡散することになる
ので、当該部分は、ｐ形領域となる。そして、ＰＳＧ層
３４、３６、３９に接している部分には、リンが拡散
し、ｎ形領域となる。また、Ｓｉ層３２には、その上下
に存在するＰＳＧ層３２、２４からリンが拡散されるこ
とになる。また、Ｓｉ膜３７内には、リンの拡散係数の
方がボロンの拡散係数よりも大きいので、リンがより多
く拡散することになる。
Ｇ層３４、３６、３９内のリン（Ｐ）、ＢＳＧ層３５、
３８、４０内のボロン（Ｂ）を、Ｓｉ層４１中に拡散さ
せる（ステップＳ３１３）。この工程により、図１１
（Ｆ）に模式的に示したように、Ｓｉ層４１中の、ＢＳ
Ｇ層３５、３８、４０に接している部分（図中、網掛け
を施してある部分）には、ボロンが拡散することになる
ので、当該部分は、ｐ形領域となる。そして、ＰＳＧ層
３４、３６、３９に接している部分には、リンが拡散
し、ｎ形領域となる。また、Ｓｉ層３２には、その上下
に存在するＰＳＧ層３２、２４からリンが拡散されるこ
とになる。また、Ｓｉ膜３７内には、リンの拡散係数の
方がボロンの拡散係数よりも大きいので、リンがより多
く拡散することになる。
【００６５】次いで、図１１（Ｇ）に示した構造を得る
ために、ゲート酸化膜４２上に、ＣＶＤ法により、ゲー
ト電極材料であるポリシリコン４３を堆積する（ステッ
プＳ３１５）。その後、まず、ホトリソグラフィ及びエ
ッチングによって、ポリシリコン４３とゲート酸化膜４
２の一部を除去することによって、ゲート電極４７を形
成する（ステップＳ３１６）。さらに、ホトリソグラフ
ィ及びエッチングによって、表面に露出しているＳｉ膜
４１の一部を除去し、ソース電極となる部分を形成し
（ステップＳ３１７）、図１２に示した構造を得る。
ために、ゲート酸化膜４２上に、ＣＶＤ法により、ゲー
ト電極材料であるポリシリコン４３を堆積する（ステッ
プＳ３１５）。その後、まず、ホトリソグラフィ及びエ
ッチングによって、ポリシリコン４３とゲート酸化膜４
２の一部を除去することによって、ゲート電極４７を形
成する（ステップＳ３１６）。さらに、ホトリソグラフ
ィ及びエッチングによって、表面に露出しているＳｉ膜
４１の一部を除去し、ソース電極となる部分を形成し
（ステップＳ３１７）、図１２に示した構造を得る。
【００６６】この後、Ｓｉ層３７へのコンタクトホール
の形成等を行うことによって、ＣＭＯＳを形成する。こ
の製造方法によって製造されるＣ−ＭＯＳは、第２実施
形態の製造方法によって製造されるＣＭＯＳと同様に、
高集積化と高速動作が可能なものとなる。
の形成等を行うことによって、ＣＭＯＳを形成する。こ
の製造方法によって製造されるＣ−ＭＯＳは、第２実施
形態の製造方法によって製造されるＣＭＯＳと同様に、
高集積化と高速動作が可能なものとなる。
【００６７】また、第３実施形態では、基板としてＳｉ
基板を用いた場合の行程を説明したが、上述したよう
に、本製造方法は、基板上に形成されたＰＳＧ層とＳｉ
層との積層構造の上に、ＣＭＯＳ構造が形成されるよう
になっているので、本製造方法によれば、Ｓｉ基板以外
の基板の上にも、Ｃ−ＭＯＳを製造することができる。
基板を用いた場合の行程を説明したが、上述したよう
に、本製造方法は、基板上に形成されたＰＳＧ層とＳｉ
層との積層構造の上に、ＣＭＯＳ構造が形成されるよう
になっているので、本製造方法によれば、Ｓｉ基板以外
の基板の上にも、Ｃ−ＭＯＳを製造することができる。
【００６８】なお、本製造方法によってＣ−ＭＯＳＩＣ
を製造する際、各Ｐ−ＭＯＳのソース同士を電気的に分
離したい場合には、Ｓｉ膜３３の形成（ステップＳ３０
２）を行った後に、ホトリソグラフィ、エッチングによ
って、Ｓｉ膜３３の加工を行う。
を製造する際、各Ｐ−ＭＯＳのソース同士を電気的に分
離したい場合には、Ｓｉ膜３３の形成（ステップＳ３０
２）を行った後に、ホトリソグラフィ、エッチングによ
って、Ｓｉ膜３３の加工を行う。
【００６９】＜変形例＞以上説明した製造方法は、各種
の変形が可能である。例えば、第３実施形態の製造方法
で用いている、基板上にＰＳＧ層とＳｉ層を形成すると
いった行程を、第１実施形態に示した製造方法に適用し
ても良い。また、各実施形態では、ＰＳＧ、ＢＳＧを用
いて、半導体素子（ホール）が形成される基体を製造し
ているが、ＰＳＧ、ＢＳＧの代わりに、不純物の供給源
として機能し、絶縁性を有する他の材料を用いても良い
ことは当然である。
の変形が可能である。例えば、第３実施形態の製造方法
で用いている、基板上にＰＳＧ層とＳｉ層を形成すると
いった行程を、第１実施形態に示した製造方法に適用し
ても良い。また、各実施形態では、ＰＳＧ、ＢＳＧを用
いて、半導体素子（ホール）が形成される基体を製造し
ているが、ＰＳＧ、ＢＳＧの代わりに、不純物の供給源
として機能し、絶縁性を有する他の材料を用いても良い
ことは当然である。
【００７０】
【発明の効果】以上、詳細に説明したように、本発明の
半導体素子の製造方法によれば、半導体素子の製造に必
要とされるＴＡＴを短縮することができる。また、本発
明の半導体素子の製造方法、あるいは、本発明の半導体
素子を用いれば、素子が高密度に集積されたＩＣを形成
できることになる。
半導体素子の製造方法によれば、半導体素子の製造に必
要とされるＴＡＴを短縮することができる。また、本発
明の半導体素子の製造方法、あるいは、本発明の半導体
素子を用いれば、素子が高密度に集積されたＩＣを形成
できることになる。
【図１】本発明の第１実施形態による半導体素子の製造
方法の工程図である。
方法の工程図である。
【図２】第１実施形態の半導体素子の製造方法を説明す
るための第１の断面図である。
るための第１の断面図である。
【図３】第１実施形態の半導体素子の製造方法を説明す
るための第２の断面図である。
るための第２の断面図である。
【図４】第１実施形態の半導体素子の製造方法を説明す
るための第３の断面図である。
るための第３の断面図である。
【図５】本発明の第２実施形態による半導体素子の製造
方法の工程図である。
方法の工程図である。
【図６】第２実施形態の半導体素子の製造方法を説明す
るための第１の断面図である。
るための第１の断面図である。
【図７】第２実施形態の半導体素子の製造方法を説明す
るための第２の断面図である。
るための第２の断面図である。
【図８】第２実施形態の半導体素子の製造方法を説明す
るための第３の断面図である。
るための第３の断面図である。
【図９】本発明の第３実施形態による半導体素子の製造
方法の工程図である。
方法の工程図である。
【図１０】第３実施形態の半導体素子の製造方法を説明
するための第１の断面図である。
するための第１の断面図である。
【図１１】第３実施形態の半導体素子の製造方法を説明
するための第２の断面図である。
するための第２の断面図である。
【図１２】第３実施形態の半導体素子の製造方法を説明
するための第３の断面図である。
するための第３の断面図である。
【図１３】従来の横型ＭＯＳの製造方法の工程図であ
る。
る。
【図１４】従来の横型ＭＯＳの製造方法を説明するため
の断面図である。
の断面図である。
【図１５】従来の、横型Ｃ−ＭＯＳの製造方法の工程図
である。
である。
【図１６】従来の、横型Ｃ−ＭＯＳの製造方法を説明す
るための断面図である。
るための断面図である。
【図１７】従来のＣ−ＭＯＳの製造方法の工程図であ
る。
る。
１１、３１ Ｓｉ基板 １２、１４、３２、３４、３６、３９ ＰＳＧ層 １３、３５、３８、４０ ＢＳＧ層 １５、３３、３７ Ｓｉ層 １６、４２ ゲート酸化膜 １７、４３ ポリシリコン ２１、４５ ｎ型導電性層 ２２、４６ ホール ２３、４７ ゲート電極
Claims (6)
- 【請求項１】 その表面に導電性層を有する基板上に、
第１種不純物に分類される不純物を含む第１絶縁体層
と、第２種不純物に分類される不純物を含む第２絶縁体
層と、前記第１種不純物に分類される不純物を含む第３
絶縁体層とを積層する積層工程と、 この積層工程によって積層された第１ないし第３絶縁体
層を貫いて前記基板の表面に達するホールを形成するホ
ール形成工程と、 このホール形成工程によって形成されたホールの内面
に、前記第１種不純物に分類される不純物および前記第
２種不純物に分類される不純物がそれぞれ含まれたとき
に、異種のキャリアによる電気伝導性を示す半導体とな
る材料からなる被拡散層を形成する被拡散層形成工程
と、 熱処理を行うことにより、前記披拡散層形成工程で形成
された被拡散層中に、前記第１ないし第３絶縁体層にそ
れぞれ含まれる不純物を拡散させる熱処理工程と、 この熱処理工程によって不純物が拡散された前記被拡散
層をその内面に有する前記ホール内に、ゲート電極を形
成するゲート電極形成工程とを具備することを特徴とす
る半導体素子の製造方法。 - 【請求項２】 基板上に、第１種不純物に分類される不
純物を含む下地絶縁体層と、前記第１種不純物に分類さ
れる不純物が含まれたときに高い導電性を示す材料から
なる下地層と、前記第１種不純物に分類される不純物を
含む第１絶縁体層と、第２種不純物に分類される不純物
を含む第２絶縁体層と、前記第１種不純物に分類される
不純物を含む第３絶縁体層とを積層する積層工程と、 この積層工程によって積層された第１ないし第３絶縁体
層を貫いて前記下地層の表面に達するホールを形成する
ホール形成工程と、 このホール形成工程によって形成されたホールの内面
に、前記第１種不純物に分類される不純物と前記第２種
不純物に分類される不純物がそれぞれ含まれたときに、
異種のキャリアによる電気伝導性を示す半導体となる材
料からなる被拡散層を形成する被拡散層形成工程と、 熱処理を行うことにより、前記第１ないし第３絶縁体層
にそれぞれ含まれる不純物を前記披拡散層形成工程で形
成された被拡散層中に拡散させるとともに、前記下地絶
縁層と前記第１絶縁体層に含まれる第１不純物を前記下
地層中に拡散させる熱処理工程と、 この熱処理工程によって不純物が拡散された前記被拡散
層をその内面に有する前記ホール内に、ゲート電極を形
成するゲート電極形成工程とを具備することを特徴とす
る半導体素子の製造方法。 - 【請求項３】 その表面に導電性層を有する基板上に、
第１種不純物に分類される不純物を含む第１絶縁体層
と、第２種不純物に分類される不純物を含む第２絶縁体
層と、前記第１種不純物に分類される不純物を含む第３
絶縁体層と、中間層と、前記第２種不純物に分類される
不純物を含む第４絶縁体層と、前記第１種不純物に分類
される不純物を含む第５絶縁体層と、前記第２種不純物
に分類される不純物を含む第６絶縁体層とを積層する積
層工程と、 この積層工程によって積層された第１ないし第３絶縁体
層と中間層と第４ないし第６絶縁体層を貫いて前記基板
の表面に達するホールを形成するホール形成工程と、 このホール形成工程によって形成されたホールの内面お
よび前記第６絶縁体層の表面に、前記第１種不純物に分
類される不純物および前記第２種不純物に分類される不
純物がそれぞれ含まれたときに、異種のキャリアによる
電気伝導性を示す半導体となる材料からなる被拡散層を
形成する被拡散層形成工程と、 熱処理を行うことによって、前記第１ないし第６絶縁体
層に含まれる不純物を前記被拡散層形成工程で形成され
た被拡散層中に拡散させる熱処理工程と、 この熱処理行程によって不純物が拡散された前記被拡散
層をその内面に有する前記ホールの内面に、ゲート電極
を形成するゲート電極形成工程とを具備することを特徴
とする半導体素子の製造方法。 - 【請求項４】 基板上に、第１種不純物に分類される不
純物を含む下地絶縁体層と、第１種不純物に分類される
不純物が含まれたときに高い導電性を示す材料からなる
下地層と、前記第１種不純物に分類される不純物を含む
第１絶縁体層と、第２種不純物に分類される不純物を含
む第２絶縁体層と、前記第１種不純物に分類される不純
物を含む第３絶縁体層と、中間層と、前記第２種不純物
に分類される不純物を含む第４絶縁体層と、前記第１種
不純物に分類される不純物を含む第５絶縁体層と、前記
第２種不純物に分類される不純物を含む第６絶縁体層と
を積層するを積層する積層工程と、 この積層工程によって積層された第１ないし第３絶縁体
層と中間層と第４ないし第６絶縁体層を貫いて前記下地
層の表面に達するホールを形成するホール形成工程と、 このホール形成工程によって形成されたホールの内面
に、前記第１種不純物に分類される不純物と前記第２種
不純物に分類される不純物がそれぞれ含まれたときに、
異種のキャリアによる電気伝導性を示す半導体となる材
料からなる被拡散層を形成する被拡散層形成工程と、 熱処理を行うことによって、前記第１ないし第６絶縁体
層にそれぞれ含まれる不純物を、前記被拡散層形成工程
で形成された被拡散層中に拡散させるとともに、前記下
地絶縁層および第１絶縁体層に含まれる第１不純物を前
記下地層に拡散させる熱処理工程と、 この熱処理工程によって不純物が拡散された前記被拡散
層をその内面に有する前記ホール内に、ゲート電極を形
成するゲート電極形成工程とを具備することを特徴とす
る半導体素子の製造方法。 - 【請求項５】 その表面に導電性層を有する基板と、 前記基板の表面に形成された、前記基板の表面に達する
ホールを有する絶縁体層と、 前記ホールの内面に形成された半導体層であって、前記
絶縁体層の厚み方向に、前記基板の表面側から順に、第
１領域と、前記第１領域とは異なる種類のキャリアによ
る導電性を示す第２領域と、前記第１領域と同じ種類の
キャリアによる導電性を示す第３領域とを備える半導体
層と、 前記半導体層の内面に形成されたゲート電極とを具備す
ることを特徴とする半導体素子。 - 【請求項６】 その表面に導電性層を有する基板と、 前記基板の表面に形成された、前記基板の表面に達する
ホールを有する絶縁体層と、 前記ホールの内面に形成された半導体層であって、前記
絶縁体層の厚み方向に、前記基板の表面側から順に、第
１領域と、前記第１領域とは異なる種類のキャリアによ
る導電性を示す第２領域と、前記第１領域と同じ種類の
キャリアによる導電性を示す第３領域と、前記第２領域
と同じ種類のキャリアによる導電性を示す第４領域と、
前記第１領域と同じ種類のキャリアによる導電性を示す
第５領域と、前記第２領域と同じ種類のキャリアによる
導電性を示す第６領域とを備える半導体層と、 前記半導体層の内面に形成されたゲート電極とを具備す
ることを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264699A JPH10112543A (ja) | 1996-10-04 | 1996-10-04 | 半導体素子および半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264699A JPH10112543A (ja) | 1996-10-04 | 1996-10-04 | 半導体素子および半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10112543A true JPH10112543A (ja) | 1998-04-28 |
Family
ID=17406965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8264699A Pending JPH10112543A (ja) | 1996-10-04 | 1996-10-04 | 半導体素子および半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10112543A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1063697A1 (en) * | 1999-06-18 | 2000-12-27 | Lucent Technologies Inc. | A cmos integrated circuit having vertical transistors and a process for fabricating same |
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| KR100392278B1 (ko) * | 1999-06-18 | 2003-07-22 | 루센트 테크놀러지스 인크 | 수직 트랜지스터 제조 방법 |
| JP2003224202A (ja) * | 2001-12-26 | 2003-08-08 | Agere Systems Inc | Ｃｍｏｓ垂直置換ゲート（ｖｒｇ）トランジスタ |
| JP2006522472A (ja) * | 2003-04-04 | 2006-09-28 | スターツコテット ２２２８６ エービー | Ｐｎ接合を有するナノウィスカ及びその製造方法 |
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| WO2016031014A1 (ja) * | 2014-08-28 | 2016-03-03 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び、半導体装置の製造方法 |
-
1996
- 1996-10-04 JP JP8264699A patent/JPH10112543A/ja active Pending
Cited By (21)
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| US7700432B2 (en) | 2001-09-18 | 2010-04-20 | Agere Systems Inc. | Method of fabricating a vertical transistor and capacitor |
| JP2003224202A (ja) * | 2001-12-26 | 2003-08-08 | Agere Systems Inc | Ｃｍｏｓ垂直置換ゲート（ｖｒｇ）トランジスタ |
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| US7679121B2 (en) | 2003-06-17 | 2010-03-16 | International Business Machines Corporation | Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof |
| WO2016009473A1 (ja) * | 2014-07-14 | 2016-01-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| JP5990843B2 (ja) * | 2014-07-14 | 2016-09-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JPWO2016009473A1 (ja) * | 2014-07-14 | 2017-04-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| US9780179B2 (en) | 2014-07-14 | 2017-10-03 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| US10483366B2 (en) | 2014-07-14 | 2019-11-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| WO2016031014A1 (ja) * | 2014-08-28 | 2016-03-03 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び、半導体装置の製造方法 |
| JP5989238B2 (ja) * | 2014-08-28 | 2016-09-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び、半導体装置の製造方法 |
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