JPH05267661A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05267661A JPH05267661A JP6514992A JP6514992A JPH05267661A JP H05267661 A JPH05267661 A JP H05267661A JP 6514992 A JP6514992 A JP 6514992A JP 6514992 A JP6514992 A JP 6514992A JP H05267661 A JPH05267661 A JP H05267661A
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- Japan
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- convex region
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Abstract
(57)【要約】 （修正有）
【目的】 短チャネル劣化がなく、浅いＰＮ接合と狭い
素子分離層を有するサブミクロンの半導体装置及びその
製造方法を提供する。 【構成】 シリコン基板表面に、凸領域とその両側の凹
領域とが並設され、それぞれの凹領域下の基板内から凸
領域下の基板内に張出してそれぞれ素子分離層５が配設
され、素子分離層の張出した領域上にそれぞれソース
８、ドレイン９が配設され、ソース、ドレイン間の凸領
域上に絶縁膜１１を介してゲート電極７が配設されてな
る半導体装置及びその製造方法。
素子分離層を有するサブミクロンの半導体装置及びその
製造方法を提供する。 【構成】 シリコン基板表面に、凸領域とその両側の凹
領域とが並設され、それぞれの凹領域下の基板内から凸
領域下の基板内に張出してそれぞれ素子分離層５が配設
され、素子分離層の張出した領域上にそれぞれソース
８、ドレイン９が配設され、ソース、ドレイン間の凸領
域上に絶縁膜１１を介してゲート電極７が配設されてな
る半導体装置及びその製造方法。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関する。ことに、ＬＳＩ（大規模集積回路）
の製造に用いられる。
製造方法に関する。ことに、ＬＳＩ（大規模集積回路）
の製造に用いられる。
【０００２】
【従来の技術】従来、ＬＳＩは、ＭＯＳ形電界効果トラ
ンジスタの配線の微細化によって応答速度の改善がなさ
れてきている。しかし微細化が進みトランジスタのチャ
ネル長がサブミクロンになると、短チャネル効果による
劣化によってデバイスの特性にいくつかの制限がでてく
る。また同時に、より浅いソース、ドレイン接合とより
狭い素子分離層（フィールド酸化層）を形成するのが困
難になってきている。
ンジスタの配線の微細化によって応答速度の改善がなさ
れてきている。しかし微細化が進みトランジスタのチャ
ネル長がサブミクロンになると、短チャネル効果による
劣化によってデバイスの特性にいくつかの制限がでてく
る。また同時に、より浅いソース、ドレイン接合とより
狭い素子分離層（フィールド酸化層）を形成するのが困
難になってきている。
【０００３】上記制限のいくつかを解決するための１つ
の方法は、ＳＯＩ(Silicon On Insulator)ＭＯＳデバイ
スである。この方法において素子は、完全に素子分離層
の上に形成される。この素子分離層は、通常フィールド
酸化層又はＳＩＭＯＸ(Separation by Implantation of
OXygen)によって形成される埋設酸化層である。
の方法は、ＳＯＩ(Silicon On Insulator)ＭＯＳデバイ
スである。この方法において素子は、完全に素子分離層
の上に形成される。この素子分離層は、通常フィールド
酸化層又はＳＩＭＯＸ(Separation by Implantation of
OXygen)によって形成される埋設酸化層である。
【０００４】図４（ａ）及び図４（ｂ）は、それぞれ従
来のバルクＭＯＳＦＥＴとＳＯＩＭＯＳＦＥＴの説明図
である。ただし、ＶＳ，ＶＧ，ＶＤ及びＶＢは、それぞ
れソース電圧、ゲート電圧、ドレイン電圧、基板又は基
体電圧である。
来のバルクＭＯＳＦＥＴとＳＯＩＭＯＳＦＥＴの説明図
である。ただし、ＶＳ，ＶＧ，ＶＤ及びＶＢは、それぞ
れソース電圧、ゲート電圧、ドレイン電圧、基板又は基
体電圧である。
【０００５】
【発明が解決しようとする課題】上述のバルクＭＯＳＦ
ＥＴの限界は次の通りである。すなわち （１）サブミクロンデバイスで要求されるような浅いソ
ース、ドレインのＰＮ接合は、寄生直列抵抗を増加させ
実効コンダクタンスを劣化させる。 （２）パンチスルーを回避するために要求されるような
基板表面における高いドーピング濃度は、ソース、ドレ
インのＰＮ接合寄生容量を増加させデバイスのスイッチ
ング速度を劣化させる。 （３）ソース、ドレインと基板との大きな隣接面積がア
ルファ線の影響を増加させＳＥＵ(single event upset)
に対して影響されやすく、放射線耐性が劣化する。 （４）ラッチアップ(Latch-up)に対し影響されやすい。
ＥＴの限界は次の通りである。すなわち （１）サブミクロンデバイスで要求されるような浅いソ
ース、ドレインのＰＮ接合は、寄生直列抵抗を増加させ
実効コンダクタンスを劣化させる。 （２）パンチスルーを回避するために要求されるような
基板表面における高いドーピング濃度は、ソース、ドレ
インのＰＮ接合寄生容量を増加させデバイスのスイッチ
ング速度を劣化させる。 （３）ソース、ドレインと基板との大きな隣接面積がア
ルファ線の影響を増加させＳＥＵ(single event upset)
に対して影響されやすく、放射線耐性が劣化する。 （４）ラッチアップ(Latch-up)に対し影響されやすい。
【０００６】上述のＳＯＩ ＭＯＳＦＥＴの限界は次の
通りである。すなわち、 （１）埋設酸化層は、非常に高い品質と厚さの均一性が
要求され製造が難しい。 （２）フローティング基体は、ｉ）ドレインしきい値電
圧の低下と（ii）単一トランジスタラッチアップを引き
起こす。 （３）ＳＯＩプロセスは、標準のＣＭＯＳプロセスには
適合せず、ＳＩＭＯＸ法の場合には高エネルギー酸素イ
オン注入が要求されることから、シリコン結晶のダメー
ジを伴い、またエピタキシシリコン層、あるいはアモル
ファスシリコン層の再結晶化を用いたＳＯＩプロセスに
おいても結晶に欠陥を伴う。
通りである。すなわち、 （１）埋設酸化層は、非常に高い品質と厚さの均一性が
要求され製造が難しい。 （２）フローティング基体は、ｉ）ドレインしきい値電
圧の低下と（ii）単一トランジスタラッチアップを引き
起こす。 （３）ＳＯＩプロセスは、標準のＣＭＯＳプロセスには
適合せず、ＳＩＭＯＸ法の場合には高エネルギー酸素イ
オン注入が要求されることから、シリコン結晶のダメー
ジを伴い、またエピタキシシリコン層、あるいはアモル
ファスシリコン層の再結晶化を用いたＳＯＩプロセスに
おいても結晶に欠陥を伴う。
【０００７】この発明は、上記限界を解消するためにな
されたものであって、短チャネル劣化がなく、浅いソー
ス／ドレインにおけるＰＮ接合と狭い素子分離層を有す
るサブミクロンのＭＯＳ形電界効果トランジスタからな
る半導体装置及びその製造方法を提供しようとするもの
である。
されたものであって、短チャネル劣化がなく、浅いソー
ス／ドレインにおけるＰＮ接合と狭い素子分離層を有す
るサブミクロンのＭＯＳ形電界効果トランジスタからな
る半導体装置及びその製造方法を提供しようとするもの
である。
【０００８】
【課題を解決するための手段】この発明によれば、シリ
コン基板表面に、凸領域とその両側の凹領域とが並設さ
れ、それぞれの凹領域下の基板内から凸領域下の基板内
に張出して凸領域の両側にそれぞれ素子分離層が配設さ
れ、素子分離層の張出した領域上にそれぞれソース、ド
レインが配設され、ソース、ドレイン間の凸領域上に絶
縁膜を介してゲート電極が配設されてなる半導体装置が
提供される。
コン基板表面に、凸領域とその両側の凹領域とが並設さ
れ、それぞれの凹領域下の基板内から凸領域下の基板内
に張出して凸領域の両側にそれぞれ素子分離層が配設さ
れ、素子分離層の張出した領域上にそれぞれソース、ド
レインが配設され、ソース、ドレイン間の凸領域上に絶
縁膜を介してゲート電極が配設されてなる半導体装置が
提供される。
【０００９】この発明においては、シリコン基板表面に
凸領域とその両側の凹領域とが並設される。上記凸領域
は、この上から下の基板内にわたってＭＯＳ形電界効果
トランジスタを配設するためのものであって、ソース、
チャネル及びドレインが隣接して配設しうる幅と高さと
を有する。この幅は、通常１．５〜１０．０μｍであ
る。
凸領域とその両側の凹領域とが並設される。上記凸領域
は、この上から下の基板内にわたってＭＯＳ形電界効果
トランジスタを配設するためのものであって、ソース、
チャネル及びドレインが隣接して配設しうる幅と高さと
を有する。この幅は、通常１．５〜１０．０μｍであ
る。
【００１０】この高さは、凸領域の基板内に形成するソ
ース、ドレインの厚さとおよそ等しくなるように設定さ
れ、通常０．２〜０．５μｍである。上記凹領域は、凹
領域下の基板内から凸領域下の基板内に張出してそれぞ
れの素子分離層を配設するためのものであって、凸領域
の両側に配設され所定の幅と深さを有する。
ース、ドレインの厚さとおよそ等しくなるように設定さ
れ、通常０．２〜０．５μｍである。上記凹領域は、凹
領域下の基板内から凸領域下の基板内に張出してそれぞ
れの素子分離層を配設するためのものであって、凸領域
の両側に配設され所定の幅と深さを有する。
【００１１】この幅は、通常０．４〜２μｍである。こ
の深さは、上記凸領域の高さに相当する。この発明にお
いては、それぞれの凹領域下の基板内から凸領域下の基
板内に張出してそれぞれ素子分離層が配設される。上記
素子分離層の凸領域下の基板内に張出した領域は、通常
０．３〜０．５μｍの長さである。この領域上には、お
よそ凹領域の深さに相当する厚さの基板のシリコン層が
存在する。すなわち、このシリコン層の厚さは、通常
１．５〜１０μｍである。
の深さは、上記凸領域の高さに相当する。この発明にお
いては、それぞれの凹領域下の基板内から凸領域下の基
板内に張出してそれぞれ素子分離層が配設される。上記
素子分離層の凸領域下の基板内に張出した領域は、通常
０．３〜０．５μｍの長さである。この領域上には、お
よそ凹領域の深さに相当する厚さの基板のシリコン層が
存在する。すなわち、このシリコン層の厚さは、通常
１．５〜１０μｍである。
【００１２】この発明においては、素子分離層の張出し
た領域上にそれぞれソース、ドレインが配設されソー
ス、ドレイン間の凸領域上に絶縁膜を介してゲート電極
が配設される。素子分離層の張出した領域上にそれぞれ
ソース、ドレインが配設されるので、素子分離層で分離
された素子間隔は、凹領域の幅に相当する。
た領域上にそれぞれソース、ドレインが配設されソー
ス、ドレイン間の凸領域上に絶縁膜を介してゲート電極
が配設される。素子分離層の張出した領域上にそれぞれ
ソース、ドレインが配設されるので、素子分離層で分離
された素子間隔は、凹領域の幅に相当する。
【００１３】この発明の半導体装置は、例えば次のよう
にして製造することができる。すなわち、ａ）シリコン
基板表面に、酸化膜と窒化膜とが順に積層された所定幅
の凸領域のパターンを形成し、このパターンの両側のシ
リコン基板をエッチングして凹領域を並設する。上記酸
化膜は、この上の窒化膜を除去する際シリコン基板を保
護するためのものであって、例えば熱酸化等によって形
成することができる。この膜厚は、通常２０〜４０nmで
ある。
にして製造することができる。すなわち、ａ）シリコン
基板表面に、酸化膜と窒化膜とが順に積層された所定幅
の凸領域のパターンを形成し、このパターンの両側のシ
リコン基板をエッチングして凹領域を並設する。上記酸
化膜は、この上の窒化膜を除去する際シリコン基板を保
護するためのものであって、例えば熱酸化等によって形
成することができる。この膜厚は、通常２０〜４０nmで
ある。
【００１４】上記窒化膜は、凸領域の下のシリコン基板
を後工程の酸素イオン注入と熱処理による酸化に対して
マスクするためものであって、例えばＣＶＤ法等によっ
て形成することができる。この膜厚は通常２００〜５０
０nmである。上記パターンの所定幅は、形成する凸領域
の幅に相当するものであって、チャネルとその両側に隣
接して配置されるソースとドレインの全幅に相当し、通
常１．５〜１０．０μｍである。
を後工程の酸素イオン注入と熱処理による酸化に対して
マスクするためものであって、例えばＣＶＤ法等によっ
て形成することができる。この膜厚は通常２００〜５０
０nmである。上記パターンの所定幅は、形成する凸領域
の幅に相当するものであって、チャネルとその両側に隣
接して配置されるソースとドレインの全幅に相当し、通
常１．５〜１０．０μｍである。
【００１５】上記エッチングは、例えば異方性ＲＩＥ
（反応性イオンエッチング法）によって行うことができ
る。上記凹領域は、通常幅が０．４〜２μｍ、深さが
０．２〜０．５μｍである。この発明においては、ｂ）
凹領域下の基板内に所定量の酸素原子を注入する。上記
酸素原子は、凹領域下の基板内から凸領域下の基板内に
張出して拡散させて素子分離層を形成するためのもので
あって、低いエネルギーの酸素イオンを凹領域の下の基
板内に表面に近い領域にのみ高濃度に注入される。
（反応性イオンエッチング法）によって行うことができ
る。上記凹領域は、通常幅が０．４〜２μｍ、深さが
０．２〜０．５μｍである。この発明においては、ｂ）
凹領域下の基板内に所定量の酸素原子を注入する。上記
酸素原子は、凹領域下の基板内から凸領域下の基板内に
張出して拡散させて素子分離層を形成するためのもので
あって、低いエネルギーの酸素イオンを凹領域の下の基
板内に表面に近い領域にのみ高濃度に注入される。
【００１６】上記エネルギーは、通常５０〜１０ＫｅＶ
である。上記濃度は、通常約１０18cm-2である。この発
明においては、ｃ）基板を所定温度で熱処理することに
よって、上記酸素原子を凹領域下の基板内から凸領域下
の基板内に張出して拡散させて素子分離層を形成する。
である。上記濃度は、通常約１０18cm-2である。この発
明においては、ｃ）基板を所定温度で熱処理することに
よって、上記酸素原子を凹領域下の基板内から凸領域下
の基板内に張出して拡散させて素子分離層を形成する。
【００１７】上記熱処理は、通常１０００〜１１５０℃
で行うことができる。得られる素子分離層は、凸領域下
の基板内に張出している長さが通常０．３〜０．５μ
ｍ、凹領域下の素子分離層の膜厚が通常０．４〜０．６
μｍである。この発明においては、ｄ）上記酸化膜と窒
化膜とのパターンを除去して凸領域を露出させた後、凸
領域上に絶縁膜を介してゲート電極を形成し、この両側
の基板中の素子分離層の張出した領域上にソース、ドレ
インを形成する。
で行うことができる。得られる素子分離層は、凸領域下
の基板内に張出している長さが通常０．３〜０．５μ
ｍ、凹領域下の素子分離層の膜厚が通常０．４〜０．６
μｍである。この発明においては、ｄ）上記酸化膜と窒
化膜とのパターンを除去して凸領域を露出させた後、凸
領域上に絶縁膜を介してゲート電極を形成し、この両側
の基板中の素子分離層の張出した領域上にソース、ドレ
インを形成する。
【００１８】上記ＭＯＳ形電界効果トランジスタは、公
知のＣＭＯＳ工程を用いて作製することができる。この
後、ゲート電極、ソース及びドレイン形成面上に層間絶
縁膜を形成し、所定の領域にコンタクト穴を形成し、コ
ンタクトと配線層を形成して半導体装置を製造する。
知のＣＭＯＳ工程を用いて作製することができる。この
後、ゲート電極、ソース及びドレイン形成面上に層間絶
縁膜を形成し、所定の領域にコンタクト穴を形成し、コ
ンタクトと配線層を形成して半導体装置を製造する。
【００１９】
【作用】凹領域下のシリコン基板内に注入された酸素原
子が、熱処理によって凹領域下のシリコン基板から凸領
域下の基板内に張出して拡散して素子分離層を形成す
る。この素子分離上にソースとドレインが形成されるの
で浅いソースとドレインの接合と狭い素子分離層が実現
される。
子が、熱処理によって凹領域下のシリコン基板から凸領
域下の基板内に張出して拡散して素子分離層を形成す
る。この素子分離上にソースとドレインが形成されるの
で浅いソースとドレインの接合と狭い素子分離層が実現
される。
【００２０】
【実施例】この発明の実施例を図面を用いて説明する。
この実施例においては、ＮＭＯＳ（Ｎ−チャネルＭＯ
Ｓ）電界効果トランジスタの製造方法ついて述べるがＰ
−チャネルについても同様にして製造することができ
る。
この実施例においては、ＮＭＯＳ（Ｎ−チャネルＭＯ
Ｓ）電界効果トランジスタの製造方法ついて述べるがＰ
−チャネルについても同様にして製造することができ
る。
【００２１】図１（ａ）は、この実施例で作製するＭＯ
Ｓトランジスタの説明図である。１は活性領域を示し、
Ｗ×Ｌはチャネル領域であり、Ｓはソース、Ｄはドレイ
ン、Ｇはゲートである。製造工程は、まず図１（ｂ）に
示すようにシリコン基板２の上にＳｉＯ2 膜とＳｉＮ膜
とを順に積層し、公知のＬＯＣＯＳ(Local Oxidation)
法によって酸化する領域をエッチングしてＳｉＮ／Ｓｉ
Ｏ2 膜３を形成する。ＳｉＮ／ＳｉＯ2膜３の寸法は、
およそＭＯＳトランジスタの活性領域の寸法に等しい。
ＳｉＮ／ＳｉＯ2 膜３の膜厚は、ＳｉＮが約２００〜５
００nm、ＳｉＯ2 が約３０nmである。
Ｓトランジスタの説明図である。１は活性領域を示し、
Ｗ×Ｌはチャネル領域であり、Ｓはソース、Ｄはドレイ
ン、Ｇはゲートである。製造工程は、まず図１（ｂ）に
示すようにシリコン基板２の上にＳｉＯ2 膜とＳｉＮ膜
とを順に積層し、公知のＬＯＣＯＳ(Local Oxidation)
法によって酸化する領域をエッチングしてＳｉＮ／Ｓｉ
Ｏ2 膜３を形成する。ＳｉＮ／ＳｉＯ2膜３の寸法は、
およそＭＯＳトランジスタの活性領域の寸法に等しい。
ＳｉＮ／ＳｉＯ2 膜３の膜厚は、ＳｉＮが約２００〜５
００nm、ＳｉＯ2 が約３０nmである。
【００２２】次に図１（ｃ）に示すようにＲＩＥ法によ
る異方性エッチングによってシリコン基板を約２００〜
５００nmの深さにエッチングする。次に図２（ｄ）に示
すように基板の上方から酸素イオンを照射し、ＳｉＮ／
ＳｉＯ2 膜３をマスクにしてエッチングされたシリコン
基板領域内４に酸素イオンの注入を行う。この照射量
は、約１０18cm-2であり、横方向の拡散とシリコンの酸
化を高めるに基板表面における酸素濃度を飽和させるの
に十分高いものにする。イオン注入のエネルギーは、基
板近くに注入層を形成すればよいために低いのがよく、
通常５０〜１００ＫｅＶである。
る異方性エッチングによってシリコン基板を約２００〜
５００nmの深さにエッチングする。次に図２（ｄ）に示
すように基板の上方から酸素イオンを照射し、ＳｉＮ／
ＳｉＯ2 膜３をマスクにしてエッチングされたシリコン
基板領域内４に酸素イオンの注入を行う。この照射量
は、約１０18cm-2であり、横方向の拡散とシリコンの酸
化を高めるに基板表面における酸素濃度を飽和させるの
に十分高いものにする。イオン注入のエネルギーは、基
板近くに注入層を形成すればよいために低いのがよく、
通常５０〜１００ＫｅＶである。
【００２３】次にこの基板を約１０００℃の高温で熱処
理し、図２（ｅ）に示すようにイオン注入された酸素の
横方向の拡散とＳｉＮ／ＳｉＯ2 膜で覆われた活性層の
下のシリコンの酸化を促進する。この結果、ＭＯＳデバ
イスのフィールド酸化物素子分離層５，５’が完成す
る。酸化処理工程によって活性領域１の一部は、酸化さ
れてフィールド酸化物素子分離層５，５’の一部に変換
される。特に角の領域で活性領域の厚さが減少する。こ
の熱処理後、ＳｉＮ／ＳｉＯ2 膜３を除去する。
理し、図２（ｅ）に示すようにイオン注入された酸素の
横方向の拡散とＳｉＮ／ＳｉＯ2 膜で覆われた活性層の
下のシリコンの酸化を促進する。この結果、ＭＯＳデバ
イスのフィールド酸化物素子分離層５，５’が完成す
る。酸化処理工程によって活性領域１の一部は、酸化さ
れてフィールド酸化物素子分離層５，５’の一部に変換
される。特に角の領域で活性領域の厚さが減少する。こ
の熱処理後、ＳｉＮ／ＳｉＯ2 膜３を除去する。
【００２４】この後の工程は、従来のＣＭＯＳ製造工程
と同様にして行うことができる。すなわち、図２（ｆ）
に示すようにＭＯＳＦＥＴゲート誘電体膜を形成するた
めに熱酸化法によって膜厚１０〜２０nmのＳｉＯ2 膜６
を形成する。次に図２（ｇ）に示すように、ＭＯＳＦＥ
Ｔのゲート電極７を形成する。このゲート電極７は、高
融点金属（例えばタングステン、チタン等）又はポリシ
リコンで形成される。次にゲート電極のマスクによる自
己整合的なリンイオン１０のイオン注入によってソース
８とドレイン９を形成する。
と同様にして行うことができる。すなわち、図２（ｆ）
に示すようにＭＯＳＦＥＴゲート誘電体膜を形成するた
めに熱酸化法によって膜厚１０〜２０nmのＳｉＯ2 膜６
を形成する。次に図２（ｇ）に示すように、ＭＯＳＦＥ
Ｔのゲート電極７を形成する。このゲート電極７は、高
融点金属（例えばタングステン、チタン等）又はポリシ
リコンで形成される。次にゲート電極のマスクによる自
己整合的なリンイオン１０のイオン注入によってソース
８とドレイン９を形成する。
【００２５】次に、図３（ｅ）に示すように、絶縁膜１
１を積層し、コンタクトホールを開孔し、コンタクトホ
ール内を含む領域に金属を積層しパターン化して配線層
１２を形成しＭＯＳＦＥＴを完成する。
１を積層し、コンタクトホールを開孔し、コンタクトホ
ール内を含む領域に金属を積層しパターン化して配線層
１２を形成しＭＯＳＦＥＴを完成する。
【００２６】
【発明の効果】この発明によれば、短チャネル効果によ
る劣化がなく浅いＰＮ接合と狭い素子分離層を有するサ
ブミクロン半導体装置及びその製造方法を提供すること
ができる。
る劣化がなく浅いＰＮ接合と狭い素子分離層を有するサ
ブミクロン半導体装置及びその製造方法を提供すること
ができる。
【図１】この発明の実施例で作製した半導体装置の製造
工程の説明図である。
工程の説明図である。
【図２】この発明の実施例で作製した半導体装置の製造
工程の説明図である。
工程の説明図である。
【図３】この発明の実施例で作製した半導体装置の製造
工程の説明図である。
工程の説明図である。
【図４】従来の半導体装置の説明図である。
１ 活性領域 ２ シリコン基板 ３ ＳｉＮ／ＳｉＯ2 膜 ４ エッチングされたシリコン基板領域内 ５ 素子分離層 ６ ＳｉＯ2 膜 ７ ゲート電極 ８ ソース ９ ドレイン １０ リンイオン １１ 絶縁膜 １２ 配線層
Claims (2)
- 【請求項１】 シリコン基板表面に、凸領域とその両側
の凹領域とが並設され、それぞれの凹領域下の基板内か
ら凸領域下の基板内に張出して凸領域の両側にそれぞれ
素子分離層が配設され、素子分離層の張出した領域上に
それぞれソース、ドレインが配設され、ソース、ドレイ
ン間の凸領域上に絶縁膜を介してゲート電極が配設され
てなる半導体装置。 - 【請求項２】 ａ）シリコン基板表面に、酸化膜と窒化
膜とが順に積層された所定幅の凸領域のパターンを形成
し、このパターンの両側のシリコン基板をエッチングし
て凹領域を並設する工程と、 ｂ）凹領域下の基板内に所定量の酸素原子を注入する工
程と、 ｃ）基板を所定温度で熱処理することによって、上記酸
素原子を凹領域下の基板内から凸領域下の基板内に張出
して拡散させて素子分離層を形成する工程と、 ｄ）上記酸化膜と窒化膜とのパターンを除去して凸領域
を露出させた後、凸領域上に絶縁膜を介してゲート電極
を形成し、この両側の基板中の素子分離層の張出した領
域上にソース、ドレインを形成する工程、 とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6514992A JPH05267661A (ja) | 1992-03-23 | 1992-03-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6514992A JPH05267661A (ja) | 1992-03-23 | 1992-03-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267661A true JPH05267661A (ja) | 1993-10-15 |
Family
ID=13278538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6514992A Pending JPH05267661A (ja) | 1992-03-23 | 1992-03-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1027894A (ja) * | 1995-12-30 | 1998-01-27 | Hyundai Electron Ind Co Ltd | Ｓｏｉ基板及びその製造方法 |
-
1992
- 1992-03-23 JP JP6514992A patent/JPH05267661A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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