KR100392278B1 - 수직 트랜지스터 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 87
- 239000000463 material Substances 0.000 claims abstract description 170
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 86
- 239000010703 silicon Substances 0.000 claims abstract description 86
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000005498 polishing Methods 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 239000002019 doping agent Substances 0.000 claims description 87
- 238000005530 etching Methods 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 239000011810 insulating material Substances 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 239000003989 dielectric material Substances 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 150000002739 metals Chemical class 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 claims description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 238000001912 gas jet deposition Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 150000002736 metal compounds Chemical class 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 238000009713 electroplating Methods 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 238000012545 processing Methods 0.000 abstract description 11
- 230000000694 effects Effects 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 239000007790 solid phase Substances 0.000 description 8
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 7
- 238000013461 design Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 229910021419 crystalline silicon Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 230000000670 limiting effect Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 5
- 238000011282 treatment Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 239000012777 electrically insulating material Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 239000002178 crystalline material Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 208000031481 Pathologic Constriction Diseases 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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- Thin Film Transistor (AREA)
- Weting (AREA)
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Abstract
본 발명은 집적 회로에서 사용하는 수직 MOSFET 디바이스를 제조하는 방법에 관한 것이다. 적어도 3개의 재료층이 반도체 기판상에 순차적으로 형성된다. 이 3개의 층은, 제 2 층이 제 1 층과 제 3층 사이에 삽입되도록 배치된다. 제 2 층의 두께는 수직 MOSFET의 물리적인 게이트 길이를 규정한다. 이러한 방법에서, 제 1 및 제 3 층은 제 2 층을 제거하기 위해 선택된 에천트에서 제 2 층의 에칭 속도보다 상당히 낮은 에칭 속도를 갖는다. 제 3 층 또는 이어지는 층 중 하나인 최상 층은 적어도 4개의 층 위에 형성된 재료를 제거하는데 사용되는 순차 실행되는 기계적 연마 단계를 위한 중단층이다.
적어도 3개의 재료층이 기판상에 형성된 이후, 윈도우 또는 트렌치가 이 층에 형성된다. 이 윈도우는 소스 또는 드레인 영역중 하나의 영역이 실리콘 기판에 형성된 실리콘 기판의 표면에서 종단된다. 그 뒤, 이 윈도우 또는 트렌치가 반도체 재료로 채워진다. 이 반도체 플러그는 트랜지스터의 수직 채널이 된다. 그러므로, 결정질 반도체 플러그는 플러그내에 소스 연장부, 드레인 연장부 및 채널 영역을 형성하도록 도핑된다. 후속하는 처리는 수직 채널의 상부에 그 밖의 소스 또는 드레인을 형성하며, 희생적인 제 2 재료층을 제거한다. 희생적인 제 2 층의 제거는 도핑된 반도체 플러그의 일부를 노출시킨다. 그 뒤, 디바이스 게이트 유전체가 도핑된 반도체 플러그의 노출된 일부상에 형성된다. 이어서, 게이트 전극이 증착된다. 결과로 얻어지는 디바이스의 물리적인 게이트 길이는 제 2 재료층의 증착된 두께와 일치한다.
Description
계속적인 특허 출원 정보본 출원은 미국에서 1998년 8월 28일자로 출원된, 발명의 명칭이 "수직 트랜지스터 제조 방법"인 미국 특허출원번호 제09/143274호의 부분 출원의 연속 출원이다.발명의 배경본 발명은 수직 트랜지스터를 제조하는 제조 방법에 관한 것이다.
집적 회로에 있어서, 단위 면적 당 디바이스 수를 증가시키기 위해 디바이스의 밀도가 더욱 고밀도로 되어가는 경향이 있다. 디바이스 밀도는 개별적인 디바이스의 소형화 및 이 디바이스들의 조밀한 배치로 인해 증가되었다. 디바이스의 크기(크기 또는 설계 규칙으로 일컬어짐)는 0.25μm 내지 0.18μm 및 그 이하로 감소되고 있다. 또한, 디바이스 사이의 거리를 알맞은 형태로 증가시키는 것이 바람직하다.
현재, 대부분의 MOS(금속 산화물 반도체) 트랜지스터는 평면 구조를 가지고 있다. 평면 MOS 다바이스에 있어서, 전류 흐름의 방향은 기판 표면의 평면에 평행하다. 디바이스의 밀도를 증가시키기 위해서는 이러한 디바이스의 크기를 감소시킬 필요가 있으나, 이러한 소규모 디바이스를 제조하는 것은 매우 어렵다. 특히, 리소그래피는 디바이스 치수들이 방사선 민감 재료(radiation-sensitive material)에서 패턴의 이미지를 묘사하는데 사용되는 방사선의 파장보다 더 작게 감소할 때에는 매우 곤란하게 된다.
Takato H. 등에 의한 "Impact of Surrounding Gate Transistor(SGT) for Ultra-High-Density LSI's" IEEE Transactions of Electron Devices, 1991년 제 38(3)권 pp 573-577 에 개시되어 있는 수직 디바이스 구조는 더 많은 공간 소모적인 평면 디바이스 구조의 대안으로써 제안되어 있다. 이 디바이스의 개략적인 구조를 도 1에 도시하였다. 디바이스(10)는 소스(15), 드레인(20) 및 채널(25)를 구비한다. 채널(25)의 길이는 디바이스(100)가 형성된 기판(30)의 표면과 수직을 이룬다. 이 디바이스는 수직 트랜지스터로 명명되는데, 이는, 채널 길이가 기판 표면에 수직이기 때문이다. 게이트(35)는 채널(25)을 둘러싸고 있다.
수직 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)가 평면 MOSFET보다 더 밀집되게 패킹될 수 있지만, 수직 트랜지스터에 대한 처리 과정은 평범하지 않다. 따라서, 수직 MOSFET의 제조 과정을 더 쉽고 효율적으로 만드는 것이 필요하게 되었다.
본 발명은 수직 MOSFET의 제조 방법에 관한 것이다. 이 방법에서, 다층 스택 재료층이 반도체 기판상에 형성된다. 적절한 반도체 기판의 실예로는 실리콘 기판 및 실리콘온인슐레이터(silicon on insulator; SOI) 기판 등이 있다. 이 실리콘 기판의 표면 영역은 매우 두껍게 도핑된다(즉, 도펀트의 1 x 1019원자/cm3을 초과하는 도펀트 집중도). 다층 스택 재료층은 적어도 3개의 층들로 구성된다. 제 1 층은 전기적으로 절연 재료, 즉, 실리콘 질화물이다. 절연 재료의 제 1 층의 두께는 대략 25nm 내지 250nm 이다. 제 1 층의 두께는 (소스 또는 드레인이 기판에 형성되는 것에 의존하여) 게이트와 소스 또는 드레인 사이의 용량이 충분히 낮은 용량을 갖도록 선택된다. 이로 인해, 상기 층들의 두께는 상술한 범위보다 더 높게 설정될 수도 있다. 또한, 제 1 층의 두께는 소스/드레인 연장부의 일련의 저항이 충분히 낮게 되고, 소스/드레인 연장부를 형성하기 위해 기판의 중도핑된 영역으로부터의 확산이 용이하게 달성되도록 선택된다. 이로 인해, 상술된 범위보다 더 낮은 두께로 설정될 수도 있다. 본 기술 분야에 통상의 지식을 가진자들은 상술된 고려사항 및 특정 실시예에 적용되는 다른 고려사항들에 근거하여 적절한 두께를 선택할 수도 있다.
제 2 재료층은 제 1 재료층상에 형성된다. 그러나, 제 2 층의 재료(예를 들면, 실리콘 이산화물(SiO2))는 제 1 층의 절연 재료보다 선택된 에천트에 대해 현저히 다른 에칭 저항을 갖는다. 특히, 선택된 에천트에 대해, 제 2 층의 재료에 대한 에칭 속도는 제 1 층의 절연 재료에 대한 에칭 속도보다 휠씬 높다. 선택된 에천트에서 제 2 재료층의 에칭 속도가 제 1 재료층의 에칭 속도보다 적어도 10배 더 빠르다면 유리하다. 선택된 에천트에 대해, 제 2 층의 재료에 대한 에칭 속도는 또한, 디바이스의 채널이 형성된 반도체 재료의 에칭 속도보다 적어도 10배 더 빠르다. 결정질 실리콘은 반도체 재료 중 하나이다. 제 2 층의 재료에 대한 에칭 속도가 반도체 재료의 에칭 속도보다 적어도 100배 더 빠르다면 유리하다.
제 2 재료층의 두께는 디바이스의 물리적인 게이트 길이를 규정하기 위해 선택된다. 그 이유는, 제 2 층이 희생적, 즉 제거될 것이고, 디바이스의 게이트는 상기 층에 의해 규정된 공간내에서 형성될 것이기 때문이다. 이러한 방식으로 게이트의 길이를 규정하는 것은 종래의 리소그래피 기술 및 그 다음의 드라이 에칭 기술을 사용한 패턴 전사를 이용하여 성취할 수 있는 것보다 훨씬 더 양호한 게이트 길이 제어를 가능하게 한다.
제 3 재료층은 제 2 층상에 형성된다. 제 3 층을 위해 선택된 재료는 전기적으로 절연 재료이다. 제 3 층의 절연 재료가 제 2 층의 재료보다 선택된 에천트에서 더 낮은 에칭 속도를 가지면 유리하다. 선택된 에천트에서, 제 3 재료층의 재료에 대한 에칭 속도에 대해 제 2 층의 재료에 대한 에칭 속도의 비율은 적어도 10 내지 1이면 유리하다. 이 방법에 있어서, 제 1 층의 재료가 제 3 층의 재료와 동일하다면 유리하다.
적어도 3개의 층들의 스택내의 최상층은 이어지는 처리(예를 들면, 화학 기계적 연마)로부터 아래에 놓인 구조를 보호하는 중단층이다. 제 3 층이 연속되는 화학 기계적 연마에 대해 적절히 중단하지 못한다면, 제 4 층(예를 들면, 실리콘 질화물)이 그 구조 위에 형성된다. 제 4 층은 또한 도펀트 확산 배리어로써 동작한다. 특히, 이 층은 계속되는 처리 동안에, 주변으로 또는 제 4 층 아래에 놓인 재료내로, 제 4 층 아래에 놓인 재료로부터 도펀트가 확산하는 것을 막는다.
윈도우 또는 트렌치(이하, 간단히 윈도우로 칭함)는 실리콘 기판의 중도핑된 표면에 3층 구조(간단히, 이 설명은 3 층 구조를 언급하였다)를 통해 에칭된다. 윈도우의 치수는 특정 디바이스와 윈도우를 형성하는데 사용된 리소그래피 방법의 제약 및 특정 디바이스에 대한 제약에 의해 결정된다. 이 윈도우는 종래의 기소그래피 방법을 사용하여 형성된다. 특히, 3층 구조위에, 에너지 한정가능 재료층을 그 위에 형성하고, 그 위에 에너지 한정가능 재료층내에 패턴의 이미지를 도입함으로써 마스크가 형성된다. 이 패턴은 현상되고, 마스크를 통해 노출된 3층 구조의 일부만이 소망의 윈도우 또는 트렌치의 치수 및 배치에 대응하는 부분이 된다. 그 뒤, 이 윈도우는 3 층 구조로 에칭된다. 윈도우가 에칭된 이후, 기판 표면상에 남아 있는 마스크 부분은 본 기술 분야에 널리 공지된 방법을 사용하여 제거된다.
그 뒤, 윈도우는 반도체 재료로 채워진다. 반도체 재료는 결정체, 다결정체 또는 비결정체중 하나이며, 반도체 재료는 통상적으로 실리콘, 실리콘-게르마늄 또는 실리콘-게르마늄-카본등의 결정질의 재료이다. 결정질 반도체 재료는 혼합시 균일할 필요는 없다. 결정질 반도체 재료는 도핑되거나 도핑되지 않을 수 있다. 결정질 반도체 재료를 윈도우내에 형성하는 방법에는 본 기술 분야에 통상의 지식을 가진자에게는 널리 공지되어 있다. 예를 들면, 하나의 방법으로, 결정질 재료는 선택적 에피텍셜 성장에 의해 윈도우 또는 트렌치내에 형성된다. 또 다른 예를 들면, 반도체 재료의 비정질층은 기판상에 증착되지만, 이 윈도우내에 증착된 모든 반도체 재료는 제거된다. 비정질 반도체 재료는 재료(솔리드 페이즈 에피텍시;solid phase epitaxy)를 재결정화하기 위해 어닐링된다.
디바이스의 채널 및 디바이스의 소스와 드레인 연장부는 윈도우에 형성된 반도체(예를 들면, 실리콘) 플러그내에 형성된다. 그러므로, 실리콘 플러그는 임의의 영역내에 형성된다. 플러그내의 n형 및 p형 도펀트의 분포 및 농도는 소망의 디바이스 성능을 확보하기 위해 제어된다. 결론적으로, 도펀트의 분포 및 농도는 설계상의 선택의 큰 문제점이 된다. 실리콘 플러그를 도핑하는 다양한 방법은 도펀트의 소망의 분포 및 농도를 확보하는데 적절하게 고려된다.
일 실시예에서, 도핑된 실리콘 플러그는, 성장 동안에 플러그가 형성된 이후 주입에 의해, 또는 다른 적절한 방법에 의해 원래의 장소에 형성된다. 또한 도펀트들은 인접한 하나 이상의 다중 재료층(즉, 결정질 반도체가 채워진 윈도우가 형성되는 다중 재료층)으로부터 플러그내에 주입되어, 소스 및 드레인 연장부를 형성하거나, 디바이스 채널내에 측면 도핑 프로파일을 형성할 수도 있다. 이 방법은 솔리드 페이즈 확산(solid phase diffusion)으로 공지되어 있다. 솔리드 페이즈 확산에 있어서, 도핑된 산화물(예를 들면, 실리콘 이산화물)은 도펀트 소스로서 사용된다. 실리콘 이산화물은 소망의 도펀트(예를 들면, 비소, 인 및 붕소)로 도핑된다.가속된 온도에서, 이 도펀트는 도핑된 산화물로부터 인접한 결정질 반도체 재료내에 주입된다. 이 방법은 도핑된 영역이 도펀트로써 허용되는 플러그와 재료층 사이의 인터페이스에 의해 규정되기 때문에 유리하다. 이 방법은 실리콘 플러그 내의 자기 정렬된(self-aligned) 디바이스 영역의 형성을 가능하게 한다. 여기에서 사용된 바와 같이, 디바이스 영역은 소스/드레인 연장부(즉, 게이트에 배열된 소스 드레인 연장부 영역) 및 디바이스 채널을 포함한다. 본 기술 분야에 통상의 지식을 가진자들은 상술된 도핑 방법을 임의로 조합하여 실리콘 플러그내의 도펀트의 소망의 분포 및 농도를 확보하는데 사용할 수 있음을 이해할 수 있을 것이다.
당 업계에 숙련된 자들은 재료층이 화학적 기상 증착을 통해 형성된 바와 같이 원래의 위치에 도펀트들이 도입되는 방법에 익숙하며, 이러한 방법은 본원에 설명하지 않았다. 일반적으로, 도펀트들은 재료의 층작시 대기내에서 적절한 지점에 도입되어, 이 도펀트들은 소망의 농도에서 또는 실리콘 플러그내의 소망의 위치에 존재하게 된다. 다른 실시예에서, 도펀트들은 채널이 형성된 이후, 채널내에 주입되거나, 플러그의 바닥에 중도핑된 기판으로부터 확산된다.
도핑된 실리콘(또는 다른 반도체) 플러그가 형성된 이후, 다른 재료층이 기판위에 형성된다. 이 재료층은 제 1 및 제 3 재료층의 에칭 저항과 비슷한 선택된 에칭 방법의 에칭 저항을 갖는다. 처리 과정을 고려해볼 때, 이 재료층이 제 3 재료층과 동일하게 되는 것이 유리하다.
다른 에칭 마스크가 종래의 리소그래피 방법을 사용하여 기판위에 형성된다. 이 에칭 마스크가 패턴화되어, 플러그에 인접한 이 층의 일부 및 실리콘 플러그를 덮고 있는 재료층의 일부가 마스크를 통해 노출되지 않는다. 결과적으로 마스크된 구조는 제 2 재료층에 이방성으로 에칭된다. 에칭의 결과로서, 상기 구조의 마스크되지 않은 부분을 덮는 제 2 층의 일부가 노출된다. 그 뒤, 결과로 얻어지는 구조는 등방성으로 에칭된다. 제 2 재료층과 제 1 및 제 3 재료층사이의 에칭 속도의 차 및 에칭 결과로서, 제 2 재료층은 완전히 제거되지만, 제 1 재료층 및 실리콘 플러그의 상단 부분에 인접하거나 상단 부분위에 있는 제 3, 제 4 및 제 5 재료층의 일부가 남게된다. 이 에칭 결과로서, 제 2 층 두께에 일치하는 실리콘 플러그의 일부가 노출된다. 실리콘 플러그의 노출된 부분은 형성되는 디바이스의 게이트 길이를 규정한다.
그 뒤, 이 기판은 실리콘 플러그의 노출된 부분상에 열 산화물층을 형성하는 조건에 선택적으로 놓이게 된다. 그 뒤, 열 산화물층은 종래의 방법(예를 들면, 수성 물화 수소산 또는 무수 물화 수소산)을 사용하여 제거된다. 이 선택적인 희생 산화는 측벽 결점 또는 손상을 보상하기 위해 실행되었다.
희생 산화의 두께에 의존하여, 희생 산화는 쇼트 채널 효과에 대한 디바이스의 자화율을 감소하기 위해 사용될 수도 있다. 이것은 하나 이상의 재료층은 디바이스의 소스 및 드레인 연장부를 형성하기 위해 도펀트 소스로써 사용될수 있는 실시예와 비교된다. 상기 희생 산화물은 일단 제거되어 실리콘 플러그내의 오목부를 남긴다. 소스 및 드레인내에 주어진 시트 저항에 대해, 쇼트 채널 효과는 실리콘 플러그내의 소스 및 드레인 연장 영역의 표면에 관하여 실리콘 플러그내의 채널 영역의 표면을 오목하게 함으로써 감소된다. 이러한 방법에서, 소스 및 드레인 연장부는 디바이스의 채널로부터 도시되는 것처럼 접합 깊이보다 더 깊게 형성될 수 있다. 특히, 희생 산화물이 제거된 이후, 게이트 산화물은 희생 산화물의 형성 및 제거로부터 이루어진 플러그의 오목하게된 영역상에 형성된다. 시작 기판의 임의의 방위(예를 들면, [100]-Si)에 대해, 게이트 산화물이 열 산화 과정을 통해 형성될 때, 이 산화물은 오목부의 바닥부(채널에 인접한 부분)보다 오목부의 측면(소스/드레인 연장부에 인접한 부분)상에 더 두껍게 성장한다. 이로 인해, 캐패시턴스를 덮고 있는 게이트/소스 및 게이트/드레인이 더 낮게 형성된다.
임의의 구조(예를 들면, 원통 구조)의 플러그에 대해, 반도체 플러그상의 열 산화물의 형성은 자기 제한 처리(self-limiting process)이다. 실리콘 산화물 형성을 위한 자기 제한 처리는, Lin, H.I. 등에 의한, 제목이 "Self-Limiting Oxidation for fabication Sub-5 nm Silicon Nanowires"인 1994년 Appl,Phys.Lett., 제 64권 제 11호 페이지 1383 내지 1385에 개시되어 있으며, 이 문헌은 본 명세서에 포함된다. 임의의 온도 범위(예를 들면, 700℃ 내지 1100℃)에서 충분히 오랫동안 산화된 이후에도 이 과정은 자기 제한 처리이므로, 산화물의 두께가 증가하지 않는다. 결과적으로, 실시예에서, 희생 산화물 형성을 감시할 필요가 없게 되었다. 일단, 희생 산화물의 소망의 두께가 확증되면, 이것이 임의의 조건하에서 자기 제한 두께인지를 결정할 수 있게 된다. 이렇게 되면, 희생 산화물이 이러한 조건하에서 형성된다. 산화물 형성 기간은 산화물 형성이 자기 제한 두께로 진행되는 것을 확증하기 위해 선택된다. 본 실시예에서, 소망의 두께가 확보될 때를 결정하기 위해 산화물 두께를 감시할 필요가 없다. 자기 제한 희생 산화 방법은 또한, 균일한 반도체 플러그이지만, 매우 얇은 두께보다 더 작게(예를 들면, 50nm 두께 미만) 남기는데 사용될 수도 있다. 반도체 플러그의 두께 감소를 제어하는 것은 디바이스의 쇼트 채널 성능을 매우 많이 개선시킬 수 있다.
상술한 바와 같이, 열 산화물층이 제거된 이후, 게이트 유전체층(예를 들면, 실리콘 이산화물 또는 다른 적절한 높은 유전체 상수의 재료)이 실리콘 플러그의 노출된 부분위에 형성된다. 다른 적절한 게이트 유전체 재료의 일예로는 실리콘 질화물, 실리콘 산화질화물 및 금속 질화물(예를 들면, 탄탈륨 5산화물, 티타늄 산화물 및 알루미늄 산화물)등이 있다. 게이트 유전체 두께의 범위는 대략 1nm 내지 20 nm 이다. 이 선택된 두께는 유전체 재료의 유전체 상수에 의존한다.
일 실시예에서, 실리콘 이산화물의 게이트 유전체층은 산소를 포함한 대기내에서 700℃ 내지 1100℃의 온도로 기판을 가열함으로써 형성될 수 있다. 노 산화 및 급속 열산화 모두 적절하게 고려될 수 있다. 화학적 기상 증착, 제트 기상 증착 또는 원자층 증착 등의 다른 방법이 게이트 유전체층을 형성하는데 적절히 사용될 수 있다. 소망의 두께의 게이트 유전체층을 형성하는 조건은 본 기술 분야의 통상의 지식을 가진자들에게 널리 공지되어 있다.
그 뒤, 게이트 전극은 기판상에 적절한 게이트 재료(예를 들면, 원래의 위치에 도핑된 비정질 실리콘)의 충분히 등각적인 층을 증착함으로써 형성된다. 이 층은 패턴화되고, 이어서, 게이트를 형성하기 위해 재 결정화된다. 게이트 구조는 설계 선택의 큰 문제점이 된다. 그러나, 이 게이트는 그 위에 형성된 게이트 산화물로 실리콘 플러그의 일부를 감싸게 된다.
도 1은 수직 트랜지스터를 개략적으로 도시하는 측면도.
도 2a 내지 2j는 본 발명의 일 실시예의 처리 순서를 도시하는 도면.
도 3a 내지 3p는 본 발명의 제 2 실시예의 방법 순서를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
105: 소스 영역 110: 제 1 재료층
115: 제 2 재료층 120: 제 3 재료층
125: 윈도우 130: 단일 결정질 반도체층
200: 실리콘 기판 250: 게이트 산화물층
본 발명은 수직 트랜지스터의 제조 방법에 관한 것이다. 이 방법에서, 다중 재료층은 디바이스용 소스 영역 또는 드레인 영역이 형성된 실리콘 기판의 표면상에 형성된다. 이 다중층은 선택된 에칭 방법에 있어서 다른 에칭 저항을 갖는다. 다중층 구조에서 하나의 층은 디바이스의 물리적인 게이트 길이를 규정하는데 사용된 희생 층이다. 특히, 희생 층의 두께 및 배치는 수직 트랜지스터의 게이트의 두께와 배치를 규정한다.
본 발명의 일실시예에 대해 도 2a 내지 2j를 참조하여 설명하기로 한다. 도 2a를 참조하면, 중도핑된 소스 영역(105)은 실리콘 기판(100)내에 형성된다. 이 실시예에서, 디바이스의 소스 영역은 실리콘 기판내에 형성되며, 드레인 영역은 순차적으로 형성된 수직 채널의 상단에 형성된다. 다른 예에서, 드레인 영역은 기판내에 형성되며, 소스 영역은 순착적으로 형성된 수직 채널의 상단에 형성된다. 소스 영역이 기판내에 형성되는 실시예에 대하여 설명한다. 이 설명으로부터 본 기술분야에서 통상의 지식을 가진 자들은 드레인 영역이 실리콘 기판내에 형성되며, 소스 영역이 순차적으로 형성된 수직 채널의 상단에 형성되는 디바이스를 쉽게 형성할 수 있음은 물론이다.
중도핑된 소스 영역의 깊이, 도펀트의 농도 및 도펀트의 형태(예를 들면, n형 또는 p형)는 모두 설계 선택의 문제이다. 도펀트가 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)이며, 피크 도펀트 농도는 1 x 1019원자/cm3내지 5 x 1020원자/cm3의 범위에 있고, 기판내의 영역의 깊이는 500nm 미만인, 중도핑된 소스 영역(105)이 적절한 것으로서 이용된다.
도 2b를 참조하며, 3개의 재료층(110,115,120)은 실리콘 기판(100)내에 중도핑된 소스 영역(105)위에 형성된다. 제 1 재료층(110)은 실리콘 질화물처럼 전기적으로 절연 재료이다. 재료층(110)은 깊은 소스 영역(105)을 상부에 위치한 게이트 전극(115;도 2j 참조)으로부터 전기적으로 절연시킨다. 따라서, 재료층(110)은 이 목표와 관련된 두께를 갖는 재료로 이루어진다. 10nm 내지 250nm의 범위의 두께가 재료층(110)으로서 적절하게 사용된다.
제 2 재료층(115)은 제 1 재료층(110)위에 형성된다. 그러나, 제 2 재료층은(115)은 제 1 층(110)의 절연 재료와는 상당히 다른 선택된 에천트에 대한 에칭 저항을 갖는다. 특히, 선택된 에천트에 대해, 제 2 층(115)의 재료의 에칭 속도는 제 1 층(110)의 절연 재료의 에칭 속도보다 더 높다. 유리하게는, 선택된 에천트에 대해, 제 2 층(115)의 재료의 에칭 속도가 디바이스 채널이 형성된 반도체 재료(즉, 플러그 재료(130;도 2d))의 에칭 속도보다 더 높은 경우이다. 결정질 실리콘은 적당한 반도체 플러그 재료의 한 예이다.
제 2 재료층(115)의 두께는 디바이스의 물리적인 게이트 길이를 규정하기 위해 선택된다. 그 이유는 제 2 층(115)이 희생적, 즉 제거될 것이고, 디바이스의 게이트는 이 층에 의해 규정된 공간내에 형성될 것이기 때문이다. 희생적인 제 2 층(115)이 제거될 때, 게이트 산화물(150;도2h)은 디바이스의 채널이될 층위에 형성된다.
제 3 재료층(120)은 제 2 층(115)위에 형성된다. 제 3 층(120)에 대해 선택된 재료는 전기적으로 절연 재료로 이루어진다. 제 3 층(120)내의 절연 재료가 제 2 층(115)의 재료보다 선택된 에천트에서 더 낮은 에칭 속도를 가지는 경우에 유리하다. 선택된 에천트내에서, 제 3 재료층(120)내의 재료의 에칭 속도에 대한 제 2 재료 층(115)의 재료의 속도의 에칭 속도 비율이 적어도 10 또는 1인 경우에 유리하다.
도 2c를 참조하면, 윈도우 또는 트렌치(125; 편의를 위해 윈도우 또는 트렌치를 이하 간단히 윈도우로 칭함)의 개구는 3개의 층(110,115,120)을 통해 실리콘 기판(100)의 중도핑된 표면(105)까지 에칭된다. 윈도우의 단면부 두께(단면부의 수평 치수)는 특정 디바이스에 대한 크기 제약 및 윈도우를 형성하는데 사용된 리소그래피 방법의 제약에 의해 결정된다. 트렌치의 길이(수직 방향뿐만 아니라 단면부의 수평 방향 모두에 직교하는 길이)는 설계 선택의 중요한 문제가 된다. 단면부의 주어진 수평 치수에 대해, 개구내에 형성된 도체를 통과한 전류는 트렌치 길이를 증가함에 따라 증가할 것이다. 이 윈도우는 종래의 리소그래피 방법을 사용하여 형성된다.
도 2d를 참조하면, 윈도우(125)는 실리콘(130)과 같은 단일 결정질 반도체 재료로 채워진다. 결정질 반도체 재료의 다른 예로는 실리콘-게르마늄 및 실리콘-게르마늄-카본 등이 있다. 결정질 반도체 재료는 도핑될 수도 있고 도핑되지 않을 수도 있다. 윈도우내에 결정질 반도체 재료를 형성하는 방법은 본 기술 분야의 통상의 지식을 가진 사람들에게 널리 공지되어 있다. 예를 들면, 결정질 재료는 선택적인 에피택셜 성장에 의해 윈도우(125)내에 형성된다. 다른 실시예에서, 반도체 재료의 비정질층은 윈도우(125)내에 증착되는 반도체 재료(130)를 제외하고는 기판의 표면에 증착되며, 윈도우(125)의 상단의 작은 플러그(131)가 제거된다. 그 뒤, 비정질 반도체 재료가 어닐링되어 재료를 재결정화된다.
윈도우(125)내에 형성된 반도체(예를 들면, 실리콘) 플러그는 디바이스의 채널이 된다. 그러므로, 실리콘 플러그(130)는 소스 및 드레인 연장부(미 도시)뿐만 아니라 채널(미 도시)을 형성하기 위해 도핑된다. 도펀트의 하나의 형태(즉, n형 또는 p형)는 소스 및 드레인 연장부를 형성하기 위해 실리콘 플러그(130)내에 도입되며, 반대 형태의 도펀트가 채널을 형성하기 위해 플러그에 도입된다. 실리콘 플러그를 도핑하기 위한 다양한 방법이 적절히 사용될 수 있다. 실리콘 플러그가 형성될 때 실리콘 플러그의 원위치에서의 도핑 또는 실리콘 플러그가 형성된 이후 실리콘 플러그내로의 도펀트 주입은 적절한 방법으로써 고려될 수 있다.
도펀트들은 소스 및 드레인 연장부에 대한 도펀트의 소스로써 층(110,120)을 사용하여 단일 결정질 실리콘 플러그(130)에 주입될 수 있다. 이 방법은 산화물(예를 들면, 실리콘 이산화물)이 도펀트 소스로 사용되는 솔리드 페이즈 확산으로써 공지되어 있다. 실리콘 이산화물은 소망의 도펀트(예를 들면, 비소, 인 및 붕소)로 도핑된다. 가속된 온도에서, 이 도펀트는 도핑된 산화물로부터 인접한 도핑되지 않은(또는 반대 유형 도펀트로 도핑된) 결정질 반도체 재료에 주입된다. 이러한 방법은 도핑된 영역이 도펀트 소스로 사용된 실리콘 플러그(130)와 재료층(110,120)사이의 인터페이스에 의해 규정되기 때문에 유리하다. 이 방법은 자기 정렬 소스/드레인 연장부(즉, 소스/드레인 연장부는 게이트로 배열된다)의 형성을 가능하게 한다. 솔리드 페이즈 확산 방법의 예로는, One, M.등에 의한 "Sub-50 nm Gate Length N-MOSFETS with 10 nm Phosphorus Source and Drain Junctions,: IEDM93, pp. 119-112(1993) 및 Saito, M. 등에 의한 "An SPDD D-MOSFET Stricture Suitable for 0.1 and Sub 0.1 Micron Channel Length and Its Electrical Characteristics,"IEDM92, pp.897-900(1992)등에 개시되어 있으며, 본원에 참조문헌으로서 포함되어 있다.
본 기술 분야의 기술자는 도펀트들이 재료층이 화학적 기상 증착법을 통해 형성될 때 원래의 위치에 도입되는 방법에 대해 익숙하므로, 이 방법에 대한 설명은 본원에서 생략하였다. 일반적으로, 도펀트들은 재료의 증착시 적절한 지점에서 대기내에 도입되어, 도펀트들은 실리콘 플러그의 소망의 위치 및 소망의 농도로 제공된다. 다른 실시예에서, 도펀트들은 채널이 형성된 이후, 채널내에 주입되며, 중도핑된 기판으로부터 플러그의 바닥으로 확산되어, 소스/드레인 연장 영역을 형성한다. 이온 주입은 플러그의 상단과 바닥에서 소스/드레인 연장 영역을 형성하기 위한 하나의 적절한 방법이다.
윈도우(125)가 단일 결정질 실리콘(130)으로 채워진 이후, 제 3 절연 재료층(135)은 도 2e에 도시된 바와 같이 기판상에 형성된다. 이 층(135)은 선택된 에칭 방법에서, 층(110,120)의 에칭 저항에 비교되는 에칭 저항을 갖는 재료로 이루어져 있다. 처리과정을 고려하면, 층(135)이 그 아래에 있는 층(120)과 동일한 층이 되는 것이 편리하다. 일단 실리콘 플러그(130)가 도핑되고, 도펀트가 소망의 방식으로 플러그(130)에 분포되면, 상기 기판은 실리콘 플러그(130)내의 도펀트의 확산에 큰 영향을 미치는 조건에 놓이지 않게 된다. 결과적으로, 이 단계 이후, 기판은 1100℃를 초과하는 온도에 노출되지 않는다. 처리 과정의 이 단계 이후, 기판이 1000℃를 초과하는 온도에 노출되지 않는경우가 유리하다. 어떤 실시예에서는, 기판은 연장된 시간 기간(예를 들면, 수 분을 초과하는 시간)에 대해 처리 과정의 이 시점 이후, 900℃를 초과하는 온도에는 노출되지 않는다. 그러나, 기판은 실리콘 플러그(130)내의 도펀트의 분포에 악영향을 끼치지 않으면서 약 1050℃ 정도까지의 온도에서 급속 열 어닐링을 받을 수 있다.
다른 에칭 마스크(미 도시)가 종래의 리소그래피 방법을 사용하여 다중층 구조위에 형성된다. 이 에칭 마스크는 실리콘위에 놓인 제 4 재료층 부분이 윈도우로 채워지며, 이 윈도우에 인접한 제 4 재료층이 마스크로부터 노출되지 않도록 패턴화된다. 에칭 마스크가 그 위에 형성된 구조는 종래의 드라이 에칭 방법을 사용하여 이방성으로 에칭된다. 드라이 에칭 방법에 있어서, 층(115,120)에 대한 에칭 속도는 동일하며, 층(115)의 에칭 속도는 층(120,135)의 에칭 속도보다 느리다. 이 에칭의 결과로 확보된 구조는 도 2f에 도시하였다. 이 에칭의 결과에 따라, 마스크를 통해 노출된 층(135,120)의 일부는 완전히 제거된다. 또한, 마스크로 덮여지지 않은 층의 일부(115)는 그 두께에 따라 부분적으로 에칭된다.
그 뒤, 이 기판은 웨트 에칭(wet etch) 또는 등방성 드라이 에칭 방법에 놓이게 된다. 이 방법에서의 층(115)에 대한 에칭 속도는 층(110, 120, 135)의 에칭 속도보다 매우 빠르다. 도 2g에 설명된 바와 같이, 웨트 에칭 방법에서 에칭 선택으로 인해, 층(110,120)사이의 희생 층은 층(110)의 상당한 부분 및 층(120,135)의 나머지 부분을 제거하지 않고 완전히 제거될 수 있다. 층(120,135)의 일부는 잔재하는 실리콘 플러그(130)의 상단(140)에 인접하며 그 위에 위치한다. 이 에칭의 결과로, 층(115)의 두께와 일치하는 실리콘 플러그(130)의 부분이 노출된다. 플러그(130)의 노출된 표면(145)은 형성될 디바이스의 물리적인 게이트 길이가 된다.
이어서, 상기 기판은, 결정질 실리콘 플러그(130)의 노출된 표면에 열 산화물충(미 도시)을 성장시키기 위해 산소를 포함하는 대기에서 선택적으로 가열된다. 박막의 열 산화물층은 웨트 에칭(예를 들면, 수성 물화수소산)등의 종래의 방법을 사용하여 제거된다. 희생적 열 산화물의 형성 및 제거의 결과로, 실리콘 플러그(130)의 표면은 더 부드러워지며, 측벽 디펙트(sidewall defects)의 일부가 제거된다. 희생 산화물을 형성 및 제거하기 위해 사용된 특정 조건은 소망의 크기에 실리콘 플러그의 폭을 맞추기 위해 선택적으로 선택된다.
열 산화물의 박층이 제거된 이후, 게이트 유전층(150; 예를 들면, 실리콘 이산화물, 실리콘 산화질화물, 실리콘 질화물 또는 금속 산화물)은 실리콘 플러그(130)의 노출된 부분에 형성된다(도 2h). 게이트 유전체의 두께는 대략 1nm 내지 20 nm이다. 일 실시예에서, 실리콘 이산화물층은 산소가 함유된 대기에서 대략 700℃ 내지 1100℃의 범위의 온도에서 기판을 가열함으로 형성된다. 화학적 기상 증착법, 제트 기상 증착법 및 원자 층 증착법 등의 게이트 유전층을 형성하는 다른 방법을 적절히 이용할 수 있다. 소망의 두께의 게이트 유전층을 형성하는 조건은 본 기술 분야의 통상의 지식을 가진 자들에 널리 공지되어 있다.
도 2i를 참조하면, 게이트 전극은 적절한 게이트 재료(예를 들면, 원래의 위치에 도핑된 비결정 실리콘)의 등각층(conformal layer)(155)을 증착함으로써 형성된다. 비정질 실리콘은 실리콘 플러그에서의 도펀트의 도펀트 프로파일에 현저하게 영향을 미치지 않는다는 조건을 이용하여 순차적으로 재결정화된다. 적절한 게이트 재료의 다른 예로는 다결정질 실리콘, 실리콘-게르마늄 및 실리콘-게르마늄 카본 등이 있다. 알맞은 낮은 고유 저항, 반도체 플러그 재료의 밴드 갭에 충분히 근접한 일 함수를 갖고 게이트 유전체 재료 및 반도체 프로세싱과 양립할 수 있는 금속 및 금속 화합물 역시 적절한 게이트 재료로서 고려될 수 있다. 이러한 금속의 예로는 티타늄, 티타늄 질화물, 텡스텐, 텅스텐 실리사이드, 탄탈륨, 탄탈륨 질화물, 몰리브덴, 알루미늄 및 구리 등이 있다. 게이트 재료층을 형성하는 적절한 방법에는 화학적 기상 증착법, 전기도금 및 이들을 조합하는 방법이 있다.
도 2j를 참조하면, 층(155)은 게이트(155)를 형성하기 위해 패턴화된다. 게이트 구조는 설계 선택의 큰 문제가 된다. 그러나, 이 게이트는 그 위에 형성된 게이트 산화물로 실리콘 플러그의 일부를 둘러싸고 있다.
본 발명의 다른 실시예가 도 3a 내지 3p를 참조하여 설명된다. 도 3a를 참조하면, 중도핑된 소스 영역(205)은 실리콘 기판(200)내에 형성된다. 적절한 기판(200)의 예로는 붕소가 도핑된 실리콘 기판이 있다. 붕소 도펀트의 농도는 대략 2x1015원자/cm3이다. 깊은 소스 영역의 깊이, 그 안의 도펀트의 농도 및 도펀트의 형태(예를 들면, n형, p형)는 설계 선택의 중요한 문제이다. 도펀트가 안티몬 또는 비소이고, 피크 도펀트의 농도는 1 x 1019원자/cm3보다 크며, 기판에 도핑된 영역의 깊이는 500nm 미만일 때, n+ 깊이의 소스 영역(205)이 적절한 것으로 고려된다. 이 예에서, 비소는 200keV의 주입 에너지를 사용하여 대략 1 x 1015원자/cm2의 도우즈로 주입된다.
도 3b를 참조하면, 6개의 재료층(210,211,215,216,220,221)은 실리콘 기판(200)내의 깊은 소스 영역(205)위에 형성된다. 제 1 재료층(210)은 전기적으로 절연된 재료이다. 금속층(210)은 상부에 놓인 게이트 전극(265;도 3p참조)과 깊은 소스 영역(205)을 전기적으로 절연시킨다. 따라서, 금속층(210)은 금속으로 이루어지며, 이 목표와 부합하는 두께를 갖는다. 적절한 금속의 예로는 도핑된 실리콘 산화물이 있다. 어떤 실시예에서, 제 1 층은 도펀트용의 소스로 사용될 수도 있다. 도펀트 소스는 순차적으로 형성된 디바이스의 수직 채널(도 3c)을 도핑하는데 사용된다. 소스를 도핑하는 실리콘 산화물의 예로는 PSG(phosphosilicate glass, 즉, 인이 도핑된 실리콘 산화물) 등이 있다. 본 기술의 기술자는 기판상에 PSG 층을 형성하기 위해 적절한 방법(플라즈마 강화 화학적 기상 증착(CVD))을 알고 있음은 물론이다. 적절한 두께는 대략 25nm 내지 250 nm이다. 본 예에서는 PSG층은 200nm 두께로 이루어졌다.
제 2 재료층(211)은 제 1 재료층(210)위에 형성된다. 제 2 층은 에칭 중단부로서 의도되었다. 에칭 중단부는 본 기술의 기술자가 공지하고 있는 바와 같이, 아래에 있는 층(들)로 에칭이 진행하는 것을 막기 위해 설계되었다. 본 기술 분야의 기술자는 에칭 중단층의 선택은 상부에 놓인 층을 에칭하기 위해 사용된 특정 에칭 방법에 의해 결정됨을 알고 있다. 본 발명의 방법에 있어서, 상부에 놓인 층은 PSG이며, 실리콘 산화물(예를 들면, TEOS(tetraethylene ortho silicate)로부터 형성된 실리콘 산화물)을 도핑시키지 않으며, 상부에 놓인 층을 관통함으로써 이러한 재료에 대해 에천트를 효율적으로 중단하는 에칭 중단 재료가 선택된다. 실리콘 질화물은 적절한 에칭 중단 재료로 고려된다. 에칭 중단 층의 두께는 선택된 에천트(즉, 효율적으로 에칭을 중단하며, 에천트는 에칭을 실행하는데 필요한 시간내에서 에칭 중단 층을 관통하지 않는다)에 대한 에칭 중단 재료의 저항에 크게 의존한다. 한 예를 들면, 에칭 중단 층은 25nm 두께를 가진다.
또한, 층(211)은 오프셋 스페이서로서 동작한다. 오프셋 스페이서의 두께는 증착된 층(211)의 두께에 의해 결정된다. 본 발명에서는, 오프셋 스페이서는 소스 및 드레인 연장부와 디바이스의 게이트에 대한 채널 사이의 접합부의 위치를 제어한다. 특히, 오프셋 스페이서의 존재는 소스/드레인 연장부가 게이트 아래까지 연장되는 것을 방지하지만, 오프셋 스페이스가 존재하지 않는 경우 이들은 연장된다. 본 기술 분야의 통상의 지식을 가진 자들은, 소스/드레인 연장부는 게이트 아래로 더 연장되면 될수록 디바이스 성능상에 더 나쁜 결과가 초래됨을 알고 있다(즉, 캐패시턴스를 덮고 있는 게이트/소스 및 게이트/드레인이 증가된다). 본 기술 분야에 숙련된 자들은 오프셋 스페이서는 소스/드레인 연장부와 수용할 수 없는 디바이스 성능을 제공하는 게이트 아래의 반전층 사이에 일련의 저항을 제공할 수 있을 정도로 더 두꺼워질 수는 없음을 이해할 것이다. 층(211)은 층(210)과 층(215)사이에 그것이 존재할 때, 및 인접한 층(210)이 도펀트용 소스일 때, 이 기능을 실행한다. 도펀트 소스(210)로부터 도펀트에 의해 이동되는 주어진 수직 거리에 대해, 소스/드레인 연장부와 게이트 사이에 덮여진 양은 도펀트 확산과 더불어 층(211)의 두께를 통해 정밀하게 제어될 수 있다.
제 3 재료층(215)은 제 2 재료층(211)위에 형성된다. 그러나, 제 3 재료층(215)의 절연 재료는 에칭 중단층(211)의 절연 재료보다 선택된 에천트에 대해 상당히 다른 에칭 저항을 갖는다. 특히, 선택된 에천트에 대해, 제 3 층(215)의 절연 재료의 에칭 속도는 에칭 중단층(211)의 절연 재료의 에칭 속도보다 훨씬 더 높다.
제 3 재료층(215)의 두께는 디바이스의 게이트 길이에 대응하도록 선택된다. 희생적인 제 3층(215)이 제거될 때, 게이트 산화물(250; 도 3m)이 형성되어 디바이스의 채널(260;도 3p)이 된다. 제 3 실시예에서, 층(215)의 두께 및 결과적인 디바이스 게이트 길이는 50nm , 100nm 및 200nm 가 된다.
본 발명의 일 실시예에서, 제 3 재료층(215)은 도핑된 규산염 유리 등의 도핑된 실리콘 산화물이다. 일반적으로, 도펀트의 형태(즉, n형 또는 p형)는 디바이스 소스 및 드레인 영역을 형성하기 위해 사용된 것과는 반대의 형태이다. 예를 들면, 소스와 드레인 영역이 n형(즉, 비소 또는 인으로 도핑)이면, 층(215)의 도펀트는 p형(즉, 붕소)이다. 적절히 도핑된 산화물의 일 예로는 붕규산 유리(BSG) 등이 있다. 그러나, 어떤 실시예에서는, 반대의 형태(반대의 도펀트 프로파일로 언급된 형태)로 균일하게 이미 도핑되어 있는 채널에 보상성 도펀트를 도입하기 위한 소스로서 층(215)을 사용하는 것이 바람직할 수도 있다. 또한, 도펀트 농도 그래디언트는 디바이스 채널에서 소망의 도펀트 농도 그래디언트(즉, 수직 도핑 프로파일)에 영향을 미치도록 층(215)내에 도입될 수 있다. 본 기술 분야에 기술자들은 소망의 효과를 이루기 위해 도펀트 소스층에 소망의 도펀트 형태와 농도를 제공할 수 있다.
제 4 재료층(216)은 제 3층(211)위에 형성된다. 제 4 재료층(216)은 층(211)과 유사한 동작을 한다. 그러므로, 층(211)의 재료 및 두께의 선택이 중요하며, 층(216)의 재료 및 두께의 선택이 중요하다. 일 예에서, 층(216)은 25nm 의 두께를 가진다. 또한, 제 4 층(216)은 오프셋 스페이서로 동작한다. 그러나, 층(216)의 두께는 층(211)의 두께와 동일할 것을 요구하지 않는다. 그러므로, 오프셋 스페이서의 두께는 층(211, 216)대해 자유롭게 선택될 수 있으므로, 중복 캐패시턴스(더 두꺼운 오프셋 스페이서가 양호함)와 낮은 일련의 저항(더 얇은 오프셋 스페이서가 양호함) 사이에 원하는 균형을 이룰 수 있다.
제 5 절연 재료층(220)은 제 4 층(216)위에 형성된다. 제 5 층(220)의 절연 재료가 제 1 층(210)의 절연 재료처럼 선택된 에천트의 동일한 에칭 속도를 가지는 경우가 편리하다. 또한, 제 5층은 선택적으로 도펀트용 소스가 될 수 있다. 처리의 용이성의 관점으로부터, 제 1 층(210)의 재료가 제 5 층(220)의 재료과 동일한 경우에 유리하다. 일 예에서, 층(220)은 100nm 두께를 갖는다.
화학 기계적 연마(CMP) 중단 층(211)은 층(220)위에 형성된다. 층(221)의 상부에 있는 재료가 화학 기계적 연마으로 제거될 때, CMP 중단층(221)은 이어지는 처리 과정동안 층(220)을 보호한다. 화학 기계적 연마에 의해 제거하기 위한 적절한 저항을 갖는 금속은 본 기술 분야의 통상의 지식을 가진자들에게 널리 공지되어 있다. 적절한 금속의 일예로는 실리콘 질화물이 있다. 25nm 내지 50nm의 두께를 갖는 실리콘 질화물층은 화학 기계적 연마를 위한 적절한 중단층이 된다. 층(221)은 또한, 아래에 놓인 층(220)의 상부로부터 도펀트 외부 확산에 대한 배리어로서 동작한다.
도 3c를 참조하면, 윈도우(225)는 실리콘 기판(200)의 중도핑된 영역(205)에 6개의 층(210,211,215,216,220)을 통하여 에칭된다. 윈도우의 직경은 특정 디바이스에 대한 크기 제약 및 윈도우를 형성하는데 사용된 리소그래픽 방법의 제약들에 의해 결정된다. 윈도우는 종래의 리소그래픽 방법을 사용하여 형성된다. 윈도우(225)는 화학적 클리닝(예를 들면, RCA 또는 피라냐클리닝(piranha-clean))에 놓여져서, 윈도우의 바닥부분에서 실리콘을 클리어시킨다. 이 클리닝 단계의 결과로서, 윈도우에 인접한 층(210,220)의 작은 부분이 제거된다. 이 에칭 결과를 도 3d에 도시하였다.
도 3e를 참조하면, 윈도우(225)는 결정질 반도체 재료(230; 예를 들면, 실리콘)로 채워진다. 윈도우내에 단일 결정질 실리콘을 형성하는 방법은 본 기술 분야에 숙련된 자들에게 이미 공지되어 있다. 일 실시예에서, 에피택셜 실리콘이 윈도우(225)에 선택적으로 증착된다. 다른 실시예에서, 비결정 실리콘은 전체 기판 표면에 증착되지만, 윈도우(225)에 증착된 실리콘(230)은 화학 기계적 연마에 의해 제거된다. 비결정 반도체 재료는 기판을 어닐링함으로써 재결정화된다. 결과적인 기판을 도 3e에 도시하였다. 앞서 말한 바와 같이, 층(221)은 화학 기계적 연마에 대한 중단층으로서 동작한다.
윈도우(225)에 형성된 결정질 반도체 플러그(230)는 디바이스(260; 도 3p)의 채널이 된다. 그러므로, 결정질 반도체 플러그(230)는 도핑된다. 채널 영역(260)에 대한 도펀트가 플러그(230)가 형성되는 것처럼 동일한 위치에 도입되는 경우가 유리하다. 그러나, 또한, 도펀트의 주입도 적절하게 고려될 수 있다.
앞서 말한 바와 같이, 층(210,220)은 소스 및 드레인 연장부에 대한 자기 정렬 도펀트 소스가 될 수 있다. 유사하게는, 층(215)은 채널에 대한 자기 정렬 도펀트 소스가 될 수 있다. 도펀트 소스층에서의 도펀트의 농도 그래디언트는 플러그(230)의 채널 영역 또는 각각의 소스/드레인 연장 영역에 대응하는 수직 도펀트 그래디언트를 도입하기 위해 제어될 수 있다.
윈도우(225)가 졀정질 반도체(230)로 채워진 이후, 반도체(230)는 소망의 방식으로 도핑되며, 제 6 재료층(235)은 도 3f에 설명된 기판상에 형성된다. 층(235)은 자기 정렬 상단 접촉(도 3g의 드레인 접촉(235))을 제공하는 재료이다. 예시된 적절한 재료는 도핑된 다결정 실리콘이다. 선택된 도펀트는 실리콘 채널(도 3p의 260)을 도핑하는데 사용된 형태의 반대의 도펀트의 형태이다. 도펀트의 농도는 1020원자/cm3보다 크다. 일 실시예에서는 층(235)은 100nm 두께였다.
도 3f에 설명된 바와 같이, 재료층(236)은 층(235)위에 형성된다. 이 재료는 잔재하는 부분이 결정질 반도체 플러그(230) 및 그와 인접한 영역을 덮도록 패턴화된다(도 3g). 재료층(236)은 층(215)을 제거하기 위해 선택된 에천트내에서 재료층(215)의 에칭 속도보다 상당히 느리다. 이러한 관점에 의해, 층(236)으로부터 선택된 재료가 층(211,216)의 재료와 동일한 경우가 유리하다. 적절한 재료의 일예로는 실리콘 질화물이 있다. 실리콘 질화물(236)층은 앞서 설명한 방법을 사용하여 층(235)위에 형성된다.
도 3g에 설명된 바와 같이, 종래의 리소그래피 방법을 사용하며, 층(236,235,221,220)은 실리콘이 채워진 윈도우의 상부에 놓이거나 실리콘이 채워진 윈도우의 인접한 부분의 층의 위치에서만 잔존하도록 패턴화된다(하나 이상의 드라이 에칭 단계를 사용함). 층(220,221,235,236)의 잔존 부분은 디바이스의 드레인을 형성한다. 도 3h에 도시된 바와 같이, 그 뒤, 재료층(240)이 증착된다. 층(240)의 재료는 층(215)를 제거하기 위해 선택된 에천트 내에서 재료층(215)의 에칭 속도보다 상당히 느린 에칭 속도를 갖도록 선택된다. 층(240)의 적절한 재료의 예로는 실리콘 질화물이 있다. 이 층(240)의 두께는 층(236,235,221,220)의 잔존 부분이 다음 에천트와의 접촉으로부터 보호되도록 선택된다. 일 실시예에서, 층(240)은 150nm 두께를 갖는다. 그 뒤, 층(240)은 드라이 플라즈마 에칭 등에 의해 이방성 에천트를 사용하여 에칭된다. 도 3i에 설명한 바와 같이, 이방성 에칭이후 잔존하는 층(240)의 일부만이 층(220,221,235,236)에 인접한 부분이 된다. 이 에칭의 결과로, 층(215)이 노출된다.
이어서, 기판은 웨트 에칭(예를 들면, 수성의 버퍼링된 물화 수소산) 또는 등방성 드라인 에칭(예를 들면, 무수의 물화 수소산) 등을 받으며, 노출된 층(215)의 잔존 부분을 제거한다. 도 3j에서 설명한 바와 같이, 층(210)의 잔존 부분은 층(211)에 의해 덮여지고, 층(220,221,235)은 층(216,236,240)의 잔존 부분에 의해 덮여진다. 결과적으로, 층(210,220,221,235)의 잔존 부분은 순차적인 에칭 방법을 이용하여 접촉과 격리된 상태로 유지된다.
선택적으로, 희생 산화물층은 표면 전파 기술처럼 실리콘 플러그(230)의 노출된 표면상에 성장된다. 도 3k를 참조하면, 희생 열 실리콘 이산화물(245)층이 실리콘 플러그(230)의 노출된 표면에 성장된다. 일에로, 이 희생 산화물층의 두께는 6nm이다. 10nm 미만의 희생 실리콘 산화물의 두께가 적절한 것으로 고려된다. 희생 실리콘 산화물(245)은 종래의 등방성 에칭(예를 들면, 수성 물화 수소산)을 사용하여 제거된다(도 3l). 희생 산화물의 형성 및 제거의 결과로서, 실리콘 플러그(230)의 표면은 부드럽게 되며, 일부의 측벽 디펙트 및 에칭 손상이 제거된다. 층(211)은 접촉 층(210)으로부터 웨트 에칭 방법을 보호한다. 이 에칭의 결과로 인해, 증착된 층(215)의 두께에 대응하는 실리콘 플러그(230)의 일부가 노출된다. 플러그(230)의 노출된 부분은 형성될 디바이스의 물리적인 게이트 길이를 규정한다.
또한, 희생 층(245)은 순차적으로 형성된 게이트 산화물이 층(211,216) 근방을 얇게 하는 양을 감소시킨다. 희생 산화물(245)이 형성될 때, 실리콘 근접층(211,216)의 일부가 산화된다. 산화되는 실리콘의 이러한 부분은 제거된다. 실리콘 근접 층(211,216)의 일부가 제거되기 때문에, 순차적으로 형성된 게이트 산화물 근접 층(211,216)상에 스트레스가 거의 없으며, 순차적으로 형성된 게이트의 에지를 규정한다.
다른 실시예에서, 희생 산화물은 또한 소스/드레인 연장부에서 적절한 낮은 시트 저항을 유지하면서, 쇼트 채널 효과에 증가한 저항을 제공하기 위해 사용된다. 드레인 유도 배리어 로워링(drain-induced barrier lowering), 임계 전압 롤오프(threshold voltage rolloff) 및 서브스레스홀드 스윙의 악화 등의 쇼트 채널 효과는 일반적으로 디바이스 오프전류의 증가를 유발한다. 디바이스 오프전류의 이러한 증가는 바람직하지 못하다. 쇼트 채널 효과에 대해 증가된 저항은 더 두꺼운 희생 산화물을 형성함으로서 달성될 수 있다. 희생 산화물이 제거되기 때문에, 더 두꺼운 희생 산화물은 실리콘 플러그 내에 형성된 소스(232) 및 드레인(233)의 표면에 비해, 디바이스의 더 많이 오목하게된 채널 영역의 표면이 실리콘 플러그(230)내에 존재하게 된다. 결과적으로, 실리콘 플러그내의 채널 표면을 투시해본 소스(232,233) 연장부의 깊이는 소스 및 들인 연장부의 표면의 투시한 소스 및 드레인 연장부의 깊이보다 더 얕다. 본 기술 분야의 통상의 지식을 가진 자들은 채널 표면을 투시해본 소스(232) 및 드레인(233) 연장부 깊이의 감소는 쇼트 채널 효과에 대해 더 큰 저항의 디바이스를 형성함을 알 수 있다. 소스 및 드레인 연장부에 관련된 채널 표면을 오목하게 하기 위한 희생 산화물을 사용함으로서, 가속된 소스 및 드레인 연장부를 갖는 트랜지스터 디바이스가 형성된다.
희생 산화물의 특정한 두께는 특정한 디바이스에 대한 소스 및 드레인 연장부의 깊이에 의존한다. 예를 들면, 디바이스의 소스 및 드레인 연장부의 깊이가 30nm 인 경우, 희생 산화물은 50nm의 두께로 성장한다. 희생 산화물이 제거될 때, 디바이스의 채널은 소스 및 드레인 연장부의 표면의 대략 22nm 아래로 오목하게 된다. 본 예에서, 채널 표면에 관련된 소스/드레인 연장부의 깊이는 8nm이다.
채널로부터 도시된 바와 같이 소스/드레인 연장부의 깊이를 측정하는 방법에 대한 설명 및 이에 따라 소망의 디바이스 효과를 확보하기 위해 희생 산화물 두께를 선택하는 방법은 본원에 참조문헌으로서 포함된 Brews, J.R.,등에 의한 "Generalized Gukde for MOSFET Miniatruization,"IEDM, p. 215(1979)에 개시되어 있다. 본 기술 분야의 통상의 지식을 가진자들은 희생 산화물의 소망의 두께를 확보하기 위한 조건을 선택할 수 있음은 물론이다.
본 발명의 처리에 있어서, 임의의 구조의 실리콘 플러그상에 형성할 수 있는 희생 산화물의 두께에는 상한선이 존재한다. 이 상한선은 산화 조건에 의존한다. 일단, 그 두께에 다다르면, 산화물은 이러한 조건하에 더 이상 두꺼워지지 않는다. 이 처리는 자기 제한으로 이루어지기 때문에 유리하다. 결론적으로, 종료점을 결정하기 위해 산화물의 두께를 감시할 필요가 없게 되었다. 따라서, 이 방식을 이용하여 매우 얇은(50nm 미만) 균일한 플러그를 형성할 수 있다.
본 발명의 일 실시예에서, 두꺼운 희생 산화물(즉, 10nm 두께 이상)이 형성되며, 질화물층(211,216)의 두께는, 상기 두께의 희생 산화물을 제거하는 동안 이 질화물층이 층(210,220)을 보호하기 위해 에칭 중단부로서 동작하는 것을 보증하기 위해 선택된다. 또한, 층(211,216)은, 두꺼운 희생 산화물이 형성될 때 도입되는 강도를 기계적으로 견디기에 충분한 두께가 되어야 한다. 희생 산화물 두께의 적어도 1/3의 두께를 갖는 질화물 층이 적절한 것으로 고려된다. 희생 산화물층 두께의 적어도 1/2의 두께를 갖는 질화물층은 더 얇은 층보다 기계적인 강도를 잘 견딜 수 있다.
그 뒤, 기판은 실리콘 플러그(230)의 노출된 부분상에 게이트 유전체 층(250)을 형성하는 조건에 놓인다. 결과적인 구조는 도 3m에 도시되어 있다. 게이트 유전체(250)의 두께는 1nm 내지 20nm 정도이다. 적절한 두께의 한 예로는 2.8nm이다. 예를 들면, 반도체 플러그가 실리콘인 경우, 실리콘 이산화물의 게이트 유전체층이 산소가 포함된 대기에서 700℃ 내지 1100℃의 온도로 기판을 가열함으로써 형성된다. 게이트 유전체를 형성하는 다른 방법(예를 들면, 화학적 기상 증착법, 제트 기상 증착법 또는 원자 층 증착법) 등이 적절하게 사용될 수 있다. 소망의 두께의 게이트 유전체를 형성하는 조건은 본 기술 분야에 통상의 지식을 가진자들에게 널리 공지되어 있다.
도 3n을 참조하면, 게이트 전극은 충분히 등각이며 적절한 게이트 재료층(255; 예를 들면, 도펀트가 원래의 위치에 도입되는 도핑된 비정질 실리콘층)을 증착함으로서 형성된다. 그 뒤, 비정질 실리콘은 다결정질 실리콘을 형성하기 위해 순차적으로 재결정화된다. 도펀트 농도가 충분하여, 층(255)의 고유저항이 충분히 낮아진다. 그러나, 게이트는 그 위에 형성된 게이트 산화물(250)로 실리콘 플러그(230)의 일부를 둘러싼다. 이 게이트 층의 증착된 두께는 희생층(215)의 적어도 1/2의 두께(예를 들면, 층(215)의 두께가 50nm, 100nm 또는 200nm인 실예에서 150nm)가 요구된다.
도 3p를 참조하면, 도펀트들은 소스(232) 및 드레인(233) 연장부를 형성하기 위해, 솔리드 페이즈 확장에 의해 도펀트 소스 층(210,220)으로부터 결정질 반도체 플러그(230)로 주입된다. 층(221)은 층(220)의 도펀트를 층(220)의 확산으로부터 보호한다. 이 방법의 장점은 소스 및 드레인 연장부(결과적으로는 디바이스의 채널)가 디바이스의 게이트가 되어 배열된다는 것이다. 소스층(210,220)에 대한 솔리드 페이즈 확산에 의해 도핑된 결정질 반도체 플러그(230) 부분내의 도펀트 주입은 일반적으로 적어도 1 x 1019/cm3이며, 장점으로 고려되는 농도는 5 x 1019/cm3내지 1 x 1020/cm3의 도펀트 농도이다. 이러한 솔리드 페이즈 확산 방법으로, 매우 얕은 소스 및 드레인 연장부를 확보할 수 있다. 소스(232) 및 드레인(233) 연장부가 플러그(230)를 관통하는 거리는 플러그의 폭의 1/2미만이 바람직하다. 이 방식에서 도펀트 관통을 제한하는 것은 플러그(230)의 대향측으로부터 도핑된 영역내에 겹쳐지는 것을 방지한다. 또한, 소스(232) 및 드레인(233) 연장부는 디바이스 게이트가 바람직하게는 게이트 길이의 1/4미만으로 제한된다는 조건하에 연장된다. 이 도펀트들은 플러그(230)의 채널 영역(260)내에 있는 도펀트의 반대 형태가 된다.
다른 대안의 실시예에서, 도핑되지 않은 실리콘 이산화물의 박막층(예를 들면, 25nm 정도 두께의 층)이 층(205)위에 형성된다. 도 3e를 참조하면, 이 층(미 도시)은 중도핑된 도펀트 소스 층(210)으로부터 층(205) 아래로, 또 그것이 형성되는 때 실리콘 플러그(230) 상부로의 솔리드 페이즈 인산 도펀트 확산에 대해 배리어로서 작용한다.
상술된 실시예들은 본 발명을 사용하는 처리의 특정 예를 설명하기 위해 제공되었다. 본 기술 분야의 통상의 지식을 가진자들은 다양한 처리 순서, 재료 및 본 발명을 실행하는데 유용한 방법 등이 있음을 이해할 수 있음은 물론이다. 본 발명은 첨부된 특허청구범위에 기재된 것을 제외하고는 설명하기 위해 제시된 실시예들에 한정되도록 구성되지 않았다.
Claims (23)
- 수직 트랜지스터를 제조하는 방법에 있어서,반도체 디바이스의 소스 영역과 드레인 영역으로 구성되는 그룹으로부터 선택된 제 1 디바이스 영역(105)을 반도체 기판(100)에 형성하는 단계,상기 반도체 기판에서 상기 제 1 디바이스 영역 위에 적어도 3개의 재료층(110, 115, 120)들을 형성하는 단계로서, 제 2 층(115)이 제 1 층과 제 3층 사이에 삽입되는, 상기 적어도 3개의 재료층(110, 115, 120)들을 형성하는 단계,상기 3개의 재료층들에 윈도우(125)를 형성하는 단계로서, 상기 윈도우는 상기 반도체 기판(100)에 형성된 상기 제 1 디바이스 영역(105)에서 종단하는, 상기 윈도우(125)를 형성하는 단계,상기 윈도우(125)를 반도체 재료(130)로 채우는 단계로서, 그에 의해 상기 적어도 3개의 재료층(110, 115, 120)들에 반도체 플러그를 형성하고, 상기 플러그는 제 1 단부와 제 2 단부를 가지며 상기 제 1 단부는 상기 제 1 디바이스 영역(105)과 접촉하는, 상기 윈도우를 채우는 단계,상기 윈도우가 상기 반도체 재료로 채워진 이후 상기 기판의 표면을 화학 기계적 연마하는 단계로서, 상기 화학 기계적 연마는 상기 적어도 3개의 재료층들의 최상층에서 중단하는, 상기 화학 기계적 연마하는 단계,실리콘 플러그(140)의 제 2 단부에 소스 영역과 드레인 영역으로 구성되는 그룹으로부터 선택된 제 2 디바이스 영역을 형성하는 단계로서, 상기 제 1 및 제 2 디바이스 영역들 중 하나는 소스 영역이고 다른 하나는 드레인 영역인, 상기 제 2 디바이스 영역을 형성하는 단계,제 3 층(120)의 일부를 제거하는 단계로, 그에 의해 상기 제 3 층의 상기 제거된 부분 아래에 있는 제 2 층(115)을 노출시키는, 상기 제 3 층(120)의 일부를 제거하는 단계,상기 제 2 층(115)을 제거하는 단계로, 그에 의해 상기 반도체 플러그(130)의 일부를 노출시키는, 상기 제 2 층(115)을 제거하는 단계,상기 반도체 플러그(130)의 상기 노출된 부분상에 유전체 재료층(150)을 형성하는 단계,상기 유전체 재료층(150)과 접촉하는 게이트(155)를 형성하는 단계를 포함하는, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 2 층은 에천트내에서의 에칭에 의해 제거되며, 에천트내에서, 상기 제 1 층은 제 1 에칭 속도를 갖고, 상기 제 2 층은 제 2 에칭 속도를 갖고, 상기 제 3 층은 제 3 에칭 속도를 가지며, 상기 에천트내에서 상기 제 2 에칭 속도는 상기 제 1 에칭 속도와 상기 제 3 에칭 속도보다 적어도 10배 더 빠른, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 반도체 플러그는 도핑된 반도체 플러그이며, 도펀트가 n형 도펀트들 및 p형 도펀트들로 구성되는 그룹으로부터 선택되는, 수직 트랜지스터 제조 방법.
- 제 3 항에 있어서,상기 반도체 재료는 결정질 반도체 재료이며, 실리콘, 실리콘-게르마늄 및 실리콘-게르마늄-카본으로 구성되는 그룹으로부터 선택되는, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 1 재료층, 상기 제 2 재료층, 또는 상기 제 1 및 제 2 재료층들 모두 중 어느 하나 위에 절연 재료층을 형성하는 단계를 더 포함하는, 수직 트랜지스터 제조 방법.
- 제 5 항에 있어서,상기 절연 재료층은 에칭 중단층인, 수직 트랜지스터 제조 방법.
- 제 5 항에 있어서,상기 절연 재료층은 오프셋 스페이서인, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 적어도 3개의 재료층들에서 최상 재료층은 화학 기계적 연마를 위한 중단부인, 수직 트랜지스터 제조 방법.
- 제 8 항에 있어서,상기 적어도 3개의 재료층들에서 상기 최상 재료층은 실리콘 질화물층인, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 1 디바이스 영역 위에, 적어도 4개의 재료층들이 그 위에 형성되기 이전에 확산 배리어층을 형성하는 단계를 더 포함하는, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 반도체 플러그의 상기 노출된 부분상에 열 산화물층을 형성하는 단계와, 상기 열 산화물층을 제거하는 단계와, 다음에, 상기 반도체 플러그의 상기 노출된 부분상에 상기 유전체 재료층을 형성하는 단계를 더 포함하는, 수직 트랜지스터 제조 방법.
- 제 11 항에 있어서,상기 열 산화물층을 제거할시에 상기 반도체 플러그에 원하는 오목부를 제공하도록 상기 열 산화물의 형성을 제어하는 단계를 더 포함하는, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 기판은 실리콘 기판들 및 실리콘온인슐레이터(SOI) 기판들로 구성되는 그룹으로부터 선택되는, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 유전체 재료층은 산소 함유 분위기에서 약 700℃ 내지 약 1100℃의 범위내의 온도로 상기 기판을 가열함으로써 상기 반도체 플러그상에 형성되는, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 유전체 재료층은 화학적 기상 증착법에 의해 상기 반도체 플러그상에 형성되는, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 유전체 재료층은 원자층 증착에 의해 상기 반도체 플러그상에 형성되는, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 유전체 재료층은 제트 기상 증착에 의해 상기 반도체 플러그상에 형성되는, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 반도체 플러그상에 형성된 상기 유전체 재료층은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 및 금속 산화물로 구성되는 그룹으로부터 선택되는, 수직 트랜지스터 제조 방법.
- 제 18 항에 있어서,상기 반도체 플러그 상에 형성된 상기 유전체 재료층의 두께는 약 1nm 내지 약 20nm인, 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트는 다결정질 실리콘, 도핑된 비정질 실리콘, 실리콘-게르마늄, 실리콘-게르마늄-카본, 금속들 및 금속 화합물들로 구성되는 그룹으로부터 선택된 적어도 하나의 재료층인, 수직 트랜지스터 제조 방법.
- 제 20 항에 있어서,상기 게이트 재료는 화학적 기상 증착, 전기 도금, 또는 이들의 조합에 의해서 상기 기판상에 형성되는, 수직 트랜지스터 제조 방법.
- 제 21 항에 있어서,상기 금속들 및 금속 화합물들은 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 실리사이드, 탄탈늄, 탄탈늄 질화물, 몰리브덴, 알루미늄 및 구리로 구성되는 그룹으로부터 선택되는, 수직 트랜지스터 제조 방법.
- 제 20 항에 있어서,상기 게이트는 다층 구조이며, 그 층들은 동일하거나 서로 다른 재료인, 수직 트랜지스터 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/335707 | 1999-06-18 | ||
| US09/335,707 US6197641B1 (en) | 1998-08-28 | 1999-06-18 | Process for fabricating vertical transistors |
| US9/335707 | 1999-06-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010029807A KR20010029807A (ko) | 2001-04-16 |
| KR100392278B1 true KR100392278B1 (ko) | 2003-07-22 |
Family
ID=23312924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0033163A KR100392278B1 (ko) | 1999-06-18 | 2000-06-16 | 수직 트랜지스터 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6197641B1 (ko) |
| EP (1) | EP1063694B1 (ko) |
| JP (1) | JP2001057427A (ko) |
| KR (1) | KR100392278B1 (ko) |
| DE (1) | DE60001600T2 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001057427A (ja) | 2001-02-27 |
| US6197641B1 (en) | 2001-03-06 |
| DE60001600T2 (de) | 2003-11-13 |
| EP1063694A1 (en) | 2000-12-27 |
| KR20010029807A (ko) | 2001-04-16 |
| DE60001600D1 (de) | 2003-04-17 |
| EP1063694B1 (en) | 2003-03-12 |
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