JP4797185B2 - 縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタ - Google Patents

縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタ Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、異なる導電型の接合を組み込んだ半導体デバイス、およびこうしたデバイスを作る方法を対象とする。より具体的には、本発明は、バイポーラ接合トランジスタ・デバイス、およびこうしたデバイスを組み込んだ集積回路の加工方法に関する。
【０００２】
【従来の技術】
半導体デバイス性能の向上およびデバイス密度（単位面積当たりのデバイス数）を高くすることは、従来から半導体産業の重要な目的となっている。デバイス密度は、個々のデバイスをより小さくすること、およびデバイスをより密に詰め込むことによって高くする。しかし、デバイスの寸法（フィーチャ・サイズまたはデザイン・ルールとも呼ばれる）が小さくなると、デバイスを形成する方法およびその構成要素を適合させなければならない。例えば、生産ライン・フィーチャ・サイズは、現在０．２５ミクロンから０．１２ミクロンの範囲にあり、微細化の傾向は変えようがない。しかし、デバイスの寸法が縮小すると、何らかの製作上の制限が、特にリソグラフィ工程で発生する。実際、現在のリソグラフィ工程は、今日のデバイス・ユーザーが要求する必要最小限のサイズで、正確にデバイスを製作することができない点に近づいている。
【０００３】
現在、大部分の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）は、横型配置で形成され、電流は基板の主面またはボデー表面と平行に流れる。これらＭＯＳＦＥＴデバイスのサイズが縮小し、デバイス密度が高くなるに従って、加工プロセスの難しさも上昇する。特に、リソグラフィ・パターンへの画像描写に用いられる放射線の波長がデバイス寸法に近づいているので、チャネルを作るためのリソグラフィ工程は問題である。したがって、横型ＭＯＳＦＥＴについては、ゲート長は、リソグラフィ技術で精密に制御することができない点に近づいている。
【０００４】
実装密度の最近の進歩により、いろいろな形の縦型ＭＯＳＦＥＴが得られている。特に、縦型デバイスは、Ｔａｋａｔｏ，Ｈ．等の「Ｉｍｐａｃｔ ｏｆ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅｓ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）ｆｏｒ Ｕｌｔｒａ−Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＬＳＩ’ｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、３８（３）巻、５７３〜５７７頁（１９９１年）に記述され、プレーナＭＯＳＦＥＴデバイスの代替として提案されている。最近では、縦型リプレイスメント・ゲート・トランジスタとして特徴づけられるＭＯＳＦＥＴが記述されている。Ｈｅｒｇｅｎｒｏｔｈｅｒ等「Ｔｈｅ Ｖｅｒｔｉｃａｌ−Ｒｅｐｌａｃｅｍｅｎｔ Ｇａｔｅ（ＶＲＧ）ＭＯＳＦＥＴ：Ａ ５０−ｎｍ Ｖｅｒｔｉｃａｌ ＭＯＳＦＥＴ ｗｉｔｈ Ｌｉｔｈｏｇｒａｐｈｙ−Ｉｎｄｅｐｅｎｄｅｎｔ Ｇａｔｅ Ｌｅｎｇｔｈ」Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、７５頁、１９９９年を参照されたい。
【０００５】
一般に、集積回路は、ＭＯＳＦＥＴ、ＪＦＥＴおよびバイポーラ接合トランジスタを含めた複数の能動素子、および抵抗器、コンデンサなどの受動構成部品を有する。共有の米国特許第６，０２７，９７５号、第６，１９７，６４１号は、縦型リプレイスメント・ゲート（ＶＲＧ）ＭＯＳＦＥＴを加工するためのある種の技術を教示しており、参照により本明細書に組み込む。したがって、集積回路の製作コストを低減するために、ＭＯＳＦＥＴの加工に用いられるのと同様の両立性のある処理ステップを用いて、バイポーラ接合トランジスタ（ＢＪＴｓ）を製作することが有利である。
【０００６】
【発明が解決しようとする課題】
縦型ＭＯＳＦＥＴの加工と両立性のあるプロセスを用いてＢＪＴを加工するための、アーキテクチャおよび加工プロセスが提供される。
【０００７】
【課題を解決するための手段】
本発明の一実施形態によれば、半導体デバイスは、半導体材料の第１層を有し、その中に第１ドープト領域を形成する。複数の半導体および絶縁層が第１ドープト領域の上に重なり、複数の層にウインドウまたはトレンチが形成される。第１ドープト領域とは異なる導電型の第２ドープト領域が、ウインドウ内で、第１ドープト領域の上に重なっている。やはりウインドウ内で、第２ドープト領域とは異なる導電型の第３ドープト領域が、第２領域の上に重なっている。第１領域は、ＢＪＴのコレクタ領域であり、第２領域はベースである。第３領域はエミッタである。
【０００８】
関連の製作方法では、集積回路構造を、デバイス形成に適当な半導体層を形成すること、および第１面に沿って第１表面を設けることによって加工する。その上に複数の層を形成し、複数の層内にウインドウを形成する。ＢＪＴデバイスでは、第１デバイス領域を半導体層に形成し、このデバイス領域がコレクタである。ベース層をコレクタ層の上に形成し、エミッタ領域をベースの上に形成する。ベースおよびエミッタ領域はいずれもウインドウ内に形成される。
【０００９】
本発明によれば、ＢＪＴおよび縦型ＭＯＳＦＥＴは、両立性のある加工プロセスを用いて、最小限の加工ステップを追加して、同じ半導体基板に加工することができる。すなわち、どちらのデバイスも複数の共用の絶縁層および半導体層から形成され、各デバイスの活性領域のいくつかはウインドウ内の複数の層に形成される。
【００１０】
好ましい実施形態の説明と以下の図面を用いて検討すれば、本発明をより容易に理解することができ、本発明のさらなる利益および効果がさらに容易に分かるであろう。
【００１１】
一般的習慣により、各種記載の特徴は縮尺ではなく、本発明に関連する特定の特徴を強調するように描かれている。参照符合は、図面および試験すべてについて同じ要素を意味する。
【００１２】
【発明の実施の形態】
トランジスタおよび集積回路の加工に関して、用語「主表面」は、例えばプレーナ・プロセスで、複数のトランジスタが、その中およびその周りで加工される半導体層の表面を指す。本明細書で用いる用語「縦型」は、主表面に対して実質的に直交していることを意味する。一般に、主表面は、バイポーラ・トランジスタ・デバイスが加工される単結晶シリコン層の＜１００＞面に沿っている。ＭＯＳＦＥＴについては、用語「縦型トランジスタ」は、個々の半導体構成部品が主表面に対して垂直に配列しているトランジスタを意味し、従って電流はドレインからソースへ垂直に流れる。例として、縦型ＭＯＳＦＥＴについては、ソース、チャネルおよびドレイン領域は、主表面に対して比較的垂直なアラインメントで形成される。ＢＪＴに関しては、用語「縦型トランジスタ」は、コレクタ、ベースおよびエミッタ領域が、主表面に対して比較的垂直なアラインメントで形成されることを意味する。コレクタは、トランジスタ動作中に、電流の伝導および電荷のコレクションを含む、バイポーラ・トランジスタ・デバイスのコレクタ機能を行う半導体層の一部を意味する。そのような領域が無くてもトランジスタの電気特性が変わらない場合には、同じ導電型の隣接領域はコレクタに含まれない。
【００１３】
本発明は、縦型リプレイスメント・ゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）の加工と類似しており両立性があるプロセスを用いて、バイポーラ接合トランジスタ（ＢＪＴｓ）を加工するプロセスを対象とする。ここに記述する一つまたは複数の実施形態によれば、ＢＪＴおよびＶＲＧトランジスタは、コストおよび加工の複雑さを最小化する方法で、例えばＶＲＧ形成に対して追加のマスク・ステップの数を最小にするように、単一のシリコン基板上に形成される。本発明は、これらの目的を実現するＢＪＴデバイスおよび加工プロセスを開示する。
【００１４】
図１Ａから１Ｑは、本発明による代表的なデバイスを形成するための加工の様々な段階にある、集積回路構造２００の断面図を示す。この説明から、バイポーラ接合トランジスタを単独で、またはＶＲＧトランジスタの加工とともに、いかにして加工できるかが明白になるであろう。
【００１５】
ＶＲＧＭＯＳＦＥＴおよびＢＪＴ両方を形成するための加工プロセスを、図１Ａから１Ｑに図示する。単一の加工プロセスで両方のデバイス型を加工することの両立性を実証するために、ＶＲＧＭＯＳＦＥＴおよびＢＪＴ両方の形成を図示する。しかし、本発明は、縦型ＭＯＳＦＥＴおよびＢＪＴが並列配列で、または同じプロセス・フロー中に加工される実施形態に限定されるものではない。
【００１６】
本明細書に記載の様々な半導体フィーチャおよび領域は、シリコン半導体処理に基づくことが好ましいが、本発明の他の実施形態は、単独または組み合わせた、化合物半導体またはヘテロ接合半導体を含む異なる半導体材料に基づいてもよい。
【００１７】
図１Ａを参照すると、濃厚にドープしたソース領域２０５を、シリコン基板２００、好ましくは＜１００＞結晶配向を有する基板に、露出した主表面２０３に沿って形成する。この縦型ＭＯＳＦＥＴの実施形態では、後述するように、デバイスのソース領域はシリコン基板に形成され、ドレイン領域はその後形成される縦型チャネルの上に形成される。別法として、ドレイン領域を基板に形成し、ソース領域を縦型チャネルの上に形成することもできる。前の実施形態が、本明細書の説明の主題である。しかし、本明細書の説明から、ドレイン領域がシリコン基板に形成され、ソース領域がその後形成される縦型チャネルの上に形成されるデバイスを容易に形成できることは明らかであろう。
【００１８】
ＭＯＳＦＥＴデバイスに、濃厚にドープしたソース領域２０５を形成した後、ソース領域２０５をマスクし、シリコン基板２００に埋め込みコレクタ領域２０６を形成する。ソース領域２０５にｎ型をドープした場合は、埋め込みコレクタ領域２０６にはｐ型をドープし、ＰＮＰ ＢＪＴの一領域を形成する。ソース領域２０５にｐ型をドープする実施形態では、埋め込みコレクタ領域２０６にはｎ型がドープされ、ＮＰＮ ＢＪＴを形成する。本発明の他の実施形態では、埋め込み絶縁体充填トレンチまたはＬＯＣＯＳ領域（すなわち、シリコンの局所酸化）など、何らかの形の分離を同じドーパント型領域の間に介在させる場合は、ソース領域２０５にｐ型（またはｎ型）をドープすることができ、埋め込みコレクタにもｐ型（またはｎ型）をドープすることができる。
【００１９】
濃厚にドープしたソース領域２０５および埋め込みコレクタ領域２０６の深さ、その中のドーパント濃度およびドーパントの型（例えば、ｎ型またはｐ型）は、すべて設計選択事項である。ドーパントがリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはホウ素（Ｂ）である代表的なソース領域２０５は、約１×１０１９原子／ｃｍ３から約５×１０２０原子／ｃｍ３の範囲のドーパント濃度を有する。基板２００におけるソース領域２０５の深さは、約２００ｎｍ未満であることが好ましい。埋め込みコレクタ領域２０６の代表的濃度も、約１×１０１９原子／ｃｍ３から約５×１０２０原子／ｃｍ３の範囲である。埋め込みコレクタ領域２０６の深さは、一般にソース領域の深さと同じである。下記から明らかなように、埋め込みコレクタ領域２０６は、後で形成され図１Ｆで参照符合２３４によって識別される隣接コレクタ領域（すなわち、「コレクタ」動作の大部分が行われる活性コレクタ領域）より高いドーピング濃度を有する。したがって、コレクタ領域２３４との電気的接触は、より高いドーピング濃度の結果より低い抵抗を有する、より高くドープされた埋め込みコレクタ２０６を経由して行われる。
【００２０】
図１Ｂでは、ソース領域２０５および埋め込みコレクタ２０６の上に複数の材料層が形成される。一実施形態では、材料２１０、２１１、２１５、２１６および２２０の５層が、基板２００のソース領域２０５および埋め込みコレクタ２０６の上に形成される。絶縁層２１０は、ソース領域２０５および埋め込みコレクタ２０６を、上に重なる層から電気的に分離する。したがって、絶縁層２１０は、この絶縁の目的に合致する材料から構成され、絶縁の目的に整合する厚みを有する。適当な材料の例には、ドープト酸化シリコンが含まれる。ドープト絶縁層の使用は、絶縁層２１０もドーパント・ソースとしての役割を果たして、後で説明するように、引き続き形成されるＭＯＳＦＥＴデバイスのソース／ドレイン拡張部に、固相拡散プロセスによってドープするような実施形態で有利である。二酸化シリコン・ドーピング・ソースの一例は、ＰＳＧ（リンガラス、すなわちリンドープト酸化シリコン）またはＢＳＧ（ボロン・ガラス、すなわちボロン・ドープト酸化シリコン）である。当分野の技術者なら、基板上にＰＳＧまたはＢＳＧの層を形成する適当な手段、例えば、プラズマ増速化学気相成長法（ＰＥＣＶＤ）を知っている。絶縁層２１０の適当な厚みは、約２５ｎｍから約２５０ｎｍの範囲である。絶縁層２１０は、１×１０２１／ｃｍ３のオーダーの高いドーパント濃度を有する。
【００２１】
絶縁層２１０の上に、エッチ・ストップ層２１１を形成する。エッチ・ストップは、当分野の技術者に知られているように、エッチングが下にある層または上に重なる層に進行するのを防止することを意図している。したがって、エッチ・ストップは、選択されたエッチング液に対して、隣接層より著しく大きな耐エッチング性を有する。具体的にこの場合は、選択されたエッチング液に対して、エッチ・ストップ層２１１のエッチング速度は、後述する犠牲層である上に重なる層のエッチング速度よりずっと遅い。本発明によれば、二酸化シリコン（例えば、テトラエチレンオルソシリケート（ＴＥＯＳ）から形成された二酸化シリコン）の犠牲層の除去のために、下にある層に対するエッチング液の作用を制限する適当なエッチ・ストップ材料が選択される。窒化シリコン（Ｓｉ３Ｎ４）はこうした適当なエッチ・ストップ材料である。
【００２２】
エッチ・ストップ層２１１の厚みは、エッチング工程で取り除かれる材料の深さに対して、選択されたエッチング液に対するエッチ・ストップ材料の抵抗性がどの程度であるかで決まる。エッチング液が下にある層に作用するのを防ぐことに加えて、エッチ・ストップ層２１１は、固相拡散工程中にソース／ドレイン拡張部を作るのに用いられたドーパントの、下方への拡散に対するオフセット・スペーサおよび拡散バリヤの役割も果たし、これによりゲートに対するソース／ドレイン拡張部の間隔および長さを画定する。エッチ・ストップ層２１１は、約５ｎｍから約５０ｎｍの範囲の厚みを有する。
【００２３】
エッチ・ストップ層２１１の上に、（例えば、ＴＥＯＳプロセスによって）犠牲層２１５を形成する。後続の処理ステップ中に、犠牲層２１５を除去し、犠牲層２１５が空けたスペースにＭＯＳＦＥＴゲートを形成する。したがって、犠牲層２１５の絶縁材料は、エッチング液が、エッチ・ストップ層２１１と比べて、犠牲層２１５を除去するために著しく高い選択性を有するように選ばれる。犠牲層２１５の厚みは、最終ＭＯＳＦＥＴデバイスのチャネル長に対応するように選ばれる。二酸化シリコンは、犠牲層２１５の適当な半導体材料の一例である。
ＴＥＯＳプロセスでは、一般に、酸素雰囲気中、６５０℃から７５０℃での化学気相成長（ＣＶＤ）によって、気化した液体ＴＥＯＳ（テトラエチルオルソシリケート前駆体（Ｓｉ（ＯＣ２Ｈ５）４）が分解してシリコン酸化膜（ＴＥＯＳ堆積酸化物と呼ばれる）の形成が起こる。こうしたＴＥＯＳ堆積は、良好な均一性およびステップ・カバレッジを実現することが知られている。一般に、この堆積膜は、二酸化シリコンと呼ばれることが多いが、シリコンの非化学量論的酸化物であることが分かっている。オゾン（Ｏ３）を、例えば反応酸素の１０パーセントまで混ぜると、より低温での堆積が促進される。オゾンを含む代表的な反応は、４００℃および３００トルで、オゾン６パーセントを含む酸素を１分当たり４標準リットル（ｓｌｍ）、Ｈｅを１．５ｓｌｍ、およびＴＥＯＳを１分当たり３００標準立方センチメートル（ｓｃｃｍ）として行われる。
【００２４】
エッチ・ストップ層２１６は、犠牲層２１５の上にも形成される。エッチ・ストップ層２１６は、層２１１の機能と同様な役割を果たし、例えば窒化シリコンで形成することができる。
【００２５】
エッチ・ストップ層２１６の上に、絶縁層２２０を形成する。絶縁層２２０は、絶縁層２１０と同じエッチング速度（共通のエッチング液に対して）を有することが有利であるので、これらの層を同じ材料、例えばＰＳＧまたはＢＳＧから形成することが好ましく、したがって、これもまたＭＯＳＦＥＴソース／ドレイン拡張部へのドーパント・ソースとしての役割を果たすことができる。
【００２６】
層２１０、２１１、２１５、２１６および２２０のすべては、通常の化学気相成長法（ＣＶＤ）プロセス、または他のよく知られた堆積技術を用いて堆積することができる。上記の層の順序については、他の実施形態が、大きな変更、例えば堆積層の減少を含んでもよいことにも留意しなければならない。いずれにせよ、得られる構造を用いてＭＯＳＦＥＴデバイス用の一つの縦型チャネル領域と、ＢＪＴデバイス用の他の領域が形成される。
【００２７】
図１Ｃを参照すると、開口、ウインドウ、またはトレンチ２２５および２２７が、絶縁層２２０、エッチ・ストップ層２１６、犠牲層２１５、エッチ・ストップ層２１１、および絶縁層２１０を通して、ＭＯＳＦＥＴのソース領域２０５およびＢＪＴの埋め込みコレクタ領域２０６まで異方的にエッチングされている。ウインドウの水平寸法、すなわち図１Ｄの断面の水平寸法は、最終デバイスの所望の性能特性、加工されるデバイスのサイズ的制約、およびウインドウ２２５および２２７の形成に用いられるリソグラフィ工程の限界によって決まる。ウインドウ２２５および２２７の長さ、すなわち頁内部への距離も、主として設計選択事項である。ウインドウ２２５および２２７は、同寸法である必要は無い。所与のウインドウ水平寸法に対して、ウインドウ内に後で形成されるコンダクタの電流容量は、ウインドウ長さの増大と共に増加する。
【００２８】
次いで、ウインドウ２２５および２２７は、化学洗浄工程（例えば、ＲＣＡまたはピランハ・クリーン）にかけて、ウインドウ２２５および２２７の底のシリコンを洗浄する。この洗浄ステップの結果、ウインドウ２２５および２２７との境界を形成している絶縁層２１０および２２０の小部分が除去される。得られたくぼみ２２８を図１Ｄに示す。こうして、犠牲層２１５およびエッチ・ストップ層２１１および２１６は、絶縁層２１０および２２０の端部を越えて延在する。
【００２９】
図１Ｅを参照すると、デバイス品質の結晶性半導体材料（例えばシリコン）２３０および２３１を、それぞれウインドウ２２５および２２７内に形成する。使用可能な結晶性半導体材料の他の例には、シリコンゲルマニウムおよびシリコンゲルマニウム炭素がある。結晶性半導体材料をウインドウ内に形成する技術は、当分野の技術者にはよく知られている。例えば、結晶性半導体材料は、エピタキシャルに（すなわち、それぞれソース領域２０５および埋め込みコレクタ領域２０６から成長させて）または堆積させて、ウインドウ２２５および２２７内に形成することができる。他の実施形態では、基板２００全体上にアモルファス・シリコンを堆積させ、ウインドウ２２５および２２７、ならびに各ウインドウ上端の頭部２３２および２３３を除いてすべてを除去する。次いでアモルファス・シリコンは、例えばレーザーでアニールしてこれを再結晶化する。
【００３０】
ウインドウ２２５内の結晶性半導体材料またはプラグ２３０には、ドープしてＭＯＳＦＥＴチャネルを形成し、かつ反対にドープしたソースおよびドレイン拡張部を形成しなければならない。但し、一般に後者はプロセスの後方で形成される。チャネル領域を形成するために結晶性半導体材料２３０をドーピングする各種の周知技術は適当である。エピタキシャル成長または堆積による形成中のＩｎ−ｓｉｔｕドーピング、または形成後の結晶性半導体材料２３０中へのドーパントの注入は、チャネル領域を形成する適当な方法である。Ｉｎ ｓｉｔｕ、すなわち化学気相成長法で材料の層が形成されるときのドーパント導入は、よく知られており本明細書では詳細に説明しない。一般に、ドーパントは、堆積工程の適当な点で雰囲気中に導入されて所望の濃度を形成する。これらの技術はいずれも、ＢＪＴの結晶性半導体材料２３１の、二つの反対にドープされた領域の形成にも適用することができる。
【００３１】
結晶性半導体材料２３０および２３１は、ドープされていない状態で成長または堆積し、次いで注入によってドーピングすることもできる。ＢＪＴ用の結晶性半導体材料２３１は、２つのドーパント型を含む。すなわち、頭部領域２３５はベースを形成し、したがって下にあるコレクタ領域２３４とは反対のドーパント型を有するので、２つの注入ステップが必要になる。第１ステップでは、両領域２３４および２３５には、イオン注入によって第１ドーパント型をドープする。次いで、適当なエネルギーでイオンを注入することによって反対にドーピングして、領域２３４のドーパントを第１ドーパント型から第２ドーパント型へ変えてベース領域２３５を形成し、一方、下にあるベース領域２３４は、第１ドーパント型でドーピングされたままである。代表的な最終ドーパント濃度は、エミッタについては１×１０１９から５×１０２０／ｃｍ３、ベースについては１×１０１７／ｃｍ３、およびコレクタについては１×１０１６／ｃｍ３である。ＭＯＳＦＥＴ用チャネルの底部にソース／ドレイン拡張部を形成するためには、基板２００から結晶性半導体材料２３０の底部へドーパントを拡散することができる。イオン注入も、結晶性半導体材料２３０の頭部にソース／ドレイン拡張部領域を作るための適当な手段である。また下記に詳述するように、隣接する絶縁層からソース／ドレイン拡張部の領域にドーパントを拡散するために固相拡散を用いることもできる。
【００３２】
さらに他の実施形態では、ウインドウ２２７の２つのＢＪＴ領域２３４および２３５に異なる半導体材料を用いることが所望される。このときは、次に他の材料をその中に堆積させることができるように、成長エピタキシャル層が完全にウインドウ２２７を充填しないようにする。当分野の技術者なら分かるように、この実施形態に従ってウインドウ２２７に異なる材料を形成させるには、他のウインドウで何らかの加工ステップが行われている間は、ウインドウ２２５と２２７を交互にマスキングすることが必要である。
【００３３】
結晶性半導体材料２３０および２３１にドープし、ドーパントがその中に所望どうりに分布した後は（ある実施形態では、ソースおよびドレイン拡張部は、プロセスのこの点ではまだ形成されていない）、基板には、ドーパントの分布に著しく影響を与える条件を施すべきではない。このステップの後、１１００℃を超える温度に基板をさらさないことが、必ずしもではないが、好ましい。実際、プロセスのこの点の後、１０００℃を超える温度に基板をさらさないことが有利である。ある実施形態では、基板は、９００℃を超える温度に長時間（例えば、数分を超えて）さらさない。しかし、基板に、約１０００℃の温度で、ドーパントの分布に悪影響を与えずに瞬時熱アニールを施すことができる。別法として、所望のドーパント分布を生じさせるように、この後の高温処理を計画することもできる。
【００３４】
結晶性半導体材料２３０および２３１の頭部２３２および２３３は、例えば化学的／機械的研摩によって除去される。この工程の結果、図１Ｆに示したように、結晶性半導体材料２３０および２３１の上面と絶縁層２２０とが平坦化される。同様に図１Ｆに示したように、ベース領域２３５に隣接する絶縁層の領域上に、窒化シリコン層２３６を形成する。窒化層２３６は、今後形成されるエミッタを、絶縁層２２０のＢＳＧ材料からのｐ型固相拡散から分離することが好ましい。ベース領域２３５にアクセスするために、窒化シリコン層２３６にウインドウ２３７をエッチングする。これらのプロセス・ステップの間、ＭＯＳＦＥＴデバイスはマスクされる。
【００３５】
絶縁層２２０および窒化シリコン層２３６を含めた構造全体の上に、共形層２３８を形成する。層２３８は、ＭＯＳＦＥＴの自己整合頭部コンタクト（この実施形態ではドレイン・コンタクト）を提供する。層２３８の適当な材料の１例は、ドープト多結晶シリコンであり、この場合ドーパントの型は、ＭＯＳＦＥＴチャネル・ドーパントと反対である。層２３８のドーパントの濃度は、約１×１０２０原子／ｃｍ３より高い。
【００３６】
図１Ｇにさらに示したように、層２３８の上に共形層２３９を堆積する。層２３９用に選ぶ材料は、犠牲層２１５のエッチング速度より著しく遅いエッチング速度を有するように選ぶ。好ましくは、２３９用に選ぶ材料は、エッチ・ストップ層２１１および２１６の材料と同じである。適当な材料の１例は窒化シリコンである。層２３９は、既知の技術を用いて層２３８の上に形成される。
【００３７】
通常のリソグラフィ技術を用いて、層２３８、層２３９および絶縁層２２０をパターン化し、残る部分が結晶性半導体材料２３０またはベース２３５の上に重なる部分または隣接部だけとなるように、（１つまたは複数のドライ・エッチ・ステップを用いて）エッチングする。図１Ｈを参照されたい。ここで、ＢＪＴのエミッタは参照符合２４１で呼ばれ、ＭＯＳＦＥＴのドレインは参照符合２４２で呼ばれる。
【００３８】
一実施形態では、プロセスのこの点で、上記のようにＰＳＧまたはＢＳＧ材料から形成されている絶縁層２１０および２２０からの固相拡散によってソース／ドレイン拡張部を形成する。ドーパントは、絶縁層２１０および２２０からの固相拡散によって、結晶性半導体材料２３０および２３１内に移動させられて、ＭＯＳＦＥＴのソース拡張部２７０およびドレイン拡張部２７２、およびＢＪＴの領域拡張部２７４を形成する。固相拡散では、酸化物（例えば、二酸化シリコン）はドーパント・ソースとしての役割を果たす。高温で、ドーパントは、結晶性半導体材料２３０および２３１のドープされた酸化物から隣接のドープされてない（またはわずかにドープされた）領域に移動させられる。ドープされる領域が、結晶性半導体材料２３０および２３１と、ドーパント・ソースとしての役割を果たす絶縁層２１０および２２０の間の界面によって画定されているので、この技術は有利である。この技術は、自己整合ソース／ドレイン拡張部（すなわち、ソース・ドレイン拡張部がゲートと整合している）の形成を可能にする。固相拡散技術の例は、Ｏｎｏ，Ｍ等「Ｓｕｂ−５０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ｎ−ＭＯＳＦＥＴＳ ｗｉｔｈ １０ｎｍ Ｐｈｏｓｐｈｏｒｕｓ Ｓｏｕｒｃｅａｎｄ Ｄｒａｉｎ Ｊｕｎｃｔｉｏｎｓ」、ＩＥＤＭ ９３、１１９〜１２２頁（１９９３年）、およびＳａｉｔｏ，Ｍ等「Ａｎ ＳＰＤＤ Ｄ−ＭＯＳＦＥＴ Ｓｔｒｕｃｔｕｒｅ Ｓｕｉｔａｂｌｅ ｆｏｒ ０．１ ａｎｄ Ｓｕｂ ０．１ Ｍｉｃｒｏｎ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ ａｎｄ Ｉｔｓ Ｅｌｅｃｔｒｉｃａｌ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ」、ＩＥＤＭ ９２、８９７〜９００頁（１９９２年）に記載されており、これらを参照により本明細書に組み込む。
【００３９】
絶縁層２１０および２２０からドープされる結晶性半導体材料２３０部分のドーパントの濃度は、一般に、少なくとも約１×１０１９／ｃｍ３であり、約５×１０１９／ｃｍ３のドーパント濃度が有利であると考えられる。この固相拡散技術を用いて、非常に浅いソースおよびドレイン拡張部２７０／２７２を得ることができる。ソース拡張部２７０およびドレイン拡張部２７２は、結晶性半導体材料２３０内部へ、好ましくは結晶性半導体材料２３０の幅の半分未満まで浸透していることが示されている。このようにドーパントの浸透を制限することにより、結晶性半導体材料２３０の反対側からチャネル領域で重なる可能性が回避される。さらに、ソース拡張部２７０およびドレイン拡張部２７２がゲート誘電体２５０の下へ延在する距離は、ゲート長の４分の１未満に制限されることが好ましい。この距離は、オフセット・スペーサとしての役割を果たすエッチ・ストップ層２１１および２１６の厚みによって制御することができる。当分野の技術者なら周知のように、ソース拡張部２７０およびドレイン拡張部２７２のドーパントは、結晶性半導体材料２３０のチャネル２６０のドーパントとは反対の型である。
【００４０】
図１Ｉに示したように、次いで共形層２４０を堆積する。所与のエッチ化学反応に対して、層２４０の材料は、犠牲層２１５のエッチング速度より著しく遅いエッチング速度であるように選ぶ。層２４０の適当な材料の一例は窒化シリコンである。層２４０の厚みは、ドレイン２４２、エミッタ２４１、層２３９および絶縁層２２０の残る部分が、その後のエッチング液との接触から保護されるように選ばれる。
【００４１】
次いで、ドライ・プラズマ・エッチングなどの異方性エッチングを用いて層２４０をエッチングする。これによりエッチ・ストップ層２１６の一部分が除去される。したがって、図１Ｊに示したように、異方性エッチング後に残る層２４０の部分は、絶縁層２２０、ドレイン２４２、エミッタ２４１、および層２３９の横に隣接する側壁のみである。このエッチング工程の結果、エッチ・ストップ層２１１の一部が除去され、ここで犠牲層２１５が露出する。
【００４２】
次いで、デバイスに、ウエット・エッチング（例えば、水性フッ化水素酸）または等方性ドライ・エッチング（例えば、無水フッ化水素酸）を施す。これにより、犠牲層２１５の露出残存部分が除去される。結果を図１Ｋに示す。ここでは、絶縁層２１０は、エッチ・ストップ層２１１にまだ覆われている。絶縁層２２０およびドレイン２４２は、エッチ・ストップ層２１６、ならびに層２３９および２４０の残存部分によって包まれている。したがって、絶縁層２１０および２２０、ならびにドレイン２４２の残存部分は、その後のエッチング手段との接触から分離されている。犠牲層２１５の除去によって露出した結晶性半導体材料２３０の領域は、ＭＯＳＦＥＴデバイスの物理的チャネル長を画定する。さらに、ＢＪＴ領域内のエミッタ２４１および絶縁層２２０は、層２３９および２４０、ならびにエッチ・ストップ層２１６によって保護されている。
【００４３】
図１Ｌを参照すると、熱二酸化シリコンの犠牲層２４５を、結晶性半導体材料２３０および２３１（後者がコレクタ領域２３４およびベース領域２３５を含む）の露出表面上に、約１０ｎｍ未満のオーダーの厚みまで成長させる。犠牲二酸化シリコン２４５を、通常の等方性エッチング（例えば、水性フッ化水素酸）を用いて除去する（図１Ｍ参照）。犠牲二酸化シリコン２４５の形成および除去の結果、結晶性半導体材料２３０および２３１各々の表面は、より滑らかになり側壁欠陥のいくつかは除去される。エッチ・ストップ層２１１および２１６は、この手段が絶縁層２１０および２２０、ならびにドレイン２４２に接触することを防ぐ。このステップは必要ないが、結晶性半導体材料２３０および２３１に過度の欠陥がある場合には、これを含めることが望ましいであろう。
【００４４】
次いで、ゲート誘電体またはゲート酸化膜の層２５０を、結晶性半導体材料２３０および２３１の露出部分に形成する。図１Ｎを参照されたい。適当な誘電体材料には、例えば、熱成長二酸化シリコン、酸窒化シリコン、窒化シリコンまたは金属酸化物が含まれる。ゲート誘電体２５０の厚みは、約１ｎｍから約２０ｎｍである。適当な厚みの一例は６ｍｍである。一実施形態では、酸素含有雰囲気で約７００℃から約１０００℃の範囲の温度に基板を加熱することによって、二酸化シリコン層を形成する。ゲート誘電体２５０を形成する他の手段には、化学気相成長法、ジェット蒸着法、原子層堆積法があり、これらすべてが適当であると思われる。所望の厚みのゲート誘電体２５０を形成する条件は、当分野の技術者にはよく知られている。
【００４５】
図１Ｏを参照すると、ゲートは、十分共形で適当なゲート材料からなる層２５５（例えば、ドーパントをｉｎ ｓｉｔｕで導入し、次いで再結晶化して多結晶シリコンを形成したドープト・アモルファス・シリコンの層）を堆積することによってゲート誘電体２５０の周辺に形成される。好ましくは、このステップは、結晶性半導体材料２３０および２３１のドーパントのドーパント・プロフィルに著しい影響を与えない条件で行われる。適当なゲート電極材料の他の例には、ドープト多結晶シリコン、ドープト・シリコン・ゲルマニウム、およびドープト・シリコン・ゲルマニウム炭素がある。適当に低い抵抗率を有し、ゲート誘電体２５０の材料および他の半導体処理ステップと適合する金属および金属含有化合物も、適当なゲート材料であると考えられる。こうした金属の例には、チタン、窒化チタン、タングステン、タングステン・シリサイド、タンタル、窒化タンタル、およびモリブデンが含まれる。ゲート材料が、半導体プラグ材料２３０のバンド・ギャップほぼ中央近くの仕事関数を有すると有利である。ゲートを形成する適当な手段には、化学気相成長法、電気めっき法、およびこれらの組合せが含まれる。
【００４６】
図１Ｐを参照すると、層２５５をパターン化して、ＭＯＳＦＥＴデバイスのゲート２６５およびＢＪＴデバイスの制御端子２６６を形成する。ゲート２６５の配置は、主として設計選択事項である。ゲート２６５は、ＭＯＳＦＥＴのチャネル２６０を形成する結晶性半導体材料２３０およびゲート酸化膜２５０を囲んでいる。ＢＪＴの領域では、制御端子２６６を所望によりパターン化し、フローティングさせておく（すなわち、他の導電層と接続しない）か、この頁面外の第３次元での配線によって、ベース領域２３５と接続することができる。
【００４７】
図１Ｑは、完成した構造を示す。ＭＯＳＦＥＴドレイン２４２へのアクセスは、絶縁層２３９にウインドウをエッチングすることによって実現される。ＢＪＴエミッタ２４１には、層２５５および絶縁層２３９にウインドウをエッチングすることによってアクセスする。ＭＯＳＦＥＴソース領域２０５およびＢＪＴ埋め込みコレクタ領域２０６の両方には、図１Ｑ断面の面外の第３次元でアクセスする。ＢＪＴベース領域２３５へも、第３次元でアクセスする。
【００４８】
さらに他の実施形態では、ドープされていない二酸化シリコンの薄層（例えば、厚み約２５ｎｍ）を、ソース領域２０５の上に形成する。図１Ｅを参照すると、この層（示さず）は、絶縁層２１０（ドーパント・ソース）から下へソース領域２０５を通過し、次いで、結晶性半導体材料２３０が形成されると、上の結晶性半導体材料２３０へと拡散する、望ましくない固相拡散へのバリヤとして働く。
【００４９】
本発明の教示により、上述の加工プロセス・フローに従って組み立てられたＮＰＮ ＢＪＴの断面図を図２に示す。図２に示した層および領域は、それぞれ図１Ａから１Ｑの同じ番号の層および領域に対応する。この例では、エミッタ２４１にはｎ＋をドープし、ベース２３５にはｐをドープし、コレクタ領域２３４にはｎをドープし、埋め込みコレクタ２０６にはｎ＋をドープしている。こうして、通常のＮＰＮ ＢＪＴトランジスタが形成されている。ＮＭＯＳ ＶＲＧデバイスの加工により、ＰＮＰ ＢＪＴトランジスタの形成が可能になる。したがって、ＰＭＯＳおよびＮＭＯＳ ＶＲＧデバイスの両方を有するＣＭＯＳ集積回路では、本発明の教示に従って、プロセス・フローに追加のステップをほとんど必要とせずに、ＮＰＮおよびＰＮＰトランジスタの両方を形成することができる。ＭＯＳＦＥＴのソースおよびドレイン拡張部２７０および２７２の形成と同時に、ＢＪＴに拡張部２７４が形成される。拡張部２７４は、ＢＪＴの動作には必要ないが、有害作用はない。ＭＯＳＦＥＴの酸化膜と同時に形成される酸化膜２５０は、コレクタ２３４とベース２３５がゲート２５５を経由して短絡するのを防止する。
【００５０】
有利には、一実施形態では、ＢＪＴの制御端子２６６は、分離した導電領域を形成する。この領域には、電圧を印加することができ、したがって酸化膜２５０と共に働くと、電界効果作用、すなわち電界効果領域内の可動電荷キャリアのデプリーション、反転、またはアキュムレーションによってバイポーラ接合トランジスタのある種の性能特性を制御または修正することができる。例えば、層制御端子２６６への適当な電圧の印加により、コレクタ領域２３４およびベース領域２３５内にデプリーション領域を形成することができる。こうして、印加電圧は、コレクタ２３４およびベース２３５を通る電流を制御する。印加電圧は、ＢＪＴの耐圧または利得（すなわち、ＢＪＴの出力動力に対する入力動力の割合）の制御にも用いることができる。ＭＯＳＦＥＴのゲートのように、制御端子は、高い入力インピーダンスを示す。
【００５１】
上記の実施形態は、本発明を用いたプロセスの具体例を例示するために提供される。当分野の技術者なら、本発明を実施するために有用な、多くのプロセス・シーケンス、材料、および手段があることを理解するであろう。本発明は、頭記の特許請求の範囲と整合性がある点以外は、例示した例に限定されるものではない。
【図面の簡単な説明】
【図１Ａ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｂ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｃ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｄ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｅ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｆ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｇ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｈ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｉ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｊ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｋ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｌ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｍ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｎ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｏ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｐ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図１Ｑ】順次加工ステップ中の、本発明の一実施形態による回路構造の断面図である。
【図２】本発明の一実施形態によるバイポーラ接合トランジスタ構造の断面図である。

Claims (30)

  1. 縦型バイポーラ接合トランジスタの加工方法であって、
    半導体基板に、第１導電型をドープした埋め込みコレクタ領域（２０６）を形成するステップと、
    前記半導体基板の埋め込みコレクタ領域の上に、順に、第１絶縁層（２１０）、犠牲層（２１５）、そして第２絶縁層（２２０）を形成するステップと、
    前記第１絶縁層（２１０）、犠牲層（２１５）及び第２絶縁層（２２０）を通じて、前記埋め込みコレクタ領域が露出するように、ウインドウ（２２７）を形成するステップと、
    前記ウインドウに、前記埋め込みコレクタ領域と接触し、前記第１導電型をドープしたコレクタ領域（２３４）と、第２導電型をドープしたベース領域（２３５）とを含む、ドープト半導体プラグ（２３１）を形成するステップと、
    前記ドープト半導体プラグのベース領域の上に重なり、前記第１導電型をドープした、エミッタ領域（２４１）を形成するステップと、
    エッチングプロセスにより、前記犠牲層を除去して、前記ドープト半導体プラグの一部を露出させるステップと、
    前記ドープト半導体プラグの露出部にゲート誘電体（２５０）を形成するステップ、
    前記犠牲層の除去によって生じた空間に、前記ゲート誘電体の周囲に、半導体材料または導電体材料を充填し、制御端子（２６６）を形成するステップと
    を含む方法。
  2. 前記第１導電型がＰ型かつ第２導電型がＮ型である、または、該第１導電型がＮ型かつ第２導電型がＰ型である、請求項１に記載の方法。
  3. 前記犠牲層を除去する際のエッチングプロセスが、等方性ウエット・エッチングまたは等方性ドライ・エッチングである、請求項１に記載の方法。
  4. 前記第１絶縁層、犠牲層、第２絶縁層を順に形成するステップは、前記第１絶縁層（２１０）の上、前記犠牲層の上、または該第１絶縁層（２１０）と犠牲層両方の上に、エッチ・ストップ層（２１１，２１６）を形成するステップをさらに含み、該エッチ・ストップ層が、前記エッチングプロセスにより犠牲層を除去してドープト半導体プラグの一部を露出させるステップの際に、該第１絶縁層（２１０）、前記第２絶縁層（２２０）、または該第１絶縁層（２１０）と第２絶縁層（２２０）両方へのエッチャントの接触を防止する、請求項１に記載の方法。
  5. 前記第１絶縁層（２１０）および前記第２絶縁層（２２０）の材料が、ドープト二酸化シリコンである請求項１に記載の方法。
  6. 前記第１絶縁層（２１０）および前記第２絶縁層（２２０）の材料が、ドープト二酸化シリコンであり、
    前記半導体基板を加熱して前記第１絶縁層（２１０）および前記第２絶縁層（２２０）からドーパントを拡散させて、ドープト半導体プラグの隣接領域をさらにドープするステップをさらに含み、前記第１絶縁層（２１０）および前記第２絶縁層（２２０）のドープト二酸化シリコンの導電型が、ドープト半導体プラグに含まれるコレクタ領域の導電型と反対である、請求項１に記載の方法。
  7. 前記ドープト半導体プラグが、ｉｎ ｓｉｔｕドーピングおよび注入から選択されるプロセスによってドープされる、請求項１に記載の方法。
  8. 前記ドープト半導体プラグが、シリコン、シリコン・ゲルマニウム、およびシリコン・ゲルマニウム炭素からなる群から選択される結晶性半導体材料から形成される、請求項１に記載の方法。
  9. 前記半導体基板が、シリコン基板である請求項１に記載の方法。
  10. 前記ゲート誘電体を形成するステップは、酸素含有雰囲気で７００℃から１０００℃の範囲の温度にて前記半導体基板を加熱すること、化学気相成長法、原子層堆積法、およびジェット蒸着法から選択されるプロセスによって実行される、請求項１に記載の方法。
  11. 前記ゲート誘電体の材料が、二酸化シリコン、窒化シリコン、酸窒化シリコンおよび金属酸化物からなる群から選択される、請求項１に記載の方法。
  12. 前記ゲート誘電体の厚みが、１ｎｍから２０ｎｍである、請求項１に記載の方法。
  13. 前記埋め込みコレクタ領域が、前記コレクタ領域より高いドーピング濃度を有する、請求項１に記載の方法。
  14. 前記制御端子への電圧の印加により、前記ドープト半導体プラグのコレクタ領域およびベース領域内にデプリーション領域を形成する請求項１に記載の方法。
  15. 集積回路構造の加工方法であって、
    半導体基板の主表面のＭＯＳＦＥＴを形成する領域に、第１導電型をドープした第１ドープト領域（２０５）を形成するステップであって、前記第１ドープト領域がソース領域である、ステップ、
    前記半導体基板の主表面の縦型バイポーラ接合トランジスタを形成する領域に、第２導電型をドープした埋め込みコレクタ領域（２０６）を形成するステップと、
    前記第１ドープト領域及び埋め込みコレクタ領域上に、順に、第１絶縁層（２１０）、犠牲層（２１５）、そして第２絶縁層（２２０）を形成するステップと、
    前記第１絶縁層（２１０）、犠牲層（２１５）、第２絶縁層（２２０）を通じて、前記ＭＯＳＦＥＴを形成する領域に、前記第１ドープト領域を露出するように第１ウインドウ（２２５）を形成し、前記縦型バイポーラ接合トランジスタを形成する領域に、前記埋め込みコレクタ領域を露出するように第２ウインドウ（２２７）を形成するステップと、
    前記第１ウインドウに、第２の導電型でドープされた第１ドープト半導体プラグ（２３０）を形成し、前記第２ウインドウに、前記第２導電型をドープしたコレクタ領域（２３４）、および前記第１導電型をドープしたベース領域（２３５）を含み、該コレクタ領域が前記埋め込みコレクタ領域と接触している、第２ドープト半導体プラグ（２３１）を形成するステップと、
    前記第１ドープト半導体プラグ上に第２ドープト領域（２４２）を、及び第２ドープト半導体プラグ上にエミッタ領域（２４１）を形成するステップであって、該第２ドープト領域がドレイン領域である、ステップ、
    前記半導体基板を加熱することにより、前記第１絶縁層（２１０）及び第２絶縁層（２２０）からの固体拡散によって、該第１及び第２絶縁層（２１０，２２０）のドーパントが前記第１ドープト半導体プラグに移動することにより、該第１ドープト半導体プラグと該第１絶縁層（２１０）の隣接する領域に第１ドープト領域の拡張部（２７０）を、該第１ドープト半導体プラグと該第２絶縁層（２２０）の隣接する領域に第２ドープト領域の拡張部（２７２）を形成するステップと、
    エッチングプロセスにより、前記犠牲層を除去し、それにより第１ドープト半導体プラグおよび第２ドープト半導体プラグの一部を露出するステップと、
    前記第１ドープト半導体プラグの露出部及び第２ドープト半導体プラグの露出部上に、ゲート誘電体（２５０）を形成するステップと、
    前記犠牲層の除去によって生じた空間に、前記ゲート誘電体の周囲に、半導体材料または導電体材料を充填することにより、前記ＭＯＳＦＥＴが形成される領域にゲート（２６５）を形成し、前記縦型バイポーラ接合トランジスタを形成する領域に制御端子（２６６）を形成するステップを含む方法。
  16. 前記第１導電型がＰ型かつ第２導電型がＮ型である、または、該第１導電型がＮ型かつ第２導電型がＰ型である、請求項１５の方法。
  17. 前記第１ドープト領域をソース領域に代えてドレイン領域とし、前記第２ドープト領域をドレイン領域に代えてソース領域とする、請求項１５の方法。
  18. 前記犠牲層を除去する際のエッチングプロセスが、等方性ウエット・エッチングまたは等方性ドライ・エッチングである、請求項１５に記載の方法。
  19. 前記第１絶縁層、犠牲層、第２絶縁層を順に形成するステップは、前記第１絶縁層（２１０）の上、前記犠牲層の上、または該第１絶縁層（２１０）と該犠牲層両方の上に、エッチ・ストップ層（２１１，２１６）を形成するステップをさらに含み、該エッチ・ストップ層が、前記エッチングプロセスにより犠牲層を除去し第１ドープト半導体プラグおよび第２ドープト半導体プラグの一部を露出するステップの際に、該第１絶縁層（２１０）、前記第２絶縁層（２２０）、または該第１絶縁層（２１０）と第２絶縁層（２２０）両方へのエッチャントの接触を防止する、請求項１５に記載の方法。
  20. 前記第１絶縁層（２１０）および第２絶縁層（２２０）の材料が、ドープト二酸化シリコンである、請求項１５に記載の方法。
  21. 前記第１絶縁層（２１０）および第２絶縁層（２２０）のドープト二酸化シリコンの導電型が、第１ドープト半導体プラグの導電型と反対である、請求項２０に記載の方法。
  22. 前記第１ドープト半導体プラグおよび第２ドープト半導体プラグが、ｉｎ ｓｉｔｕまたは注入によってドープされる、請求項１５に記載の方法。
  23. 前記第１ドープト半導体プラグおよび第２ドープト半導体プラグが、シリコン、シリコン・ゲルマニウム、およびシリコン・ゲルマニウム炭素からなる群から選択される結晶性半導体材料から形成される、請求項１５に記載の方法。
  24. 前記ゲート誘電体を形成するステップは、酸素含有雰囲気で７００℃から１０００℃の範囲の温度に前記半導体基板を加熱すること、化学気相成長法、原子層堆積法、およびジェット蒸着法から選択されるプロセスによって実行される、請求項１５に記載の方法。
  25. 前記ゲート誘電体の材料が、二酸化シリコン、窒化シリコン、酸窒化シリコンおよび金属酸化物からなる群から選択される、請求項１５に記載の方法。
  26. 前記ゲート誘電体の厚みが、１ｎｍから２０ｎｍである、請求項１５に記載の方法。
  27. 前記制御端子に電圧を印加して、前記第２ドープト半導体プラグ内の電流を制御する、請求項１５に記載の方法。
  28. 前記第２ドープト領域およびエミッタ領域を形成するステップの次に、該第２ドープト領域およびエミッタ領域上に、窒化シリコン層（２３９）を形成するステップをさらに含む、請求項１５に記載の方法。
  29. 前記第１ドープト半導体プラグ（２３０）と第２ドープト半導体プラグ（２３１）を形成するステップの後に、前記第１ドープト半導体プラグの頭部（２３２）および第２ドープト半導体プラグの頭部（２３３）を、平坦化するステップをさらに含む、請求項１５に記載の方法。
  30. 前記半導体基板が、シリコン基板である、請求項１５に記載の方法。
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