JP2003179067A - 縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタ - Google Patents
縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタInfo
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- 239000004065 semiconductor Substances 0.000 claims abstract description 121
- 239000000463 material Substances 0.000 claims abstract description 109
- 238000000034 method Methods 0.000 claims abstract description 95
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000012545 processing Methods 0.000 claims abstract description 36
- 230000008569 process Effects 0.000 claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 50
- 239000002019 doping agent Substances 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 26
- 235000012239 silicon dioxide Nutrition 0.000 claims description 23
- 239000000377 silicon dioxide Substances 0.000 claims description 23
- 238000009792 diffusion process Methods 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 239000003989 dielectric material Substances 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 4
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 4
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 230000008020 evaporation Effects 0.000 claims description 3
- 238000001704 evaporation Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- 238000009825 accumulation Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims 2
- 239000012777 electrically insulating material Substances 0.000 claims 2
- 239000011800 void material Substances 0.000 claims 2
- 238000001039 wet etching Methods 0.000 claims 2
- 239000002253 acid Substances 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 description 12
- 239000007790 solid phase Substances 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- -1 1.5 s of He lm Chemical compound 0.000 description 1
- SDTHIDMOBRXVOQ-UHFFFAOYSA-N 5-[bis(2-chloroethyl)amino]-6-methyl-1h-pyrimidine-2,4-dione Chemical compound CC=1NC(=O)NC(=O)C=1N(CCCl)CCCl SDTHIDMOBRXVOQ-UHFFFAOYSA-N 0.000 description 1
- 241000252506 Characiformes Species 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 241000219492 Quercus Species 0.000 description 1
- 241000256008 Samia Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- SCMCGJZNZWBQDK-UHFFFAOYSA-N [Si](O)(O)(O)O.C=C.C=C.C=C.C=C Chemical compound [Si](O)(O)(O)O.C=C.C=C.C=C.C=C SCMCGJZNZWBQDK-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
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- H01L21/82285—Complementary vertical transistors
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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- H01L21/8248—Combination of bipolar and field-effect technology
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 縦型ＭＯＳＦＥＴの加工と両立性があるバイ
ポーラ接合トランジスタ（ＢＪＴ）の構造および加工方
法を提供する。 【解決手段】 半導体基板上に少なくとも３つの層を形
成し、ＢＪＴ用の埋め込みコレクタ領域およびＭＯＳＦ
ＥＴ用のソース領域を順番に形成した後、この層に２つ
のウインドウまたはトレンチを形成する。第１ウインド
ウは、ソース領域が形成され、第２ウインドウは、埋め
込みコレクタ領域で、何れもシリコン基板表面で終わ
る。次いで、両ウインドウに半導体材料を充填し、ベー
ス上に重なるエミッタ、およびウインドウ内に形成され
たチャネルの上に重なるＭＯＳＦＥＴドレインを形成す
る。３つの層の第２層は犠牲層であり、完全に除去され
る。犠牲層の除去により、チャネルを露出させ、露出し
たチャネル領域の上に誘電体層を成長させ、次いでゲー
トを上に重ねてＢＪＴの形成を完成させる。
ポーラ接合トランジスタ（ＢＪＴ）の構造および加工方
法を提供する。 【解決手段】 半導体基板上に少なくとも３つの層を形
成し、ＢＪＴ用の埋め込みコレクタ領域およびＭＯＳＦ
ＥＴ用のソース領域を順番に形成した後、この層に２つ
のウインドウまたはトレンチを形成する。第１ウインド
ウは、ソース領域が形成され、第２ウインドウは、埋め
込みコレクタ領域で、何れもシリコン基板表面で終わ
る。次いで、両ウインドウに半導体材料を充填し、ベー
ス上に重なるエミッタ、およびウインドウ内に形成され
たチャネルの上に重なるＭＯＳＦＥＴドレインを形成す
る。３つの層の第２層は犠牲層であり、完全に除去され
る。犠牲層の除去により、チャネルを露出させ、露出し
たチャネル領域の上に誘電体層を成長させ、次いでゲー
トを上に重ねてＢＪＴの形成を完成させる。
Description
【０００１】
【発明の属する技術分野】本発明は、異なる導電型の接
合を組み込んだ半導体デバイス、およびこうしたデバイ
スを作る方法を対象とする。より具体的には、本発明
は、バイポーラ接合トランジスタ・デバイス、およびこ
うしたデバイスを組み込んだ集積回路の加工方法に関す
る。
合を組み込んだ半導体デバイス、およびこうしたデバイ
スを作る方法を対象とする。より具体的には、本発明
は、バイポーラ接合トランジスタ・デバイス、およびこ
うしたデバイスを組み込んだ集積回路の加工方法に関す
る。
【０００２】
【従来の技術】半導体デバイス性能の向上およびデバイ
ス密度（単位面積当たりのデバイス数）を高くすること
は、従来から半導体産業の重要な目的となっている。デ
バイス密度は、個々のデバイスをより小さくすること、
およびデバイスをより密に詰め込むことによって高くす
る。しかし、デバイスの寸法（フィーチャ・サイズまた
はデザイン・ルールとも呼ばれる）が小さくなると、デ
バイスを形成する方法およびその構成要素を適合させな
ければならない。例えば、生産ライン・フィーチャ・サ
イズは、現在０．２５ミクロンから０．１２ミクロンの
範囲にあり、微細化の傾向は変えようがない。しかし、
デバイスの寸法が縮小すると、何らかの製作上の制限
が、特にリソグラフィ工程で発生する。実際、現在のリ
ソグラフィ工程は、今日のデバイス・ユーザーが要求す
る必要最小限のサイズで、正確にデバイスを製作するこ
とができない点に近づいている。
ス密度（単位面積当たりのデバイス数）を高くすること
は、従来から半導体産業の重要な目的となっている。デ
バイス密度は、個々のデバイスをより小さくすること、
およびデバイスをより密に詰め込むことによって高くす
る。しかし、デバイスの寸法（フィーチャ・サイズまた
はデザイン・ルールとも呼ばれる）が小さくなると、デ
バイスを形成する方法およびその構成要素を適合させな
ければならない。例えば、生産ライン・フィーチャ・サ
イズは、現在０．２５ミクロンから０．１２ミクロンの
範囲にあり、微細化の傾向は変えようがない。しかし、
デバイスの寸法が縮小すると、何らかの製作上の制限
が、特にリソグラフィ工程で発生する。実際、現在のリ
ソグラフィ工程は、今日のデバイス・ユーザーが要求す
る必要最小限のサイズで、正確にデバイスを製作するこ
とができない点に近づいている。
【０００３】現在、大部分の金属酸化物半導体電界効果
トランジスタ（ＭＯＳＦＥＴｓ）は、横型配置で形成さ
れ、電流は基板の主面またはボデー表面と平行に流れ
る。これらＭＯＳＦＥＴデバイスのサイズが縮小し、デ
バイス密度が高くなるに従って、加工プロセスの難しさ
も上昇する。特に、リソグラフィ・パターンへの画像描
写に用いられる放射線の波長がデバイス寸法に近づいて
いるので、チャネルを作るためのリソグラフィ工程は問
題である。したがって、横型ＭＯＳＦＥＴについては、
ゲート長は、リソグラフィ技術で精密に制御することが
できない点に近づいている。
トランジスタ（ＭＯＳＦＥＴｓ）は、横型配置で形成さ
れ、電流は基板の主面またはボデー表面と平行に流れ
る。これらＭＯＳＦＥＴデバイスのサイズが縮小し、デ
バイス密度が高くなるに従って、加工プロセスの難しさ
も上昇する。特に、リソグラフィ・パターンへの画像描
写に用いられる放射線の波長がデバイス寸法に近づいて
いるので、チャネルを作るためのリソグラフィ工程は問
題である。したがって、横型ＭＯＳＦＥＴについては、
ゲート長は、リソグラフィ技術で精密に制御することが
できない点に近づいている。
【０００４】実装密度の最近の進歩により、いろいろな
形の縦型ＭＯＳＦＥＴが得られている。特に、縦型デバ
イスは、Ｔａｋａｔｏ，Ｈ．等の「Ｉｍｐａｃｔ ｏｆ
Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅｓ Ｔｒａｎｓｉ
ｓｔｏｒ（ＳＧＴ）ｆｏｒＵｌｔｒａ−Ｈｉｇｈ−Ｄｅ
ｎｓｉｔｙ ＬＳＩ’ｓ」、ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ、３８（３）巻、５７３〜５７７頁（１９９１年）に
記述され、プレーナＭＯＳＦＥＴデバイスの代替として
提案されている。最近では、縦型リプレイスメント・ゲ
ート・トランジスタとして特徴づけられるＭＯＳＦＥＴ
が記述されている。Ｈｅｒｇｅｎｒｏｔｈｅｒ等「Ｔｈ
ｅ Ｖｅｒｔｉｃａｌ−Ｒｅｐｌａｃｅｍｅｎｔ Ｇａ
ｔｅ（ＶＲＧ）ＭＯＳＦＥＴ：Ａ ５０−ｎｍ Ｖｅｒ
ｔｉｃａｌ ＭＯＳＦＥＴ ｗｉｔｈ Ｌｉｔｈｏｇｒ
ａｐｈｙ−Ｉｎｄｅｐｅｎｄｅｎｔ Ｇａｔｅ Ｌｅｎ
ｇｔｈ」Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔ
ｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、７５頁、１９９９
年を参照されたい。
形の縦型ＭＯＳＦＥＴが得られている。特に、縦型デバ
イスは、Ｔａｋａｔｏ，Ｈ．等の「Ｉｍｐａｃｔ ｏｆ
Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅｓ Ｔｒａｎｓｉ
ｓｔｏｒ（ＳＧＴ）ｆｏｒＵｌｔｒａ−Ｈｉｇｈ−Ｄｅ
ｎｓｉｔｙ ＬＳＩ’ｓ」、ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ、３８（３）巻、５７３〜５７７頁（１９９１年）に
記述され、プレーナＭＯＳＦＥＴデバイスの代替として
提案されている。最近では、縦型リプレイスメント・ゲ
ート・トランジスタとして特徴づけられるＭＯＳＦＥＴ
が記述されている。Ｈｅｒｇｅｎｒｏｔｈｅｒ等「Ｔｈ
ｅ Ｖｅｒｔｉｃａｌ−Ｒｅｐｌａｃｅｍｅｎｔ Ｇａ
ｔｅ（ＶＲＧ）ＭＯＳＦＥＴ：Ａ ５０−ｎｍ Ｖｅｒ
ｔｉｃａｌ ＭＯＳＦＥＴ ｗｉｔｈ Ｌｉｔｈｏｇｒ
ａｐｈｙ−Ｉｎｄｅｐｅｎｄｅｎｔ Ｇａｔｅ Ｌｅｎ
ｇｔｈ」Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔ
ｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、７５頁、１９９９
年を参照されたい。
【０００５】一般に、集積回路は、ＭＯＳＦＥＴ、ＪＦ
ＥＴおよびバイポーラ接合トランジスタを含めた複数の
能動素子、および抵抗器、コンデンサなどの受動構成部
品を有する。共有の米国特許第６，０２７，９７５号、
第６，１９７，６４１号は、縦型リプレイスメント・ゲ
ート（ＶＲＧ）ＭＯＳＦＥＴを加工するためのある種の
技術を教示しており、参照により本明細書に組み込む。
したがって、集積回路の製作コストを低減するために、
ＭＯＳＦＥＴの加工に用いられるのと同様の両立性のあ
る処理ステップを用いて、バイポーラ接合トランジスタ
（ＢＪＴｓ）を製作することが有利である。
ＥＴおよびバイポーラ接合トランジスタを含めた複数の
能動素子、および抵抗器、コンデンサなどの受動構成部
品を有する。共有の米国特許第６，０２７，９７５号、
第６，１９７，６４１号は、縦型リプレイスメント・ゲ
ート（ＶＲＧ）ＭＯＳＦＥＴを加工するためのある種の
技術を教示しており、参照により本明細書に組み込む。
したがって、集積回路の製作コストを低減するために、
ＭＯＳＦＥＴの加工に用いられるのと同様の両立性のあ
る処理ステップを用いて、バイポーラ接合トランジスタ
（ＢＪＴｓ）を製作することが有利である。
【０００６】
【発明が解決しようとする課題】縦型ＭＯＳＦＥＴの加
工と両立性のあるプロセスを用いてＢＪＴを加工するた
めの、アーキテクチャおよび加工プロセスが提供され
る。
工と両立性のあるプロセスを用いてＢＪＴを加工するた
めの、アーキテクチャおよび加工プロセスが提供され
る。
【０００７】
【課題を解決するための手段】本発明の一実施形態によ
れば、半導体デバイスは、半導体材料の第１層を有し、
その中に第１ドープト領域を形成する。複数の半導体お
よび絶縁層が第１ドープト領域の上に重なり、複数の層
にウインドウまたはトレンチが形成される。第１ドープ
ト領域とは異なる導電型の第２ドープト領域が、ウイン
ドウ内で、第１ドープト領域の上に重なっている。やは
りウインドウ内で、第２ドープト領域とは異なる導電型
の第３ドープト領域が、第２領域の上に重なっている。
第１領域は、ＢＪＴのコレクタ領域であり、第２領域は
ベースである。第３領域はエミッタである。
れば、半導体デバイスは、半導体材料の第１層を有し、
その中に第１ドープト領域を形成する。複数の半導体お
よび絶縁層が第１ドープト領域の上に重なり、複数の層
にウインドウまたはトレンチが形成される。第１ドープ
ト領域とは異なる導電型の第２ドープト領域が、ウイン
ドウ内で、第１ドープト領域の上に重なっている。やは
りウインドウ内で、第２ドープト領域とは異なる導電型
の第３ドープト領域が、第２領域の上に重なっている。
第１領域は、ＢＪＴのコレクタ領域であり、第２領域は
ベースである。第３領域はエミッタである。
【０００８】関連の製作方法では、集積回路構造を、デ
バイス形成に適当な半導体層を形成すること、および第
１面に沿って第１表面を設けることによって加工する。
その上に複数の層を形成し、複数の層内にウインドウを
形成する。ＢＪＴデバイスでは、第１デバイス領域を半
導体層に形成し、このデバイス領域がコレクタである。
ベース層をコレクタ層の上に形成し、エミッタ領域をベ
ースの上に形成する。ベースおよびエミッタ領域はいず
れもウインドウ内に形成される。
バイス形成に適当な半導体層を形成すること、および第
１面に沿って第１表面を設けることによって加工する。
その上に複数の層を形成し、複数の層内にウインドウを
形成する。ＢＪＴデバイスでは、第１デバイス領域を半
導体層に形成し、このデバイス領域がコレクタである。
ベース層をコレクタ層の上に形成し、エミッタ領域をベ
ースの上に形成する。ベースおよびエミッタ領域はいず
れもウインドウ内に形成される。
【０００９】本発明によれば、ＢＪＴおよび縦型ＭＯＳ
ＦＥＴは、両立性のある加工プロセスを用いて、最小限
の加工ステップを追加して、同じ半導体基板に加工する
ことができる。すなわち、どちらのデバイスも複数の共
用の絶縁層および半導体層から形成され、各デバイスの
活性領域のいくつかはウインドウ内の複数の層に形成さ
れる。
ＦＥＴは、両立性のある加工プロセスを用いて、最小限
の加工ステップを追加して、同じ半導体基板に加工する
ことができる。すなわち、どちらのデバイスも複数の共
用の絶縁層および半導体層から形成され、各デバイスの
活性領域のいくつかはウインドウ内の複数の層に形成さ
れる。
【００１０】好ましい実施形態の説明と以下の図面を用
いて検討すれば、本発明をより容易に理解することがで
き、本発明のさらなる利益および効果がさらに容易に分
かるであろう。
いて検討すれば、本発明をより容易に理解することがで
き、本発明のさらなる利益および効果がさらに容易に分
かるであろう。
【００１１】一般的習慣により、各種記載の特徴は縮尺
ではなく、本発明に関連する特定の特徴を強調するよう
に描かれている。参照符合は、図面および試験すべてに
ついて同じ要素を意味する。
ではなく、本発明に関連する特定の特徴を強調するよう
に描かれている。参照符合は、図面および試験すべてに
ついて同じ要素を意味する。
【００１２】
【発明の実施の形態】トランジスタおよび集積回路の加
工に関して、用語「主表面」は、例えばプレーナ・プロ
セスで、複数のトランジスタが、その中およびその周り
で加工される半導体層の表面を指す。本明細書で用いる
用語「縦型」は、主表面に対して実質的に直交している
ことを意味する。一般に、主表面は、バイポーラ・トラ
ンジスタ・デバイスが加工される単結晶シリコン層の＜
１００＞面に沿っている。ＭＯＳＦＥＴについては、用
語「縦型トランジスタ」は、個々の半導体構成部品が主
表面に対して垂直に配列しているトランジスタを意味
し、従って電流はドレインからソースへ垂直に流れる。
例として、縦型ＭＯＳＦＥＴについては、ソース、チャ
ネルおよびドレイン領域は、主表面に対して比較的垂直
なアラインメントで形成される。ＢＪＴに関しては、用
語「縦型トランジスタ」は、コレクタ、ベースおよびエ
ミッタ領域が、主表面に対して比較的垂直なアラインメ
ントで形成されることを意味する。コレクタは、トラン
ジスタ動作中に、電流の伝導および電荷のコレクション
を含む、バイポーラ・トランジスタ・デバイスのコレク
タ機能を行う半導体層の一部を意味する。そのような領
域が無くてもトランジスタの電気特性が変わらない場合
には、同じ導電型の隣接領域はコレクタに含まれない。
工に関して、用語「主表面」は、例えばプレーナ・プロ
セスで、複数のトランジスタが、その中およびその周り
で加工される半導体層の表面を指す。本明細書で用いる
用語「縦型」は、主表面に対して実質的に直交している
ことを意味する。一般に、主表面は、バイポーラ・トラ
ンジスタ・デバイスが加工される単結晶シリコン層の＜
１００＞面に沿っている。ＭＯＳＦＥＴについては、用
語「縦型トランジスタ」は、個々の半導体構成部品が主
表面に対して垂直に配列しているトランジスタを意味
し、従って電流はドレインからソースへ垂直に流れる。
例として、縦型ＭＯＳＦＥＴについては、ソース、チャ
ネルおよびドレイン領域は、主表面に対して比較的垂直
なアラインメントで形成される。ＢＪＴに関しては、用
語「縦型トランジスタ」は、コレクタ、ベースおよびエ
ミッタ領域が、主表面に対して比較的垂直なアラインメ
ントで形成されることを意味する。コレクタは、トラン
ジスタ動作中に、電流の伝導および電荷のコレクション
を含む、バイポーラ・トランジスタ・デバイスのコレク
タ機能を行う半導体層の一部を意味する。そのような領
域が無くてもトランジスタの電気特性が変わらない場合
には、同じ導電型の隣接領域はコレクタに含まれない。
【００１３】本発明は、縦型リプレイスメント・ゲート
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ
ｓ）の加工と類似しており両立性があるプロセスを用い
て、バイポーラ接合トランジスタ（ＢＪＴｓ）を加工す
るプロセスを対象とする。ここに記述する一つまたは複
数の実施形態によれば、ＢＪＴおよびＶＲＧトランジス
タは、コストおよび加工の複雑さを最小化する方法で、
例えばＶＲＧ形成に対して追加のマスク・ステップの数
を最小にするように、単一のシリコン基板上に形成され
る。本発明は、これらの目的を実現するＢＪＴデバイス
および加工プロセスを開示する。
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ
ｓ）の加工と類似しており両立性があるプロセスを用い
て、バイポーラ接合トランジスタ（ＢＪＴｓ）を加工す
るプロセスを対象とする。ここに記述する一つまたは複
数の実施形態によれば、ＢＪＴおよびＶＲＧトランジス
タは、コストおよび加工の複雑さを最小化する方法で、
例えばＶＲＧ形成に対して追加のマスク・ステップの数
を最小にするように、単一のシリコン基板上に形成され
る。本発明は、これらの目的を実現するＢＪＴデバイス
および加工プロセスを開示する。
【００１４】図１Ａから１Ｑは、本発明による代表的な
デバイスを形成するための加工の様々な段階にある、集
積回路構造２００の断面図を示す。この説明から、バイ
ポーラ接合トランジスタを単独で、またはＶＲＧトラン
ジスタの加工とともに、いかにして加工できるかが明白
になるであろう。
デバイスを形成するための加工の様々な段階にある、集
積回路構造２００の断面図を示す。この説明から、バイ
ポーラ接合トランジスタを単独で、またはＶＲＧトラン
ジスタの加工とともに、いかにして加工できるかが明白
になるであろう。
【００１５】ＶＲＧＭＯＳＦＥＴおよびＢＪＴ両方を形
成するための加工プロセスを、図１Ａから１Ｑに図示す
る。単一の加工プロセスで両方のデバイス型を加工する
ことの両立性を実証するために、ＶＲＧＭＯＳＦＥＴお
よびＢＪＴ両方の形成を図示する。しかし、本発明は、
縦型ＭＯＳＦＥＴおよびＢＪＴが並列配列で、または同
じプロセス・フロー中に加工される実施形態に限定され
るものではない。
成するための加工プロセスを、図１Ａから１Ｑに図示す
る。単一の加工プロセスで両方のデバイス型を加工する
ことの両立性を実証するために、ＶＲＧＭＯＳＦＥＴお
よびＢＪＴ両方の形成を図示する。しかし、本発明は、
縦型ＭＯＳＦＥＴおよびＢＪＴが並列配列で、または同
じプロセス・フロー中に加工される実施形態に限定され
るものではない。
【００１６】本明細書に記載の様々な半導体フィーチャ
および領域は、シリコン半導体処理に基づくことが好ま
しいが、本発明の他の実施形態は、単独または組み合わ
せた、化合物半導体またはヘテロ接合半導体を含む異な
る半導体材料に基づいてもよい。
および領域は、シリコン半導体処理に基づくことが好ま
しいが、本発明の他の実施形態は、単独または組み合わ
せた、化合物半導体またはヘテロ接合半導体を含む異な
る半導体材料に基づいてもよい。
【００１７】図１Ａを参照すると、濃厚にドープしたソ
ース領域２０５を、シリコン基板２００、好ましくは＜
１００＞結晶配向を有する基板に、露出した主表面２０
３に沿って形成する。この縦型ＭＯＳＦＥＴの実施形態
では、後述するように、デバイスのソース領域はシリコ
ン基板に形成され、ドレイン領域はその後形成される縦
型チャネルの上に形成される。別法として、ドレイン領
域を基板に形成し、ソース領域を縦型チャネルの上に形
成することもできる。前の実施形態が、本明細書の説明
の主題である。しかし、本明細書の説明から、ドレイン
領域がシリコン基板に形成され、ソース領域がその後形
成される縦型チャネルの上に形成されるデバイスを容易
に形成できることは明らかであろう。
ース領域２０５を、シリコン基板２００、好ましくは＜
１００＞結晶配向を有する基板に、露出した主表面２０
３に沿って形成する。この縦型ＭＯＳＦＥＴの実施形態
では、後述するように、デバイスのソース領域はシリコ
ン基板に形成され、ドレイン領域はその後形成される縦
型チャネルの上に形成される。別法として、ドレイン領
域を基板に形成し、ソース領域を縦型チャネルの上に形
成することもできる。前の実施形態が、本明細書の説明
の主題である。しかし、本明細書の説明から、ドレイン
領域がシリコン基板に形成され、ソース領域がその後形
成される縦型チャネルの上に形成されるデバイスを容易
に形成できることは明らかであろう。
【００１８】ＭＯＳＦＥＴデバイスに、濃厚にドープし
たソース領域２０５を形成した後、ソース領域２０５を
マスクし、シリコン基板２００に埋め込みコレクタ領域
２０６を形成する。ソース領域２０５にｎ型をドープし
た場合は、埋め込みコレクタ領域２０６にはｐ型をドー
プし、ＰＮＰ ＢＪＴの一領域を形成する。ソース領域
２０５にｐ型をドープする実施形態では、埋め込みコレ
クタ領域２０６にはｎ型がドープされ、ＮＰＮ ＢＪＴ
を形成する。本発明の他の実施形態では、埋め込み絶縁
体充填トレンチまたはＬＯＣＯＳ領域（すなわち、シリ
コンの局所酸化）など、何らかの形の分離を同じドーパ
ント型領域の間に介在させる場合は、ソース領域２０５
にｐ型（またはｎ型）をドープすることができ、埋め込
みコレクタにもｐ型（またはｎ型）をドープすることが
できる。
たソース領域２０５を形成した後、ソース領域２０５を
マスクし、シリコン基板２００に埋め込みコレクタ領域
２０６を形成する。ソース領域２０５にｎ型をドープし
た場合は、埋め込みコレクタ領域２０６にはｐ型をドー
プし、ＰＮＰ ＢＪＴの一領域を形成する。ソース領域
２０５にｐ型をドープする実施形態では、埋め込みコレ
クタ領域２０６にはｎ型がドープされ、ＮＰＮ ＢＪＴ
を形成する。本発明の他の実施形態では、埋め込み絶縁
体充填トレンチまたはＬＯＣＯＳ領域（すなわち、シリ
コンの局所酸化）など、何らかの形の分離を同じドーパ
ント型領域の間に介在させる場合は、ソース領域２０５
にｐ型（またはｎ型）をドープすることができ、埋め込
みコレクタにもｐ型（またはｎ型）をドープすることが
できる。
【００１９】濃厚にドープしたソース領域２０５および
埋め込みコレクタ領域２０６の深さ、その中のドーパン
ト濃度およびドーパントの型（例えば、ｎ型またはｐ
型）は、すべて設計選択事項である。ドーパントがリン
（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはホ
ウ素（Ｂ）である代表的なソース領域２０５は、約１×
１０１９原子／ｃｍ３から約５×１０２０原子／ｃｍ３
の範囲のドーパント濃度を有する。基板２００における
ソース領域２０５の深さは、約２００ｎｍ未満であるこ
とが好ましい。埋め込みコレクタ領域２０６の代表的濃
度も、約１×１０ １９原子／ｃｍ３から約５×１０２０
原子／ｃｍ３の範囲である。埋め込みコレクタ領域２０
６の深さは、一般にソース領域の深さと同じである。下
記から明らかなように、埋め込みコレクタ領域２０６
は、後で形成され図１Ｆで参照符合２３４によって識別
される隣接コレクタ領域（すなわち、「コレクタ」動作
の大部分が行われる活性コレクタ領域）より高いドーピ
ング濃度を有する。したがって、コレクタ領域２３４と
の電気的接触は、より高いドーピング濃度の結果より低
い抵抗を有する、より高くドープされた埋め込みコレク
タ２０６を経由して行われる。
埋め込みコレクタ領域２０６の深さ、その中のドーパン
ト濃度およびドーパントの型（例えば、ｎ型またはｐ
型）は、すべて設計選択事項である。ドーパントがリン
（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはホ
ウ素（Ｂ）である代表的なソース領域２０５は、約１×
１０１９原子／ｃｍ３から約５×１０２０原子／ｃｍ３
の範囲のドーパント濃度を有する。基板２００における
ソース領域２０５の深さは、約２００ｎｍ未満であるこ
とが好ましい。埋め込みコレクタ領域２０６の代表的濃
度も、約１×１０ １９原子／ｃｍ３から約５×１０２０
原子／ｃｍ３の範囲である。埋め込みコレクタ領域２０
６の深さは、一般にソース領域の深さと同じである。下
記から明らかなように、埋め込みコレクタ領域２０６
は、後で形成され図１Ｆで参照符合２３４によって識別
される隣接コレクタ領域（すなわち、「コレクタ」動作
の大部分が行われる活性コレクタ領域）より高いドーピ
ング濃度を有する。したがって、コレクタ領域２３４と
の電気的接触は、より高いドーピング濃度の結果より低
い抵抗を有する、より高くドープされた埋め込みコレク
タ２０６を経由して行われる。
【００２０】図１Ｂでは、ソース領域２０５および埋め
込みコレクタ２０６の上に複数の材料層が形成される。
一実施形態では、材料２１０、２１１、２１５、２１６
および２２０の５層が、基板２００のソース領域２０５
および埋め込みコレクタ２０６の上に形成される。絶縁
層２１０は、ソース領域２０５および埋め込みコレクタ
２０６を、上に重なる層から電気的に分離する。したが
って、絶縁層２１０は、この絶縁の目的に合致する材料
から構成され、絶縁の目的に整合する厚みを有する。適
当な材料の例には、ドープト酸化シリコンが含まれる。
ドープト絶縁層の使用は、絶縁層２１０もドーパント・
ソースとしての役割を果たして、後で説明するように、
引き続き形成されるＭＯＳＦＥＴデバイスのソース／ド
レイン拡張部に、固相拡散プロセスによってドープする
ような実施形態で有利である。二酸化シリコン・ドーピ
ング・ソースの一例は、ＰＳＧ（リンガラス、すなわち
リンドープト酸化シリコン）またはＢＳＧ（ボロン・ガ
ラス、すなわちボロン・ドープト酸化シリコン）であ
る。当分野の技術者なら、基板上にＰＳＧまたはＢＳＧ
の層を形成する適当な手段、例えば、プラズマ増速化学
気相成長法（ＰＥＣＶＤ）を知っている。絶縁層２１０
の適当な厚みは、約２５ｎｍから約２５０ｎｍの範囲で
ある。絶縁層２１０は、１×１０２１／ｃｍ３のオーダ
ーの高いドーパント濃度を有する。
込みコレクタ２０６の上に複数の材料層が形成される。
一実施形態では、材料２１０、２１１、２１５、２１６
および２２０の５層が、基板２００のソース領域２０５
および埋め込みコレクタ２０６の上に形成される。絶縁
層２１０は、ソース領域２０５および埋め込みコレクタ
２０６を、上に重なる層から電気的に分離する。したが
って、絶縁層２１０は、この絶縁の目的に合致する材料
から構成され、絶縁の目的に整合する厚みを有する。適
当な材料の例には、ドープト酸化シリコンが含まれる。
ドープト絶縁層の使用は、絶縁層２１０もドーパント・
ソースとしての役割を果たして、後で説明するように、
引き続き形成されるＭＯＳＦＥＴデバイスのソース／ド
レイン拡張部に、固相拡散プロセスによってドープする
ような実施形態で有利である。二酸化シリコン・ドーピ
ング・ソースの一例は、ＰＳＧ（リンガラス、すなわち
リンドープト酸化シリコン）またはＢＳＧ（ボロン・ガ
ラス、すなわちボロン・ドープト酸化シリコン）であ
る。当分野の技術者なら、基板上にＰＳＧまたはＢＳＧ
の層を形成する適当な手段、例えば、プラズマ増速化学
気相成長法（ＰＥＣＶＤ）を知っている。絶縁層２１０
の適当な厚みは、約２５ｎｍから約２５０ｎｍの範囲で
ある。絶縁層２１０は、１×１０２１／ｃｍ３のオーダ
ーの高いドーパント濃度を有する。
【００２１】絶縁層２１０の上に、エッチ・ストップ層
２１１を形成する。エッチ・ストップは、当分野の技術
者に知られているように、エッチングが下にある層また
は上に重なる層に進行するのを防止することを意図して
いる。したがって、エッチ・ストップは、選択されたエ
ッチング液に対して、隣接層より著しく大きな耐エッチ
ング性を有する。具体的にこの場合は、選択されたエッ
チング液に対して、エッチ・ストップ層２１１のエッチ
ング速度は、後述する犠牲層である上に重なる層のエッ
チング速度よりずっと遅い。本発明によれば、二酸化シ
リコン（例えば、テトラエチレンオルソシリケート（Ｔ
ＥＯＳ）から形成された二酸化シリコン）の犠牲層の除
去のために、下にある層に対するエッチング液の作用を
制限する適当なエッチ・ストップ材料が選択される。窒
化シリコン（Ｓｉ３Ｎ４）はこうした適当なエッチ・ス
トップ材料である。
２１１を形成する。エッチ・ストップは、当分野の技術
者に知られているように、エッチングが下にある層また
は上に重なる層に進行するのを防止することを意図して
いる。したがって、エッチ・ストップは、選択されたエ
ッチング液に対して、隣接層より著しく大きな耐エッチ
ング性を有する。具体的にこの場合は、選択されたエッ
チング液に対して、エッチ・ストップ層２１１のエッチ
ング速度は、後述する犠牲層である上に重なる層のエッ
チング速度よりずっと遅い。本発明によれば、二酸化シ
リコン（例えば、テトラエチレンオルソシリケート（Ｔ
ＥＯＳ）から形成された二酸化シリコン）の犠牲層の除
去のために、下にある層に対するエッチング液の作用を
制限する適当なエッチ・ストップ材料が選択される。窒
化シリコン（Ｓｉ３Ｎ４）はこうした適当なエッチ・ス
トップ材料である。
【００２２】エッチ・ストップ層２１１の厚みは、エッ
チング工程で取り除かれる材料の深さに対して、選択さ
れたエッチング液に対するエッチ・ストップ材料の抵抗
性がどの程度であるかで決まる。エッチング液が下にあ
る層に作用するのを防ぐことに加えて、エッチ・ストッ
プ層２１１は、固相拡散工程中にソース／ドレイン拡張
部を作るのに用いられたドーパントの、下方への拡散に
対するオフセット・スペーサおよび拡散バリヤの役割も
果たし、これによりゲートに対するソース／ドレイン拡
張部の間隔および長さを画定する。エッチ・ストップ層
２１１は、約５ｎｍから約５０ｎｍの範囲の厚みを有す
る。
チング工程で取り除かれる材料の深さに対して、選択さ
れたエッチング液に対するエッチ・ストップ材料の抵抗
性がどの程度であるかで決まる。エッチング液が下にあ
る層に作用するのを防ぐことに加えて、エッチ・ストッ
プ層２１１は、固相拡散工程中にソース／ドレイン拡張
部を作るのに用いられたドーパントの、下方への拡散に
対するオフセット・スペーサおよび拡散バリヤの役割も
果たし、これによりゲートに対するソース／ドレイン拡
張部の間隔および長さを画定する。エッチ・ストップ層
２１１は、約５ｎｍから約５０ｎｍの範囲の厚みを有す
る。
【００２３】エッチ・ストップ層２１１の上に、（例え
ば、ＴＥＯＳプロセスによって）犠牲層２１５を形成す
る。後続の処理ステップ中に、犠牲層２１５を除去し、
犠牲層２１５が空けたスペースにＭＯＳＦＥＴゲートを
形成する。したがって、犠牲層２１５の絶縁材料は、エ
ッチング液が、エッチ・ストップ層２１１と比べて、犠
牲層２１５を除去するために著しく高い選択性を有する
ように選ばれる。犠牲層２１５の厚みは、最終ＭＯＳＦ
ＥＴデバイスのチャネル長に対応するように選ばれる。
二酸化シリコンは、犠牲層２１５の適当な半導体材料の
一例である。ＴＥＯＳプロセスでは、一般に、酸素雰囲
気中、６５０℃から７５０℃での化学気相成長（ＣＶ
Ｄ）によって、気化した液体ＴＥＯＳ（テトラエチルオ
ルソシリケート前駆体（Ｓｉ（ＯＣ２Ｈ５）４）が分解
してシリコン酸化膜（ＴＥＯＳ堆積酸化物と呼ばれる）
の形成が起こる。こうしたＴＥＯＳ堆積は、良好な均一
性およびステップ・カバレッジを実現することが知られ
ている。一般に、この堆積膜は、二酸化シリコンと呼ば
れることが多いが、シリコンの非化学量論的酸化物であ
ることが分かっている。オゾン（Ｏ３）を、例えば反応
酸素の１０パーセントまで混ぜると、より低温での堆積
が促進される。オゾンを含む代表的な反応は、４００℃
および３００トルで、オゾン６パーセントを含む酸素を
１分当たり４標準リットル（ｓｌｍ）、Ｈｅを１．５ｓ
ｌｍ、およびＴＥＯＳを１分当たり３００標準立方セン
チメートル（ｓｃｃｍ）として行われる。
ば、ＴＥＯＳプロセスによって）犠牲層２１５を形成す
る。後続の処理ステップ中に、犠牲層２１５を除去し、
犠牲層２１５が空けたスペースにＭＯＳＦＥＴゲートを
形成する。したがって、犠牲層２１５の絶縁材料は、エ
ッチング液が、エッチ・ストップ層２１１と比べて、犠
牲層２１５を除去するために著しく高い選択性を有する
ように選ばれる。犠牲層２１５の厚みは、最終ＭＯＳＦ
ＥＴデバイスのチャネル長に対応するように選ばれる。
二酸化シリコンは、犠牲層２１５の適当な半導体材料の
一例である。ＴＥＯＳプロセスでは、一般に、酸素雰囲
気中、６５０℃から７５０℃での化学気相成長（ＣＶ
Ｄ）によって、気化した液体ＴＥＯＳ（テトラエチルオ
ルソシリケート前駆体（Ｓｉ（ＯＣ２Ｈ５）４）が分解
してシリコン酸化膜（ＴＥＯＳ堆積酸化物と呼ばれる）
の形成が起こる。こうしたＴＥＯＳ堆積は、良好な均一
性およびステップ・カバレッジを実現することが知られ
ている。一般に、この堆積膜は、二酸化シリコンと呼ば
れることが多いが、シリコンの非化学量論的酸化物であ
ることが分かっている。オゾン（Ｏ３）を、例えば反応
酸素の１０パーセントまで混ぜると、より低温での堆積
が促進される。オゾンを含む代表的な反応は、４００℃
および３００トルで、オゾン６パーセントを含む酸素を
１分当たり４標準リットル（ｓｌｍ）、Ｈｅを１．５ｓ
ｌｍ、およびＴＥＯＳを１分当たり３００標準立方セン
チメートル（ｓｃｃｍ）として行われる。
【００２４】エッチ・ストップ層２１６は、犠牲層２１
５の上にも形成される。エッチ・ストップ層２１６は、
層２１１の機能と同様な役割を果たし、例えば窒化シリ
コンで形成することができる。
５の上にも形成される。エッチ・ストップ層２１６は、
層２１１の機能と同様な役割を果たし、例えば窒化シリ
コンで形成することができる。
【００２５】エッチ・ストップ層２１６の上に、絶縁層
２２０を形成する。絶縁層２２０は、絶縁層２１０と同
じエッチング速度（共通のエッチング液に対して）を有
することが有利であるので、これらの層を同じ材料、例
えばＰＳＧまたはＢＳＧから形成することが好ましく、
したがって、これもまたＭＯＳＦＥＴソース／ドレイン
拡張部へのドーパント・ソースとしての役割を果たすこ
とができる。
２２０を形成する。絶縁層２２０は、絶縁層２１０と同
じエッチング速度（共通のエッチング液に対して）を有
することが有利であるので、これらの層を同じ材料、例
えばＰＳＧまたはＢＳＧから形成することが好ましく、
したがって、これもまたＭＯＳＦＥＴソース／ドレイン
拡張部へのドーパント・ソースとしての役割を果たすこ
とができる。
【００２６】層２１０、２１１、２１５、２１６および
２２０のすべては、通常の化学気相成長法（ＣＶＤ）プ
ロセス、または他のよく知られた堆積技術を用いて堆積
することができる。上記の層の順序については、他の実
施形態が、大きな変更、例えば堆積層の減少を含んでも
よいことにも留意しなければならない。いずれにせよ、
得られる構造を用いてＭＯＳＦＥＴデバイス用の一つの
縦型チャネル領域と、ＢＪＴデバイス用の他の領域が形
成される。
２２０のすべては、通常の化学気相成長法（ＣＶＤ）プ
ロセス、または他のよく知られた堆積技術を用いて堆積
することができる。上記の層の順序については、他の実
施形態が、大きな変更、例えば堆積層の減少を含んでも
よいことにも留意しなければならない。いずれにせよ、
得られる構造を用いてＭＯＳＦＥＴデバイス用の一つの
縦型チャネル領域と、ＢＪＴデバイス用の他の領域が形
成される。
【００２７】図１Ｃを参照すると、開口、ウインドウ、
またはトレンチ２２５および２２７が、絶縁層２２０、
エッチ・ストップ層２１６、犠牲層２１５、エッチ・ス
トップ層２１１、および絶縁層２１０を通して、ＭＯＳ
ＦＥＴのソース領域２０５およびＢＪＴの埋め込みコレ
クタ領域２０６まで異方的にエッチングされている。ウ
インドウの水平寸法、すなわち図１Ｄの断面の水平寸法
は、最終デバイスの所望の性能特性、加工されるデバイ
スのサイズ的制約、およびウインドウ２２５および２２
７の形成に用いられるリソグラフィ工程の限界によって
決まる。ウインドウ２２５および２２７の長さ、すなわ
ち頁内部への距離も、主として設計選択事項である。ウ
インドウ２２５および２２７は、同寸法である必要は無
い。所与のウインドウ水平寸法に対して、ウインドウ内
に後で形成されるコンダクタの電流容量は、ウインドウ
長さの増大と共に増加する。
またはトレンチ２２５および２２７が、絶縁層２２０、
エッチ・ストップ層２１６、犠牲層２１５、エッチ・ス
トップ層２１１、および絶縁層２１０を通して、ＭＯＳ
ＦＥＴのソース領域２０５およびＢＪＴの埋め込みコレ
クタ領域２０６まで異方的にエッチングされている。ウ
インドウの水平寸法、すなわち図１Ｄの断面の水平寸法
は、最終デバイスの所望の性能特性、加工されるデバイ
スのサイズ的制約、およびウインドウ２２５および２２
７の形成に用いられるリソグラフィ工程の限界によって
決まる。ウインドウ２２５および２２７の長さ、すなわ
ち頁内部への距離も、主として設計選択事項である。ウ
インドウ２２５および２２７は、同寸法である必要は無
い。所与のウインドウ水平寸法に対して、ウインドウ内
に後で形成されるコンダクタの電流容量は、ウインドウ
長さの増大と共に増加する。
【００２８】次いで、ウインドウ２２５および２２７
は、化学洗浄工程（例えば、ＲＣＡまたはピランハ・ク
リーン）にかけて、ウインドウ２２５および２２７の底
のシリコンを洗浄する。この洗浄ステップの結果、ウイ
ンドウ２２５および２２７との境界を形成している絶縁
層２１０および２２０の小部分が除去される。得られた
くぼみ２２８を図１Ｄに示す。こうして、犠牲層２１５
およびエッチ・ストップ層２１１および２１６は、絶縁
層２１０および２２０の端部を越えて延在する。
は、化学洗浄工程（例えば、ＲＣＡまたはピランハ・ク
リーン）にかけて、ウインドウ２２５および２２７の底
のシリコンを洗浄する。この洗浄ステップの結果、ウイ
ンドウ２２５および２２７との境界を形成している絶縁
層２１０および２２０の小部分が除去される。得られた
くぼみ２２８を図１Ｄに示す。こうして、犠牲層２１５
およびエッチ・ストップ層２１１および２１６は、絶縁
層２１０および２２０の端部を越えて延在する。
【００２９】図１Ｅを参照すると、デバイス品質の結晶
性半導体材料（例えばシリコン）２３０および２３１
を、それぞれウインドウ２２５および２２７内に形成す
る。使用可能な結晶性半導体材料の他の例には、シリコ
ンゲルマニウムおよびシリコンゲルマニウム炭素があ
る。結晶性半導体材料をウインドウ内に形成する技術
は、当分野の技術者にはよく知られている。例えば、結
晶性半導体材料は、エピタキシャルに（すなわち、それ
ぞれソース領域２０５および埋め込みコレクタ領域２０
６から成長させて）または堆積させて、ウインドウ２２
５および２２７内に形成することができる。他の実施形
態では、基板２００全体上にアモルファス・シリコンを
堆積させ、ウインドウ２２５および２２７、ならびに各
ウインドウ上端の頭部２３２および２３３を除いてすべ
てを除去する。次いでアモルファス・シリコンは、例え
ばレーザーでアニールしてこれを再結晶化する。
性半導体材料（例えばシリコン）２３０および２３１
を、それぞれウインドウ２２５および２２７内に形成す
る。使用可能な結晶性半導体材料の他の例には、シリコ
ンゲルマニウムおよびシリコンゲルマニウム炭素があ
る。結晶性半導体材料をウインドウ内に形成する技術
は、当分野の技術者にはよく知られている。例えば、結
晶性半導体材料は、エピタキシャルに（すなわち、それ
ぞれソース領域２０５および埋め込みコレクタ領域２０
６から成長させて）または堆積させて、ウインドウ２２
５および２２７内に形成することができる。他の実施形
態では、基板２００全体上にアモルファス・シリコンを
堆積させ、ウインドウ２２５および２２７、ならびに各
ウインドウ上端の頭部２３２および２３３を除いてすべ
てを除去する。次いでアモルファス・シリコンは、例え
ばレーザーでアニールしてこれを再結晶化する。
【００３０】ウインドウ２２５内の結晶性半導体材料ま
たはプラグ２３０には、ドープしてＭＯＳＦＥＴチャネ
ルを形成し、かつ反対にドープしたソースおよびドレイ
ン拡張部を形成しなければならない。但し、一般に後者
はプロセスの後方で形成される。チャネル領域を形成す
るために結晶性半導体材料２３０をドーピングする各種
の周知技術は適当である。エピタキシャル成長または堆
積による形成中のＩｎ−ｓｉｔｕドーピング、または形
成後の結晶性半導体材料２３０中へのドーパントの注入
は、チャネル領域を形成する適当な方法である。Ｉｎ
ｓｉｔｕ、すなわち化学気相成長法で材料の層が形成さ
れるときのドーパント導入は、よく知られており本明細
書では詳細に説明しない。一般に、ドーパントは、堆積
工程の適当な点で雰囲気中に導入されて所望の濃度を形
成する。これらの技術はいずれも、ＢＪＴの結晶性半導
体材料２３１の、二つの反対にドープされた領域の形成
にも適用することができる。
たはプラグ２３０には、ドープしてＭＯＳＦＥＴチャネ
ルを形成し、かつ反対にドープしたソースおよびドレイ
ン拡張部を形成しなければならない。但し、一般に後者
はプロセスの後方で形成される。チャネル領域を形成す
るために結晶性半導体材料２３０をドーピングする各種
の周知技術は適当である。エピタキシャル成長または堆
積による形成中のＩｎ−ｓｉｔｕドーピング、または形
成後の結晶性半導体材料２３０中へのドーパントの注入
は、チャネル領域を形成する適当な方法である。Ｉｎ
ｓｉｔｕ、すなわち化学気相成長法で材料の層が形成さ
れるときのドーパント導入は、よく知られており本明細
書では詳細に説明しない。一般に、ドーパントは、堆積
工程の適当な点で雰囲気中に導入されて所望の濃度を形
成する。これらの技術はいずれも、ＢＪＴの結晶性半導
体材料２３１の、二つの反対にドープされた領域の形成
にも適用することができる。
【００３１】結晶性半導体材料２３０および２３１は、
ドープされていない状態で成長または堆積し、次いで注
入によってドーピングすることもできる。ＢＪＴ用の結
晶性半導体材料２３１は、２つのドーパント型を含む。
すなわち、頭部領域２３５はベースを形成し、したがっ
て下にあるコレクタ領域２３４とは反対のドーパント型
を有するので、２つの注入ステップが必要になる。第１
ステップでは、両領域２３４および２３５には、イオン
注入によって第１ドーパント型をドープする。次いで、
適当なエネルギーでイオンを注入することによって反対
にドーピングして、領域２３４のドーパントを第１ドー
パント型から第２ドーパント型へ変えてベース領域２３
５を形成し、一方、下にあるベース領域２３４は、第１
ドーパント型でドーピングされたままである。代表的な
最終ドーパント濃度は、エミッタについては１×１０
１９から５×１０２０／ｃｍ３、ベースについては１×
１０ １７／ｃｍ３、およびコレクタについては１×１０
１６／ｃｍ３である。ＭＯＳＦＥＴ用チャネルの底部に
ソース／ドレイン拡張部を形成するためには、基板２０
０から結晶性半導体材料２３０の底部へドーパントを拡
散することができる。イオン注入も、結晶性半導体材料
２３０の頭部にソース／ドレイン拡張部領域を作るため
の適当な手段である。また下記に詳述するように、隣接
する絶縁層からソース／ドレイン拡張部の領域にドーパ
ントを拡散するために固相拡散を用いることもできる。
ドープされていない状態で成長または堆積し、次いで注
入によってドーピングすることもできる。ＢＪＴ用の結
晶性半導体材料２３１は、２つのドーパント型を含む。
すなわち、頭部領域２３５はベースを形成し、したがっ
て下にあるコレクタ領域２３４とは反対のドーパント型
を有するので、２つの注入ステップが必要になる。第１
ステップでは、両領域２３４および２３５には、イオン
注入によって第１ドーパント型をドープする。次いで、
適当なエネルギーでイオンを注入することによって反対
にドーピングして、領域２３４のドーパントを第１ドー
パント型から第２ドーパント型へ変えてベース領域２３
５を形成し、一方、下にあるベース領域２３４は、第１
ドーパント型でドーピングされたままである。代表的な
最終ドーパント濃度は、エミッタについては１×１０
１９から５×１０２０／ｃｍ３、ベースについては１×
１０ １７／ｃｍ３、およびコレクタについては１×１０
１６／ｃｍ３である。ＭＯＳＦＥＴ用チャネルの底部に
ソース／ドレイン拡張部を形成するためには、基板２０
０から結晶性半導体材料２３０の底部へドーパントを拡
散することができる。イオン注入も、結晶性半導体材料
２３０の頭部にソース／ドレイン拡張部領域を作るため
の適当な手段である。また下記に詳述するように、隣接
する絶縁層からソース／ドレイン拡張部の領域にドーパ
ントを拡散するために固相拡散を用いることもできる。
【００３２】さらに他の実施形態では、ウインドウ２２
７の２つのＢＪＴ領域２３４および２３５に異なる半導
体材料を用いることが所望される。このときは、次に他
の材料をその中に堆積させることができるように、成長
エピタキシャル層が完全にウインドウ２２７を充填しな
いようにする。当分野の技術者なら分かるように、この
実施形態に従ってウインドウ２２７に異なる材料を形成
させるには、他のウインドウで何らかの加工ステップが
行われている間は、ウインドウ２２５と２２７を交互に
マスキングすることが必要である。
７の２つのＢＪＴ領域２３４および２３５に異なる半導
体材料を用いることが所望される。このときは、次に他
の材料をその中に堆積させることができるように、成長
エピタキシャル層が完全にウインドウ２２７を充填しな
いようにする。当分野の技術者なら分かるように、この
実施形態に従ってウインドウ２２７に異なる材料を形成
させるには、他のウインドウで何らかの加工ステップが
行われている間は、ウインドウ２２５と２２７を交互に
マスキングすることが必要である。
【００３３】結晶性半導体材料２３０および２３１にド
ープし、ドーパントがその中に所望どうりに分布した後
は（ある実施形態では、ソースおよびドレイン拡張部
は、プロセスのこの点ではまだ形成されていない）、基
板には、ドーパントの分布に著しく影響を与える条件を
施すべきではない。このステップの後、１１００℃を超
える温度に基板をさらさないことが、必ずしもではない
が、好ましい。実際、プロセスのこの点の後、１０００
℃を超える温度に基板をさらさないことが有利である。
ある実施形態では、基板は、９００℃を超える温度に長
時間（例えば、数分を超えて）さらさない。しかし、基
板に、約１０００℃の温度で、ドーパントの分布に悪影
響を与えずに瞬時熱アニールを施すことができる。別法
として、所望のドーパント分布を生じさせるように、こ
の後の高温処理を計画することもできる。
ープし、ドーパントがその中に所望どうりに分布した後
は（ある実施形態では、ソースおよびドレイン拡張部
は、プロセスのこの点ではまだ形成されていない）、基
板には、ドーパントの分布に著しく影響を与える条件を
施すべきではない。このステップの後、１１００℃を超
える温度に基板をさらさないことが、必ずしもではない
が、好ましい。実際、プロセスのこの点の後、１０００
℃を超える温度に基板をさらさないことが有利である。
ある実施形態では、基板は、９００℃を超える温度に長
時間（例えば、数分を超えて）さらさない。しかし、基
板に、約１０００℃の温度で、ドーパントの分布に悪影
響を与えずに瞬時熱アニールを施すことができる。別法
として、所望のドーパント分布を生じさせるように、こ
の後の高温処理を計画することもできる。
【００３４】結晶性半導体材料２３０および２３１の頭
部２３２および２３３は、例えば化学的／機械的研摩に
よって除去される。この工程の結果、図１Ｆに示したよ
うに、結晶性半導体材料２３０および２３１の上面と絶
縁層２２０とが平坦化される。同様に図１Ｆに示したよ
うに、ベース領域２３５に隣接する絶縁層の領域上に、
窒化シリコン層２３６を形成する。窒化層２３６は、今
後形成されるエミッタを、絶縁層２２０のＢＳＧ材料か
らのｐ型固相拡散から分離することが好ましい。ベース
領域２３５にアクセスするために、窒化シリコン層２３
６にウインドウ２３７をエッチングする。これらのプロ
セス・ステップの間、ＭＯＳＦＥＴデバイスはマスクさ
れる。
部２３２および２３３は、例えば化学的／機械的研摩に
よって除去される。この工程の結果、図１Ｆに示したよ
うに、結晶性半導体材料２３０および２３１の上面と絶
縁層２２０とが平坦化される。同様に図１Ｆに示したよ
うに、ベース領域２３５に隣接する絶縁層の領域上に、
窒化シリコン層２３６を形成する。窒化層２３６は、今
後形成されるエミッタを、絶縁層２２０のＢＳＧ材料か
らのｐ型固相拡散から分離することが好ましい。ベース
領域２３５にアクセスするために、窒化シリコン層２３
６にウインドウ２３７をエッチングする。これらのプロ
セス・ステップの間、ＭＯＳＦＥＴデバイスはマスクさ
れる。
【００３５】絶縁層２２０および窒化シリコン層２３６
を含めた構造全体の上に、共形層２３８を形成する。層
２３８は、ＭＯＳＦＥＴの自己整合頭部コンタクト（こ
の実施形態ではドレイン・コンタクト）を提供する。層
２３８の適当な材料の１例は、ドープト多結晶シリコン
であり、この場合ドーパントの型は、ＭＯＳＦＥＴチャ
ネル・ドーパントと反対である。層２３８のドーパント
の濃度は、約１×１０ ２０原子／ｃｍ３より高い。
を含めた構造全体の上に、共形層２３８を形成する。層
２３８は、ＭＯＳＦＥＴの自己整合頭部コンタクト（こ
の実施形態ではドレイン・コンタクト）を提供する。層
２３８の適当な材料の１例は、ドープト多結晶シリコン
であり、この場合ドーパントの型は、ＭＯＳＦＥＴチャ
ネル・ドーパントと反対である。層２３８のドーパント
の濃度は、約１×１０ ２０原子／ｃｍ３より高い。
【００３６】図１Ｇにさらに示したように、層２３８の
上に共形層２３９を堆積する。層２３９用に選ぶ材料
は、犠牲層２１５のエッチング速度より著しく遅いエッ
チング速度を有するように選ぶ。好ましくは、２３９用
に選ぶ材料は、エッチ・ストップ層２１１および２１６
の材料と同じである。適当な材料の１例は窒化シリコン
である。層２３９は、既知の技術を用いて層２３８の上
に形成される。
上に共形層２３９を堆積する。層２３９用に選ぶ材料
は、犠牲層２１５のエッチング速度より著しく遅いエッ
チング速度を有するように選ぶ。好ましくは、２３９用
に選ぶ材料は、エッチ・ストップ層２１１および２１６
の材料と同じである。適当な材料の１例は窒化シリコン
である。層２３９は、既知の技術を用いて層２３８の上
に形成される。
【００３７】通常のリソグラフィ技術を用いて、層２３
８、層２３９および絶縁層２２０をパターン化し、残る
部分が結晶性半導体材料２３０またはベース２３５の上
に重なる部分または隣接部だけとなるように、（１つま
たは複数のドライ・エッチ・ステップを用いて）エッチ
ングする。図１Ｈを参照されたい。ここで、ＢＪＴのエ
ミッタは参照符合２４１で呼ばれ、ＭＯＳＦＥＴのドレ
インは参照符合２４２で呼ばれる。
８、層２３９および絶縁層２２０をパターン化し、残る
部分が結晶性半導体材料２３０またはベース２３５の上
に重なる部分または隣接部だけとなるように、（１つま
たは複数のドライ・エッチ・ステップを用いて）エッチ
ングする。図１Ｈを参照されたい。ここで、ＢＪＴのエ
ミッタは参照符合２４１で呼ばれ、ＭＯＳＦＥＴのドレ
インは参照符合２４２で呼ばれる。
【００３８】一実施形態では、プロセスのこの点で、上
記のようにＰＳＧまたはＢＳＧ材料から形成されている
絶縁層２１０および２２０からの固相拡散によってソー
ス／ドレイン拡張部を形成する。ドーパントは、絶縁層
２１０および２２０からの固相拡散によって、結晶性半
導体材料２３０および２３１内に移動させられて、ＭＯ
ＳＦＥＴのソース拡張部２７０およびドレイン拡張部２
７２、およびＢＪＴの領域拡張部２７４を形成する。固
相拡散では、酸化物（例えば、二酸化シリコン）はドー
パント・ソースとしての役割を果たす。高温で、ドーパ
ントは、結晶性半導体材料２３０および２３１のドープ
された酸化物から隣接のドープされてない（またはわず
かにドープされた）領域に移動させられる。ドープされ
る領域が、結晶性半導体材料２３０および２３１と、ド
ーパント・ソースとしての役割を果たす絶縁層２１０お
よび２２０の間の界面によって画定されているので、こ
の技術は有利である。この技術は、自己整合ソース／ド
レイン拡張部（すなわち、ソース・ドレイン拡張部がゲ
ートと整合している）の形成を可能にする。固相拡散技
術の例は、Ｏｎｏ，Ｍ等「Ｓｕｂ−５０ｎｍ Ｇａｔｅ
Ｌｅｎｇｔｈ Ｎ−ＭＯＳＦＥＴＳ ｗｉｔｈ １０
ｎｍ Ｐｈｏｓｐｈｏｒｕｓ Ｓｏｕｒｃｅａｎｄ Ｄ
ｒａｉｎ Ｊｕｎｃｔｉｏｎｓ」、ＩＥＤＭ ９３、１
１９〜１２２頁（１９９３年）、およびＳａｉｔｏ，Ｍ
等「Ａｎ ＳＰＤＤ Ｄ−ＭＯＳＦＥＴ Ｓｔｒｕｃｔ
ｕｒｅ Ｓｕｉｔａｂｌｅ ｆｏｒ ０．１ ａｎｄ
Ｓｕｂ ０．１ Ｍｉｃｒｏｎ Ｃｈａｎｎｅｌ Ｌｅ
ｎｇｔｈ ａｎｄ ＩｔｓＥｌｅｃｔｒｉｃａｌ Ｃｈ
ａｒａｃｔｅｒｉｓｔｉｃｓ」、ＩＥＤＭ ９２、８９
７〜９００頁（１９９２年）に記載されており、これら
を参照により本明細書に組み込む。
記のようにＰＳＧまたはＢＳＧ材料から形成されている
絶縁層２１０および２２０からの固相拡散によってソー
ス／ドレイン拡張部を形成する。ドーパントは、絶縁層
２１０および２２０からの固相拡散によって、結晶性半
導体材料２３０および２３１内に移動させられて、ＭＯ
ＳＦＥＴのソース拡張部２７０およびドレイン拡張部２
７２、およびＢＪＴの領域拡張部２７４を形成する。固
相拡散では、酸化物（例えば、二酸化シリコン）はドー
パント・ソースとしての役割を果たす。高温で、ドーパ
ントは、結晶性半導体材料２３０および２３１のドープ
された酸化物から隣接のドープされてない（またはわず
かにドープされた）領域に移動させられる。ドープされ
る領域が、結晶性半導体材料２３０および２３１と、ド
ーパント・ソースとしての役割を果たす絶縁層２１０お
よび２２０の間の界面によって画定されているので、こ
の技術は有利である。この技術は、自己整合ソース／ド
レイン拡張部（すなわち、ソース・ドレイン拡張部がゲ
ートと整合している）の形成を可能にする。固相拡散技
術の例は、Ｏｎｏ，Ｍ等「Ｓｕｂ−５０ｎｍ Ｇａｔｅ
Ｌｅｎｇｔｈ Ｎ−ＭＯＳＦＥＴＳ ｗｉｔｈ １０
ｎｍ Ｐｈｏｓｐｈｏｒｕｓ Ｓｏｕｒｃｅａｎｄ Ｄ
ｒａｉｎ Ｊｕｎｃｔｉｏｎｓ」、ＩＥＤＭ ９３、１
１９〜１２２頁（１９９３年）、およびＳａｉｔｏ，Ｍ
等「Ａｎ ＳＰＤＤ Ｄ−ＭＯＳＦＥＴ Ｓｔｒｕｃｔ
ｕｒｅ Ｓｕｉｔａｂｌｅ ｆｏｒ ０．１ ａｎｄ
Ｓｕｂ ０．１ Ｍｉｃｒｏｎ Ｃｈａｎｎｅｌ Ｌｅ
ｎｇｔｈ ａｎｄ ＩｔｓＥｌｅｃｔｒｉｃａｌ Ｃｈ
ａｒａｃｔｅｒｉｓｔｉｃｓ」、ＩＥＤＭ ９２、８９
７〜９００頁（１９９２年）に記載されており、これら
を参照により本明細書に組み込む。
【００３９】絶縁層２１０および２２０からドープされ
る結晶性半導体材料２３０部分のドーパントの濃度は、
一般に、少なくとも約１×１０１９／ｃｍ３であり、約
５×１０１９／ｃｍ３のドーパント濃度が有利であると
考えられる。この固相拡散技術を用いて、非常に浅いソ
ースおよびドレイン拡張部２７０／２７２を得ることが
できる。ソース拡張部２７０およびドレイン拡張部２７
２は、結晶性半導体材料２３０内部へ、好ましくは結晶
性半導体材料２３０の幅の半分未満まで浸透しているこ
とが示されている。このようにドーパントの浸透を制限
することにより、結晶性半導体材料２３０の反対側から
チャネル領域で重なる可能性が回避される。さらに、ソ
ース拡張部２７０およびドレイン拡張部２７２がゲート
誘電体２５０の下へ延在する距離は、ゲート長の４分の
１未満に制限されることが好ましい。この距離は、オフ
セット・スペーサとしての役割を果たすエッチ・ストッ
プ層２１１および２１６の厚みによって制御することが
できる。当分野の技術者なら周知のように、ソース拡張
部２７０およびドレイン拡張部２７２のドーパントは、
結晶性半導体材料２３０のチャネル２６０のドーパント
とは反対の型である。
る結晶性半導体材料２３０部分のドーパントの濃度は、
一般に、少なくとも約１×１０１９／ｃｍ３であり、約
５×１０１９／ｃｍ３のドーパント濃度が有利であると
考えられる。この固相拡散技術を用いて、非常に浅いソ
ースおよびドレイン拡張部２７０／２７２を得ることが
できる。ソース拡張部２７０およびドレイン拡張部２７
２は、結晶性半導体材料２３０内部へ、好ましくは結晶
性半導体材料２３０の幅の半分未満まで浸透しているこ
とが示されている。このようにドーパントの浸透を制限
することにより、結晶性半導体材料２３０の反対側から
チャネル領域で重なる可能性が回避される。さらに、ソ
ース拡張部２７０およびドレイン拡張部２７２がゲート
誘電体２５０の下へ延在する距離は、ゲート長の４分の
１未満に制限されることが好ましい。この距離は、オフ
セット・スペーサとしての役割を果たすエッチ・ストッ
プ層２１１および２１６の厚みによって制御することが
できる。当分野の技術者なら周知のように、ソース拡張
部２７０およびドレイン拡張部２７２のドーパントは、
結晶性半導体材料２３０のチャネル２６０のドーパント
とは反対の型である。
【００４０】図１Ｉに示したように、次いで共形層２４
０を堆積する。所与のエッチ化学反応に対して、層２４
０の材料は、犠牲層２１５のエッチング速度より著しく
遅いエッチング速度であるように選ぶ。層２４０の適当
な材料の一例は窒化シリコンである。層２４０の厚み
は、ドレイン２４２、エミッタ２４１、層２３９および
絶縁層２２０の残る部分が、その後のエッチング液との
接触から保護されるように選ばれる。
０を堆積する。所与のエッチ化学反応に対して、層２４
０の材料は、犠牲層２１５のエッチング速度より著しく
遅いエッチング速度であるように選ぶ。層２４０の適当
な材料の一例は窒化シリコンである。層２４０の厚み
は、ドレイン２４２、エミッタ２４１、層２３９および
絶縁層２２０の残る部分が、その後のエッチング液との
接触から保護されるように選ばれる。
【００４１】次いで、ドライ・プラズマ・エッチングな
どの異方性エッチングを用いて層２４０をエッチングす
る。これによりエッチ・ストップ層２１６の一部分が除
去される。したがって、図１Ｊに示したように、異方性
エッチング後に残る層２４０の部分は、絶縁層２２０、
ドレイン２４２、エミッタ２４１、および層２３９の横
に隣接する側壁のみである。このエッチング工程の結
果、エッチ・ストップ層２１１の一部が除去され、ここ
で犠牲層２１５が露出する。
どの異方性エッチングを用いて層２４０をエッチングす
る。これによりエッチ・ストップ層２１６の一部分が除
去される。したがって、図１Ｊに示したように、異方性
エッチング後に残る層２４０の部分は、絶縁層２２０、
ドレイン２４２、エミッタ２４１、および層２３９の横
に隣接する側壁のみである。このエッチング工程の結
果、エッチ・ストップ層２１１の一部が除去され、ここ
で犠牲層２１５が露出する。
【００４２】次いで、デバイスに、ウエット・エッチン
グ（例えば、水性フッ化水素酸）または等方性ドライ・
エッチング（例えば、無水フッ化水素酸）を施す。これ
により、犠牲層２１５の露出残存部分が除去される。結
果を図１Ｋに示す。ここでは、絶縁層２１０は、エッチ
・ストップ層２１１にまだ覆われている。絶縁層２２０
およびドレイン２４２は、エッチ・ストップ層２１６、
ならびに層２３９および２４０の残存部分によって包ま
れている。したがって、絶縁層２１０および２２０、な
らびにドレイン２４２の残存部分は、その後のエッチン
グ手段との接触から分離されている。犠牲層２１５の除
去によって露出した結晶性半導体材料２３０の領域は、
ＭＯＳＦＥＴデバイスの物理的チャネル長を画定する。
さらに、ＢＪＴ領域内のエミッタ２４１および絶縁層２
２０は、層２３９および２４０、ならびにエッチ・スト
ップ層２１６によって保護されている。
グ（例えば、水性フッ化水素酸）または等方性ドライ・
エッチング（例えば、無水フッ化水素酸）を施す。これ
により、犠牲層２１５の露出残存部分が除去される。結
果を図１Ｋに示す。ここでは、絶縁層２１０は、エッチ
・ストップ層２１１にまだ覆われている。絶縁層２２０
およびドレイン２４２は、エッチ・ストップ層２１６、
ならびに層２３９および２４０の残存部分によって包ま
れている。したがって、絶縁層２１０および２２０、な
らびにドレイン２４２の残存部分は、その後のエッチン
グ手段との接触から分離されている。犠牲層２１５の除
去によって露出した結晶性半導体材料２３０の領域は、
ＭＯＳＦＥＴデバイスの物理的チャネル長を画定する。
さらに、ＢＪＴ領域内のエミッタ２４１および絶縁層２
２０は、層２３９および２４０、ならびにエッチ・スト
ップ層２１６によって保護されている。
【００４３】図１Ｌを参照すると、熱二酸化シリコンの
犠牲層２４５を、結晶性半導体材料２３０および２３１
（後者がコレクタ領域２３４およびベース領域２３５を
含む）の露出表面上に、約１０ｎｍ未満のオーダーの厚
みまで成長させる。犠牲二酸化シリコン２４５を、通常
の等方性エッチング（例えば、水性フッ化水素酸）を用
いて除去する（図１Ｍ参照）。犠牲二酸化シリコン２４
５の形成および除去の結果、結晶性半導体材料２３０お
よび２３１各々の表面は、より滑らかになり側壁欠陥の
いくつかは除去される。エッチ・ストップ層２１１およ
び２１６は、この手段が絶縁層２１０および２２０、な
らびにドレイン２４２に接触することを防ぐ。このステ
ップは必要ないが、結晶性半導体材料２３０および２３
１に過度の欠陥がある場合には、これを含めることが望
ましいであろう。
犠牲層２４５を、結晶性半導体材料２３０および２３１
（後者がコレクタ領域２３４およびベース領域２３５を
含む）の露出表面上に、約１０ｎｍ未満のオーダーの厚
みまで成長させる。犠牲二酸化シリコン２４５を、通常
の等方性エッチング（例えば、水性フッ化水素酸）を用
いて除去する（図１Ｍ参照）。犠牲二酸化シリコン２４
５の形成および除去の結果、結晶性半導体材料２３０お
よび２３１各々の表面は、より滑らかになり側壁欠陥の
いくつかは除去される。エッチ・ストップ層２１１およ
び２１６は、この手段が絶縁層２１０および２２０、な
らびにドレイン２４２に接触することを防ぐ。このステ
ップは必要ないが、結晶性半導体材料２３０および２３
１に過度の欠陥がある場合には、これを含めることが望
ましいであろう。
【００４４】次いで、ゲート誘電体またはゲート酸化膜
の層２５０を、結晶性半導体材料２３０および２３１の
露出部分に形成する。図１Ｎを参照されたい。適当な誘
電体材料には、例えば、熱成長二酸化シリコン、酸窒化
シリコン、窒化シリコンまたは金属酸化物が含まれる。
ゲート誘電体２５０の厚みは、約１ｎｍから約２０ｎｍ
である。適当な厚みの一例は６ｍｍである。一実施形態
では、酸素含有雰囲気で約７００℃から約１０００℃の
範囲の温度に基板を加熱することによって、二酸化シリ
コン層を形成する。ゲート誘電体２５０を形成する他の
手段には、化学気相成長法、ジェット蒸着法、原子層堆
積法があり、これらすべてが適当であると思われる。所
望の厚みのゲート誘電体２５０を形成する条件は、当分
野の技術者にはよく知られている。
の層２５０を、結晶性半導体材料２３０および２３１の
露出部分に形成する。図１Ｎを参照されたい。適当な誘
電体材料には、例えば、熱成長二酸化シリコン、酸窒化
シリコン、窒化シリコンまたは金属酸化物が含まれる。
ゲート誘電体２５０の厚みは、約１ｎｍから約２０ｎｍ
である。適当な厚みの一例は６ｍｍである。一実施形態
では、酸素含有雰囲気で約７００℃から約１０００℃の
範囲の温度に基板を加熱することによって、二酸化シリ
コン層を形成する。ゲート誘電体２５０を形成する他の
手段には、化学気相成長法、ジェット蒸着法、原子層堆
積法があり、これらすべてが適当であると思われる。所
望の厚みのゲート誘電体２５０を形成する条件は、当分
野の技術者にはよく知られている。
【００４５】図１Ｏを参照すると、ゲートは、十分共形
で適当なゲート材料からなる層２５５（例えば、ドーパ
ントをｉｎ ｓｉｔｕで導入し、次いで再結晶化して多
結晶シリコンを形成したドープト・アモルファス・シリ
コンの層）を堆積することによってゲート誘電体２５０
の周辺に形成される。好ましくは、このステップは、結
晶性半導体材料２３０および２３１のドーパントのドー
パント・プロフィルに著しい影響を与えない条件で行わ
れる。適当なゲート電極材料の他の例には、ドープト多
結晶シリコン、ドープト・シリコン・ゲルマニウム、お
よびドープト・シリコン・ゲルマニウム炭素がある。適
当に低い抵抗率を有し、ゲート誘電体２５０の材料およ
び他の半導体処理ステップと適合する金属および金属含
有化合物も、適当なゲート材料であると考えられる。こ
うした金属の例には、チタン、窒化チタン、タングステ
ン、タングステン・シリサイド、タンタル、窒化タンタ
ル、およびモリブデンが含まれる。ゲート材料が、半導
体プラグ材料２３０のバンド・ギャップほぼ中央近くの
仕事関数を有すると有利である。ゲートを形成する適当
な手段には、化学気相成長法、電気めっき法、およびこ
れらの組合せが含まれる。
で適当なゲート材料からなる層２５５（例えば、ドーパ
ントをｉｎ ｓｉｔｕで導入し、次いで再結晶化して多
結晶シリコンを形成したドープト・アモルファス・シリ
コンの層）を堆積することによってゲート誘電体２５０
の周辺に形成される。好ましくは、このステップは、結
晶性半導体材料２３０および２３１のドーパントのドー
パント・プロフィルに著しい影響を与えない条件で行わ
れる。適当なゲート電極材料の他の例には、ドープト多
結晶シリコン、ドープト・シリコン・ゲルマニウム、お
よびドープト・シリコン・ゲルマニウム炭素がある。適
当に低い抵抗率を有し、ゲート誘電体２５０の材料およ
び他の半導体処理ステップと適合する金属および金属含
有化合物も、適当なゲート材料であると考えられる。こ
うした金属の例には、チタン、窒化チタン、タングステ
ン、タングステン・シリサイド、タンタル、窒化タンタ
ル、およびモリブデンが含まれる。ゲート材料が、半導
体プラグ材料２３０のバンド・ギャップほぼ中央近くの
仕事関数を有すると有利である。ゲートを形成する適当
な手段には、化学気相成長法、電気めっき法、およびこ
れらの組合せが含まれる。
【００４６】図１Ｐを参照すると、層２５５をパターン
化して、ＭＯＳＦＥＴデバイスのゲート２６５およびＢ
ＪＴデバイスの制御端末２６６を形成する。ゲート２６
５の配置は、主として設計選択事項である。ゲート２６
５は、ＭＯＳＦＥＴのチャネル２６０を形成する結晶性
半導体材料２３０およびゲート酸化膜２５０を囲んでい
る。ＢＪＴの領域では、制御端末２６６を所望によりパ
ターン化し、フローティングさせておく（すなわち、他
の導電層と接続しない）か、この頁面外の第３次元での
配線によって、ベース領域２３５と接続することができ
る。
化して、ＭＯＳＦＥＴデバイスのゲート２６５およびＢ
ＪＴデバイスの制御端末２６６を形成する。ゲート２６
５の配置は、主として設計選択事項である。ゲート２６
５は、ＭＯＳＦＥＴのチャネル２６０を形成する結晶性
半導体材料２３０およびゲート酸化膜２５０を囲んでい
る。ＢＪＴの領域では、制御端末２６６を所望によりパ
ターン化し、フローティングさせておく（すなわち、他
の導電層と接続しない）か、この頁面外の第３次元での
配線によって、ベース領域２３５と接続することができ
る。
【００４７】図１Ｑは、完成した構造を示す。ＭＯＳＦ
ＥＴドレイン２４２へのアクセスは、絶縁層２３９にウ
インドウをエッチングすることによって実現される。Ｂ
ＪＴエミッタ２４１には、層２５５および絶縁層２３９
にウインドウをエッチングすることによってアクセスす
る。ＭＯＳＦＥＴソース領域２０５およびＢＪＴ埋め込
みコレクタ領域２０６の両方には、図１Ｑ断面の面外の
第３次元でアクセスする。ＢＪＴベース領域２３５へ
も、第３次元でアクセスする。
ＥＴドレイン２４２へのアクセスは、絶縁層２３９にウ
インドウをエッチングすることによって実現される。Ｂ
ＪＴエミッタ２４１には、層２５５および絶縁層２３９
にウインドウをエッチングすることによってアクセスす
る。ＭＯＳＦＥＴソース領域２０５およびＢＪＴ埋め込
みコレクタ領域２０６の両方には、図１Ｑ断面の面外の
第３次元でアクセスする。ＢＪＴベース領域２３５へ
も、第３次元でアクセスする。
【００４８】さらに他の実施形態では、ドープされてい
ない二酸化シリコンの薄層（例えば、厚み約２５ｎｍ）
を、ソース領域２０５の上に形成する。図１Ｅを参照す
ると、この層（示さず）は、絶縁層２１０（ドーパント
・ソース）から下へソース領域２０５を通過し、次い
で、結晶性半導体材料２３０が形成されると、上の結晶
性半導体材料２３０へと拡散する、望ましくない固相拡
散へのバリヤとして働く。
ない二酸化シリコンの薄層（例えば、厚み約２５ｎｍ）
を、ソース領域２０５の上に形成する。図１Ｅを参照す
ると、この層（示さず）は、絶縁層２１０（ドーパント
・ソース）から下へソース領域２０５を通過し、次い
で、結晶性半導体材料２３０が形成されると、上の結晶
性半導体材料２３０へと拡散する、望ましくない固相拡
散へのバリヤとして働く。
【００４９】本発明の教示により、上述の加工プロセス
・フローに従って組み立てられたＮＰＮ ＢＪＴの断面
図を図２に示す。図２に示した層および領域は、それぞ
れ図１Ａから１Ｑの同じ番号の層および領域に対応す
る。この例では、エミッタ２４１にはｎ＋をドープし、
ベース２３５にはｐをドープし、コレクタ領域２３４に
はｎをドープし、埋め込みコレクタ２０６にはｎ＋をド
ープしている。こうして、通常のＮＰＮ ＢＪＴトラン
ジスタが形成されている。ＮＭＯＳ ＶＲＧデバイスの
加工により、ＰＮＰ ＢＪＴトランジスタの形成が可能
になる。したがって、ＰＭＯＳおよびＮＭＯＳ ＶＲＧ
デバイスの両方を有するＣＭＯＳ集積回路では、本発明
の教示に従って、プロセス・フローに追加のステップを
ほとんど必要とせずに、ＮＰＮおよびＰＮＰトランジス
タの両方を形成することができる。ＭＯＳＦＥＴのソー
スおよびドレイン拡張部２７０および２７２の形成と同
時に、ＢＪＴに拡張部２７４が形成される。拡張部２７
４は、ＢＪＴの動作には必要ないが、有害作用はない。
ＭＯＳＦＥＴの酸化膜と同時に形成される酸化膜２５０
は、コレクタ２３４とベース２３５がゲート２５５を経
由して短絡するのを防止する。
・フローに従って組み立てられたＮＰＮ ＢＪＴの断面
図を図２に示す。図２に示した層および領域は、それぞ
れ図１Ａから１Ｑの同じ番号の層および領域に対応す
る。この例では、エミッタ２４１にはｎ＋をドープし、
ベース２３５にはｐをドープし、コレクタ領域２３４に
はｎをドープし、埋め込みコレクタ２０６にはｎ＋をド
ープしている。こうして、通常のＮＰＮ ＢＪＴトラン
ジスタが形成されている。ＮＭＯＳ ＶＲＧデバイスの
加工により、ＰＮＰ ＢＪＴトランジスタの形成が可能
になる。したがって、ＰＭＯＳおよびＮＭＯＳ ＶＲＧ
デバイスの両方を有するＣＭＯＳ集積回路では、本発明
の教示に従って、プロセス・フローに追加のステップを
ほとんど必要とせずに、ＮＰＮおよびＰＮＰトランジス
タの両方を形成することができる。ＭＯＳＦＥＴのソー
スおよびドレイン拡張部２７０および２７２の形成と同
時に、ＢＪＴに拡張部２７４が形成される。拡張部２７
４は、ＢＪＴの動作には必要ないが、有害作用はない。
ＭＯＳＦＥＴの酸化膜と同時に形成される酸化膜２５０
は、コレクタ２３４とベース２３５がゲート２５５を経
由して短絡するのを防止する。
【００５０】有利には、一実施形態では、ＢＪＴの制御
端末２６６は、分離した導電領域を形成する。この領域
には、電圧を印加することができ、したがって酸化膜２
５０と共に働くと、電界効果作用、すなわち電界効果領
域内の可動電荷キャリアのデプリーション、反転、また
はアキュムレーションによってバイポーラ接合トランジ
スタのある種の性能特性を制御または修正することがで
きる。例えば、層制御端末２６６への適当な電圧の印加
により、コレクタ領域２３４およびベース領域２３５内
にデプリーション領域を形成することができる。こうし
て、印加電圧は、コレクタ２３４およびベース２３５を
通る電流を制御する。印加電圧は、ＢＪＴの耐圧または
利得（すなわち、ＢＪＴの出力動力に対する入力動力の
割合）の制御にも用いることができる。ＭＯＳＦＥＴの
ゲートのように、制御端末は、高い入力インピーダンス
を示す。
端末２６６は、分離した導電領域を形成する。この領域
には、電圧を印加することができ、したがって酸化膜２
５０と共に働くと、電界効果作用、すなわち電界効果領
域内の可動電荷キャリアのデプリーション、反転、また
はアキュムレーションによってバイポーラ接合トランジ
スタのある種の性能特性を制御または修正することがで
きる。例えば、層制御端末２６６への適当な電圧の印加
により、コレクタ領域２３４およびベース領域２３５内
にデプリーション領域を形成することができる。こうし
て、印加電圧は、コレクタ２３４およびベース２３５を
通る電流を制御する。印加電圧は、ＢＪＴの耐圧または
利得（すなわち、ＢＪＴの出力動力に対する入力動力の
割合）の制御にも用いることができる。ＭＯＳＦＥＴの
ゲートのように、制御端末は、高い入力インピーダンス
を示す。
【００５１】上記の実施形態は、本発明を用いたプロセ
スの具体例を例示するために提供される。当分野の技術
者なら、本発明を実施するために有用な、多くのプロセ
ス・シーケンス、材料、および手段があることを理解す
るであろう。本発明は、頭記の特許請求の範囲と整合性
がある点以外は、例示した例に限定されるものではな
い。
スの具体例を例示するために提供される。当分野の技術
者なら、本発明を実施するために有用な、多くのプロセ
ス・シーケンス、材料、および手段があることを理解す
るであろう。本発明は、頭記の特許請求の範囲と整合性
がある点以外は、例示した例に限定されるものではな
い。
【図１Ａ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｂ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｃ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｄ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｅ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｆ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｇ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｈ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｉ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｊ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｋ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｌ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｍ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｎ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｏ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｐ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図１Ｑ】順次加工ステップ中の、本発明の一実施形態
による回路構造の断面図である。
による回路構造の断面図である。
【図２】本発明の一実施形態によるバイポーラ接合トラ
ンジスタ構造の断面図である。
ンジスタ構造の断面図である。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５６
(72)発明者 サミア チャードリィ
アメリカ合衆国 32836 フロリダ，オー
ランド，オークサイド−コート 10039
(72)発明者 ポール アーサー レイマン
アメリカ合衆国 32835 フロリダ，オー
ランド，キャノン レーク サークル
7893
(72)発明者 ジョン ルッセル マックマッケン
アメリカ合衆国 32835 フロリダ，オー
ランド，ヴァインランド オークス ブウ
ルヴァード 8124
(72)発明者 ロス トムソン
アメリカ合衆国 34711 フロリダ，クレ
アモント，サマーウッド ドライヴ 556
(72)発明者 ジャック キングシェング ザオ
アメリカ合衆国 18069 ペンシルヴァニ
ア，オレフィールド，オーヴァールック
ロード 6662
Ｆターム(参考） 5F003 AP03 BA29 BB01 BC08 BE07
BF90 BG10 BJ15 BP33 BP93
5F082 AA08 BA26 BA41 BA47 BC01
BC09 CA01 CA05 CA08 DA03
DA10 EA05 EA15 EA18
Claims (59)
- 【請求項１】 縦型バイポーラ接合トランジスタの加工
方法であって、 半導体基板に、第１導電型をドープしたコレクタ領域を
形成すること、 半導体基板のコレクタ領域の上に、第１層と第３層の間
に第２層が配置され、第１層がコレクタ領域に隣接し
た、少なくとも３つの材料層を含む多層スタックを形成
すること、 少なくとも３つの材料層に、コレクタ領域で終わるウイ
ンドウを形成すること、 ウインドウに、コレクタ領域と接触し、第１導電型をド
ープした下部領域と、第２導電型をドープした上部領域
とを含む、ドープト半導体プラグを形成すること、およ
び上部領域の上に重なり、第１導電型をドープした、エ
ミッタ領域を形成することを含む方法。 - 【請求項２】 集積回路構造の加工方法であって、 半導体基板に、第１導電型をドープした第１ドープト領
域を形成すること、 半導体基板の第１ドープト領域の上に、第１層と第３層
の間に第２層が配置され、第１層が第１ドープト領域に
隣接した、少なくとも３つの材料層を形成すること、 少なくとも３つの材料層にウインドウを形成すること、 ウインドウに、第１ドープト領域と接触し、第１導電型
をドープした下部領域と、第２導電型をドープした上部
領域とを含む、ドープト半導体プラグを形成すること、 第２層を除去して、ドープト半導体プラグの一部を露出
させること、 プラグの露出部に誘電体材料を形成すること、 第２層の除去によって作られたボイドを、絶縁体材料、
半導体材料、または導電体材料で充填すること、 半導体プラグの上部領域の上に重なり、第１導電型をド
ープした、第２ドープト領域を形成することを含む方
法。 - 【請求項３】 エッチング液中で、第２層エッチング速
度が第１層エッチング速度および第３層エッチング速度
より少なくとも１０倍速い、第１層エッチング速度、第
２層エッチング速度、および第３層エッチング速度を特
徴とする、第２層をエッチング液中でエッチングによっ
て除去する請求項２に記載の方法。 - 【請求項４】 エッチング液が、等方性ウエット・エッ
チング液および等方性ドライ・エッチング液からなる群
から選択される、請求項３に記載の方法。 - 【請求項５】 第１材料層の上、第２材料層の上、また
は第１材料層と第２材料層両方の上に、エッチ・ストッ
プ層を形成することをさらに含み、第２層の除去がエッ
チング液によって行われ、エッチ・ストップ層が、第１
材料層、第３材料層、または第１材料層と第３材料層両
方へのエッチング液の接触を防止する、請求項２に記載
の方法。 - 【請求項６】 第１層および第３層の材料が、窒化シリ
コン、二酸化シリコン、およびドープト二酸化シリコン
からなる群から選択される電気絶縁材料を含む、請求項
２に記載の方法。 - 【請求項７】 第１層および第３層の材料が、ドープト
二酸化シリコンを含み、プロセスが、基板を加熱して第
１層および第３層からドーパントを拡散させて、ドープ
ト半導体プラグの隣接領域をさらにドープすることをさ
らに含み、第１層および第３層のドープト二酸化シリコ
ンの導電型が、ドープト半導体プラグの導電型と反対で
ある、請求項２に記載の方法。 - 【請求項８】 第１デバイス領域の上に少なくとも３つ
の材料層を形成する前に、第１デバイス領域の上に、第
１層のドープト二酸化シリコンから第１ドープト領域へ
のドーパントの拡散を防ぐ拡散バリヤ層を形成すること
をさらに含む、請求項７に記載の方法。 - 【請求項９】 ドープト半導体プラグが、ｉｎ ｓｉｔ
ｕドーピングおよび注入から選択されるプロセスによっ
てドープされる、請求項２に記載の方法。 - 【請求項１０】 ドープト半導体プラグが、シリコン、
シリコン・ゲルマニウム、およびシリコン・ゲルマニウ
ム炭素からなる群から選択される結晶性半導体材料から
形成される、請求項２に記載の方法。 - 【請求項１１】 基板が、シリコン基板およびシリコン
・オン・インシュレータ基板からなる群から選択され
る、請求項２に記載の方法。 - 【請求項１２】 酸素含有雰囲気で約７００℃から１１
００℃の範囲の温度に基板を加熱すること、化学気相成
長法、原子層堆積法、およびジェット蒸着法から選択さ
れるプロセスによって半導体プラグ上に誘電体材料を形
成する、請求項２に記載の方法。 - 【請求項１３】 ドープト半導体プラグ上に形成される
誘電体材料の層が、二酸化シリコン、窒化シリコン、酸
窒化シリコンおよび金属酸化物からなる群から選択され
る、請求項２に記載の方法。 - 【請求項１４】 半導体プラグ上に形成される誘電体材
料の層の厚みが、約１ｎｍから約２０ｎｍである、請求
項２に記載の方法。 - 【請求項１５】 第１ドープト領域がバイポーラ接合ト
ランジスタの埋め込みコレクタ領域を含み、下部領域が
バイポーラ接合トランジスタのコレクタ領域を含み、上
部領域がバイポーラ接合トランジスタのベース領域を含
み、第２ドープト領域がバイポーラ接合トランジスタの
エミッタ領域を含む、請求項２に記載の方法。 - 【請求項１６】 埋め込みコレクタ領域が、コレクタ領
域より高いドーピング濃度を有する、請求項１５に記載
の方法。 - 【請求項１７】 第２層の除去によって作られるボイド
を充填する材料が、制御端末を形成する導電材料を含
み、制御端末への電圧の印加が、半導体プラグの下部領
域および上部領域の誘電体材料に隣接した部分に電界効
果を作り出す、請求項２に記載の方法。 - 【請求項１８】 第２層の除去によって作られるボイド
を充填する材料が、ドープト半導体プラグの上部領域に
接続される制御端末を形成する導電材料を含む、請求項
２に記載の方法。 - 【請求項１９】 集積回路構造の加工方法であって、 半導体基板の主表面の第１領域に、第１半導体デバイス
のソース領域およびドレイン領域からなる群から選択さ
れる、第１ドープト領域を形成すること、 半導体基板の主表面の第２領域に、第２半導体デバイス
の第１コレクタ領域を形成すること、 第１ドープト領域および第１コレクタ領域の上に、少な
くとも３つの材料層を含む多層スタックを形成すること
であって、多層スタックの第１層と第３層の間に多層ス
タックの第２層が配置され、第１層が第１ドープト領域
および第１コレクタ領域に隣接していること、 少なくとも３つの材料層に、第１デバイス領域で終わる
第１ウインドウと、第１コレクタ領域で終わる第２ウイ
ンドウを形成すること、 第１ウインドウに、第１ドープト半導体プラグを形成す
ること、 第２ウインドウに、下部領域および上部領域を含み、下
部領域が第１コレクタ領域と接触している、第２ドープ
ト半導体プラグを形成すること、 第１ドープト半導体プラグの上部表面と接触しているソ
ース領域およびドレイン領域からなる群から選択される
第２ドープト領域を形成することであって、第１ドープ
ト領域および第２ドープト領域の一方がソース領域であ
り、他方がドレイン領域であること、 第２ドープト半導体プラグの上部と接触して、エミッタ
領域を形成すること、 第２層を除去し、それにより第１ドープト半導体プラグ
および第２ドープト半導体プラグの一部を露出するこ
と、 第１ドープト半導体プラグの露出部分上に、誘電体材料
を形成すること、および誘電体材料と接触してゲートを
形成することを含む方法。 - 【請求項２０】 第２層エッチング速度が第１層エッチ
ング速度および第３層エッチング速度より少なくとも１
０倍速い、第１層エッチング速度、第２層エッチング速
度、および第３層エッチング速度を特徴とする、第２層
をエッチング液中でエッチングによって除去する請求項
１９に記載の方法。 - 【請求項２１】 エッチング液が、等方性ウエット・エ
ッチング液および等方性ドライ・エッチング液からなる
群から選択される、請求項２０に記載の方法。 - 【請求項２２】 第１材料層の上、第２材料層の上、ま
たは第１材料層と第２材料層両方の上に、エッチ・スト
ップ層を形成することをさらに含み、第２層の除去がエ
ッチング液によって行われ、エッチ・ストップ層が、第
１材料層、第３材料層、または第１材料層と第３材料層
両方へのエッチング液の接触を防止する、請求項１９に
記載の方法。 - 【請求項２３】 第１層および第３層の材料が、窒化シ
リコン、二酸化シリコン、およびドープト二酸化シリコ
ンから選択される電気絶縁材料を含む、請求項１９に記
載の方法。 - 【請求項２４】 第１層および第３層の材料が、ドープ
ト二酸化シリコンを含み、プロセスが、基板を加熱して
第１層および第３層からドーパントを拡散させて、第１
ドープト半導体プラグの隣接領域をドープすることをさ
らに含み、第１層および第３層のドープト二酸化シリコ
ンの導電型が、第１ドープト半導体プラグの導電型と反
対である、請求項１９に記載の方法。 - 【請求項２５】 第１デバイス領域の上に多層スタック
を形成する前に、第１デバイス領域の上に、第１層のド
ープト二酸化シリコンから第１ドープト領域へのドーパ
ントの拡散を防ぐ拡散バリヤ層を形成することをさらに
含む、請求項１９に記載の方法。 - 【請求項２６】 第１ドープト半導体プラグおよび第２
ドープト半導体プラグが、ｉｎ ｓｉｔｕまたは注入に
よってドープされる、請求項１９に記載の方法。 - 【請求項２７】 第１ドープト半導体プラグおよび第２
ドープト半導体プラグが、シリコン、シリコン・ゲルマ
ニウム、およびシリコン・ゲルマニウム炭素からなる群
から選択される結晶性半導体材料から形成される、請求
項１９に記載の方法。 - 【請求項２８】 基板が、シリコン基板およびシリコン
・オン・インシュレータ基板からなる群から選択され
る、請求項１９に記載の方法。 - 【請求項２９】 酸素含有雰囲気で約７００℃から１１
００℃の範囲の温度に基板を加熱すること、化学気相成
長法、原子層堆積法、およびジェット蒸着法から選択さ
れるプロセスによって第１ドープト半導体プラグおよび
第２ドープト半導体プラグ上に誘電体材料を形成する、
請求項１９に記載の方法。 - 【請求項３０】 第１ドープト半導体プラグおよび第２
ドープト半導体プラグ上に形成される誘電体材料が、二
酸化シリコン、窒化シリコン、酸窒化シリコンおよび金
属酸化物からなる群から選択される、請求項１９に記載
の方法。 - 【請求項３１】 第１ドープト半導体プラグおよび第２
ドープト半導体プラグ上に形成される誘電体材料の厚み
が、約１ｎｍから約２０ｎｍである、請求項１９に記載
の方法。 - 【請求項３２】 埋め込みコレクタ領域、コレクタ領
域、ベース領域、およびエミッタ領域がバイポーラ接合
トランジスタを形成するように、第１コレクタ領域が埋
め込みコレクタ領域を含み、第２ドープト半導体プラグ
の下部領域がコレクタ領域を含み、第２ドープト半導体
プラグの上部領域がベース領域を含む、請求項１９に記
載の方法。 - 【請求項３３】 第１ドープト領域に第１導電型をドー
プし、第１ドープト半導体プラグに第２導電型をドープ
し、第２ドープト領域に第１導電型をドープし、第１ド
ープト領域がＭＯＳＦＥＴのソース領域およびドレイン
領域から選択され、第２ドープト領域がＭＯＳＦＥＴの
ソースおよびドレイン領域のもう一方であり、第１ドー
プト半導体プラグがＭＯＳＦＥＴのチャネル領域であ
り、第１コレクタ領域に第２導電型をドープし、第２ド
ープト半導体プラグの下部領域に第２導電型をドープ
し、第２ドープト半導体プラグの上部領域に第１導電型
をドープし、エミッタ領域に第１導電型をドープする、
請求項１９に記載の方法。 - 【請求項３４】 第１ドープト領域に第１導電型をドー
プし、第１ドープト半導体プラグに第２導電型をドープ
し、第２ドープト領域に第１導電型をドープし、第１ド
ープト領域がＭＯＳＦＥＴのソース領域およびドレイン
領域から選択され、第２ドープト領域がＭＯＳＦＥＴの
ソースおよびドレイン領域のもう一方であり、第１ドー
プト半導体プラグがＭＯＳＦＥＴのチャネル領域であ
り、コレクタ領域に第１導電型をドープし、第２ドープ
ト半導体プラグの下部領域に第１導電型をドープし、第
２ドープト半導体プラグの上部領域に第２導電型をドー
プし、エミッタ領域に第１導電型をドープし、本方法
が、第１ドープト領域とコレクタ領域の間に絶縁材料を
形成することをさらに含む、請求項１９に記載の方法。 - 【請求項３５】 第２ドープト半導体プラグの誘電体材
料と電気的接触にある制御端末を形成することをさらに
含む、請求項１９に記載の方法。 - 【請求項３６】 制御端末に電圧を印加して、第２ドー
プト半導体プラグ内の電流を制御する、請求項３５に記
載の方法。 - 【請求項３７】 第２ドープト半導体プラグの上部領域
の上に重なる絶縁層を形成することをさらに含み、エミ
ッタ領域が絶縁層の上に重なる、請求項１９に記載の方
法。 - 【請求項３８】 第２ドープト領域およびエミッタ領域
を形成する前に、第１ドープト半導体プラグおよび第２
ドープト半導体プラグを、多層スタックの第３層と平坦
化することをさらに含む、請求項１９に記載の方法。 - 【請求項３９】 集積回路構造であって、 面に沿って主表面を有する半導体層と、 前記主表面に隣接した第１導電型の第１ドープト領域
と、 前記第１ドープト領域の上に形成され、第２層が第１層
および第３層の間に配置され、前記第１層が前記第１ド
ープト領域に隣接している少なくとも３つの材料層と、 前記少なくとも３つの材料層内に形成された、トレンチ
下部内の第１導電型の第２ドープト領域と、 前記トレンチ上部内の第２導電型の第３ドープト領域
と、 前記第３ドープト領域の上に配置された第１導電型の第
４ドープト領域とを含む集積回路構造。 - 【請求項４０】 第１ドープト領域が、バイポーラ接合
トランジスタの埋め込みコレクタを形成し、第２ドープ
ト領域がバイポーラ接合トランジスタのコレクタを形成
し、第３ドープト領域がバイポーラ接合トランジスタの
ベースを形成し、第４ドープト領域がバイポーラ接合ト
ランジスタのエミッタを形成する、請求項３９に記載の
集積回路構造。 - 【請求項４１】 第３ドープト領域と第４ドープト領域
の間に配置された絶縁層をさらに含み、絶縁層がその中
にウインドウを有し、ウインドウを通して第３ドープト
領域と第４ドープト領域の間を接触させる、請求項３９
に記載の集積回路構造。 - 【請求項４２】 第１層および第３層が絶縁層を含み、
第２層が犠牲層である、請求項３９に記載の集積回路構
造。 - 【請求項４３】 第２ドープト領域と第３ドープト領域
が接触する領域で、トレンチの外壁に隣接した酸化物材
料をさらに含み、酸化物材料と電気的コミュニケーショ
ンを行う導電材料をさらに含み、前記導電材料が集積回
路構造の制御端末を形成する、請求項３９に記載の集積
回路構造。 - 【請求項４４】 制御端末が第３ドープト領域と電気的
に接続している、請求項４３に記載の集積回路構造。 - 【請求項４５】 電圧が集積回路構造の動作パラメータ
を制御するように、第２ドープト領域と第３ドープト領
域が接触する領域に電界効果を作り出すために制御端末
に電圧を印加する、請求項４３に記載の集積回路構造。 - 【請求項４６】 集積回路構造であって、 面に沿って主表面を有する半導体層と、 前記主表面の第１領域上に形成された第１導電型の第１
ドープト・ソース／ドレイン領域と、 前記第１ドープト・ソース／ドレイン領域の上に形成さ
れた少なくとも３つの材料層と、 前記少なくとも３つの材料層内に形成された第１トレン
チ内に形成され、前記第１ソース／ドレイン領域の上に
重なるチャネル領域と、 前記チャネル領域と垂直に並んだ第２ドープト・ソース
／ドレイン領域と、 前記チャネル領域と隣接する誘電体層と、 導電要素への電圧の印加によって前記チャネル領域の導
電率を制御する、前記誘電体層と隣接する前記導電要素
と、 前記主表面の第２領域上に形成された第３ドープト領域
と、 前記第３ドープト領域の上に形成された少なくとも３つ
の材料層と、 前記少なくとも３つの材料層内に形成された第２トレン
チの下部内に形成され、前記第３ドープト領域の上に重
なる第４ドープト領域と、 前記トレンチ上部内の前記第４ドープト領域の上に重な
る、前記第４ドープト領域と反対の導電型の第５ドープ
ト領域と、 前記第５ドープト領域の上に重なる第６ドープト領域と
を含む集積回路構造。 - 【請求項４７】 第１ドープト・ソース／ドレイン領域
に第１導電型をドープし、チャネル領域に第２導電型を
ドープし、第２ドープト・ソース／ドレイン領域に第１
導電型をドープし、第３ドープト領域に第２導電型をド
ープし、第４ドープト領域に第２導電型をドープし、第
５ドープト領域に第１導電型をドープし、第６ドープト
領域に第２導電型をドープする、請求項４６に記載の集
積回路構造。 - 【請求項４８】 第１ドープト・ソース／ドレイン領
域、チャネル領域、および第２ドープト・ソース／ドレ
イン領域がＭＯＳＦＥＴを含み、第３ドープト領域がＢ
ＪＴの第１コレクタ領域を含み、第４ドープト領域がＢ
ＪＴの第２コレクタ領域を含み、第５ドープト領域がＢ
ＪＴのベース領域を含み、第６ドープト領域がＢＪＴの
エミッタ領域を含む、請求項４７に記載の集積回路構
造。 - 【請求項４９】 第１ドープト・ソース／ドレイン領域
に第２導電型をドープし、チャネル領域に第１導電型を
ドープし、第２ドープト・ソース／ドレイン領域に第２
導電型をドープし、第３ドープト領域に第２導電型をド
ープし、第４ドープト領域に第２導電型をドープし、第
５ドープト領域に第１導電型をドープし、第６ドープト
領域に第２導電型をドープする、請求項４６に記載の集
積回路構造。 - 【請求項５０】 第１ドープト・ソース／ドレイン領
域、チャネル領域、および第２ドープト・ソース／ドレ
イン領域がＭＯＳＦＥＴを含み、第３ドープト領域がＢ
ＪＴの第１コレクタ領域を含み、第４ドープト領域がＢ
ＪＴの第２コレクタ領域を含み、第５ドープト領域がＢ
ＪＴのベース領域を含み、第６ドープト領域がＢＪＴの
エミッタ領域を含み、集積回路構造が、第１ドープト・
ソース／ドレイン領域と第３ドープト領域の間に配置し
た絶縁材料をさらに含む、請求項４９に記載の集積回路
構造。 - 【請求項５１】 集積回路構造であって、 面に沿って主表面を有する半導体領域と、 前記主表面と隣接した第１導電型の第１ドープト領域
と、前記第１ドープト領域の上に重なる第１導電型の第
２ドープト領域と、 前記第２ドープト領域の上に重なる第２導電型の第３ド
ープト領域と、 前記第３ドープト領域の上に重なる第１導電型の第４ド
ープト領域とを含み、 動作中、前記第２ドープト領域と前記第３ドープト領域
の間の接合が逆方向バイアスされ、前記第３ドープト領
域と前記第４ドープト領域の間の前記接合が順方向バイ
アスされ、 前記第２ドープト領域、前記第３ドープト領域、または
前記第２ドープト領域と第３ドープト領域の両方に隣接
し、前記第２ドープト領域と前記第３ドープト領域の間
の接合に実質的に垂直である酸化物層と、 導電層に印加された電圧に応じて、前記第２ドープト領
域、前記第３ドープト領域、または前記第２ドープト領
域と前記第３ドープト領域の両方で半導体材料の導電率
を制御するための、前記酸化物層と隣接する導電層とを
含む集積回路構造。 - 【請求項５２】 導電層への選択された電圧の印加が、
第２ドープト領域、第３ドープト領域、または第２ドー
プト領域と第３ドープト領域の両方に、デプリーション
領域、アキュムレーション領域、または反転領域を形成
することができる、請求項５１に記載の集積回路構造。 - 【請求項５３】 導電層への電圧の印加が、第２ドープ
ト領域、第３ドープト領域、または第２ドープト領域と
第３ドープト領域両方の電流を制御する、請求項５１に
記載の集積回路構造。 - 【請求項５４】 導電層が、集積回路構造の高インピー
ダンス入力端末を形成する、請求項５１に記載の集積回
路構造。 - 【請求項５５】 第１ドープト領域が、バイポーラ接合
トランジスタ・デバイスの埋め込みコレクタを形成し、
第２ドープト領域が、バイポーラ接合トランジスタ・デ
バイスのコレクタを形成し、第３ドープト領域が、バイ
ポーラ接合トランジスタ・デバイスのベースを形成し、
第４ドープト領域が、バイポーラ接合トランジスタ・デ
バイスのエミッタを形成し、導電層に印加した電圧が、
バイポーラ接合トランジスタ・デバイスの利得を制御す
る、請求項５１に記載の集積回路構造。 - 【請求項５６】 第１ドープト領域が、バイポーラ接合
トランジスタ・デバイスの埋め込みコレクタを形成し、
第２ドープト領域が、バイポーラ接合トランジスタ・デ
バイスのコレクタを形成し、第３ドープト領域が、バイ
ポーラ接合トランジスタ・デバイスのベースを形成し、
第４ドープト領域がエミッタを形成する、請求項５１に
記載の集積回路構造。 - 【請求項５７】 導電層への電圧の印加に応じて、第２
ドープト領域の耐圧、第３ドープト領域の耐圧、または
第２ドープト領域と第３ドープト領域両方の耐圧が制御
される、請求項５１に記載の集積回路構造。 - 【請求項５８】 導電層への電圧の印加に応じて、集積
回路構造の利得が制御される、請求項５１に記載の集積
回路構造。 - 【請求項５９】 導電層への電圧の印加に応じて、第２
ドープト領域、第３ドープト領域、または第２ドープト
領域と第３ドープト領域両方に隣接して、電圧制御コン
デンサが形成される、請求項５１に記載の集積回路構
造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/956,382 US6759730B2 (en) | 2001-09-18 | 2001-09-18 | Bipolar junction transistor compatible with vertical replacement gate transistor |
| US09/956382 | 2001-09-18 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003179067A true JP2003179067A (ja) | 2003-06-27 |
| JP2003179067A5 JP2003179067A5 (ja) | 2005-11-04 |
| JP4797185B2 JP4797185B2 (ja) | 2011-10-19 |
Family
ID=25498168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002270858A Expired - Fee Related JP4797185B2 (ja) | 2001-09-18 | 2002-09-18 | 縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6759730B2 (ja) |
| JP (1) | JP4797185B2 (ja) |
| KR (1) | KR100918779B1 (ja) |
| GB (1) | GB2383190B (ja) |
| TW (1) | TW569451B (ja) |
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| JP4797185B2 (ja) | 2011-10-19 |
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Legal Events
| Date | Code | Title | Description |
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| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050916 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A602 | Written permission of extension of time |
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|
| RD02 | Notification of acceptance of power of attorney |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A711 | Notification of change in applicant |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
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