JP5274490B2 - 垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法 - Google Patents

垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法 Download PDF

Info

Publication number
JP5274490B2
JP5274490B2 JP2010004696A JP2010004696A JP5274490B2 JP 5274490 B2 JP5274490 B2 JP 5274490B2 JP 2010004696 A JP2010004696 A JP 2010004696A JP 2010004696 A JP2010004696 A JP 2010004696A JP 5274490 B2 JP5274490 B2 JP 5274490B2
Authority
JP
Japan
Prior art keywords
layer
doped
region
silicon
window
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010004696A
Other languages
English (en)
Other versions
JP2010157742A (ja
Inventor
チャウドハリー サミア
アーサー レイマン ポール
ルッセル マックマッケン ジョン
トムソン ロス
クイングスヘング ザオ ジャック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agere Systems LLC
Original Assignee
Agere Systems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agere Systems LLC filed Critical Agere Systems LLC
Publication of JP2010157742A publication Critical patent/JP2010157742A/ja
Application granted granted Critical
Publication of JP5274490B2 publication Critical patent/JP5274490B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明の分野
本発明は電流を流すよう設計された伝導形の変化する接合を組込んだ半導体デバイス及びそのようなデバイスの作製方法に関する。より具体的には、本発明は垂直トランジスタの作製と両立する作製プロセスを用いて、ポリシリコン−窒化物−ポリシリコン、金属−窒化物−ポリシリコン及びポリシリコン−酸化物−ポリシリコン容量を作製するための設計及びプロセスに関する。
本発明の背景
半導体デバイスの性能を向上させ、単位面積当りのデバイスの数を増すため、デバイス密度を増すことは、半導体製造業の重要な課題であり続ける。デバイス密度は個々のデバイスをより小さくし、よりコンパクトにデバイスを充填することにより、増大する。また、デバイスの寸法（特性長又は設計ルールとも呼ばれる）が減少するとともに、デバイス及びそれらの構成要素を形成する方法も、適合させなければならない。たとえば、生産ラインの設計ルールは現在０．２５ミクロンないし０．１８ミクロンの範囲で、より小さな寸法に向う不変の傾向がある。しかし、デバイスが縮小されるにつれ、ある種の製造上の限界が生じる。特に、リソグラフィプロセスに関して生じる。事実、現在のフォトリソグラフィプロセスは、現在のデバイスユーザーにより要求される必要な最小寸法で、デバイスを正確に製造できない点に近づいている。
現在、ほとんどの金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、横方向の形状で形成され、電流はソース及びドレイン領域が形成される基板面又は基体表面に平行に流れる。デバイス密度を上げるためにこれらＭＯＳＦＥＴデバイスの寸法が減少するにつれ、製造プロセスは次第に難しくなっている。特に、チャネルを形成するためのリソグラフィプロセスは問題で、フォトリソグラフィパターン中に像を描くために用いられる放射の波長が、デバイスの寸法に近づくにつれ、問題になる。横方向ＭＯＳＦＥＴにあてはめると、チャネル長はこれらのフォトリソグラフィ技術を用いて、精密に制御できない点に近づきつつある。
デバイスを充填する最近の進歩により、垂直ＭＯＳＦＥＴのいくつかの変形が生れた。具体的には、タカト、エイチ（Ｔａｋａｔｏ Ｈ）らにより、“高密度ＬＳＩ用包囲ゲートトランジスタ（ＳＧＴ）のインパクト”、アイ・イー・イー・イー・トランズアクションズ・オン・エレクトロン・デバインズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、３８ （３）巻、５７３−５７７頁に述べられている垂直デバイスは、プレーナＭＯＳＦＥＴデバイスに代るものとして提案された。最近、垂直置換ゲートトランジスタとして特徴のあるＭＯＳＦＥＴが述べられている。ハーゲンロザール（Ｈｅｒｇｅｎｒｏｔｈｅｒ）ら、“垂直置換ゲート（ＶＲＧ）ＭＯＳＦＥＴ：リソグラフィに依存しないゲート長を有する５０ｎｍ垂直ＭＯＳＦＥＴ”、インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）、７５頁、１９９９を参照のこと。ここに参照文献として含まれる権利者を同じくする米国特許第６，０２７，９７５及び６，１９７，６４１号は、垂直置換ゲート（ＶＲＧ）ＭＯＳＦＥＴのいくつかの製造技術を教えている。
集積回路（ＩＣ）上に機能回路を作製するためには、ＩＣ製造プロセス中に受動要素を組込むことも必要である。具体的には、容量は接合容量又は薄膜容量として形成される。周知のように、半導体接合に逆バイアス電圧を印加すると、可動キャリヤは接合から遠ざけられ、それによって空乏領域が生成する。空乏領域は平行平板容量の誘電体として働き、空乏領域幅は平板間の距離を表わす。従って、接合容量は空乏領域幅の関数で、それは印加された逆バイアスと接合近傍の不純物濃度の関数である。従来の平行平板容量を直接微細化した薄膜容量も、集積回路上に作製される。個別容量と同様、薄膜容量は誘電体で分離された２つの導電層を含む。薄膜容量の１つの型は、金属−酸化物−半導体容量として形成され、高濃度ドープ底部プレート、誘電体としての二酸化シリコン及び金属上部プレートを有する。薄膜容量はまた、二酸化シリコン又はシリコン窒化物のような誘電体により分離された上部及び底部プレートを形成する２つの金属層を有するようにも形成できる。誘電率が比較的大きく、単位面積当り、より大きな容量が得られるため、シリコン窒化物が好ましい。金属−酸化物−半導体容量構造は、従来の集積回路プロセス技術と容量に両立するため、最も一般的である。薄膜容量の単位面積当りの容量は、誘電率と誘電体厚の比に等しい。薄膜容量は単位面積当り大きな容量値を与え、寄生容量の問題も小さいが、誘電体の定格電圧を越えた時、誘電体の降伏により、故障しうる。
本発明の要約
本発明はＭＯＳＦＥＴデバイス及び各種の容量形態の両方を含む集積回路構造を作製するプロセスを示す。そのプロセスは第１のデバイス領域、ソース又はドレイン領域のいずれかを半導体基板中に形成することを含む。少くとも３つの層の多層積層構造を、第１のデバイス領域上に形成する。３つの層の中央の層は犠牲となる層で、後に除去され、ゲート電極が置き代る。３つの層中に窓を形成し、続いて窓内にドープされた半導体材料、すなわち半導体プラグを形成する。第２のデバイス領域（ソース領域又はドレイン領域）を半導体プラグの上部端に形成する。次に、犠牲層を除去し、半導体プラグの露出された部分上に、ゲート酸化物を成長させるか堆積させる。次に、ゲート酸化物に隣接して、ゲート電極を形成する。一実施例において、ゲート電極は更にＭＯＳＦＥＴデバイスを越えて、基板の領域まで延び、そこで容量の下部プレートとして働く。底部プレート上に誘電体層を形成し、続いて上部容量プレートを形成する。
別の実施例において、多層堆積構造中に形成された第２の窓内に容量を形成する。具体的には、第２の窓は誘電体層下の第１の適合導電層を含む。第２の導電層（容量上部プレート）が窓内の残りの空間を満す。その結果、窓内の３つの層は容量を形成する。基本的なＶＲＧＭＯＳＦＥＴプロセスに適用した時、これらの容量のそれぞれを形成するために、新しいマスク工程がつけ加わらないことは、特に有利である。本発明の指針に従うと、プレーナ及び窓内の容量の両方を作製するために、マスクの変更のみが必要である。各種容量を形成するための本発明の指針は、ＶＲＧＭＯＳＦＥＴプロセスのみでなく、他の垂直トランジスタプロセスにも適用できる。
ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−窒化物−ポリ又は金属−窒化物―ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である。 ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である ポリ−酸化物−ポリ容量を作製するプロセス工程を示す断面図である
好ましい実施例の記述
本発明は容量構造と垂直置換ゲート金属−酸化物−半導体電界効果トランジスタ（ＶＲＧＭＯＳＦＥＴ）の作製と類似でかつ両立するプロセスを用いて、ポリシリコン−窒化物−ポリシリコン（ＰＮＰ）、金属−窒化物−ポリシリコン（ＭＮＰ）及びポリシリコン−酸化物−ポリシリコン（ＰＯＰ）容量を作製する付随した技術に関する。具体的には、価格及び作製の複雑さを最小にするため及び容量を作製するために必要な余分な工程数を最小にするため、第１のシリコン基板上に容量及びＶＲＧを作製するのが望ましい。本発明はこれらの目的を達成する容量デバイス及び容量の作製プロセスを、明らかにする。
トランジスタ及び集積回路の作製に関しては、“主表面”という用語は、たとえばプレーナプロセスで複数のトランジスタを作製する半導体層の表面をさす。ここで用いるように、“垂直”は主表面に対して本質的に垂直であることを意味する。典型的な場合、主表面は単結晶シリコン基板の＜１００＞面に沿い、その上に電界効果トランジスタデバイスが作製される。“垂直トランジスタ”という用語は、個々の半導体要素が主表面に対して垂直を向き、そのため電流はドレインからソースへ垂直に流れる（電子はソースからドレインへ流れる）トランジスタを意味する。たとえば、垂直ＭＯＳＦＥＴの場合、ソース、チャネル及びドレイン領域は、主表面に対して、垂直方向に位置合せして形成される。
図１Ａないし１Ｐ及び２Ａないし２Ｖのそれぞれは、本発明に従って回路機能の例を構成するため、作製の様々な段階における集積回路構造の部分的な断面を示す。この説明から、ある容量がそれのみあるいは集積回路を形成するために、バイポーラ接合トランジスタ、接合電界効果トランジスタ及び金属−酸化物−半導体電界効果トランジスタとともに、いかに形成されるかが明らかになるであろう。
単一のシリコン基板上に垂直換換ゲートＭＯＳＦＥＴ及び容量を作製する本発明の一実施例を、図１Ａないし１Ｐを参照しながら述べる。ここで述べる各種半導体形状及び領域は、シリコンから成るのが好ましいが、当業者には本発明の他の実施例は単一又は組合せた（化合物又はヘテロ接合半導体を含む）他の半導体材料に基いてよいことがわかる。図１Ａないし１Ｐを参照すると、垂直ＭＯＳＦＥＴデバイスの作製が図の左側に示され、容量の作製が図の右側に示されている。しかし、容量及びＭＯＳＦＥＴを相互に隣接して作製する必要はなく、並んで表したのは単に２つの両立性を示すためである。本発明の指針に従って作製される容量には、集積回路上のどこにでも形成できる。
図１Ａを参照すると、高ドープソース領域（２０５）がシリコン基板（２００）、好ましくは＜１００＞結晶方向を有する基板の主表面（２０６）に沿って形成される。垂直ＭＯＳＦＥＴのこの実施例において、デバイスのソース領域はシリコン基板中に形成され、ドレイン領域は後に述べるように、その後形成される垂直チャネルの上に形成される。別の実施例において、ドレイン領域は基板中に形成され、ソース領域は垂直チャネルの上に形成される。先の実施例が、ここでの説明の対象である。しかし、ここでの記述から、当業者はドレイン領域がシリコン基板中に形成され、ソース領域がその後形成される垂直チャネル上に形成されるデバイスを、容易に形成できる。
高ドープソース領域（２０５）の深さ、ドーパントの形（たとえばｎ形又はｐ形）及びその中の濃度は、全て設計すべき点である。ソース領域（２０５）の一例では、ドーパントはリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）又はホウ素（Ｂ）で、約１×１０１９原子／ｃｍ３ないし約５×１０２０原子／ｃｍ３ の範囲の濃度を有する。約２００ｎｍより小さいソース領域（２０５）及び基板（２００）の深さが、適当と考えられる。
図１Ｂにおいて、材料の５つの層（２１０，２１１，２１５，２１６）及び（２０２）がシリコン基板（２００）中のソース領域（２０５）上に形成される。絶縁層（２１０）が最後に上になるものから、ソース領域（２０５）を電気的に分離する。絶縁層（２１０）はこの絶縁目的にあった材料から成り、厚さを有する。適当な材料の一例は、ドープされた二酸化シリコンである。ドープされた絶縁層（２１０）を用いるのは、固相拡散プロセスを通して、（デバイスチャネル内に）ソース／ドレイン延長領域を形成するために、以下で述べるように、絶縁層（２１０）がドーパント源として働く実施例で、有利である。二酸化シリコンドーパント源の例は、たとえばプラズマ促進化学気相堆積（ＰＥＣＶＤ）で堆積させたＰＳＧ（リンシリケートガラス、すなわちリンドープ二酸化シリコン）及びＢＳＧ（ボロシリケートガラス、すなわちホウ素ドープ二酸化シリコン）である。絶縁層（２１０）の適当な厚さは、約２５ｎｍないし約２５０ｎｍ範囲である。
エッチ停止層（２１１）を絶縁層（２１０）上に形成する。当業者には周知のように、エッチ停止はエッチング手段が下又は上の層あるいは複数の層に及ぶのを避けるように、設計される。従って、エッチ停止層はエッチャントによって除去すべき隣接した層又は複数の層より、選択されたエッチャントに対して著しく大きなエッチング抵抗をもつ。特にこの場合、選択されたエッチャントに対し、エッチ停止層（２１１）のエッチング速度は、以下で述べるように、犠牲層である上の層（２１５）のエッチング速度より、はるかに遅い。当業者はエッチ停止層材料の選択は、上／下の層をエッチングするために用いられる具体的なエッチング手段により決ることに気づく。上の犠牲となる層がアンドープ二酸化シリコン（たとえばテトラエレチンオルトシリケート（ＴＥＯＳ）から形成された二酸化シリコン）である本発明のプロセスにおいて、エッチ停止層（２１１）の下の層にアンドープ二酸化シリコン用のエッチャントが浸透するのを効果的に停止するエッチ停止材料が選択される。シリコン窒化物（Ｓｉ３Ｎ４）が適当なエッチ停止材料と考えられる。エッチ停止材料層の厚さは、エッチングプロセスにより除去すべき材料の深さに対して、選択されたエッチャントに対するエッチ停止材料の抵抗にも依存する。すなわち、効果的なエッチ停止層であるためには、所望の層又は複数の層を除去するのに必要な時間内に、エッチ停止層にエッチャントは浸透できない。
エッチ停止層（２１１）はオフセットスペーサとしても働き、その場合、オフセットスペーサの厚さはエッチ停止層（２１１）の厚さによって決る。本発明の説明では、オフセットスペーサはデバイスチャネルに対するソース／ドレイン延長部の位置を制御する。具体的には、オフセットスペーサが存在することにより、ソース／ドレイン延長部がゲート下に延びる大きさが制限される。当業者は、ソース／ドレイン延長部がゲート下に大きく延びるほど、デバイス特性に対する悪影響、すなわちゲート／ソース及びゲート／ドレイン重なり容量が大きくなることに気づく。当業者はまた、オフセットスペーサはソース／ドレイン延長部とゲート下に形成される反転層間に直列抵抗が生じるほど厚くできないことを、認識するであろう。それもデバイス特性を許容できないものにする。エッチ停止層（２１１）は絶縁層（２１０）がドーパント源として働く時、絶縁層（２１０）及び犠牲層（２１０）間に存在することにより、オフセットスペーサの機能も果す。ドーパントが絶縁層（２１０）から拡散する時、ソース／ドレイン延長部とゲート間の重なりの程度は、ドーパントの拡散速度の制御とともに、エッチ停止層（２１１）の厚さを通して制御できる。
犠牲層（２１５）がエッチ停止層（２１１）上に形成される。犠牲層（２１５）の材料は、選択されたエッチャントに対し、エッチ停止層（２１１）とは著しく異なるエッチング抵抗をもつ。具体的には、選択されたエッチャントに対し、犠牲層（２１５）のエッチング速度は、エッチ停止層（２１１）のエッチング速度より、はるかに大きい。犠牲層（２１５）の厚さは、最終的なデバイスのゲート長に対応するように選択され、犠牲層（２１５）が除去されると、デバイスのゲートが空いた空間に形成される。ＴＥＯＳプロセスを通して形成される二酸化シリコンが、犠牲層（２１５）の適当な半導体材料の例である。
エッチ停止層（２１６）が犠牲層（２１５）の上に形成される。エッチ停止層（２１６）はエッチ停止層（２１１）と同じ機能を果す。従って、エッチ停止層（２１１）の材料及び厚さの選択に使った考えは、エッチ停止層（２１６）の材料及び厚さの選択にも使える。
エッチ停止層（２１６）の全体上に絶縁層（２２０）を形成する。絶縁層（２２０）が絶縁層（２１０）と（選択されたエッチャント中で）同じエッチング速度を持つと有利である。事実、プロセス効率の点から絶縁層（２１０）の材料が絶縁層（２２０）の材料と同じであると有利である。絶縁層（２２０）がドーパント源としても働く実施例において、絶縁層（２２０）はＰＳＧ又はＢＳＧである。
図１Ｃを参照すると、絶縁層（２１０）、エッチ停止層（２１１）、犠牲層（２１５）、エッチ停止層（２１６）及び絶縁層（２１１）を貫いて、開口、溝又は窓（２２５）が、ソース領域（２０５）まで下方にエッチングされる。窓の水平方向の寸法は、所望のデバイス特性、作製中のデバイスの寸法上の制約及び窓（２２５）を形成するために用いられるリソグラフィプロセスの制約によって決る。窓（２２５）の長さ、すなわち図１Ｃの断面図中の水平及び垂直の両方に垂直な長さは、主に設計上の選択である。与えられた水平方向の寸法に対し、窓（２２５）中に後に形成されるチャネルの電流容量は、窓の長さが増すとともに増加する。次に、窓（２２５）を化学的に浄化処理（たとえばＲＣＡ又はピラニア浄化）する。ピラニアプロセスは窓（２２５）の底部において、シリコンを清浄化するために、硫酸及び過酸化水素溶液を用いる。この浄化工程の結果、窓（２２５）と境界を形成する絶縁層（２１０）及び（２２０）のわずかな部分が除去される。浄化されたくぼみが図１Ｄに示されている。図示されているように、犠牲層（２１５）及びエッチ停止層（２１１）及び（２１６）は絶縁層（２１０）及び（２２０）の端部を越えて延びる。
図１Ｅを参照すると、窓（２２５）を生成するエッチングプロセスによって露出されたソース領域（２０５）とともに窓（２２５）の底部において、単結晶シリコンがソース領域（２０５）からエピタキシャル成長でき、デバイス級の結晶半導体材料（２３０）が形成され、窓（２２５）中に上部部分（２２１）を含む。結晶半導体材料（２３０）はデバイスのチャネルとして、かつチャネル領域上及び下のソース／ドレイン延長領域を形成するのに適している。結晶半導体材料（２３０）はアモルファス又は多結晶材料を堆積させ、次に従来の炉アニール又はレーザアニールによって再結晶化させることによって形成しても良い。
窓（２２５）内に形成された結晶半導体材料（２３０）は、ソース及びドレイン延長部とともに、デバイスチャネルを形成するために、ドープしなければならない。１つの形（すなわちｎ形又はｐ形）のドーパントがソース及びドレイン延長部を形成するために、結晶半導体材料（２３０）中に導入され、チャネルを形成するために、相対する伝導形のドーパントが導入される。結晶半導体材料（２３０）をドープするために、各種の技術が適当と考えられる。形成と同時に結晶半導体材料（２３０）をドープするか、形成後結晶半導体材料（２３０）中にドーパントを注入することが、チャネルを形成する適当なプロセスと考えられる。
当業者は化学気相堆積により、材料の層が形成されるのと同時にドーパントを導入する方式を良く知っているので、ここで詳細に述べない。一般に、ドーパントは材料堆積プロセス中の適当な点で、雰囲気中に導入され、ドーパントが結晶半導体材料（２３０）中の所望の位置に、所望の濃度で存在するようにする。適当なドーパント気体には、ホスフィン及びジボランが含まれる。別の実施例において、形成後チャネルドーパントが結晶半導体材料（２３０）中に注入される。
底部ソース／ドレイン延長部を形成するために、ドーパントはソース領域（２０５）から結晶半導体材料（２３０）の底部中に、拡散できる。ソース／ドレイン延長部を形成する別の技術は、絶縁層（２１０）及び（２２０）が上述のように、ＰＳＧ又はＢＳＧで形成される時、それらの層からドーパントを拡散させることである。一般に、この固相拡散プロセスにおいて、（たとえばヒ素、リン又はホウ素）でドープされた酸化物（たとえば二酸化シリコン）が、ドーパント源として働く。高温において、ドーパントはドープされた酸化物から、隣接したアンドープ（又は低ドープ）領域中に追いやられる。ここでの用途では、ドーパントは結晶半導体材料（２３０）中に追いやられる。ドープされた領域、すなわちソース／ドレイン延長部は、結晶半導体材料（２３０）とドーパント源として働く絶縁層（２１０）及び（２２０）との境界で規定されるため、この技術は有利である。この技術により、自己整合ソース／ドレイン延長部の形成が可能になる（すなわち、ソース、ドレイン延長部はゲートと整合する）。固相核酸技術の例は、オノ・エム（Ｏｎｏ．Ｍ）ら“１０ｎｍリン源及びドレイン接合を有するサブ５０ｎｍゲート長Ｎ−ＭＯＳＦＥＴ”アイイーディーエム（ＩＥＤＭ）９３、１１９−１２２頁（１９９３）及びサイトー・エム（Ｓａｉｔｏ．Ｍ）ら、“０．１及びサブ０．１ミクロンチャネル長に適したＳＰＤＤＤ−ＭＯＳＦＥＴ及びその電気的特性” アイイーディーエム（ＩＥＤＭ）９２、８９７−９００頁（１９９２）に述べられている。これらはここに参照文献として含まれる。ソース／ドレイン延長部（２３２）及び（２３３）中のドーパント濃度は、典型的な場合、少くとも約１×１０１９／ｃｍ３で、約５×１０１９／ｃｍ３のドーパント濃度が有利と考えられる。この固相拡散技術を用いると、非常に浅いソース／ドレイン延長部（２３２）及び（２３３）が得られる。ソース／ドレイン延長部（２３２）及び（２３３）は結晶半導体材料（２３０）中に、好ましくは結晶半導体材料（２３０）の幅の半分以下まで延びる。このようにドーパントの浸透を制限することにより、ドープされた領域に結晶半導体材料（２３０）の相対する側から重畳することが避けられる。また、ソース／ドレイン延長部（２３２）及び（２３３）がゲート（２６５）下に延びる距離は、ゲート長の４分の１以下に制限され好ましい。当業者には周知のようにソース／ドレイン延長部（２３２）及び（２３３）中のドーパントは、結晶半導体材料（２３０）のチャネル中のドーパントとは相対する形をもつ。
結晶半導体材料（２３０）をドープした後、デバイスは結晶半導体材料（２３０）中のドーパントの分布に著しい影響を及ぼす状態に置かれないことが望ましい。従って、この方式では、この工程後、基板は１１００℃を越える温度に露出されない。事実、プロセスのこの点以後、基板は１０００℃を越える温度に露出されないなら、有利である。ある種の実施例では、基板は長時間（たとえば数分以上）９００℃を越える温度に露出されない。しかし、基板を急速加熱アニール（約１０００℃の温度で）しても、結晶半導体材料（２３０）中のドーパントの分布に、悪影響は生じない。
次に、適合ドレイン（２３５）を絶縁層（２２０）及び最上部（２３１）の上に形成する。ドレイン層（２３５）は自己整合した最上部接触（この実施例ではドレイン接触）を作る。ドレイン層（２３５）の適当な材料の一例は、ドープされたポリシリコンである。選択されたドーパントはデバイスチャネルを形成するために用いられたものとは相対する形である。ドーパントの濃度は約１×１０２０原子／ｃｍ３より高い。
図１Ｆに更に示されるように、適合層（２３６）をドレイン層（２３５）上に堆積させる。層（２３６）に選択された材料は、犠牲層（２１６）を除去するために選択されたエッチャントに対して、犠牲層（２１５）のエッチング速度より著しく低いエッチング速度をもつ。層（２３６）に選択した材料が、エッチ停止層（２１１）及び（２１６）の材料と同じであると有利である。適当な材料の一例はシリコン窒化物である。
図１Ｇに示されるように、従来のリソグラフィ技術を用いて、結晶半導体材料（２３０）及び最上部（２３１）上又は隣接した部分のみが残るように、ドレイン層（２３５）、層（２３６）及び絶縁層（２２０）が（１ないしそれ以上のエッチング工程を用いて）パターン形成される。エッチ停止層（２１６）はこのプロセス中、エッチング手段が下の層に到達するのを防止する働きをする。
本発明の別の実施例に従うと、上述の用に形成するのではなく、ソース／ドレイン延長部（２３２）及び（２３３）は、プロセスのこの時点で、ドープされた絶縁層（２１０）及び（２２０）からの固相拡散により、形成される。
図１Ｈに示されるように、次に構造全体上に適合層（２４０）を堆積させる。層（２４０）の材料は犠牲層（２１５）を除去するために選択されたエッチャント中で、犠牲層（２１５）のエッチング速度より著しく遅いエッチング速度を持つように、選択される。層（２４０）に適当な材料の一例は、シリコン窒化物である。層（２４０）の厚さは、ドレイン層（２３５）、層（２３６）及び絶縁層（２３６）の残った部分が、その後のエッチャントに接触するのを防止するように選択される。
次に、層（２４０）はドライプラズマエッチのような非等方的エッチングを用いてエッチングされ、このエッチングはエッチ停止層（２１６）及び犠牲層（２１５）の部分も除去する。当業者には周知のように、非等方的なエッチング材料は、垂直にエッチングするが、表面に沿って横方向にはエッチングしない。従って、図１Ｉに示されるように、非等方的エッチングの後残っている層（２４０）の部分のみが、絶縁層（２２０）、ドレイン層（２３５）、の積層及び層（２３６）に横方向に隣接した部分である。このエッチングプロセスの結果、エッチ停止層（２１６）の一部分のみが除去され、犠牲層（２１５）が露出される。
次に、犠牲層（２１５）の残りを除去するため、デバイスを湿式エッチ（たとえばフッ化水素酸水溶液）又は等方性ドライエッチ、（たとえば無水フッ化水素酸）する。結果は図１Ｊに示されている。絶縁層（２１０）はなおエッチ停止層（２１１）により、被覆されている。エッチ停止層（２１６）及び層（２３６）及び（２４０）の残った部分は、絶縁層（２２０）及びドレイン層（２３５）を被覆し、それによってこれらの後者の層は、エッチング手段と接触するのが絶縁される。結晶半導体材料（２３０）の露出された部分は、犠牲層（２１５）の厚さに対応し、デバイスの物理的なチャネル長を規定する。
図１Ｋを参照すると、二酸化シリコン（２４５）の犠牲層が結晶半導体材料（２３０）の露出された表面上に、熱的に成長又は堆積されている。約１０ｎｍ程度以下の二酸化シリコン犠牲層厚が、適当と考えられる。次に、従来の等方的エッチ（たとえばフッ化水素酸水溶液）を用いて、犠牲となる二酸化シリコン（２４５）が除去される（図１Ｌ参照）。犠牲となる二酸化シリコン（２４５）の形成及び除去の結果、結晶半導体材料（２３０）の表面は平滑で、ある程度の側壁欠陥が除去される。エッチ停止層（２１１）及び（２１６）は除去手段が絶縁層（２１０）及び（２２０）、ドレイン層（２３５）に接触するのを防止する。この工程は本発明のプロセスで必ずしも必要ではないが、過剰の側壁欠陥がもし存在するなら、それらを除去するために実行される。
次に、結晶半導体材料（２３０）の露出された部分上に、ゲート誘電体（２５０）の層（ゲート酸化物ともいう）を形成する。適当な誘電体材料には、たとえば二酸化シリコン、シリコンオキシナイトライド、シリコン窒化物又は金属酸化物が含まれる。ゲート誘電体（２５０）の厚さは約１ｎｍないし約２０ｎｍである。適当な厚さの一例は、６ｎｍである。一実施例において、二酸化シリコン層は酸素を含む雰囲気中で、約７００℃ないし約１０００℃の範囲の温度に基板を加熱することにより、形成される。ゲート誘電体を形成する他の手段には、化学気相堆積、ジェット気相堆積又は原子層堆積が含まれ、それらのすべてが適当と考えられる。所望の厚さのゲート誘電体（２５０）を形成する条件は、当業者には良く知られている。
図１Ｎを参照すると、ゲート電極はたとえば同時にドーパントが導入されたドープアモルファスシリコンの層である十分適合し適当なゲート材料のゲート電極層（２５５）を堆積させることによって形成される。次に、アモルファスシリコンは（溶融により）再結晶化され、多結晶シリコンを形成する。上述のように、これは結晶半導体材料（２３０）中のドーパントプロフィルに、著しい影響を及ぼさない条件で行わなければならない。適当なゲート電極材料の他の例には、多結晶シリコン、シリコン−ゲルマニウム及びシリコン−ゲルマニウム−カーボンが含まれる。十分低い抵抗率を持ち、ゲート誘電体材料及び他の半導体プロセス工程と両立する金属及び金属を含む化合物も、適当なゲート電極材料と考えられる。ＣＭＯＳ（相補金属−酸化物−半導体）用途の場合、ゲート材料が半導体材料（２３０）の禁制帯の中央程度の仕事関数をもつと有利である。そのような金属の例には、チタン、チタン窒化物、タングステン、タングステンシリサイド、タンタル、タンタル窒化物及びモリブデンが含まれる。ゲート電極材料を形成する適当な手段には、化学気相堆積、電解メッキ及びそれらの組合せが含まれる。ゲート電極層（２５５）は以下で述べるように、その後形成される容量の底部プレートも形成する。
次に、図１０の構造の領域（２５７）中に、ポリ−窒化物−ポリ（ＰＮＰ）又は金属−窒化物−ポリ（ＭＮＰ）容量（２５６）が形成される。上述のように堆積させたゲート電極層（２５５）は、容量（２５６）の底部プレートを形成する。プロセスのこの点において、ＶＲＧＭＯＳＦＥＴのマスクがはずされ、容量誘電体として働くシリコン窒化物層（２５８）が領域（２５７）中のゲート電極層（２５５）上に形成される。シリコン窒化物は二酸化シリコンより大きな誘電率を持つため、同じ誘電体の厚さに対し、より大きな容量値が得られる。しかし、任意の誘電体材料が容量誘電体として使用できる。導電層（２５９）をシリコン窒化物層（２５８）上に形成する。ポリ−酸化物−ポリ容量を形成するために、導電層（２５９）は少くとも約１×１０２０ｃｍ−３のドーピング濃度でドープしたポリシリコンである。金属−窒化物−ポリ容量を形成するために、導電層（２５９）は金属材料で形成する。導電層（２５９）の堆積に続いて、その上に別の窒化物層（２６０）を堆積させるのが望ましいが、必要ではない。
図１Ｐに示されるように、ＭＯＳＦＥＴゲート電極層（２５５）がパターン形成され、ゲート（２６５）と呼ばれる。同様に、容量（２５６）の底部プレート（すなわちゲート電極層（２５５））もパターン形成され、底部容量プレート（２６６）と呼ばれる。ＭＯＳＦＥＴゲートを容量に接続することが必要な回路構成において、導電性材料がＭＯＳＦＥＴゲートと底部容量プレートの橋渡しをする導電性材料がそのまま残るように、ゲート電極はパターン形成されない。もし必要なら、図示されるように、シリコン窒化物層（２６０）中に窓（２６７）がエッチングされ、一般に上部容量プレート（２５９）と呼ばれる下の金属又はポリシリコン層への接続を作る。ＭＯＳＦＥＴゲート（２６５）及び底部容量プレート（２６６）の構成は、主として設計の選択事項である。しかし、ゲート（２６５）は結晶半導体材料（２３０）のゲート酸化物が形成される部分を囲むことに注意する必要がある。一実施例において、底部容量プレート（２６６）は図１Ｐには示されていない三次元的なそれへの接続ができるような構成にできる。
本発明の更に別の実施例では、プロセスのこの時点において、絶縁層（２１０）及び（２２０）からの固相拡散により、結晶半導体材料（２３０）中にドーパントが追いやられ、ＭＯＳＦＥＴデバイスのソース／ドレイン延長部（２３２）及び（２３３）を形成する。
（図示されていない）更に別の実施例では、結晶半導体材料（２３０）（図１Ｅ参照）の最上部（２３１）が研磨され、最上部（２３１）が絶縁層（２２０）の最上部表面と同一面になるようにする。化学機械研磨のような手段が適当と考えられ、図１Ｅに示される結晶半導体材料（２３０）の形成直後に行うことができる。最上部分（２３１）を研磨することにより、ドレイン延長部（２３３）を形成するための絶縁層（２２０）から結晶半導体材料（２３０）中への拡散が、より良く制御できるようになる。
更に別の実施例において、アンドープ二酸化シリコンの薄い層（たとえば約２５ｎｍの厚さ）を、ソース領域（２０５）上に形成する。図１Ｅを参照すると、（図示されていない）薄い層は絶縁層（２１０）（ドーパント源）から下方にソース領域（２０５）を貫き、次に結晶半導体材料（２３０）中へ上方に向う好ましくない固相拡散に対する障壁として働く。
垂直ＭＯＳＦＥＴデバイスの作製とともに、ポリシリコン−酸化物−ポリシリコン（ＰＯＰ）容量を形成することも、可能である。ＰＯＰ容量に用いる領域は、集積回路上に作製された従来の容量より、著しく小さい。又、本発明の指針に従って作製されるＰＯＰ容量の場合、チップ面積に対する容量表面積の比は、上述のＭＮＰ又はＰＮＰ容量の場合の同じ比より、一般に大きい。ここで述べた垂直置換ゲートＭＯＳＦＥＴと同様、ＰＯＰ容量により、回路密度はより高くなる。
ＶＲＧＭＯＳＦＥＴ及びポリシリコン−酸化物−ポリシリコン容量を作製するプロセスの実施例を、図２Ａないし２Ｖを参照しながら説明する。ここで述べる各種半導体構造及び領域は、シリコンから成るのが好ましいが、当業者には他の半導体材料（化合物又はヘテロ接合半導体を含む）単独又は組合に基く本発明の他の実施例も知られている。本発明の特許請求の範囲は、ＰＯＰ容量に隣接したＭＯＳＦＥＴの作製に限定していないが、図２Ａないし２Ｖを参照すると、垂直ＭＯＳＦＥＴの作製が図の左の部分に、容量の作製が図の右の部分に示されている。
図２Ａを参照すると、高ドープソース領域（３０５）が好ましくは＜１００＞結晶方向をもつシリコン基板（３００）の主表面（３０６）に沿って、形成されている。垂直ＭＯＳＦＥＴのこの実施例において、デバイスのソース領域はシリコン基板中に形成され、ドレイン領域は以下で説明するように、その後形成される垂直チャネルの最上部に形成される。別の実施例において、ドレイン領域は基板中に形成され、ソース領域は垂直チャネルの最上部に形成される。先の実施例が、この説明の対象である。しかし、ここでの説明から、当業者はドレイン領域がシリコン基板中に形成され、ソース領域がその後形成される垂直チャネル上に形成されるデバイスを容易に形成できる。
高ドープソース領域（３０５）の深さ、その中の濃度及びドーパントの形（たとえばｎ形又はｐ形）は、すべて設計上の選択事項である。ドーパントがリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）又はホウ素（Ｂ）であるソース領域（３０５）の例では、ドーパント濃度は約１×１０１９原子／ｃｍ３ないし約５×１０２０／ｃｍ３の範囲である。約３００ｎｍ以下のソース領域（３０５）及び基板（３００）の深さが、適当と考えられる。
図２Ｂにおいて、材料の５つの層（３１０）、（３１１）、（３１５）、（３１６）及び（３２０）が、シリコン基板（３００）中のソース領域（３０５）上に形成される。絶縁層（３１０）はソース領域（３０５）を最終的にゲート電極となるものから、電気的に分離する。従って、絶縁層（３１０）はこの絶縁目的と一致する材料と厚さを持つ。適当な材料の例には、ドープされた二酸化シリコンが含まれる。ドープされた絶縁層を用いることは、ある種の実施例では、絶縁層（３１０）がドーパントソースとして働き、以下で述べるように、固相拡散プロセスを通して、デバイスのチャネル領域内にソース／ドレイン延長領域を形成するため、有利である。シリコン酸化物ドーピング源の一例は、ＰＳＧ（リン−シリケートガラス、すなわちリンドープシリコン酸化物）又はＢＳＧ（ボロ−シリケートガラス、すなわちホウ素ドープシリコン酸化物）である。当業者はたとえばプラズマ促進化学気相堆積（ＰＥＣＶＤ）のような基板上にＰＳＧ又はＢＳＧの層を形成する適当な手段に気づく。絶縁層（３１０）の適当な厚さは、約２５ｎｍないし約３５０ｎｍの範囲である。
エッチ停止層（３１１）を絶縁層（３１０）上に形成する。当業者には周知のように、エッチ停止はエッチング手段が、下又は上の層又は複数の層に進むのを防止するように、設計される。従って、エッチ停止は除去すべき隣接した層又は複数の層より、選択されたエッチャントに対し、著しく大きなエッチング抵抗をもつ。特にこの場合、選択されたエッチャントに対し、エッチ停止層（３１１）のエッチング速度は、以下で述べるように、犠牲層である上の層（３１５）のエッチング速度より、はるかに遅い。当業者は、エッチ停止層の材料の選択は、上／下の層をエッチングするために用いる具体的なエッチング手段によって決ることに気づく。上の層がアンドープ二酸化シリコン（たとえば、テトラエチレンオルトシリケート（ＴＥＯＳ）から形成した二酸化シリコン）である本発明のプロセスにおいて、アンドープ二酸化シリコン用のエッチャントが、エッチ停止層（３１１）下の層に浸透するのを効果的に停止されるエッチ停止材料が選択される。シリコン窒化物（Ｓｉ３Ｎ４）が適当なエッチ停止材料と考えられる。エッチ停止材料層の厚さは、エッチングプロセスによって除去すべき材料の深さに対し、選択されたエッチャントに対するエッチ停止材料の抵抗にも依存する。すなわち、効果的なエッチ停止であるためには、除去すべき層のエッチングを行うのに必要な時間中に、エッチャントはエッチ停止層をつきぬけられない。
エッチ停止層（３１１）はまた、オフセットスペーサとしても働き、オフセットスペーサの厚さは、エッチ停止層（３１１）の厚さによって決る。本発明の説明において、オフセットスペーサはデバイスのゲートに対するソース／ドレイン延長部の接合及びチャネルの位置を制御する。特に、オフセットスペーサが存在すると、もしオフセットスペーサが存在しない場合延びるであろう距離より、ソース／ドレイン延長部がゲート下に延びるのを防止する。当業者はソース／ドレイン延長部がゲート下に更に延びると、デバイス特性に対して有害な影響が生じる可能性が高くなることに気づく。すなわち、ゲート／ソース及びゲート／ドレインの重なり容量が増す。当業者はまた、オフセットスペーサはソース／ドレイン延長部とゲート下のチャネル中に形成される反転層間の直列抵抗が、許容できないデバイス特性を生じるような直列抵抗となるほど厚くできないことも認識するであろう。エッチ停止層（３１１）は絶縁層（３１０）がドーパント源として働く時、絶縁層（３１０）と犠牲層（３１５）の間に存在することにより、オフセットスペーサ機能を果す。絶縁層（３１０）からのドーパントの与えられた垂直拡散距離に対し、ソース／ドレイン延長部とゲートの重なりの程度は、ドーパントの拡散速度の制御とともに、エッチ停止層（３１１）の厚さを通して、精密に制御できる。
犠牲層（３１５）をエッチ停止層（３１１）上に形成する。犠牲層（３１５）の材料はエッチ停止層（３１１）とは、選択されたエッチャントに対し著しく異なるエッチング抵抗を有する。具体的には、選択されたエッチャントに対し、犠牲層（３１５）の厚さは、エッチ停止層（３１１）のエッチング速度より、はるかに大きい。犠牲層（３１５）の厚さは、最終的なデバイスのゲート長に対応するように選択され、犠牲層（３１５）が除去されると、空いた空間にデバイスのゲートが形成される。二酸化シリコンは犠牲層（３１５）の適当な材料の例である。犠牲層（３１５）はＴＥＯＳプロセスを通して、形成できる。
犠牲層（３１５）上にエッチ停止層（３１６）を形成する。エッチ停止層（３１６）はエッチ停止層（３１１）と同じ機能を果す。従って、エッチ停止層（３１１）の材料及び厚さの選択をするための考えは、エッチ停止層（３１６）の材料及び厚さの選択にもあてはまる。
エッチ停止層（３１６）上に絶縁層（３２０）を形成する。もし絶縁層（３２０）が絶縁層（３１０）と（選択されたエッチャント中で）同じエッチング速度をもつなら、有利である。事実、プロセス効率の点から、絶縁層（３１０）の材料が、絶縁層（３２０）と同じ材料なら、有利である。絶縁層（３２０）がドーパント源としても働く実施例において、絶縁層（３２０）はＰＳＧ又はＢＳＧである。
図２Ｃを参照すると、開口、窓又は溝（３２５）及び（３２６）が、絶縁層（３１０）、エッチ停止層（３１１）、犠牲層（３１５）、エッチ停止層（３１６）及び絶縁層（３２０）を貫いて下方に、ソース領域（３０５）までエッチングされている。図２Ｃの断面中の窓の水平方向の大きさは、所望のデバイス特性、作製中のデバイスの寸法的な制約及び窓（３２５）及び（３２６）を形成するために用いるリソグラフィプロセスの制約によって決る。窓（３２５）及び（３２６）の長さ、すなわち図２Ｃの断面の水平及び垂直方向の大きさの両方に垂直な長さは、主として設計上の選択事項である。与えられた水平方向の大きさに対し、窓（３２５）中に後に形成すべきチャネルの電流容量は、窓長が増すとともに増加する。窓（３２６）の大きさは、所望の容量値で決る。
次に、窓（３２５）及び（３２６）の底部におけるシリコンを清浄化するために、窓（３２５）及び（３２６）を化学浄化プロセス（たとえばＲＣＡ又はピラニア浄化）で処理する。この清浄化プロセスの結果、窓（３２５）及び（３２６）と境界を形成する絶縁層（３１０）及び（３２０）のわずかな部分が除去される。生じた部分が図２Ｄに示されている。図示されるように、犠牲層（３１５）、及びエッチ停止層（３１１）及び（３１６）は絶縁層（３１０）及び（３２０）の端部を越えて延びる。
図２Ｅを参照すると、ＴＥＯＳ層（３２７）が構造全体上に堆積している。容量領域はマスクがはずされ、ＴＥＯＳ層（３２７）は（たとえば従来のエッチングにより）構造の左側に示されたＭＯＳＦＥＴ領域から除去される
図２Ｆに示されるように、窓（３２５）は最上部分（３３１）を含み、結晶半導体材料（３３０）（たとえばシリコン）で満されている。使用できる結晶半導体材料の他の例には、シリコン−ゲルマニウム及びシリコン−ゲルマニウム−カーボンが含まれる。結晶半導体材料（３３０）はアンドープ又は低濃度ドープ状態で形成してよく、後に行われるドーピングプロセスで完成する。結晶半導体材料を窓内に形成する技術は、当業者には良く知られている。たとえば、結晶半導体材料はデバイス級シリコン材料を形成するため、ソース領域（３０５）からエピタキシャル成長により、窓（３２５）内に形成できる。別の実施例において、アモルファスシリコンは基板（３００）全体上に堆積でき、結晶半導体材料（３３０）及び最上部分（３３１）を除いて、全て除去される。次に、アモルファス半導体材料は再結晶化させるため、アニールする。更に別の実施例において、結晶半導体材料の形成直後、露出された表面の化学／機械研磨により、除去される。
窓（３２５）中に形成される結晶半導体材料（３３０）は、ソース及びドレイン延長部とともにデバイスチャネルを形成するために、ドープしなければならない。チャネルを形成するために、１つの形（すなわち、ｎ形又はｐ形）のドーパントが結晶半導体材料（３３０）中に導入される。結晶半導体材料（３３０）をドープするために、各種の技術が適当と考えられる。結晶半導体材料（３３０）の形成中に同時にドーピングすること、あるいは形成後結晶半導体材料（３３０）中にドーパントをイオン注入することが、適当なプロセスと考えられる。ソース／ドレイン延長部を形成するために、ソース領域（３３５）から結晶半導体材料（３３０）の底部中に、ドーパントは拡散でき、あるいはドープされた絶縁層（３１０）及び（３２０）のような隣接したドープ層から固相拡散により、それらは形成できる。上述のように、固相拡散工程は本発明に従い作製プロセスのいくつかの異なる点で行うことができる。
好ましくは、結晶半導体材料（３３０）がドープされ、所望のようにその中にドーパントが分布した後、デバイスは結晶半導体材料（３３０）中のドーパント分布に著しい影響を及ぼす条件下に置くべきでない。従って、この工程後、この方式では基板は１１００℃を越える温度に露出されない。事実、プロセスのこの点以後、基板が１０００℃を越える温度に露出されないなら、有利である。ある種の実施例では、時間を延ばして（たとえば数分以上）、９００℃を越える温度に露出されない。しかし、結晶半導体材料（３３０）中のドーパントの分布に悪影響を及ぼすことなく、（約１０００℃の温度で）基板は急速熱アニールすることができる。
次のいくつかの作製工程は、ＰＯＰ容量の作製に焦点を絞る。しかし、当業者にはこれらの作製工程はＶＲＧ作製プロセス中の他の点に入れても良いことがわかる。図２Ｇに示されるように、ＴＥＯＳ層（３２７）はマスク及びエッチング工程により除去され、ドープされたポリシリコン層（３３２）が窓（３２６）を含む構造上に形成される。ＭＯＳＦＥＴの領域中で、ドープされたポリシリコンはデバイスのソース又はドレイン領域を形成し、ＰＯＰ容量の領域中では、ポリシリコン層（３３２）は容量の１つのプレートを形成する。より一般的には、層（３３２）は導電性でなくてはならず、金属又は金属を含む材料を、ドープされたポリシリコンの代りに、層（３３２）の材料として用いてよい。
図２Ｈに示された作製工程において、二酸化シリコン（３３３）の層を、多結晶層（３３２）上に適合させて堆積させる。図２Ｉを参照すると、ドープされたポリシリコン層（３３４）を容量窓（３２６）中の残った空孔を満すことを含め、構造全体上に堆積させる。化学−機械研磨工程の後、構造は図２Ｊのようになり、ポリシリコン層（３３２）及び（３３４）間に配置された酸化物層は、窓（３２６）内に、ポリシリコン−酸化物−ポリシリコン（ＰＯＰ）容量を形成する。この点の後、ＭＯＳＦＥＴ用の結晶半導体材料（３３０）は窓（３２５）内に残る。
ＭＯＳＦＥＴはマスクされ、図２Ｋに示されるように、ポリシリコン層（３３２）及び（３３４）を短絡させる可能性のある追加すべき作製工程から、ＰＯＰ容量を分離するために、容量窓（３２６）上にシリコン窒化物（３３５）の層を堆積させる。容量プレートへ接続するため、シリコン窒化物層（３３５）中に、後にビアホールが形成される。ポリシリコン層（３３１）はＰＯＰ容量の第２のプレートを形成し、図２Ｋの断面外で、三次元的に接続してもよい。ＰＯＰ容量は半導体基板（３００）の溝内に形成されるため、容量が占めるチップ面積に対する容量の表面積の比は、上述のＭＮＰ又はＰＮＰ容量及び従来技術の集積回路容量の場合のこの比より、はるかに大きい。従って、面積利用の点で、ＰＯＰ容量はより効率のよいデバイスである。
作製プロセスの例のこの点で、図２Ｌで始るＶＲＧＭＯＳＦＥＴデバイスに、プロセスは戻る。ＰＯＰ容量は以下のＶＲＧＭＯＳＦＥＴプロセス工程により影響を受けないように、マスクされる。絶縁層（３２０）上に適合ドレイン層（３３６）が形成される。ドレイン層（３３６）は自己整合最上部接触（この実施例ではドレイン接触）を形成する。ドレイン層（３３６）の適当な材料の一例は、ドープされた多結晶シリコンである。選択されるドーパントは、シリコンチャネルをドープするために用いられるものとは、相対する形である。ドレイン層（３３６）の中のドーパントの濃度は、約１×１０２０原子／ｃｍ３以上である。
更に図２Ｌに示されるように、適合層（３３７）をドレイン層（３３６）上に堆積させる。層（３３７）に選択される材料は、犠牲層（３１５）を除去するために選択されたエッチャントに対して、犠牲層（３１５）のエッチング速度より著しく遅いエッチング速度を有する。層（３３７）に選択された材料が、エッチ停止層（３１１）及び（３１６）の材料と同じであると有利である。適当な材料の一例は、シリコン窒化物である。
図２Ｍに示されるように、従来のリソグラフィ技術を用いて、ドレイン層（３３６）、層（３３７）及び絶縁層（３２０）が（１ないし複数のエッチング工程を用いて）パターン形成され、結晶半導体材料（３３０）上又は隣接した部分のみが残るようにする。
一実施例において、ソース／ドレイン延長部（３３２）及び（３３３）を形成するために、プロセスのこの点で、固相拡散工程が行われる。
図２Ｎに示されるように、次に適合層（３４０）を構造のＭＯＳＦＥＴ領域上に堆積させる。層（３４０）の材料は、犠牲層（３１５）を除去するために選択されたエッチャント中で、犠牲層（３１５）のエッチング速度より、著しく遅いエッチング速度を持つように選択される。層（３４０）の適当な材料は、シリコン窒化物である。層（３４０）の厚さは、ドレイン層（３３６）、層（３３７）及び絶縁層（３２０）の残った部分が、その後のエッチャントと接触しないように、選択される。
次に、ドライプラズマエッチのような非等方性エッチングを用いて、層（３４０）をエッチングする。このエッチングはエッチ停止層（３１６）の一部も除去する。当業者には周知のように、非等方性エッチングは材料を垂直にエッチングするが、表面に沿って横方向にはエッチングしない。図２Ｏに示されるように、非等方性エッチ後に残っている層（３４０）の部分のみが、絶縁層（３２０）及びドレイン層の積層と層（３３７）に横方向に隣接した部分である。ここで犠牲層（３１５）が露出され、垂直方向の大きさも幾分減少している。
次にＰＯＰ容量領域からマスクを除去し、基板全体を湿式エッチ（たとえばフッ化水素酸水溶液）するか、非等方的なドライエッチ（たとえば無水フッ化水素酸）する。これにより、ＭＯＳＦＥＴ領域及びＰＯＰ容量領域の両方の中の犠牲層（３１５）の残った部分が除去される。結果が図２Ｐに示されている。絶縁層（３１０）はなおエッチ停止層（３１１）により被覆され、エッチ停止層（３１６）の露出された部分及び層（３３７）及び（３４０）は、絶縁層（３２０）及びドレイン層（３３６）を被覆し、これらの層がその後のエッチング手段と接触するのを分離するようにしている。また、エッチ停止層（３１６）はＰＯＰ容量領域中の上の絶縁層（３２０）を保護する。結晶半導体材料（３３０）の露出された部分は、犠牲層（３１５）の厚さに対応し、ＭＯＳＦＥＴデバイスの物理的なチャネル長を規定する。
ＰＯＰ容量領域は再びマスクされ、図２Ｑに示されるように、熱的に形成された二酸化シリコン（３４５）の犠牲層（３４５）が、ＭＯＳＦＥＴ領域中の結晶半導体材料（３３０）の露出された表面上に成長されている。約１０ｎｍオーダー以下の二酸化シリコン犠牲層の厚さが、適当と考えられる。次に、従来の等方的エッチング（たとえば、フッ化水素酸水溶液）を用いて、二酸化シリコン犠牲層（３４５）を除去する（図２Ｒ参照）。二酸化シリコン犠牲層（３４５）の形成とその後の除去により、結晶半導体材料（３３０）の表面は平滑になり、側壁の欠陥のある程度は除去される。この工程は本発明には必要ではないが、もし結晶半導体材料（３３０）中に過度の欠陥があるなら、有利である可能性がある。エッチ停止層（３１１）及び（３１６）はこのプロセス工程中、手段が絶縁層（３１０）及び（３２０）に接触するのを防止する。
図２Ｓに示されるように、ゲート誘電体（３５０）（又はゲート酸化物）の層が、結晶半導体材料（３３０）の露出された表面上に形成される。適当な誘電体材料には、たとえば二酸化シリコン、シリコンオキシナイトライド、シリコン窒化物又は金属酸化物が含まれる。ゲート誘電体（３５０）の厚さは、約１ｎｍないし約３０ｎｍである。適当な厚さの一例は、６ｎｍである。一実施例において、二酸化シリコン層は基板を酸素を含む雰囲気中で、約７００℃ないし約１０００℃の範囲の温度に加熱することにより、形成する。ゲート誘電体を形成する他の手段には、化学気相堆積、ジェット気相堆積又は原子層堆積が含まれ、そのすべてが適当と考えられる。所望の厚さのゲート誘電体（３５０）を形成する条件は、当業者には良く知られている。
図２Ｔを参照すると、ゲート電極が十分適合性があり適当なゲート材料であるゲート電極層（３５５）を堆積することにより、形成される。ゲート電極層はたとえばドーパントが同時に導入され、次に多結晶シリコンを形成するために、再結晶化させるドープアモルファスシリコンの層である。上述のように、これは結晶半導体材料（３３０）中のドーパントプロフィルに著しい影響を及ぼさない条件を用いて、行わなければならない。適当なゲート電極材料には、多結晶シリコン、シリコン−ゲルマニウム及びシリコン−ゲルマニウム−カーボンが含まれる。適切な低い抵抗をもち、ゲート誘電体材料及び他の半導体プロセス工程と両立する金属及び金属を含む化合物も、ゲート電極材料として考えられる。ＣＭＯＳ用途の場合、ゲート材料は結晶半導体材料（３３０）の禁制帯のほぼ中央の仕事関数をもつと有利である。そのような金属の例には、チタン、チタン窒化物、タングステン、タングステンシリサイド、タンタル、タンタル窒化物及びモリブデンが含まれる。ゲート電極を形成する適当な手段には、化学気相堆積、電解メッキ及びその組合せが考えられる。
図２Ｔに示された構造に従うと、ＭＯＳＦＥＴゲートはゲート電極層（３５５）を通して、ＰＯＰ容量の１つのプレートに接続されている。ある種の回路構成ではこれは望ましいが、それがない場合、たとえば二酸化シリコントレンチのような絶縁層を、ＰＯＰ容量のポリシリコン層（３３２）に隣接したゲート電極層（３５５）の部分をＭＯＳＦＥＴデバイスの隣接したゲート誘電体（３５０）から絶縁するために形成してよい。そのような溝（３５１）が図２Ｔに示されている。当業者はそのような溝を形成するプロセスを周知している。あるいは、ＭＯＳＦＥＴゲートとＰＯＰ容量プレートを橋渡ししているゲート電極層の部分は、パターン形成及びエッチングにより除去できる。
図２Ｕを参照すると、ＭＯＳＦＥＴデバイスのゲート（３６５）を形成するために、ゲート電極層（３５５）をパターン形成する（設計上の選択である）。ＰＯＰ容量領域（３６６）中のゲート電極層（３５５）は、基準特性をもつ。ゲート（３６５）は結晶半導体材料（３３０）とその上に形成されたゲート酸化物（３５０）を囲む。１つの容量プレートとして働くポリシリコンに接続するため、容量窒化物層（３３５）中に窓（３７９）がエッチングされる。他方の容量プレートを形成するポリシリコン層（３８２）には、シリコン窒化物層（３１６）及び（３３５）の両方に形成されたビアホール（３７１）を通して接続する。
図２Ｖは最終的なＭＯＳＦＥＴ及びＰＯＰ容量デバイスを示す。プロセスのこれより前で行われていなかったら、ソース／ドレイン延長部（３３２）とドレインを形成するために、絶縁層（３１０）及び（３２０）から固相拡散により、ここで結晶半導体材料（３３０）中にドーパントを追いやる。
本発明の更に別の実施例において、アンドープ二酸化シリコンの薄い層（たとえば約２５ｎｍの厚さ）を、ソース層（３０５）上に形成する。図２Ｅを参照すると、この層（図示されていない）は絶縁層（３１０）（ドーパント源）、ソース層（３０５）を貫いて下方へ、次に結晶半導体材料（３３０）中へ上方に向う望ましくない固相拡散に対する障壁として働く。
構成及びプロセスは集積回路、特に１ないし複数の垂直置換ゲートＭＯＳＦＥＴを含む集積回路上に、各種容量構造を形成する場合について述べてきた。本発明の具体的な適用について述べてきたが、ここで述べた原理により、様々な方法で本発明を実施する基礎が得られ、ＩＩＩ―Ｖ族化合物半導体及び他の半導体材料で形成される回路構造を含む各種の回路構造の基礎が得られる。実施例は垂直置換ゲートＣＭＯＳＦＥＴに関してであったが、多くの変形が考えられる。それらには垂直バイポーラトランジスタデバイス、ダイオード及びより一般的にはここで述べた容量構成と関連した拡散領域を含む構造が含まれる。ここで明確に指定しなかった他の構造も、本発明の視野からは離れない。本発明の視野は特許請求の範囲によってのみ限定される。
２００ 基板
２０５ ソース領域
２０６ 主表面
２１０ 層、絶縁層、犠牲層
２１１ 層、エッチ停止層
２１５ 層、犠牲層
２１６ 層、エッチ停止層
２２０ 層、絶縁層
２２１ 上部部分（図中になし）
２２５ 窓
２３０ 結晶半導体材料、半導体材料
２３１ 最上部
２３２ ソース延長部
２３３ ドレイン延長部
２３５ ドレイン層
２３６ 層
２４０ 層
２４５ 二酸化シリコン
２５０ ゲート誘電体
２５５ ゲート電極層
２５６ 容量
２５７ 領域
２５８ シリコン窒化物層
２５９ 導電層、上部容量プレート
２６０ 窒化物層
２６５ ゲート
２６６ 底部容量プレート
２６７ 窓
３００ 基板
３０５ ソース領域
３０６ 主表面
３１０ 層、絶縁層
３１１ 層、エッチ停止層
３１５ 層、犠牲層
３１６ 層、エッチ停止層
３２０ 層、絶縁層
３２５ 窓、溝
３２６ 窓、溝
３２７ ＴＥＯＳ層
３３０ 結晶半導体材料
３３１ 最上部分
３３２ 層、多結晶層
３３３ 二酸化シリコン
３３４ ポリシリコン層
３３５ シリコン窒化物層、シリコン窒化物、ソース領域
３３６ ドレイン層
３３７ 層
３４０ 層
３４５ 犠牲層
３５０ ゲート誘電体、ゲート酸化物
３５５ ゲート電極層
３６５ ゲート
３６６ 領域
３７１ ビアホール
３７９ 窓
３８２ ポリシリコン層

Claims (19)

  1. 半導体基板中に半導体デバイスのソース領域及びドレイン領域から成るグループから選択された第１のデバイス領域を形成する工程と、
    半導体基板中の第１のデバイス領域上に材料の少くとも３つの層を含む多層積層構造を形成する工程であって、第２の層が犠牲層であり第１及び第３の層の間にはさみ込まれ、第１の絶縁層が第１のデバイスに隣接する工程と、
    前記材料の少くとも３つの層中に第１及び第２の窓を形成する工程であって、前記第１及び第２の窓が第１のデバイス領域で終端する工程と、
    第１の窓内にドープされた半導体材料を形成し、それによって材料の少くとも３つの層中にドープされた半導体プラグが形成される工程であって、ドープされた導電体プラグが第１の端部と第２の端部を有し、第１の端部は第１のデバイス領域と接触する工程と、
    前記第２の窓内に第１の導電層を形成する工程と、
    前記第２の窓内の前記第１の導電層上に第１の絶縁層を形成する工程と、
    前記第１の導電層、前記第１の絶縁層及び前記第２の導電層が容量を形成するように、前記第２の窓内の前記第１の絶縁層上に第２の導電層を形成する工程と、
    ドープされた半導体プラグの第２の端部中に、ソース及びドレイン領域から成るグループから選択された第２のデバイス領域を形成する工程であって、第１及び第２のデバイス領域の１つは、ソース領域で、他方はドレイン領域である工程と、
    第２の犠牲層を選択的に除去し、それによってドープされた半導体プラグの一部が露出される工程と、
    第１の半導体プラグの露出された部分上に、ゲート誘電体材料を形成する工程と、
    ゲートをゲート誘電体材料に接触させる工程とを、前記半導体材料が前記第１の窓内に形成された後に前記容量が形成されるように順に行い、集積回路の作製プロセス。
  2. 第２の層はエッチャント中のエッチングにより除去され、第１層のエッチング速度、第２の層のエッチング速度及び第３の層のエッチング速度を特徴とし、第２の層のエッチング速度は第１の層のエッチング速度及び第３の層のエッチング速度の少くとも１０倍速い請求項１記載のプロセス。
  3. エッチャントは等方性湿式エッチャント及び等方性ドライエッチャントから成るグループから選択される請求項２記載のプロセス。
  4. 第１の層及び第３の層の材料は、シリコン窒化物、二酸化シリコン及びドープ二酸化シリコンから成る類から選択された電気的に絶縁性の材料である請求項１記載のプロセス。
  5. 第１及び第３の層はドープされた二酸化シリコンを含み、プロセスは更に、ドープされた半導体プラグ中のドープされた延長領域を形成するために、第１の層及び第３の層からのドーパントでドープされた半導体プラグをドーピングする工程を含む請求項１記載のプロセス。
  6. ドープされた二酸化シリコン中のドーパントの形は、ｎ形及びｐ形から成るグループから選択され、ドーパントの形はドープされた半導体プラグ中のドーパントの形と相対する請求項５記載のプロセス。
  7. 半導体プラグ材料は結晶半導体材料を含み、シリコン、シリコン−ゲルマニウム及びシリコン−ゲルマニウム−カーボンから成るグループから選択される請求項１記載のプロセス。
  8. 材料の第１の層、 材料の第２の層又は材料の第１及び第２の層の両方の上に、エッチ停止層を形成する工程を更に含む請求項１記載のプロセス。
  9. 材料の少くとも３つの層が上に形成される前に、第１のデバイス領域上に拡散障壁を形成する工程を更に含む請求項１記載のプロセス。
  10. ゲートはドープ多結晶シリコン、ドープアモルファスシリコン、ドープ多結晶シリコン−ゲルマニウム、ドープアモルファスシリコン−ゲルマニウム、ドープ多結晶シリコン−ゲルマニウム−カーボン、ドープアモルファスシリコン−ゲルマニウム−カーボン、金属及び金属を含む化合物から成るグループから選択された材料で形成される請求項１記載のプロセス。
  11. ゲートは第１及び第２の部分を含み、第１の部分はそれがゲート誘電体に隣接するように、第１の窓の領域中の第２の層を除去することによって生じた領域中に形成され、第２の部分はそれが第２の窓中の第１の導電層に隣接するように、第２の窓中の第２の層を除去することによって生じた領域中に形成され、ゲート誘電体材料は容量のプレートに電気的に接続されるようにする請求項１記載のプロセス。
  12. ゲート誘電体材料を容量から分離するために、ゲートの第１及び第２の部分間に絶縁層を形成する工程を更に含む請求項１１記載のプロセス。
  13. 第２の窓内に形成される第１及び第２の導電層は、ドープ多結晶シリコン、ドープアモルファスシリコン、ドープ多結晶シリコン−ゲルマニウム、ドープアモルファスシリコン−ゲルマニウム、ドープ多結晶シリコン−ゲルマニウム−カーボン、ドープアモルファスシリコン−ゲルマニウム−カーボン、金属及び金属を含む化合物から成るグループから選択された材料で形成される請求項１記載のプロセス。
  14. 第１の誘電体層は二酸化シリコン及びシリコン窒化物から成るグループから選択された材料を含む請求項１記載のプロセス。
  15. 平面に沿って形成された主表面を有する半導体層と、
    表面の第１の領域中の第１の伝導形の第１のドープ領域と、
    前記第１のドープ領域に延びる窓をその中に有する前記第１のドープ領域上の複数の層と、前記複数の層が、第１及び第３の絶縁層及び前記第１及び第３の絶縁層の間に挟み込まれた第２の犠牲層を含み、
    窓中の第２の伝導形の第２のドープ領域と、
    前記第２のドープ領域上に接触する第１の伝導形の第３のドープ領域と、
    前記第２のドープ領域に隣接する酸化物層と、前記第２のドープ領域上の前記酸化物層の長さと配置が前記第２の犠牲層の厚さにより規定され、
    表面の第２の領域内の第２の窓中で、前記酸化物層と接触する第１の導電層の第１の部分と、
    前記第２の窓の内部表面と適合した前記第１の導電層の第２の部分と、
    前記第１の導電層の前記第２の部分上の適合する誘電体層と、
    第２の導電層、前記第１の誘電体層及び前記第１の導電層の第２の部分が容量を構成するように形成された前記誘電体層上の前記第２の導電層と、
    を含む集積回路構造。
  16. 第１の導電層の第１の部分はＭＯＳＦＥＴのゲートを構成し、第１の導電層の第２の部分は容量プレートを構成する請求項１５記載の集積回路構造。
  17. 第１の導電層の材料はドープ多結晶シリコン、ドープアモルファスシリコン、ドープシリコン−ゲルマニウム、ドープシリコン−ゲルマニウム−カーボン、金属及び金属化合物から成るグループから選択される請求項１５記載の集積回路構造。
  18. 誘電層を形成する材料は、二酸化シリコン及びシリコン窒化物から選択される請求項１５記載の集積回路構造。
  19. 第１の導電層の第１及び第２の部分間にはさまれた絶縁材料を更に含む請求項１５記載の集積回路構造。
JP2010004696A 2001-09-18 2010-01-13 垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法 Expired - Fee Related JP5274490B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/956,381 US20030052365A1 (en) 2001-09-18 2001-09-18 Structure and fabrication method for capacitors integratible with vertical replacement gate transistors
US09/956381 2001-09-18

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002269987A Division JP2003163281A (ja) 2001-09-18 2002-09-17 垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法

Publications (2)

Publication Number Publication Date
JP2010157742A JP2010157742A (ja) 2010-07-15
JP5274490B2 true JP5274490B2 (ja) 2013-08-28

Family

ID=25498164

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2002269987A Pending JP2003163281A (ja) 2001-09-18 2002-09-17 垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法
JP2010004696A Expired - Fee Related JP5274490B2 (ja) 2001-09-18 2010-01-13 垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2002269987A Pending JP2003163281A (ja) 2001-09-18 2002-09-17 垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法

Country Status (5)

Country Link
US (6) US20030052365A1 (ja)
JP (2) JP2003163281A (ja)
KR (1) KR100898265B1 (ja)
GB (1) GB2381124B (ja)
TW (1) TW560065B (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6773994B2 (en) * 2001-12-26 2004-08-10 Agere Systems Inc. CMOS vertical replacement gate (VRG) transistors
US7439595B2 (en) * 2004-11-30 2008-10-21 Matsushita Electric Industrial Co., Ltd. Field effect transistor having vertical channel structure
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
KR101513406B1 (ko) 2006-09-29 2015-04-17 유니버시티 오브 플로리다 리서치 파운데이션, 인크. 적외선 감지 및 표시를 위한 방법 및 장치
WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP2010016089A (ja) * 2008-07-02 2010-01-21 Nec Electronics Corp 電界効果トランジスタ、その製造方法、及び半導体装置
US8125051B2 (en) * 2008-07-03 2012-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Device layout for gate last process
US8368136B2 (en) * 2008-07-03 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating a capacitor in a metal gate last process
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US8237227B2 (en) 2008-08-29 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure for gate last process
JP5376916B2 (ja) * 2008-11-26 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI428844B (zh) 2009-07-10 2014-03-01 Univ Chung Hua 神經刺激及反應監控之裝置及其系統以及該裝置之製備方法
US8178400B2 (en) * 2009-09-28 2012-05-15 International Business Machines Corporation Replacement spacer for tunnel FETs
US8043884B1 (en) * 2010-05-24 2011-10-25 Nanya Technology Corporation Methods of seamless gap filling
EP2577747B1 (en) 2010-05-24 2018-10-17 University of Florida Research Foundation, Inc. Method and apparatus for providing a charge blocking layer on an infrared up-conversion device
US8258031B2 (en) 2010-06-15 2012-09-04 International Business Machines Corporation Fabrication of a vertical heterojunction tunnel-FET
AU2012299422A1 (en) 2011-02-28 2013-09-12 Nanoholdings, Llc Photodetector and upconversion device with gain (EC)
RU2014102650A (ru) 2011-06-30 2015-08-10 Юниверсити Оф Флорида Рисеч Фаундэйшн, Инк. Усиливающий инфракрасный фотодетектор и его применение для обнаружения ик-излучения
FR2980915A1 (fr) * 2011-09-30 2013-04-05 St Microelectronics Crolles 2 Procede de fabrication de capacites dans un circuit integre
US9406793B2 (en) 2014-07-03 2016-08-02 Broadcom Corporation Semiconductor device with a vertical channel formed through a plurality of semiconductor layers
EP3308113A4 (en) 2015-06-11 2019-03-20 University of Florida Research Foundation, Incorporated MONODISPERSED IR ABSORPTION NANOPARTICLES AND METHODS AND DEVICES THEREOF
US9490252B1 (en) 2015-08-05 2016-11-08 International Business Machines Corporation MIM capacitor formation in RMG module
JP6538598B2 (ja) * 2016-03-16 2019-07-03 株式会社東芝 トランジスタ及び半導体記憶装置
US9530866B1 (en) 2016-04-13 2016-12-27 Globalfoundries Inc. Methods of forming vertical transistor devices with self-aligned top source/drain conductive contacts
US9799751B1 (en) 2016-04-19 2017-10-24 Globalfoundries Inc. Methods of forming a gate structure on a vertical transistor device
US9954109B2 (en) * 2016-05-05 2018-04-24 International Business Machines Corporation Vertical transistor including controlled gate length and a self-aligned junction
US9640636B1 (en) 2016-06-02 2017-05-02 Globalfoundries Inc. Methods of forming replacement gate structures and bottom and top source/drain regions on a vertical transistor device
US10170616B2 (en) 2016-09-19 2019-01-01 Globalfoundries Inc. Methods of forming a vertical transistor device
US10347745B2 (en) 2016-09-19 2019-07-09 Globalfoundries Inc. Methods of forming bottom and top source/drain regions on a vertical transistor device
US9882025B1 (en) 2016-09-30 2018-01-30 Globalfoundries Inc. Methods of simultaneously forming bottom and top spacers on a vertical transistor device
US10535652B2 (en) * 2016-10-27 2020-01-14 International Business Machines Corporation Fabrication of vertical fin field effect transistors having top air spacers and a self-aligned top junction
US9966456B1 (en) 2016-11-08 2018-05-08 Globalfoundries Inc. Methods of forming gate electrodes on a vertical transistor device
US9935018B1 (en) 2017-02-17 2018-04-03 Globalfoundries Inc. Methods of forming vertical transistor devices with different effective gate lengths
US10229999B2 (en) 2017-02-28 2019-03-12 Globalfoundries Inc. Methods of forming upper source/drain regions on a vertical transistor device
US10014370B1 (en) 2017-04-19 2018-07-03 Globalfoundries Inc. Air gap adjacent a bottom source/drain region of vertical transistor device
US10157915B1 (en) 2017-10-25 2018-12-18 Texas Instruments Incorporated Capacitor with improved voltage coefficients
US10177215B1 (en) 2017-10-25 2019-01-08 Texas Instruments Incorporated Analog capacitor on submicron pitch metal level
US10600778B2 (en) 2017-11-16 2020-03-24 International Business Machines Corporation Method and apparatus of forming high voltage varactor and vertical transistor on a substrate
US11239342B2 (en) 2018-06-28 2022-02-01 International Business Machines Corporation Vertical transistors having improved control of top source or drain junctions
CN111326509B (zh) * 2020-03-03 2023-06-30 中国科学院微电子研究所 包括电容器的半导体装置及其制造方法及电子设备
CN116646381A (zh) * 2023-07-27 2023-08-25 深圳市冠禹半导体有限公司 一种高效能的sgtmosfet器件及其制备方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6021294B2 (ja) * 1979-03-07 1985-05-27 株式会社日立製作所 燃焼制御回路
US4366495A (en) * 1979-08-06 1982-12-28 Rca Corporation Vertical MOSFET with reduced turn-on resistance
US4455565A (en) 1980-02-22 1984-06-19 Rca Corporation Vertical MOSFET with an aligned gate electrode and aligned drain shield electrode
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
US4837606A (en) * 1984-02-22 1989-06-06 General Electric Company Vertical MOSFET with reduced bipolar effects
JPS6126261A (ja) * 1984-07-16 1986-02-05 Nippon Telegr & Teleph Corp <Ntt> 縦形ｍｏｓ電界効果トランジスタの製造方法
US4786953A (en) * 1984-07-16 1988-11-22 Nippon Telegraph & Telephone Vertical MOSFET and method of manufacturing the same
JPS61179568A (ja) * 1984-12-29 1986-08-12 Fujitsu Ltd 半導体記憶装置の製造方法
JPS6317054A (ja) 1986-07-09 1988-01-25 Fuji Xerox Co Ltd インクジエツト記録装置
JPS63170954A (ja) * 1987-01-09 1988-07-14 Sony Corp 半導体記憶装置の製造方法
JPH01146355A (ja) * 1987-12-03 1989-06-08 Fujitsu Ltd Ｌｓｉ用微細セル構造
US5342797A (en) * 1988-10-03 1994-08-30 National Semiconductor Corporation Method for forming a vertical power MOSFET having doped oxide side wall spacers
US5276343A (en) * 1990-04-21 1994-01-04 Kabushiki Kaisha Toshiba Semiconductor memory device having a bit line constituted by a semiconductor layer
FR2662733B1 (fr) 1990-06-05 1992-09-11 Rockwell Abs France Dispositif de surveillance de la fermeture des ouvrants d'un vehicule automobile.
US5612563A (en) * 1992-03-02 1997-03-18 Motorola Inc. Vertically stacked vertical transistors used to form vertical logic gate structures
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
JP2748072B2 (ja) * 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
US5340754A (en) * 1992-09-02 1994-08-23 Motorla, Inc. Method for forming a transistor having a dynamic connection between a substrate and a channel region
JP3403231B2 (ja) * 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5576238A (en) * 1995-06-15 1996-11-19 United Microelectronics Corporation Process for fabricating static random access memory having stacked transistors
JPH098244A (ja) * 1995-06-20 1997-01-10 Yamaha Corp 半導体装置とその製造方法
US5668391A (en) * 1995-08-02 1997-09-16 Lg Semicon Co., Ltd. Vertical thin film transistor
US5683930A (en) * 1995-12-06 1997-11-04 Micron Technology Inc. SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making
JPH09162367A (ja) * 1995-12-08 1997-06-20 Fujitsu Ltd 半導体装置の製造方法
DE19640273C1 (de) * 1996-09-30 1998-03-12 Siemens Ag Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen
JPH10112543A (ja) * 1996-10-04 1998-04-28 Oki Electric Ind Co Ltd 半導体素子および半導体素子の製造方法
JP3087674B2 (ja) * 1997-02-04 2000-09-11 日本電気株式会社 縦型ｍｏｓｆｅｔの製造方法
DE19711483C2 (de) * 1997-03-19 1999-01-07 Siemens Ag Vertikaler MOS-Transistor und Verfahren zu dessen Herstellung
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
US6072216A (en) * 1998-05-01 2000-06-06 Siliconix Incorporated Vertical DMOS field effect transistor with conformal buried layer for reduced on-resistance
US6027975A (en) * 1998-08-28 2000-02-22 Lucent Technologies Inc. Process for fabricating vertical transistors
US6197641B1 (en) * 1998-08-28 2001-03-06 Lucent Technologies Inc. Process for fabricating vertical transistors
JP3413569B2 (ja) * 1998-09-16 2003-06-03 株式会社日立製作所 絶縁ゲート型半導体装置およびその製造方法
US6750495B1 (en) * 1999-05-12 2004-06-15 Agere Systems Inc. Damascene capacitors for integrated circuits
US6506643B1 (en) * 1999-06-11 2003-01-14 Sharp Laboratories Of America, Inc. Method for forming a damascene FeRAM cell structure
EP1063697B1 (en) 1999-06-18 2003-03-12 Lucent Technologies Inc. A process for fabricating a CMOS integrated circuit having vertical transistors
US6518622B1 (en) * 2000-03-20 2003-02-11 Agere Systems Inc. Vertical replacement gate (VRG) MOSFET with a conductive layer adjacent a source/drain region and method of manufacture therefor
US6603168B1 (en) * 2000-04-20 2003-08-05 Agere Systems Inc. Vertical DRAM device with channel access transistor and stacked storage capacitor and associated method
US6429068B1 (en) * 2001-07-02 2002-08-06 International Business Machines Corporation Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect
US6724031B1 (en) * 2003-01-13 2004-04-20 International Business Machines Corporation Method for preventing strap-to-strap punch through in vertical DRAMs

Also Published As

Publication number Publication date
US7491610B2 (en) 2009-02-17
TW560065B (en) 2003-11-01
US7633118B2 (en) 2009-12-15
US20070228440A1 (en) 2007-10-04
US7242056B2 (en) 2007-07-10
US7700432B2 (en) 2010-04-20
GB2381124A (en) 2003-04-23
US20030052365A1 (en) 2003-03-20
GB2381124B (en) 2005-04-20
JP2003163281A (ja) 2003-06-06
US20090130810A1 (en) 2009-05-21
US20070238243A1 (en) 2007-10-11
KR20030024566A (ko) 2003-03-26
US7911006B2 (en) 2011-03-22
US20040188737A1 (en) 2004-09-30
GB0214017D0 (en) 2002-07-31
JP2010157742A (ja) 2010-07-15
KR100898265B1 (ko) 2009-05-19
US20100044767A1 (en) 2010-02-25

Similar Documents

Publication Publication Date Title
JP5274490B2 (ja) 垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法
US6759730B2 (en) Bipolar junction transistor compatible with vertical replacement gate transistor
JP5220257B2 (ja) Ｃｍｏｓ垂直置換ゲート（ｖｒｇ）トランジスタ
US7033877B2 (en) Vertical replacement-gate junction field-effect transistor
KR100781580B1 (ko) 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법
JP5179693B2 (ja) 垂直トランジスタを有する集積回路構造及び垂直トランジスタを有する半導体デバイスを製造する方法
KR100411674B1 (ko) 수직 트랜지스터를 갖는 씨엠오에스 집적 회로 및 이를제조하기 위한 방법
US6197641B1 (en) Process for fabricating vertical transistors
JP2000091578A (ja) 垂直トランジスタの作製プロセス
JPH07193155A (ja) バラクタおよび形成方法
US20220359745A1 (en) Semiconductor Device and Method
JP2007511907A (ja) 完全に量子井戸が空乏化した低出力のマルチチャネルｃｍｏｓｆｅｔ
TW202201505A (zh) 半導體元件及半導體方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120816

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120926

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20121116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121203

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20121121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130415

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130514

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees