JPS63170954A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ＤＲＡＭ　（グイナミソク・ランダム・アク
セス・メモリ）等の半導体記憶装置の製造方法に関する
。

Ｂ８発明の概要 本発明は、１つのトランジスタおよび１つのキャパシタ
からなる記憶素子をマトリックス状に配してなる半導体
記憶装置の製造方法において、突状体を利用して、その
側壁部の少なくとも一部にトランジスタを形成させるこ
とにより、記憶素子を容易に且つ微細に配列するもので
ある。

Ｃ１従来の技術 １つのトランジスタおよび１つのキャパシタからなる記
憶素子をマトリックス状に配してなる半導体記憶装置と
しては、種々の構造のものが知られているが、記憶素子
のトランジスタのチャネル方向（ｉｉ荷が流れる方向）
を基板に対して垂直方向とし、これによって集積度の向
上を図るものがある。

ところで、このようなトランジスタのチャネル方向を基
板に対して垂直方向とする半導体記憶装置の中には、ワ
ード線とビット線の交点部にワード線を貫通するように
チャネル部を設けるものが知られており、このような技
術は例えば特開昭５９−１８２５５８号公報にも開示さ
れている。

Ｄ１発明が解決しようとする問題点 しかしながら、ワード線とビット線の交点部にワード線
を貫通するようにチャネル部を設けて、電荷を基板に対
して垂直に流す半導体記憶装置にあっては、その製造方
法から、十分な高集積化が容易でない。

即ち、上述の特開昭５９−１８２５５８号公報に開示さ
れる半導体記憶装置の製造方法によれば、ビット線とな
る低抵抗Ｓｉ層の形成した後、その低抵抗Ｓｔ層に接続
するようにチャネルとなる単結晶Ｓｔ層が形成される。

しかし、この単結晶Ｓｉ層の寸法は、リソグラフィの限
界値によって制限されてしまい、そのリソグラフィの限
界値以上の高集積化を図ることが極めて困難である。

一層の高集積化が望まれる半導体記憶装置の製造技術に
おいて、チャネル部分の寸法を小さくして更に素子を高
密度に配する要求がある。

そこで、本発明は上述の問題点に鑑み、記憶素子を容易
に且つ微細に配列するような半導体記憶装置の製造方法
を提供することを口約とする。

Ｅ０問題点を解決するための手段 本発明は、１つのトランジスタおよび１つのキャパシタ
からなる記憶素子をマトリックス状に配してなる半導体
記憶装置の製造方法において、半導体基板上に絶縁層を
形成し、キャパシタ形成領域若しくはビット線の形成領
域上にｗＡ縁体からなる突状体とを形成する工程と、上
記突状体の側壁部の少なくとも一部に導電体を形成する
工程と、上記突状体を除去する工程と、上記導電体を絶
縁層で被覆する工程と、上記絶縁層に開口部を形成して
上記キャパシタの形成領域若しくは上記ビット線の領域
を露出させる工程と、上記開口部内と上記導電体の側壁
部に上記トランジスタの活性領域を形成する工程と、上
記活性領域と接続されるビット線若しくはキャパシタを
形成する工程とからなることを特徴とする半導体記憶装
置の製造方法により上述の問題点を解決する。

Ｆ１作用 上記絶縁体からなる突状体は、上記導電体と形成する場
合の言わば型枠として機能し、導電体の形成後、この突
状体は除去される。そして、この整合的に形成された上
記導電体が残ることになるが、上記突状体を例えばりソ
グラフィの限界値までの小さな寸法としたときには、当
該導電体に絶縁膜を被覆成長させることで、突状体が除
去された部分の寸法は逆に小さくなり、これはりソグラ
フィの限界値以上に小さいものとなる。そして、このリ
ソグラフィの限界値以上に小さくされた領域に、トラン
ジスタの活性領域を形成することで、当該トランジスタ
の寸法は極めて微細化されたものとなり、且つその制御
性にも優れる。そして、当該半導体記憶装置の高集積化
を図ることができることになる。

Ｇ、実施例 本発明の好適な実施例を開面を参照しながら説明する。

本実施例の半導体記憶装置の製造方法は、１つのトラン
ジスタ及び１つのキャパシタからなる記憶素子をマトリ
ックス状に配してなる半導体記憶装置の製造方法であっ
て、微細な突状体を利用して、さらに微細なトランジス
タの活性領域を得るものである。以下、本実施例の半導
体記憶装置の製造方法の一例を第１図ｇ〜第１Ｋｇおよ
び第２図を参照しながら説明する。

（ａｌ　　まず、本実施例の半導体記憶装置の製造方法
は、第１図ｇに示すように、シリコン基板等の半導体基
板１０を用い、この半導体基板１０のキャパシタ若しく
はビット線が形成される領域上に、絶縁層１１と、突状
体１２とを形成する。ここで、キャパシタ若しくはビッ
ト線が形成される領域は、例えば第２図に示す領域Ｍの
ように格子点状に縦横に配列されており、キャパシタを
形成する場合は例えば上記半導体基板１０の表面に不純
物が導入され、ビット線を形成する場合には例えば配線
が施され或いは不純物が線状に導入される。なお、キャ
パシタの形成のための不純物の導入は、後述する開口部
の形成後であっても良い。

上記絶縁１１ｇ１ｌは、半導体基板１０の全面を被覆す
る例えばシリコン酸化膜であり、他の材料でも良い。突
状体１２の形成時にエッチバンクして得られた層であっ
ても良（、ＣＶＤ法により形成された膜でも良い。

上記突状体１２は、言わば後述する導電体の型枠として
機能するものであり、−例として第１図ｇに示すように
、直方体のものとされる。この突状体Ｉ２の一辺の幅１
０は、最も微細化を回る際にはりソグラフィの限界値を
とり、オーハーエソチングによっては更に微細化するこ
とも可能であって、例えば０．３〜０．５μｍ角程度の
突状体１２を形成することも可能である。なお、直方体
としたのは一例であって円形柱、三角柱、六角柱等その
形状を問わない。

ｆｂｌ　　次に、第１図すに示すように、全面に導電体
である多結晶シリコン層１３を被着する。このように多
結晶シリコン層１３を用いることで容易に当該多結晶シ
リコン層１３の表面即ち導電体の表面を酸化させること
ができる。この多結晶シリコン１ｉ１３の膜厚は上記突
状体１２を被覆するほどであるが、当該多結晶シリコン
層１３の膜厚を上記突状体１２の高さより低くしても良
い。

（Ｃ１次に、第１図ｇに示すように、上記多結晶シリコ
ンＪｉ１３の全面をエッチバックする。このエッチバッ
クによって、多結晶シリコン層１３の膜厚は各突状体１
２の周辺で揃えられることになり、このためトランジス
タの活性領域のサイズは一定のものとなり、素子のばら
つきを抑制できる。なお、第１図ｄ中、上記多結晶シリ
コン層１３の膜厚は厚みｄ工で示している。

＋ｄ１　　次に、第１図ｄに示すように、上記多結晶シ
リコン層１３をワード線を構成するようにバターニング
する。即ち、多結晶シリコン層１３は、上記突状体１２
の側壁部を包囲するようなパターンで且つワード線方向
で連続するパターンになるように選択的に除去される。

この上記突状体１２の側壁部に隣接した領域の多結晶シ
リコン層１３は、後の工程でトランジスタのゲート電極
として用いられる。上記突状体１２の側壁部には少なく
とも上記多結晶シリコンｌ１ｉ１３の一部が隣接するよ
うであれば良く、必ずしも多結晶シリコン層１３のみで
１つの突状体１２の全周囲を包囲することを要しない。

（ｉｌ＋　　次に、第１図ｇに示すように、パターン形
成された多結晶シリコンＮ１３の各素子部分に配されそ
の側壁部が隣接してなる上記突状体１２を除去する。こ
の突状体１２の除去によって、上記多結晶シリコン層１
３には、上述の微細な寸法ｌ。

程度の溝１４が形成されることになる。なお、この突状
体１２の除去の際のりソグラフィは、特に本実施例にお
いて、上記多結晶シリコン層１３自体をマスクとして用
いることが可能なため、容易に精度良くできることは言
うまでもない。

（ｆｌ　　このような突状体１２の除去によって、溝１
４が形成されることになるが、続いて、第１図ｒに示す
ように、その溝１４の側壁部１５を含む多結晶シリコン
７ｉ１３の露出部分の全てを酸化する。

この酸化によって、上記溝１４の側壁部１５にはゲート
酸化膜が形成されることになる。そして、ゲート酸化膜
の形成によっては、上記突状体１２が除去された部分の
寸法７！１は逆に小さくなり、これは上述のりソグラフ
ィの限界値以上に小さいものとすることが可能である。

（ｇｌ　　次に、第１図ｇに示すように、上記講１４０
下部の上記絶縁層１１を開口して開口部１６を形成する
。キャパシタを半導体基板１０側に形成するときは、こ
こで不純物を導入することができる。

なお、第１図ｇは容量となる不純物領域１９を図示して
いる。そして、選択エピタキシャル成長法により上記開
口部を介して露出する半導体基板１０等を種として半導
体［１７を成長させる。この半導体層１７はトランジス
タの活性領域となり、上記開口部１６を経て上記導電体
である多結晶シリコンＩ’１Ｆ１３の側壁部１５のゲー
ト酸化膜に沿って成長することになる。このとき該半導
体Ｎ１７の寸法は、上述のように極めて微細な寸法１１
によって決定されるものであり、トランジスタのチャネ
ル領域は極めて小さな寸法となって高集積化が容易とな
る。

次に、このようなトランジスタの活性領域である微細な
半導体層１７を更に成長させて、上記多結晶シリコン層
１３のパターンの上部にまで半導体層１７を延在させる
。この延在部１８はトランジスタの一方のソース・ドレ
イン領域となるように、不純物が導入され、所定のど、
ト線若しくはワード線が接続されることになる。

第２図は、本実施例にかかる半導体記憶装置の平面レイ
アウトの一例であり、上述のような半導体記憶装置の製
造方法により、領域Ｍのところに所望の記憶素子が形成
されることになる。なお、第２図中、ビット線を実線で
、ワード線を破線でそれぞれ示している。

以上のような工程によって本実施例の半導体記憶装置の
製造方法は進められるが、上述のような工程によって、
集積度の高い半導体記憶装置を困難なく製造することが
できる。

即ち、ワード線とビット線の交点部にワード線を貫通す
るようにチャネル部を設けて、電荷を基板に対して垂直
に流す半導体記憶装置において、特に突状体１２を利用
してチャネル領域等を極めて微細なものとしていること
から、一層の高集積化を図ることができ、その製造も容
易に行うことができる。

なお、上述の実施例においては、容量を半導体基板ｌＯ
に形成したが、半導体基板にトレンチキャパシタを形成
する構造としても良い。また、上述の多結晶シリコン層
１３のパターンは、各突状体１２に対してサイドウオー
ルとなるような形状とすることもできる。また、キャパ
シタとビット線の垂直方向の位置関係は逆にしても良い
、また、不純物の導電型等は逆にしても良いことは勿論
である。

Ｈ１発明の効果 本発明の半導体記憶装置の製造方法は、上述のような工
程により、その製造する記憶素子を極めて微細なものと
することができ、しかわ突状体等を利用して整合的に素
子を形成することができ寸法精度を貰くとれると共に製
造も困難なく進めることができる。

【図面の簡単な説明】

第１図ａ〜第１図ｇは本発明の半導体記憶装置の製造方
法の一例を示すそれぞれ斜視断面図、第２図は本発明の
半導体記憶装置の製造方法により製造される半導体記憶
装置の一例の平面レイアウトである。 １０・・・半導体基板 １１・・・絶縁層 １２・・・突状体 １３・・・多結晶シリコン層 １４・・・溝 １５・・・側壁部 １６・・・開口部 １７・・・半導体層 特　許　出　願　人　　ソニー株式会社代理人　　　弁
理士　　　　　小池　見回　　　　　　　　　田村築− 第１図Ｃ 第２図

Claims (1)

1. 【特許請求の範囲】 １つのトランジスタおよび１つのキャパシタからなる記
   憶素子をマトリックス状に配してなる半導体記憶装置の
   製造方法において、 半導体基板上に絶縁層を形成し、キャパシタ形成領域若
   しくはビット線の形成領域上に絶縁体からなる突状体と
   を形成する工程と、 上記突状体の側壁部の少なくとも一部に導電体を形成す
   る工程と、 上記突状体を除去する工程と、 上記導電体を絶縁層で被覆する工程と、 上記絶縁層に開口部を形成して上記キャパシタの形成領
   域若しくは上記ビット線の領域を露出させる工程と、 上記開口部内と上記導電体の側壁部に上記トランジスタ
   の活性領域を形成する工程と、 上記活性領域と接続されるビット線若しくはキャパシタ
   を形成する工程と からなることを特徴とする半導体記憶装置の製造方法。