DE102005006899A1 - Gate-Struktur, Halbleitervorrichtung mit dieser Gate-Struktur, sowie Verfahren zum Ausbilden der Gate-Struktur und der Halbleitervorrichtung - Google Patents

Gate-Struktur, Halbleitervorrichtung mit dieser Gate-Struktur, sowie Verfahren zum Ausbilden der Gate-Struktur und der Halbleitervorrichtung Download PDF

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Abstract

Ein MOS-Transistor, der eine Gate-Struktur, die sich von einem Halbleitersubstrat in einer vertikalen Richtung erstreckt, aufweist, ist offenbart. Die Gate-Struktur weist eine Gate-Elektrode, die sich von dem Substrat in einer vertikalen Richtung erstreckt, und eine Gate-Isolationsschicht, die die Gate-Elektrode umschließt, auf. Ein Kanalmuster umschließt die Gate-Isolationsschicht, und ein erstes leitfähiges Muster erstreckt sich von einem unteren Abschnitt des Kanalmusters in einer ersten Richtung vertikal zu dem Kanalmuster und parallel zu dem Substrat. Ein zweites leitfähiges Muster erstreckt sich von einem oberen Abschnitt des Kanalmusters in einer zweiten Richtung vertikal zum Kanalmuster und parallel zu dem Substrat. Die Kanallänge des MOS-Transistors ist dementsprechend gemäß einem Abstand zwischen dem ersten und dem zweiten leitfähigen Muster bestimmt, und eine Kanalbreite des MOS-Transistors ist durch einen Durchmesser der Gate-Struktur bestimmt.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und auf ein Verfahren zum Herstellen derselben. Die vorliegende Erfindung bezieht sich insbesondere auf eine Gate-Struktur und einen Metall-Oxid-Halbleiter- (MOS-; MOS = Metal Oxide Semiconductor) Transistor mit der Gate-Struktur und ein Verfahren zum Bilden der Gate-Struktur und des MOS-Transistors.
  • 2. Beschreibung der verwandten Technik
  • Da Halbleitervorrichtungen hochintegriert sind, wird eine aktive Region, in der verschiedene leitfähige Strukturen positioniert sind, bezüglich einer Größe reduziert, und eine Kanallänge des MOS-Transistors in der aktiven Region wird ferner verkürzt. Wenn die Kanallänge verkleinert wird, besitzt eine Source oder ein Drain des MOS-Transistors einen wesentlich stärkeren Effekt auf ein elektrisches Feld oder eine Spannung in einer Kanalregion, der ein Kurzkanaleffekt genannt wird. Wenn zusätzlich die Größe der aktiven Region reduziert ist, ist eine Breite des Kanals des MOS-Transistors ebenfalls reduziert, wodurch eine Schwellenspannung des MOS-Transistors vergrößert wird, was ein Schmalkanaleffekt oder ein Schmalbreiteneffekt genannt wird.
  • Jüngste Untersuchungen und Entwicklungen sind dementsprechend auf das Reduzieren der Größe einer leitfähigen Struktur in einer Halbleitervorrichtung ohne eine Verkleinerung einer Leistung der Halbleitervorrichtungen konzentriert. Ein vertikaler Transistor, wie z. B. eine Finnen- bzw. Rippenstruktur, eine vollständig entleerte bzw. verarmte Magerkanalstruktur und eine Gate-Rundum-Struktur, ist ein übliches Beispiel.
  • Das US-Patent Nr. 6,413,082 offenbart beispielsweise einen rippenstrukturierten MOS-Transistor, in dem eine Mehrzahl von dünnen Kanalrippen bzw. dünnen Kanalfinnen zwischen den Source/Drain-Regionen positioniert ist und sich eine Gate-Elektrode zu einer obersten Oberfläche und einer Seitenwand der Kanäle erstreckt. Gemäß dem rippenstrukturierten MOS-Transistor ist die Gate-Elektrode an beiden Seitenwänden der Kanalrippe gebildet, und das Gate kann an beiden Seitenwänden desselben gesteuert werden, wodurch der Kurzkanaleffekt reduziert ist. Der rippenstrukturierte MOS-Transistor ist jedoch dahingehend nachteilhaft, dass eine Mehrzahl von Kanalrippen entlang einer Breitenrichtung des Gates parallel angeordnet ist, so dass die Kanalregion und die Source/Drain-Regionen in dem MOS-Transistor vergrößert sind. Der rippenstrukturierte MOS-Transistor weist zusätzlich ferner das Problem auf, dass sich eine Übergangskapazität bzw. eine Sperrschichtkapazität zwischen der Source- und der Drain-Region vergrößert, sowie die Kanalanzahl vergrößert wird.
  • Der vollständig verarmte, Schmalkanal-strukturierte MOS-Transistor ist in dem US-Patent Nr. 4,996,574 beispielsweise offenbart. Gemäss dem vollständig entleerten, Magerkanal-strukturierten MOS-Transistor steht eine aktive Schicht, an der ein Kanal gebildet ist, in einer vertikalen Richtung mit einer vorbestimmten Breite vor, und eine Gate-Elektrode umgibt die vorstehende Kanalregion. Eine vorstehende Höhe entspricht folglich einer Breite des Kanals, und eine vorstehende Breite entspricht einer Dicke des Kanals. Beide Seiten des vorstehenden Abschnitts werden dementsprechend als ein Kanal in dem MOS-Transistor verwendet, so dass der Kanal doppelt so groß wie der her kömmliche Kanal bezüglich einer Breite ist, wodurch der Schmalbreiteneffekt verhindert wird. Zusätzlich verursacht das Reduzieren der Breite des vorstehenden Abschnittes eine Überlappung von zwei Verarmungsbereichen, die an beiden Seitenabschnitten des vorstehenden Abschnitts gebildet sind, wodurch die Kanalleitfähigkeit verbessert ist.
  • Der vollständig verarmte, Schmalkanal-strukturierte MOS-Transistor weist jedoch folgende Nachteile auf. Wenn der vollständig verarmte, Magerkanal-strukturierte MOS-Transistor an einem Bulk-Siliziumsubstrat bzw. einem Hauptteil-Siliziumsubstrat gebildet ist, wird das Hauptteilsubstrat zuerst derart behandelt, dass ein Abschnitt desselben, an dem die Kanalregion zu bilden ist, vorsteht und dann unter der Bedingung, dass der vorstehende Abschnitt des Substrats mit einer Antioxidationsschicht bedeckt ist, oxidiert wird. In dem Fall, dass das Substrat übermäßig oxidiert wird, wird ein Stegabschnitt des Substrats zwischen dem vorstehenden Abschnitt und einem nicht vorstehenden oder einem ebenen Abschnitt ebenfalls mit Sauerstoff, der lateral von dem ebenen Abschnitt, der nicht mit der Antioxidationsschicht bedeckt ist, diffundiert, oxidiert, so dass der Kanal an dem vorstehenden Abschnitt des Substrats von dem ebenen Abschnitt des Substrats getrennt ist. D. h., eine übermäßige Oxidation trennt den Kanal von dem Bulk-Substrat und reduziert eine Dicke des Stegabschnitts des Substrats. Eine einkristalline Schicht wird zusätzlich aufgrund einer Spannung während des Verfahrens der übermäßigen Oxidation beschädigt.
  • Wenn der vollständig entleerte bzw. verarmte, Magerkanal-strukturierte MOS-Transistor an einem Silizium-auf-Isolator- (SOI-; SOI = Silicon-on-Insulator) Substrat gebildet ist, wird die SOI-Schicht an dem Substrat weggeätzt, um dadurch eine Kanalregion mit einer schmalen Breite zu bilden. Im Gegensatz zu dem Bulk-Substrat verursacht die übermäßige Oxidation daher kein Problem, wenn das SOI-Substrat verwendet wird. Es tritt jedoch ein Problem in dem vollständig verarmten, Magerkanal-strukturierten MOS-Transistor, der an dem SOI-Substrat gebildet ist, dahingehend auf, dass die Kanalbreite innerhalb der Dicke der SOI-Schicht beschränkt ist. In dem Fall eines Vollverarmungs-SOI-Substrats beträgt insbesondere die SOI-Dicke an dem Substrat höch stens ein paar Hundert Å, so dass folglich die Kanalbreite durch die SOI-Dicke beträchtlich beschränkt ist.
  • Ein Gate-Rundum-MOS-Transistor (GAA-MOS-Transistor) ist in dem US-Patent Nr. 5,497,019 offenbart. Gemäß dem GAA-MOS-Transistor ist ein aktives Muster bzw. eine aktive Struktur an der SOI-Schicht gebildet, und eine Gate-Isolationsschicht ist an einer gesamten Oberfläche des aktiven Musters gebildet. Eine Kanalregion ist an dem aktiven Muster gebildet, und die Gate-Elektrode umgibt die Kanalregion, wobei folglich der Schmalbreiteneffekt verhindert wird und die Kanalleitfähigkeit ähnlich zu dem vollständig verarmten, Magerkanal-strukturierten MOS-Transistor verbessert ist.
  • Der GAA-MOS-Transistor besitzt jedoch ebenfalls, wie folgt, Probleme.
  • Wenn die Gate-Elektrode das aktive Muster, das der Kanalregion entspricht, umgibt, muss eine vergrabene Oxidschicht, die unter dem aktiven Muster an der SOI-Schicht liegt, unter Verwendung eines Unterschneidungsphänomens während des Ätzverfahrens geätzt werden. Da die SOI-Schicht jedoch sowohl als eine Source/Drain-Region als auch Kanalregion verwendet wird, entfernt das isotrope Ätzverfahren sowohl die Source/Drain-Region als auch einen unteren Abschnitt der Kanalregion. Wenn daher eine leitfähige Schicht an der Kanalregion für die Gate-Elektrode gebildet wird, wird die Gate-Elektrode sowohl an den Source/Drain-Regionen als auch an der Kanalregion gebildet. Es besteht folglich das Problem, dass eine parasitäre Kapazität in dem GAA-MOS-Transistor vergrößert ist.
  • Ein unterer Abschnitt der Kanalregion wird zusätzlich während des isotropen Ätzverfahrens horizontal weggeätzt, derart, dass eine horizontale Länge (oder eine Breite) eines Tunnels, der durch die Gate-Elektrode bei einem anschließenden Verfahren vergraben werden soll, vergrößert ist. D. h., dass gemäß dem GAA-MOS-Transistor die Gate-Länge kaum unter die Breite des Kanals reduziert ist.
    •
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung schafft dementsprechend eine Gate-Struktur einer Halbleitervorrichtung zum effektiven Verhindern eines Kurzkanaleffekts oder eines Schmalbreiteneffekts.
  • Die vorliegende Erfindung schafft ferner einen Halbleiter mit der im Vorhergehenden erwähnten Gate-Struktur.
  • Die vorliegende Erfindung schafft ferner ein Verfahren zum Bilden der im Vorhergehenden erwähnten Gate-Struktur.
  • Die vorliegende Erfindung schafft ferner ein Verfahren zum Herstellen einer Halbleitervorrichtung mit der im Vorhergehenden erwähnten Gate-Struktur.
  • Gemäß einem Merkmal der vorliegenden Erfindung ist eine Gate-Struktur geschaffen, die eine Gate-Elektrode, die an einem Substrat gebildet ist, und ein leitfähiges Material aufweist, und eine Gate-Isolationsschicht, die eine Seitenoberfläche der Gate-Elektrode umschließt, aufweist.
  • Gemäß einem weiteren Merkmal der Erfindung ist eine Halbleitervorrichtung, die die im Vorhergehenden beschriebene Gate-Struktur aufweist, geschaffen. Die Halbleitervorrichtung weist eine Gate-Struktur, ein Kanalmuster und ein erstes und ein zweites leitfähiges Muster auf. Die Gate-Struktur weist eine Gate-Elektrode, die an einem Substrat gebildet ist und ein leitfähiges Material aufweist, und eine Gate-Isolationsschicht, die eine Seitenoberfläche der Gate-Elektrode umschließt, auf. Das Kanalmuster bedeckt eine Oberfläche der Gate-Isolationsschicht. Das erste leitfähige Muster erstreckt sich von einem unteren Abschnitt des Kanalmusters, und das zweite leitfähige Muster erstreckt sich von einem oberen Abschnitt des Kanalmusters.
  • Gemäß einem weiteren Merkmal der vorliegenden Erfindung ist ferner eine weitere Halbleitervorrichtung, die die im Vorhergehenden beschriebene Gate-Struktur aufweist, geschaffen. Die Halbleitervorrichtung weist ferner eine Gate-Struktur, ein Kanalmuster und ein erstes und ein zweites leitfähiges Muster auf. Die Gate-Struktur weist eine Gate-Elektrode mit einer Pfostenform, die sich von einem Substrat in einer vertikalen Richtung erstreckt, und eine Gate-Isolationsschicht, die eine Seitenoberfläche der Gate-Elektrode umschließt, auf.
  • Das Kanalmuster weist eine zylindrische Form, die eine innere und eine äußere Seitenoberfläche aufweist, auf, und die innere Seitenoberfläche des Kanalmusters berührt eine Oberfläche der Gate-Isolationsschicht. Das Kanalmuster weist ein einkristallines Silizium, das durch ein Epitaxieverfahren bzw. ein epitaktisches Verfahren aufgewachsen ist, auf. Das erste leitfähige Muster, das mit Störstellen bzw. Verunreinigungen dotiert ist, umschließt die äußere Seitenoberfläche des Kanalmusters an einem unteren Abschnitt desselben und erstreckt sich in einer ersten Richtung vertikal zu dem Kanalmuster. Das zweite leitfähige Muster, das mit Störstellen dotiert ist, umschließt die äußere Seitenoberfläche des Kanalmusters an einem oberen Abschnitt desselben und erstreckt sich in einer zweiten Richtung vertikal zu dem Kanalmuster.
  • Das erste leitfähige Muster und das zweite leitfähige Muster wirken bzw. funktionieren als eine Source bzw. ein Drain des MOS-Transistors und weisen exemplarisch einkristallines Silizium, das mit Störstellen dotiert ist, auf. Eine Kanalregion des MOS-Transistors ist an dem Kanalmuster zwischen dem ersten und dem zweiten leitfähigen Muster gebildet. Eine Kanallänge des MOS-Transistors kann dementsprechend gemäß einem Abstand zwischen dem ersten und dem zweiten leitfähigen Muster bestimmt sein, so dass verschiedene Probleme aufgrund des Kurzkanaleffektes (short channel effect) wirksam verhindert werden. Eine Kanalbreite des MOS-Transistors kann zusätzlich durch einen Durchmesser des Kanalmusters bestimmt sein, so dass verschiedene Probleme aufgrund des Schmalbreiteneffektes ebenfalls wirksam verhindert werden.
  • Gemäß einem weiteren Merkmal der vorliegenden Erfindung ist ein Verfahren zum Bilden der im Vorhergehenden beschriebenen Gate-Struktur geschaffen. Eine Gate-Isolationsschicht ist an einem Substrat gebildet und weist eine innere und eine äußere Seitenoberfläche auf. Eine Gate-Elektrode ist derart gebildet, dass die innere Seitenoberfläche die Gate-Elektrode berührt.
  • Gemäß einem weiteren Merkmal der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die die im Vorhergehenden beschriebene Gate-Struktur aufweist, geschaffen. Ein erstes leitfähiges Muster wird an einem Substrat gebildet, und ein zweites leitfähiges Muster ist von dem ersten leitfähigen Muster um einen vorbestimmten Abstand in einer vertikalen Richtung beabstandet bzw. mit Abstand angeordnet. Ein Kanalmuster bzw. eine Kanalstruktur, die eine innere und eine äußeren Seitenoberfläche aufweist, wird gebildet, um das erste und das zweite Muster zu berühren. Eine Gate-Isolationsschicht wird an der inneren Seitenoberfläche des Kanalmusters gebildet, und eine Gate-Elektrode wird gebildet, um die Gate-Isolationsschicht zu berühren.
  • Gemäß einem weiteren Merkmal der vorliegenden Erfindung ist ferner ein weiteres Verfahren zum Herstellen einer Halbleitervorrichtung, die die im Vorhergehenden beschriebene Gate-Struktur aufweist, geschaffen. Eine erste leitfähige Schicht wird an einem Substrat gebildet und gemustert bzw. strukturiert, um dadurch ein erstes leitfähiges Muster zu bilden. Eine Opferschicht wird an dem Substrat und dem ersten leitfähigen Muster gebildet, und eine zweite leitfähige Schicht wird an der Opferschicht gebildet. Ein Kanalmuster mit einer Pfostenringform bzw. Säulenringform wird gebildet, um die zweite leitfähige Schicht und die Opferschicht zu durchdringen, und um das erste leitfähige Muster zu berühren. Eine Gate-Isolationsschicht wird an einer inneren Seitenoberfläche des Kanalmusters gebildet, und eine Gate-Elektrode wird gebildet, um die Gate-Isolationsschicht zu berühren. Das zweite leitfähige Muster wird gemustert, um das Kanalmuster zu berühren.
  • Gemäß der vorliegenden Erfindung sind eine Länge und eine Breite des Kanals in dem MOS-Transistor ohne weiteres steuerbar, so dass verschiedene Probleme, wie z. B. ein Durchgriff und eine Trägerbeweglichkeit aufgrund des Kurzkanaleffektes, oder Probleme, wie z. B. eine Reduzierung der Schwellenspannung aufgrund des Schmalbreiteneffektes, beträchtlich verbessert werden. D. h., eine wirksame Verhinderung des Kurzkanaleffektes und des Schmalbreiteneffektes verbessert die Leistung des MOS-Transistors. Das erste und das zweite leitfähige Muster erstrecken sich zusätzlich in verschiedenen Winkeln zueinander, so dass die Anwendungen, die den MOS-Transistor der vorliegenden Erfindung aufweisen, wie z. B. eine Datenspeichervorrichtung und eine Datenverarbeitungsvorrichtung, in einem Entwurf derselben verschiedene Modifikationen aufweisen können.
    •
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorhergehenden und weiteren Merkmale und Vorteile der vorliegenden Erfindung sind unter Bezugnahme auf die folgende detaillierte Beschreibung ohne weiteres offensichtlich, wenn dieselbe in Verbindung mit den beigefügten Zeichnungen betrachtet wird. Es zeigen:
  • 1A bis 1I Querschnittsansichten, die Verarbeitungsschritte zum Bilden einer Gate-Struktur gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellen;
  • 2 eine perspektivische Ansicht, die die Gate-Struktur gemäß 1A bis 1I darstellt;
  • 3A bis 3E Querschnittsansichten, die Verarbeitungsschritte zum Bilden einer Gate-Struktur gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellen;
  • 4 eine perspektivische Ansicht, die die Gate-Struktur gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 5A bis 5D Querschnittsansichten, die Verarbeitungsschritte zum Bilden einer Gate-Struktur gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellen;
  • 6A bis 6F Querschnittsansichten, die Verarbeitungsschritte zum Bilden einer Gate-Struktur gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellen;
  • 7A eine Querschnittsansicht, die eine modifizierte Gate-Struktur gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 7B eine Querschnittsansicht, die eine modifizierte Gate-Struktur gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 8A bis 8Z Querschnittsansichten, die Verarbeitungsschritte zum Herstellen einer Halbleitervorrichtung, wie z. B. eines MOS-Transistors, gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellen;
  • 9 eine perspektivische Ansicht, die den MOS-Transistor darstellt, der durch die in 8A bis 8Z dargestellten Verarbeitungsschritte gebildet wird;
  • 10 eine perspektivische Ansicht, die einen ersten modifizierten MOS-Transistor basierend auf dem in 8 gezeigten MOS-Transistor zeigt;
  • 11A eine perspektivische Ansicht, die einen zweiten modifizierten MOS-Transistor basierend auf dem in 9 gezeigten MOS-Transistor darstellt;
  • 11B eine Querschnittsansicht, die den in 11A gezeigten zweiten modifizierten MOS-Transistor darstellt;
  • 12 eine perspektivische Ansicht, die einen dritten modifizierten MOS-Transistor basierend auf dem in 9 gezeigten MOS-Transistor darstellt;
  • 13 eine perspektivische Ansicht, die einen weiteren dritten modifizierten MOS-Transistor basierend auf dem in 9 gezeigten MOS-Transistor darstellt;
  • 14A bis 14K Querschnittsansichten, die Verarbeitungsschritte zum Herstellen einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellen;
  • 15A bis 14E Querschnittsansichten, die Verarbeitungsschritte zum Herstellen einer Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellen;
  • 16A bis 16E Querschnittsansichten, die Verarbeitungsschritte zum Herstellen einer Halbleitervorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellen; und
  • 17A bis 17E Querschnittsansichten, die Verarbeitungsschritte zum Herstellen einer Halbleitervorrichtung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Die vorliegende Erfindung ist nun unter Bezugnahme auf die beigefügten Zeichnungen, in denen beispielhafte Ausführungsbeispiele der vorliegenden Erfindung gezeigt sind, vollständiger im Folgenden beschrieben.
  • 1A bis 1I sind Querschnittsansichten, die Verarbeitungsschritte zum Bilden einer Gate-Struktur gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellen, und 2 ist eine perspektivische Ansicht, die die Gate-Struktur gemäß 1A bis 1I darstellt.
  • Bezug nehmend auf 1A wird eine Opferschicht 102 an einem Halbleitersubstrat 100, wie z. B. einem Siliziumwafer bzw. einer Siliziumscheibe, gebildet. Die Opferschicht 102 weist beispielsweise Silizium-Germanium auf und ist durch ein chemisches Dampfabscheidungs- (CVD-; CVD = Chemical Vaporization Deposition) Verfahren oder ein Epitaxie-Aufwachsverfahren gebildet. Ein Ultrahochvakuum-CVD-(UVCVD-; UVCVD = Ultra High Vacuum CVD) Verfahren oder eine Niederdruck-CVD (LPCVD-; LPCVD = Low Pressure CVD) wird üblicherweise zum Bilden der Opferschicht 102 unter Verwendung eines Siliziumquellgases, wie z. B. Silangas (SiH4), eines Germaniumquellgases, wie z. B. Germaniumhydrid (GeH4), und eines Trägergases, wie z. B. Wasserstoff- (H2-) Gas, verwendet. Alternativ kann ein Gasquellen-Molekularstrahl-Epitaxie- (GS-MBE-; GS-MBE = Gas Source Molecular Beam Epitaxial) Verfahren zum Bilden der Opferschicht 102 verwendet werden.
  • Bezug nehmend auf 1B werden eine Pufferoxidschicht 104 und eine Deckschicht 106 aufeinander folgend an der Opferschicht 102 gebildet. Die Deckschicht 106 weist exemplarisch ein Siliziumnitrid auf und wird durch das LPCVD-Verfahren oder ein plasmaunterstütztes CVD- (PECVD-; PECVD = Plasma Enhanced CVD) Verfahren unter Verwendung von Dichlorsilan- (SiH2Cl2-) Gas, Mono-Silan- (SiH4-) Gas und Ammoniakgas (NH3) gebildet. Ein Wärmeoxidationsverfahren oder das CVD-Verfahren können zum Bilden der Pufferoxidschicht 104 verwendet werden.
  • Bezug nehmend auf 1C wird ein Photoresistmuster 108 zum teilweise Freilegen bzw. Belichten der Opferschicht 102 an der Deckschicht 106 durch ein herkömmliches photolithographisches Verfahren gebildet, und die Deckschicht 106 und die Pufferoxidschicht 104 werden unter Verwendung des Photoresistmusters als eine Ätzmaske weggeätzt, wodurch eine zweite Öffnung 110, durch die die Opferschicht 102 teilweise freigelegt ist, gebildet wird. Die zweite Öffnung 110 wird beispielsweise durch ein Plasmaätzverfahren oder ein reaktives Ionenätzverfahren unter Verwendung des Photoresistmusters 108 als eine Ätzmaske gebildet.
  • Bezug nehmend auf 1D wird das Photoresistmuster 108 unter Verwendung eines herkömmlichen Veraschungsverfahrens oder eines Strip-Verfahrens bzw. Abziehverfahrens entfernt, und die Opferschicht 102 wird unter Verwendung der Deckschicht 106 als eine Ätzmaske teilweise weggeätzt, wodurch eine erste Öffnung 112, durch die das Substrat 100 teilweise freigelegt ist, gebildet wird. Ein Abschnitt des Substrats 100 wird ebenfalls während des Ätzverfahrens zum Bilden der ersten Öffnung 112 weggeätzt, derart, dass eine untere Oberfläche 112a der ersten Öffnung 112 niedriger als eine Oberfläche 100a des Substrats 100 ist. D. h., dass das Substrat einen ausgenommenen bzw. vertieften Abschnitt 112b an einer obersten Oberfläche desselben aufweist, und die erste Öffnung 112 weist einen vertieften Abschnitt 112b des Substrats 100 auf. Eine untere Oberfläche des vertieften Abschnitts 112b entspricht daher der unteren Oberfläche 112a der ersten Öffnung 112. Eine Ätzzeit zum Bilden der ersten Öffnung 112 ist beispielsweise verlängert, so dass ein Oberflächenabschnitt des Substrats 100 während der Bildung der ersten Öffnung 112 weg überätzt wird.
  • Bezug nehmend auf 1E wird eine einkristalline Siliziumschicht an einer inneren Oberfläche der ersten Öffnung 112 mit einer gleichmäßigen Dicke gebildet, wo durch ein einkristallines Siliziummuster 114 gebildet wird. Das einkristalline Siliziummuster 114 weist dementsprechend eine zylindrische Form auf, von der ein oberster Abschnitt offen ist. Das einkristalline Siliziummuster 114 kann beispielsweise durch ein selektives Epitaxieverfahren unter Verwendung eines Siliziumquellgases gebildet werden. D. h., dass das einkristalline Siliziummuster 114 von dem Substrat 100 wächst, und die Opferschicht 102 weist durch das selektive Epitaxieverfahren Silizium auf, so dass das einkristalline Siliziummuster 114 lediglich entlang der inneren Seitenoberfläche der ersten Öffnung 112 wächst. D. h., dass das einkristalline Siliziummuster 114 an einer unteren Oberfläche und einer inneren Seitenoberfläche der ersten Öffnung 112 gebildet wird. Das einkristalline Siliziummuster 114 wird dementsprechend nicht an einer obersten Oberfläche der Deckschicht 106 und an einer inneren Seitenoberfläche der zweiten Öffnung 110 gebildet. Das einkristalline Siliziummuster 114 wird beispielsweise zu einer Dicke von etwa 100 Å bis etwa 300 Å gebildet.
  • Bezug nehmend auf 1F wird eine Gate-Isolationsschicht 116 an einer obersten Oberfläche und an einer inneren Oberfläche des einkristallinen Siliziummusters 114 gebildet, derart, dass das einkristallines Siliziummuster 114 mit der Gate-Isolationsschicht 116 bedeckt wird. D. h., dass die Gate-Isolationsschicht 116 eine zylindrische Form gemäß dem einkristallinen Siliziummuster 114 aufweist, und eine äußere Oberfläche der Gate-Isolationsschicht berührt folglich die oberste Oberfläche und die innere Oberfläche des einkristallinen Siliziummusters 114, und eine innere Oberfläche der Gate-Isolationsschicht 116 umschließt einen Raum, der durch die erste Öffnung 112 definiert ist. Die Gate-Isolationsschicht 116 kann exemplarisch eine Siliziumoxidschicht oder eine Siliziumoxynitridschicht aufweisen und kann bis zu einer Dicke von etwa 10 Å bis 70 Å durch ein rasches thermisches Verfahren (RTP; RTP = Rapid Thermal Process) unter Verwendung eines Sauerstoff- (O2-) Gases, eines Stickstoffmonoxid- (NO-) Gases oder eines Distickstoffoxid- (N2O-) Gases gebildet werden.
  • Bezug nehmend auf 1G wird eine leitfähige Schicht 118 an der Deckschicht 106 zu einer ausreichenden Dicke derart gebildet, dass der Raum, der durch die zweite Öffnung 110 und die erste Öffnung 112, die durch die Gate-Isolationsschicht 116 begrenzt ist, definiert ist, durch die leitfähige Schicht 118 bedeckt ist. Die leitfähige Schicht 118 kann ein dotiertes Polysilizium aufweisen. Eine Polysiliziumschicht wird insbesondere durch ein LPCVD-Verfahren gebildet, und Störstellen werden in situ bzw. an Ort und Stelle in die Polysiliziumschicht dotiert.
  • Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung wird eine Polysiliziumschicht gebildet, um die Räume, die durch die zweite Öffnung 110 und die erste Öffnung 112, die durch die Gate-Isolationsschicht 116 begrenzt ist, definiert sind, unter Verwendung eines LPCVD-Verfahrens aufzufüllen, und die Polysiliziumschicht wird in eine leitfähige Schicht durch ein Störstellendotierungsverfahren transformiert. Das Störstellendotierungsverfahren kann ein herkömmliches Ionenimplantationsverfahren oder ein Störstellendiffusionsverfahren sein.
  • Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung kann die leitfähige Schicht 118 ein Metall aufweisen. Beispiele des Metalles weisen Wolfram, Titan, Tantal, Kobalt, Nickel, Molybdän, Ruthenium, etc. auf. Dieselben können allein oder in einer Kombination derselben verwendet werden. Als ein exemplarisches Ausführungsbeispiel kann die leitfähige Metallschicht 118 durch ein Abscheidungsverfahren unter Verwendung eines Metallvorgängers bzw. Metallzwischenstoffes, wie z. B. durch ein metallorganisches chemisches Dampfabscheidungs- (MOCVD-; MOCVD = Metal Organic Chemical Vapor Deposition) Verfahren, ein physikalisches Dampfabscheidungs- (PVD-; PVD = Physical Vapor Deposition) Verfahren oder ein Atomschichtabscheidungs- (ALD-; ALD = Atomic Layer Deposition) Verfahren, gebildet werden.
  • Bezug nehmend auf 1H wird die leitfähige Schicht 118 unter Verwendung eines Rückätzverfahrens oder eines chemisch-mechanischen Polier- (CMP-; CMP = Chemical Mechanical Polishing) Verfahrens planarisiert und entfernt, bis eine oberste Oberfläche der Deckschicht 106 freigelegt ist. Die leitfähige Schicht 118 verbleibt daher lediglich innerhalb der ersten und der zweiten Öffnung 112 und 110, wodurch eine Gate-Elektrode 120 gebildet wird.
  • Bezug nehmend auf 1I und 2 werden die Deckschicht 106, die Pufferoxidschicht 104 und die Opferschicht 102 durch ein herkömmliches Trocken- und Nassätzverfahren von dem Substrat 100 vollständig entfernt. Die Deckschicht 106 und die Pufferoxidschicht 104 werden beispielsweise durch ein Trockenätzverfahren entfernt, und die Opferschicht 102 wird durch ein Nassätzverfahren unter Verwendung eines Ätzmittels, bei dem eine Ätzselektivität der Opferschicht 102 hinsichtlich des Silizium-Germaniums und des einkristallinen Siliziums nicht kleiner als etwa 50:1 ist, entfernt.
  • Wie in 1I und 2 gezeigt ist, weist die Gate-Struktur 10 gemäß dem ersten Ausführungsbeispiel als Ganzes eine Pfosten- bzw. Säulenform auf, und ein unterer Abschnitt der Gate-Struktur 10 ist an dem vertieften Abschnitt des Substrats 100 gebildet. Die Gate-Struktur 10 weist zusätzlich die Gate-Elektrode 120, die von dem Substrat 100 in einer vertikalen Richtung vorsteht, auf, und die Gate-Isolationsschicht 116 umschließt eine Seitenoberfläche der Gate-Elektrode 120.
  • Die Gate-Elektrode 120 weist insbesondere einen ersten Pfosten 120a mit einem ersten Durchmesser und einen zweiten Pfosten 120b, der an einer obersten Oberfläche des ersten Pfostens 120a gebildet ist und einen zweiten Durchmesser aufweist, der größer als der erste Durchmesser ist, auf. Als ein exemplarisches Ausführungsbeispiel werden der erste und der zweite Pfosten während des Abscheidungsverfahrens zum Bilden der leitfähigen Schicht 118 miteinander einstückig bzw. eine Einheit bildend gebildet. Die Gate-Isolationsschicht 116 berührt eine Seitenoberfläche und eine untere Oberfläche des ersten Pfostens 120a und eine untere Oberfläche des zweiten Pfostens 120b.
  • Eine Kanalregion eines MOS-Transistors (nicht gezeigt), der die im Vorhergehenden erwähnte Gate-Struktur 10 aufweist, wird an dem einkristallinen Siliziummuster 114, das die Gate-Isolationsschicht 116 berührt, gebildet. Wenn insbesondere die Source/Drain-Regionen des MOS-Transistors an einem oberen bzw. unteren Abschnitt der Gate-Struktur 10 gebildet werden, wird die Kanalregion des MOS-Transistors an einem zentralen Abschnitt des einkristallinen Siliziummusters 114 mit einer Form eines Pfostenrings oder eines kreisförmigen Rohrs gebildet.
  • Eine Kanallänge des MOS-Transistors ist dementsprechend durch eine Höhe der Gate-Isolationsschicht 116 bestimmt, und eine Kanalbreite des MOS-Transistors ist ferner durch einen äußeren Durchmesser der Gate-Isolationsschicht 116 bestimmt. D. h., dass die Kanallänge des MOS-Transistors durch eine Dicke der Opferschicht 102 bestimmt sein kann, und die Kanalbreite des MOS-Transistors kann ferner durch sowohl einen inneren Durchmesser der zweiten Öffnung 112 als auch durch die Dicke des einkristallinen Siliziummusters 114 bestimmt sein.
  • 3A bis 3E sind Querschnittsansichten, die Verarbeitungsschritte zum Bilden einer Gate-Struktur gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellen, und 4 ist eine perspektivische Ansicht, die die Gate-Struktur, die durch die Verarbeitungsschritte gemäß den 3A bis 3E gebildet wird, darstellt.
  • Bezug nehmend auf 3A wird eine Öffnung 208, die eine Opferschicht 202, eine Pufferoxidschicht 204 und eine Deckschicht 206 kreuzt, an einem Substrat 100 gebildet, und eine einkristalline Siliziumschicht wird an einer Oberfläche des Substrats 100 und an einer inneren Seitenoberfläche der Opferschicht 202 gebildet, wodurch ein einkristallines Muster 210 in der Öffnung 208 gebildet wird. Das einkristalline Siliziummuster 210 umschließt dementsprechend teilweise einen Raum, der durch die Öffnung 208 definiert ist. Als ein exemplarisches Ausführungsbeispiel werden das einkristalline Siliziummuster 210 und die Öffnung 208 durch das gleiche, unter Bezugnahme auf 1A bis 1E beschriebene Verfahren gebildet.
  • Bezug nehmend auf 3B wird eine Gate-Isolationsschicht 212 an einer obersten Oberfläche der Deckschicht 206 und an einer inneren Oberfläche der Öffnung 208 gebildet, derart, dass die Gate-Isolationsschicht 212 an der obersten Oberfläche und einer Seitenoberfläche der Deckschicht 206 und an einer Seitenoberfläche und einer unteren Oberfläche des einkristallinen Siliziummusters 210 gebildet wird. Als ein exemplarisches Ausführungsbeispiel kann die Gate-Isolationsschicht 212 eine Siliziumoxidschicht, eine Siliziumoxynitridschicht, eine Metalloxidschicht oder eine Verbundschicht derselben sein. Die Siliziumoxidschicht und die Siliziumoxynitridschicht können durch das LPCVD-Verfahren gebildet werden, und die Metalloxidschicht kann durch das MOCVD- oder das ALD-Verfahren gebildet werden. Beispiele des Metalloxids umfassen eine Tantaloxid- (Ta2O5-) Schicht, eine Tantaloxynitrid- (TaON-) Schicht, eine Titanoxid- (TiO2-) Schicht, eine Aluminiumoxid- (Al2O3-) Schicht, eine Yttriumoxid- (Y2O3-) Schicht, eine Zirkonoxid- (ZrO2-) Schicht, eine Hafniumoxid- (HfO2-) Schicht, eine Bariumtitanatoxid- (BaTiO3-) Schicht, eine Strontiumtitanatoxid- (SrTiO3-) Schicht, etc. Dieselben können allein oder in einer Kombination derselben (als eine Verbundschicht, die mindestens zwei derselben aufweist) verwendet werden.
  • Bezug nehmend auf 3C wird eine leitfähige Schicht 214 an der Gate-Isolationsschicht 212 zu einer ausreichenden Dicke gebildet, derart, dass die Öffnung 208 mit der leitfähigen Schicht 214, die das dotierte Polysilizium oder das Metall aufweist, bedeckt wird. Die leitfähige Schicht, die das dotierte Polysilizium aufweist, kann durch aufeinander folgende Verfahren der LPCVD und des Dotierens der Störstellen gebildet werden. Die leitfähige Schicht, die das Metall aufweist, kann zusätzlich durch das MOCVD-Verfahren und das ALD-Verfahren gebildet werden. Beispiele der Metallschicht umfassen eine Wolframschicht, eine Titanschicht, eine Tantalschicht, eine Kobaltschicht, eine Molybdänschicht, eine Nickelschicht, eine Rutheniumschicht, etc. Dieselben können als eine einzelne Schicht oder als eine Verbundschicht derselben verwendet werden.
  • Bezug nehmend auf 3D wird die leitfähige Schicht 214 zum Bilden einer Gate-Elektrode 216 entfernt. Die leitfähige Schicht 214 und die Gate-Isolationsschicht 212 werden planarisiert und durch ein Zurückätzverfahren oder ein CMP-Verfahren so lange entfernt, bis eine oberste Oberfläche der Deckschicht 206 freigelegt ist, und die leitfähige Schicht 214 verbleibt somit lediglich in der Öffnung 208 und berührt die Gate-Isolationssiliziumschicht 212, wodurch die Gate-Elektrode 216 gebildet wird.
  • Bezug nehmend auf 3E und 4 werden die Deckschicht 206, die Pufferoxidschicht 204 und die Opferschicht 202 von dem Substrat 100 durch ein herkömmliches Trocken- und Nassätzverfahren vollständig entfernt. Die Deckschicht 206 und die Pufferoxidschicht 204 werden beispielsweise durch ein Trockenätzverfahren entfernt, und die Opferschicht 202 wird durch ein Nassätzverfahren unter Verwendung eines Ätzmittels, bei dem eine Ätzselektivität der Opferschicht 202 hinsichtlich des Silizium-Germaniums und des einkristallinen Siliziums nicht kleiner als etwa 50:1 ist, entfernt.
  • Wie in 3E und 4 gezeigt ist, weist die Gate-Struktur 20 gemäß dem zweiten Ausführungsbeispiel eine Pfostenform als Ganzes auf, und ein unterer Abschnitt der Gate-Struktur 20 wird auf eine ähnliche Art und Weise zu dem ersten Ausführungsbeispiel ebenfalls in einem vertieften Abschnitt des Substrats 100 gebildet. Die Gate-Struktur 20 weist zusätzlich die Gate-Elektrode 120, die von dem Substrat 100 in einer vertikalen Richtung vorsteht, und die Gate-Isolationsschicht 212, die die Gate-Elektrode 120 umschließt, auf.
  • Die Gate-Elektrode 216 weist insbesondere einen ersten Pfosten 216a mit einem ersten Durchmesser und einen zweiten Pfosten 216b, der an einer obersten Oberfläche des ersten Pfostens 216a angeordnet ist und einen zweiten Durchmesser, der größer als der erste Durchmesser ist, aufweist, auf. Als ein exemplarisches Ausführungsbeispiel werden der erste und der zweite Pfosten 216a und 216b in einem Körper während des Abscheidungsverfahrens zum Bilden der leitfähigen Schicht 214 einstückig gebildet. Die Gate-Isolationsschicht 212 berührt alle äußeren Oberflächen der Gate-Elektrode 216 mit lediglich der Ausnahme einer obersten Oberfläche derselben.
  • 5A bis 5D sind Querschnittsansichten, die Verarbeitungsschritte zum Bilden einer Gate-Struktur gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Bezug nehmend auf 5A wird eine Öffnung 308, die eine Opferschicht 302, eine Pufferoxidschicht 304 und eine Deckschicht 306 kreuzt, an einem Substrat 100 gebildet, und eine einkristalline Siliziumschicht wird an einer Oberfläche des Substrats 100 und an einer inneren Seitenoberfläche der Opferschicht 302 gebildet, wodurch ein einkristallines Musters 310 in der Öffnung 308 gebildet wird. Eine Gate-Isolationsschicht 312 wird an Seitenoberflächen und unteren Oberflächen des einkristallinen Siliziummusters 310 gebildet, und die Öffnung 308 wird mit einem leitfähigen Material, um dadurch eine Gate-Elektrode 314 zu bilden, aufgefüllt. Das einkristalline Muster 210, die Gate-Isolationsschicht 312 und die Gate-Elektrode 314 werden auf eine ähnliche, unter Bezugnahme auf die 1A bis 1H oder 3A bis 3D beschriebene Art und Weise gebildet.
  • Bezug nehmend auf 5B wird eine Metallschicht 316 an der Deckschicht 306 und der Gate-Elektrode 314 gebildet. Die Metallschicht kann durch das MOCVD- und das ALD-Verfahren gebildet werden. Beispiele der Metallschicht weisen eine Wolframschicht, eine Titanschicht, eine Tantalschicht, eine Kobaltschicht, eine Molybdänschicht, eine Nickelschicht, eine Rutheniumschicht, etc. auf.
  • Bezug nehmend auf 5C wird eine Wärmebehandlung an dem Substrat einschließlich der Metallschicht 316 durchgeführt, so dass die Metallschicht 316 mit der Gate-Elektrode 314, die das dotierte Polysizilium aufweist, reagiert. Eine Metallsilizidschicht 318 wird dementsprechend an einer obersten Oberfläche der Polysiliziumschicht, die mit Störstellen dotiert ist, gebildet, derart, dass die Gate-Elektrode 314 ferner die Metallsilizidschicht 318 aufweist.
  • Bezug nehmend auf 5D werden die Metallschicht 316, die Deckschicht 306, die Pufferoxidschicht 304 und die Opferschicht 302 von dem Substrat 100 durch ein herkömmliches Trocken- und Nassätzverfahren vollständig entfernt. Die Metallschicht 316 wird durch ein Nassätzverfahren unter Verwendung eines Ätzmittels mit einer Ätzselektivität desselben hinsichtlich der Metallsilizidschicht 318 entfernt. Die Deckschicht 306 und die Pufferoxidschicht 304 werden durch ein Trockenätzverfahren exemplarisch entfernt, und die Opferschicht 202 wird durch ein Nassätzverfahren unter Verwendung eines Ätzmittels, bei dem eine Ätzselektivität der Opferschicht 202 hinsichtlich des Silizium-Germaniums und des einkristallinen Siliziums nicht kleiner als etwa 50:1 ist, entfernt.
  • 6A bis 6F sind Querschnittsansichten, die Verarbeitungsschritte zum Bilden einer Gate-Struktur gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Bezug nehmend auf 6A wird eine Öffnung 408, die eine Opferschicht 402, eine Pufferoxidschicht 404 und eine Deckschicht 406 kreuzt, an einem Substrat 100 gebildet, und eine einkristalline Siliziumschicht wird an einer Oberfläche des Substrats 100 und an einer inneren Seitenoberfläche der Opferschicht 402 gebildet, wodurch ein einkristallines Muster 410 in der Öffnung 408 gebildet wird. Eine Gate-Isolationsschicht 412 wird an einer Seitenoberfläche und an einer unteren Oberfläche des einkristallinen Siliziummusters 410 gebildet. Das einkristalline Muster 410 und die Gate-Isolationsschicht 412 werden auf eine ähnliche, unter Bezugnahme auf 1A bis 1F oder 3A bis 3B beschriebene Art und Weise gebildet.
  • Bezug nehmend auf 6B wird eine leitfähige Schicht 414 gebildet, um eine gleichmäßige Dicke an der Deckschicht 406 und an einer inneren Oberfläche der Öffnung 408 aufzuweisen. Die leitfähige Schicht 414, die beispielsweise dotiertes Polysilizium aufweist, kann durch aufeinander folgende Verfahren einer LPCVD und eines Dotierens der Störstellen gebildet werden.
  • Bezug nehmend auf 6C wird eine Metallschicht 416 an der leitfähigen Schicht 414 gebildet, derart, dass ein Raum, der durch die leitfähige Schicht 414 in der Öffnung 408 definiert ist, durch die Metallschicht 416 bedeckt ist. Die Metallschicht kann durch das MOCVD- und das ALD-Verfahren gebildet werden. Beispiele der Metallschicht umfassen eine Wolframschicht, eine Titanschicht, eine Tantalschicht, eine Kobaltschicht, eine Molybdänschicht, eine Nickelschicht, eine Rutheniumschicht etc.
  • Bezug nehmend auf 6D wird eine Wärmebehandlung an dem Substrat 100 das die Metallschicht 416 aufweist, durchgeführt, so dass die Metallschicht 416 mit dem dotierten Polysilizium reagiert. Die Metallschicht wird dementsprechend in eine Metallsilizidschicht 418 aufgrund der Wärmebehandlung transformiert.
  • Bezug nehmend auf 6E werden die Metallsilizidschicht 418 und die leitfähige Schicht 414 zum Bilden einer Gate-Elektrode 420 entfernt. Die Metallsilizidschicht 418 und die leitfähige Schicht 414 werden durch ein Zurückätzverfahren oder ein CMP-Verfahren planarisiert und entfernt, bis eine oberste Oberfläche der Deckschicht 406 freigelegt ist, und die Metallsilizidschicht 418 und die leitfähige Schicht 414 verbleiben somit lediglich in der Öffnung 408 und berühren die Gate-Isolationssiliziumschicht 412, wodurch die Gate-Elektrode 420 gebildet wird.
  • Bezug nehmend auf 6F werden die Deckschicht 406, die Pufferoxidschicht 404 und die Opferschicht 402 durch herkömmliche Trocken- und Nassätzverfahren von dem Substrat 100 vollständig entfernt. Das Nassätzverfahren verwendet ein Ätzmittel, bei dem eine Ätzselektivität der Opferschicht 402 hinsichtlich des Silizium-Germaniums und des einkristallinen Siliziums nicht kleiner als etwa 50:1 ist.
  • Wie im Vorhergehenden beschrieben ist, weist die Gate-Struktur 40 gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung eine Gate-Elektrode 420 und die Gate-Isolationsschicht 412 auf.
  • Die Gate-Elektrode 420 weist insbesondere ein leitfähiges Muster 422 und einen Metallsilizidstecker 424 auf. Der leitfähige Stecker weist einen ersten Zylinder 422a mit einem ersten äußeren Durchmesser und einem zweiten Zylinder 422b, der an einer obersten Oberfläche des ersten Zylinders 422a angeordnet ist und einen zweiten Durchmesser, der größer als der erste Durchmesser ist, aufweist, auf. Der Metallsilizidstecker 424 füllt das Innere des leitfähigen Musters 422. Die Gate-Isolationsschicht 412 berührt die Seiten- und Unterseitenoberflächen des ersten Zylinders 422a und eine Unterseitenober fläche des zweiten Zylinders 422b. Als eine beispielsweise Modifikation des vorliegenden Ausführungsbeispiels berührt die Gate-Isolationsschicht 412 alle äußeren Oberflächen mit Ausnahme einer obersten Oberfläche der Gate-Elektrode 420.
  • Die Gate-Isolationsschicht 412 kann Siliziumoxid, Siliziumoxynitrid oder Metalloxid aufweisen. Beispiele für das Metalloxid umfassen eine Tantaloxid- (Ta2O5-) Schicht, eine Tantaloxynitrid- (TaON-) Schicht, eine Titanoxid- (TiO2-) Schicht, eine Aluminiumoxid- (Al2O3-) Schicht, eine Yttriumoxid- (Y2O3-) Schicht, eine Zirkonoxid- (ZrO2-) Schicht, eine Hafniumoxid- (HfO2-) Schicht, eine Bariumtitanatoxid- (BaTiO3-) Schicht, eine Strontiumtitanatoxid- (SrTiO3-) Schicht, etc.
  • 7A ist eine Querschnittsansicht, die eine modifizierte Gate-Struktur gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt, und 7B ist eine Querschnittsansicht, die eine modifizierte Gate-Struktur gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • Bezug nehmend auf 7A kann im Gegensatz zu dem ersten Ausführungsbeispiel der vorliegenden Erfindung die leitfähige Schicht 118 in 1G weiter planarisiert und entfernt werden, bis eine oberste Oberfläche der Opferschicht 102 in 1H freigelegt ist. Die leitfähige Schicht 118, die Deckschicht 106 und die Pufferoxidschicht 104 werden dementsprechend vollständig entfernt, und eine Gate-Struktur 12 weist eine Gate-Elektrode 14 und eine Gate-Isolationsschicht 16, die die Gate-Elektrode 14 umschließt und eine Seitenoberfläche der Gate-Elektrode 14 berührt, auf. Die Opferschicht 102 wird beispielsweise unter Verwendung eines Nassätzverfahrens weggeätzt.
  • Bezug nehmend auf 7B können im Gegensatz zu dem vierten Ausführungsbeispiel der vorliegenden Erfindung die Metallsilizidschicht 418 und die leitfähige Schicht 414 in 6D weiter planarisiert und entfernt werden, bis eine oberste Oberfläche der Opferschicht 402 in 6E freigelegt ist. Die Metallsilizidschicht 418, die leitfähige Schicht 414, die mit dem Polysilizium dotiert ist, die Deckschicht 406 und die Pufferoxidschicht 404 werden dementsprechend vollständig entfernt, und eine Gate-Struktur 42 weist eine Gate-Elektrode 14 mit einem leitfähigen Muster 44a, das in eine zylindrische Form gebildet ist und mit Polysilizium dotiert ist, und einen Metallsilizidstecker 44b, der das leitfähige Muster 44a füllt, auf. Die Gate-Isolationsschicht 46 umschließt und berührt eine Seitenoberfläche des leitfähigen Musters 44.
  • 8A bis 8Z sind Querschnittsansichten, die Verarbeitungsschritte zum Herstellen einer Halbleitervorrichtung, wie z. B. eines MOS-Transistors, gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Bezug nehmend auf 8A wird eine erste Opferschicht 502 an einem Halbleitersubstrat 100 gebildet. Die erste Opferschicht 502 weist exemplarisch Silizium-Germanium auf, und ein herkömmliches Verfahren, wie z. B. ein Epitaxieverfahren, ein CVD-Verfahren oder ein UVCVD-Verfahren, kann zum Bilden der ersten Opferschicht 502 verwendet werden. Die erste Opferschicht 502 wird zu einer Dicke von etwa 400 Å bis etwa 600 Å und bei dem vorliegenden Ausführungsbeispiel bis zu einer Dicke von etwa 500 Å gebildet. Ein Störstellendotierungsbereich (nicht gezeigt), wie z. B. eine N-Wanne bzw. N-Well oder eine P-Wanne bzw. P-Well können an einem Oberflächenabschnitt des Substrats 100 unter Verwendung eines Ionenimplantationsverfahrens oder eines Diffusionsverfahrens, bevor die erste Opferschicht 502 gebildet wird, gebildet werden.
  • Ein Verarbeitungsgas zum Bilden der ersten Opferschicht 502 weist ein Silizium-Quellgas, ein Germaniumquellgas und ein Trägergas auf. Beispiele des Siliziumquellgases umfassen Silan (SiH4), Disilan (Si2H6), Trisilan (Si3H8), Monochlorsilan (SiH3Cl), Dichlorsilan (SiH2Cl2), Trichlorsilan (SiHCl3), etc. Beispiele des Germaniumquellgases umfassen zusätzlich Monogerman (GeH4), Digerman (Ge2H4), Monochlorgerman (GeH3Cl), Dichlorgerman (Ge2H2Cl2), Trichlorgerman (Ge3HCl3), etc. Das Trägergas kann Chlor- (Cl2-) Gas, Wasserstoff- (H2-) Gas oder ein Hydrochlorid- (HCl-) Gas sein.
  • Bezug nehmend auf 8B wird eine erste einkristalline Siliziumschicht 504 an der ersten Opferschicht 502 durch ein herkömmliches Verfahren, wie z. B. ein Epitaxieverfahren, ein CVD-Verfahren oder ein UVCVD-Verfahren, unter Verwendung eines Silizium-Quellgases, beispielsweise Silan- (SiH4-) Gas oder Dichlorsilan- (SiH2Cl2-) Gas, und eines Trägergases, beispielsweise Wasserstoff- (H2-) Gas oder Chlor- (Cl2-) Gas, gebildet. Die erste einkristalline Siliziumschicht 504 wird zu einer Dicke von etwa 400 Å bis etwa 600 Å und bei dem vorliegenden Ausführungsbeispiel zu einer Dicke von etwa 500 Å gebildet. Die Dicke der ersten einkristallinen Siliziumschicht kann jedoch gemäß Verarbeitungsbedingungen und -umständen variiert werden und begrenzt nicht den Schutzbereich der Ansprüche der vorliegenden Erfindung.
  • Bezug nehmend auf 8C wird die erste einkristalline Siliziumschicht 504 mit P- oder N-Störstellen durch ein Ionenimplantationsverfahren oder ein Diffusionsverfahren dotiert, und die erste einkristalline Siliziumschicht 504 wird somit in eine erste leitfähige Schicht 506 transformiert.
  • Ein Epitaxieverfahren oder ein CVD-Verfahren kann alternativ die erste leitfähige Schicht 506 unter Verwendung eines Verarbeitungsgases bzw. Prozessgases, das Siliziumquellgas, wie z. B. Silangas (SiH4), aufweist, und einer Dotierstoffquelle, die in situ bzw. an Ort und Stelle in die erste einkristalline Siliziumschicht 504 dotiert wird, bilden. Phosphin- (PH3-) Gas oder Arsin- (AsH3-) Gas kann als eine N-Dotierstoffquelle verwendet werden, und Diboran- (B2H6-) Gas kann als eine P-Dotierstoffquelle verwendet werden.
  • Bezug nehmend auf 8D wird die erste leitfähige Schicht 506 durch ein herkömmliches Trockenätzverfahren, wie z. B. ein Plasmaätzverfahren und ein reaktives Ionenätzverfahren, teilweise entfernt, wodurch ein erstes leitfähiges Muster 508 gebildet wird. Obwohl es nicht in den Figuren gezeigt ist, kann ein Photoresistmuster (nicht gezeigt) bei dem vorhergehenden Trockenätzverfahren als eine Ätzmaske verwendet werden. Eine Photoresistschicht (nicht gezeigt) wird an der ersten leitfähigen Schicht 506 gebildet und in das Photoresistmuster durch ein herkömmliches photolithographisches Verfahren gemustert bzw. strukturiert. Ein herkömmliches Veraschungsverfahren oder ein Strip- bzw. Abziehverfahren kann das Photoresistmuster von der ersten leitfähigen Schicht 506 entfernen.
  • Bezug nehmend auf 8E wird eine zweite Opferschicht 510 an der ersten leitfähigen Schicht 508 und der ersten Opferschicht 502 gebildet, derart, dass die erste leitfähige Schicht 508 mit der zweiten Opferschicht 510 bedeckt ist. Die zweite Opferschicht 510 weist beispielsweise Silizium-Germanium auf, und ein herkömmliches Verfahren, wie z. B. ein Epitaxieverfahren, ein CVD-Verfahren oder ein UVCVD-Verfahren, kann zum Bilden der zweiten Opferschicht 510 unter Verwendung eines Siliziumquellgases, eines Germaniumquellgases und eines Trägergases verwendet werden. Eine Dicke der zweiten Opferschicht 510 kann im Wesentlichen identisch zu der Dicke der ersten Opferschicht 502 oder größer als dieselbe der ersten Opferschicht 502 sein.
  • Bezug nehmend auf 8F wird die zweite Opferschicht 510 so lange, beispielsweise unter Verwendung eines CMP-Verfahrens, planarisiert oder entfernt, bis eine oberste Oberfläche des ersten leitfähigen Musters 508 freigelegt ist.
  • Obwohl nicht in 8F gezeigt, kann eine erste Pufferoxidschicht an der ersten einkristallinen Siliziumschicht 504 in 8B ferner gebildet werden. Die erste Pufferoxidschicht kann nach dem Ausführen des Dotierungsverfahrens an der ersten einkristallinen Siliziumschicht 504 entfernt werden oder kann während des Durchführens des Planarisierungsverfahrens an der zweiten Opferschicht 510 entfernt werden.
  • Bezug nehmend auf 8G wird eine dritte Opferschicht 512 an der ersten leitfähigen Schicht 508 und der zweiten Opferschicht 510 gebildet. Die dritte Opferschicht 512 weist beispielsweise Silizium-Germanium auf, und ein herkömmliches Verfahren, wie z. B. ein Epitaxieverfahren, ein CVD-Verfahren oder ein UVCVD-Verfahren, kann unter Verwendung von Siliziumquellgas, Germaniumquellgas und einem Trägergas zum Bilden der dritten Opferschicht 510 verwendet werden. Eine Dicke der dritten Op ferschicht 512 kann gemäß einer Kanallänge eines MOS-Transistors variiert werden und beträgt bei dem vorliegenden Ausführungsbeispiel etwa 1000 Å.
  • Bezug nehmend auf 8H werden eine zweite einkristalline Siliziumschicht 514 und eine zweite Pufferoxidschicht 516 aufeinander folgend an der dritten Opferschicht 512 durch ein herkömmliches Verfahren, wie z. B. ein Epitaxieverfahren, ein CVD-Verfahren oder ein UVCVD-Verfahren, unter Verwendung von Siliziumquellgas, beispielsweise Silan- (SiH4-) Gas oder Dichlorsilan- (SiH2Cl2-) Gas, und eines Trägergases, beispielsweise Wasserstoff- (H2-) Gas oder Chlor- (Cl2-) Gas, gebildet. Die zweite einkristalline Siliziumschicht 514 kann zu einer Dicke von etwa 400 Å bis etwa 600 Å gebildet werden. Die Dicke der zweiten einkristallinen Siliziumschicht kann gemäß Charakteristika des MOS-Transistors variiert werden und begrenzt nicht den Schutzbereich der Ansprüche der vorliegenden Erfindung.
  • Bezug nehmend auf 8I wird die zweite einkristalline Siliziumschicht 514 in 8H durch ein Ionenimplantationsverfahren oder ein Diffusionsverfahren mit P- oder N-Störstellen dotiert, und die zweite einkristalline Siliziumschicht 514 wird somit in eine zweite leitfähige Schicht 518 transformiert.
  • Ein Epitaxieverfahren oder ein CVD-Verfahren kann alternativ die zweite leitfähige Schicht 518 unter Verwendung eines Verarbeitungs- bzw. Prozessgases, das Siliziumquellgas, wie z. B. Silangas (SiH4), aufweist, und einer Dotierstoffquelle, die in die zweite einkristalline Siliziumschicht 514 in situ dotiert wird, bilden. Phosphin- (PH3-) Gas oder Arsin- (AsH3-) Gas kann als eine N-Dotierstoffquelle verwendet werden, und Diboran- (B2H6-) Gas kann als eine P-Dotierstoffquelle verwendet werden.
  • Bezug nehmend auf 8J werden die zweite Pufferoxidschicht 516 und die zweite leitfähige Schicht 518 in 8I durch ein herkömmliches Trockenätzverfahren, wie z. B. ein Plasmaätzverfahren und ein reaktives Ionenätzverfahren, teilweise entfernt, wodurch ein zweites leitfähiges Muster 520 gebildet wird. Obwohl es nicht in den Figuren gezeigt ist, kann ein Photoresistmuster (nicht gezeigt) bei dem vorhergehenden Trockenätzverfahren als eine Ätzmaske verwendet werden. Eine Photoresistschicht (nicht gezeigt) wird an der zweiten Pufferoxidschicht 516 gebildet und in das Photoresistmuster durch ein herkömmliches photolithographisches Verfahren gemustert. Ein herkömmliches Veraschungsverfahren oder ein Abziehverfahren kann das Photoresistmuster von der zweiten Pufferoxidschicht 516 nach dem Bilden des zweiten leitfähigen Musters 520 entfernen. Bei dem vorliegenden Ausführungsbeispiel überlappt das zweite leitfähige Muster 520 teilweise das erste leitfähige Muster 508. Ein herkömmliches Ätzverfahren kann die zweite Pufferoxidschicht 516, nachdem die zweite einkristalline Siliziumschicht 514 in 8H mit Störstellen dotiert ist, entfernen.
  • Bezug nehmend auf 8K wird eine Deckschicht 522 an der dritten Opferschicht 512 und der zweiten Pufferoxidschicht 516 gebildet, derart, dass das zweite leitfähige Muster 520 und die zweite Pufferoxidschicht 516 an dem zweiten leitfähigen Muster 520 mit der Deckschicht 522 bedeckt sind. Die Deckschicht 522 weist beispielsweise Siliziumnitrid auf und ein LPCVD- oder ein PECVD-Verfahren kann zum Bilden der Deckschicht 522 unter Verwendung von Silan- (SiH4-) Gas, Dichlorsilan- (SiH2Cl2-) Gas und Ammoniak- (NH3-) Gas verwendet werden.
  • Bezug nehmend auf 8L wird die Deckschicht 522 unter Verwendung eines CMP-Verfahrens oder eines Zurückätzverfahrens planarisiert.
  • Bezug nehmend auf 8M werden die planarisierte Deckschicht 522 und die zweite Pufferoxidschicht 516 teilweise entfernt, um dadurch eine zweite Öffnung 524 zu bilden, durch die das zweite leitfähige Muster 520 freigelegt ist. Ein Photoresistmuster (nicht gezeigt) wird an der Deckschicht 522 unter Verwendung eines herkömmlichen photolithographischen Verfahrens gebildet, und die planarisierte Deckschicht 522 und die zweite Pufferoxidschicht 516 werden unter Verwendung eines herkömmlichen anisotropen Ätzverfahrens, wie z. B. eines Plasmaätzverfahrens, unter Verwendung des Photoresistmusters als eine Ätzmaske teilweise weggeätzt. Als ein exemplarisches Ausführungsbeispiel ist ein Abschnitt des zweiten leitfähigen Musters 520, der das erste leitfähige Muster 508 überlappt, durch die zweite Öffnung 524 ebenfalls freigelegt. Das Photoresistmuster wird ebenfalls unter Verwendung des Veraschungsverfahrens oder des Abziehverfahrens entfernt.
  • Bezug nehmend auf 8N wird eine erste Öffnung 526, durch die eine Oberfläche des Substrats 100 freigelegt ist, unter der zweiten Öffnung 524 gebildet. Das zweite leitfähige Muster 520, die dritte Opferschicht 512, das erste leitfähige Muster 508 und die erste Opferschicht 502 werden durch ein herkömmliches anisotropes Ätzverfahren unter Verwendung der Deckschicht 522, die die zweite Öffnung 524 aufweist, als eine Ätzmaske aufeinander folgend entfernt. Das Ätzverfahren zum Bilden der ersten Öffnung 526 wird hier derart gesteuert, dass die Oberfläche des Substrats 100 während des vorhergehenden Ätzverfahrens überätzt wird, und eine Unterseitenoberfläche der ersten Öffnung 526 wird gebildet, um niedriger als die Oberfläche des Substrats 100 zu sein. D. h., dass das Substrat 100 einen vertieften Abschnitt 526b an einer obersten Oberfläche desselben aufweist, und dass die erste Öffnung 526 den vertieften Abschnitt 526b des Substrats 100 aufweist. Eine Unterseitenoberfläche des vertieften Abschnitts 526b entspricht daher der Unterseitenoberfläche 526a der ersten Öffnung 526.
  • Bezug nehmend auf 8O wird ein Kanalmuster 528, das beispielsweise ein einkristallines Silizium aufweist, an inneren Seiten- und Unterseitenoberflächen der ersten Öffnung 526 gebildet. Ein herkömmliches Verfahren, wie z. B. ein Epitaxieverfahren, ein CVD-Verfahren oder ein UVCVD-Verfahren, kann zum Bilden des Kanalmusters 526 unter Verwendung eines Siliziumquellgases, beispielsweise Silan- (SiH4-) Gas und Dichlorsilan- (SiH2Cl2-) Gas, und eines Trägergases, beispielsweise Wasserstoff- (H2-) Gas oder Chlor- (Cl2-) Gas, verwendet werden. Das Kanalmuster 528 wird insbesondere an einem Oberflächenabschnitt des Substrats 100 und an Seitenoberflächen der ersten Opferschicht 502, des ersten leitfähigen Musters 508, der dritten Opferschicht 512 und des zweiten leitfähigen Musters 520 gebildet, die alle eine Grenze der ersten Öffnung 526 definieren. Das Kanalmuster 526 wird bis zu einer Dicke von etwa 100 Å bis etwa 300 Å und bei dem vorliegenden Ausführungsbeispiel bis zu einer Dicke von etwa 150 Å bis etwa 200 Å gebildet. Die Dicke des Kanalmusters kann jedoch ge mäß Charakteristika des MOS-Transistors variiert werden und begrenzt nicht den Schutzbereich der Ansprüche der vorliegenden Erfindung.
  • Ein Verarbeitungsgas zum Bilden des Kanalmusters 528 kann eine N- oder eine P-Dotierstoffquelle aufweisen, mit der Störstellen bzw. Verunreinigungen in situ in das Kanalmuster 528 dotiert werden.
  • Bezug nehmend auf 8P wird eine Gate-Isolationsschicht 530 an einer Oberfläche des Kanalmusters 528 gebildet. Die Gate-Isolationsschicht 530 kann beispielsweise eine Siliziumoxidschicht oder eine Siliziumoxynitridschicht aufweisen und kann durch ein rasches thermisches Verfahren (RTP; RTP = Rapid Thermal Process) unter Verwendung eines Sauerstoff- (O2-) Gases, eines Stickstoffmonoxid- (NO-) Gases oder eines Distickstoffoxid- (N2O-) Gases zu einer Dicke von etwa 10 Å bis etwa 70 Å werden gebildet.
  • Bezug nehmend auf 8Q wird eine dritte leitfähige Schicht 523 an der Deckschicht 522 zu einer ausreichenden Dicke gebildet, um die erste Öffnung 526, von der ein innerer Raum durch die Gate-Isolationsschicht 530 umschlossen ist, und die zweite Öffnung 524 zu bedecken. Die dritte leitfähige Schicht 532 kann mit Polysilizium dotiert werden. Ein LPCVD-Verfahren kann insbesondere zum Bilden der dritten leitfähigen Schicht 532 verwendet werden, und Störstellen werden während des LPCVD-Verfahrens in situ in die dritte leitfähige Schicht 532 dotiert.
  • Eine Polysiliziumschicht wird alternativ an der Deckschicht 522 zu einer ausreichenden Dicke durch beispielsweise ein LPCVD-Verfahren gebildet, um den inneren Raum der ersten Öffnung 526 und der zweiten Öffnung 524 aufzufüllen, und dann wird die Polysiliziumschicht durch ein herkömmliches Ionenimplantationsverfahren oder ein Störstellendiffusionsverfahren mit Störstellen dotiert. Die Polysiliziumschicht wird dementsprechend in die dritte leitfähige Schicht 532 transformiert. Die dritte leitfähige Schicht 532 kann Metall, wie z. B. Wolfram, Titan, Tantal, Kobalt, Molybdän, Nickel und Ruthenium, aufweisen und kann durch ein MOCVD-, PVD- oder ALD-Verfahren unter Verwendung eines Metallzwischenstoffs bzw. Metallvorgängers gebildet werden.
  • Ein Material der dritten leitfähigen Schicht 532 ist gemäß einer Austrittsarbeit eines MOS-Transistors, der hergestellt werden soll, bestimmt. D. h., da eine Schwellenspannung Vth des MOS-Transistors allgemein gemäß der Austrittsarbeit der Gate-Elektrode variiert wird, muss das Material der dritten leitfähigen Schicht 532 gemäß den Betriebscharakteristika des MOS-Transistors bestimmt werden.
  • Wenn die Gate-Elektrode ein mit Störstellen dotiertes Polysilizium aufweist, wird die Austrittsarbeit der Gate-Elektrode gemäß der Konzentration der Störstellen variiert. Die Steuerung der Störstellenkonzentration bei dem Dotierungsverfahren ermöglicht daher die Steuerung der Austrittsarbeit der Gate-Elektrode.
  • Wenn zusätzlich die Gate-Elektrode Metall aufweist, kann die Implantation von Stickstoff- (N-) oder Argon- (Ar-) Atomen die Austrittsarbeit der Gate-Elektrode steuern. Die Austrittsarbeit der Gate-Elektrode nimmt insbesondere proportional zu der Konzentration der Stickstoff- (N-) Atome zu.
  • Als ein weiteres Ausführungsbeispiel kann die Ionenimplantation zum Steuern der Austrittsarbeit der Gate-Elektrode unter Verwendung der Deckschicht 522 als eine Ionenimplantationsmaske nach einem folgenden Planarisierungsverfahren an der dritten leitfähigen Schicht 532 durchgeführt werden.
  • Bezug nehmend auf 8R wird die leitfähige Schicht 532 in 8Q durch ein Zurückätzverfahren oder ein CMP-Verfahren planarisiert und entfernt, bis eine oberste Oberfläche der Deckschicht 522 freigelegt ist, und die leitfähige Schicht 532 verbleibt somit lediglich in dem inneren Raum der ersten Öffnung 526 und der zweiten Öffnung 524, wodurch die Gate-Elektrode 534 gebildet wird.
  • Bezug nehmend auf 8S wird eine Hartmaske 536 an der Gate-Elektrode 534 und der Deckschicht 522 entsprechend dem zweiten leitfähigen Muster 520 gebildet. Eine Hartmaskenschicht (nicht gezeigt) wird an der Gate-Elektrode 534 und der Deckschicht 522 gebildet, und ein Photoresistmuster (nicht gezeigt), das dem zweiten leitfähigen Muster 520 entspricht, wird an der Hartmaskenschicht durch ein herkömmliches photolithographisches Verfahren gebildet. Dann wird die Hartmaskenschicht unter Verwendung des Photoresistmusters als eine Ätzmaske anisotrop geätzt, wodurch die Hartmaske 536, die dem zweiten leitfähigen Muster 520 entspricht, gebildet wird. Die Hartmaskenschicht weist beispielsweise Siliziumoxid oder Siliziumnitrid auf und ein herkömmliches CVD-, ein LPCVD- oder ein PECVD-Verfahren kann zum Bilden der Hartmaskenschicht verwendet werden.
  • Bezug nehmend auf 8T wird die Deckschicht 522 durch ein herkömmliches anisotropes Ätzverfahren unter Verwendung der Hartmaske 536 als eine Ätzmaske teilweise entfernt, derart, dass eine Oberfläche der dritten Opferschicht 512, die Silizium-Germanium aufweist, teilweise freigelegt ist. Ein geringes Überätzen zu der dritten Opferschicht 512 kann ohne irgendwelche Probleme zugelassen werden.
  • Bezug nehmend auf 8U werden die erste, die zweite und die dritte Opferschicht 502, 510, 512 in 8T beispielsweise durch ein Nassätzverfahren unter Verwendung eines Ätzmittels, bei dem jede Ätzselektivität der ersten, der zweiten und der dritten Opferschicht 502, 510, 512 hinsichtlich des Silizium-Germaniums und des einkristallinen Siliziums nicht kleiner als etwa 50:1 ist, entfernt. Es wird verhindert, dass die Gate-Elektrode 534 während des Nassätzverfahrens durch die Hartmaske 536 und die Deckschicht 522 geätzt wird.
  • Bezug nehmend auf 8V wird eine Isolationszwischenschicht 538 an dem Substrat 100 gebildet, derart, dass Räume, die durch die erste, die zweite und die dritte Opferschicht 502, 510, 512 in 8T eingenommen werden, mit der Isolationszwischenschicht 538 bedeckt sind. Die Isolationszwischenschicht 538 kann ein Aufschleuderglas (SOG; SOG = Spin on Glass) oder ein Hochdichteplasma- (HDP-; HDP = High-Density Plasma) Oxid aufweisen und bedeckt vollständig die in 8U gezeigte MOS-Transistorstruktur.
  • Bezug nehmend auf 8W werden die Isolationszwischenschicht 538 und die Hartmaske 536 durch ein Zurückätzverfahren oder ein CMP-Verfahren, beispielsweise bis eine oberste Oberfläche der Gate-Elektrode 534 freigelegt ist, planarisiert und entfernt.
  • Obwohl nicht in 8 W gezeigt, kann eine Metallsilizidschicht ferner an der dotierten Polysiliziumschicht gebildet werden, wenn die Gate-Elektrode 534 ein dotiertes Polysilizium aufweist, so dass die Schicht der Gate-Elektrode 534 ferner die Metallsilizidschicht aufweist. Eine Metallschicht (nicht gezeigt) wird an der Gate-Elektrode 534 durch ein herkömmliches Abscheidungsverfahren gebildet, und die Metallschicht wird durch ein herkömmliches Silizidierungsverfahren in eine Metallsilizidschicht transformiert. Nach dem Silizidierungsverfahren wird eine verbleibende Metallschicht unter Verwendung eines Ätzverfahren entfernt.
  • Obwohl die vorhergehenden exemplarischen Ausführungsbeispiele die Isolationszwischenschicht, die gebildet wird, nachdem die erste bis dritte Opferschicht 502, 510, 512 entfernt sind, erörtert, kann die Isolationszwischenschicht ebenfalls gebildet werden, nachdem die erste bis dritte Opferschicht 502, 510 und 512, die zweite Pufferoxidschicht 516, die Deckschicht 522 und die Hartmaske 536 entfernt sind, wie es einen Fachmann bekannt ist.
  • Bezug nehmend auf 8X werden ein erstes und ein zweites Kontaktloch 540a und 540b zum teilweise Freilegen des ersten und des zweiten leitfähigen Musters 508 bzw. 520 gebildet. Ein Photoresistmuster (nicht gezeigt) wird an der Isolationszwischenschicht 538 unter Verwendung eines herkömmlichen photolithographischen Verfahrens gebildet, und die Isolationszwischenschicht 538 wird durch ein herkömmliches Plasmaätzverfahren oder ein reaktives Ionenätzverfahren unter Verwendung des Photoresistmusters als eine Ätzmaske teilweise entfernt, wodurch das erste und das zweite Kontaktloch 540a und 540b gebildet werden. Das Photoresistmuster wird nach dem Ätzverfahren zum Bilden des ersten und des zweiten Kontaktlochs 540a und 540b entfernt.
  • Bezug nehmend auf 8Y wird eine Metallschicht an der Isolationszwischenschicht 538, der Deckschicht 522 und der Gate-Elektrode 534 zu einer ausreichenden Dicke gebildet, um das erste und das zweite Kontaktloch 540a und 540b in 8X zu bedecken. Die Metallschicht 542 weist beispielweise Aluminium, Kupfer, Wolfram, Tantal oder Titan auf und wird durch ein MOCVD- oder ein PVD-Verfahren gebildet.
  • Bezug nehmend auf 8Z wird die Metallschicht 542 teilweise entfernt, um dadurch erste bis dritte Metallverdrahtungen bzw. Metallleitungen 544a, 544b und 544c zu bilden. Ein Photoresistmuster (nicht gezeigt) wird an der Metallschicht 542 unter Verwendung eines herkömmlichen photolithographischen Verfahrens gebildet, und die Metallschicht 542 wird durch ein herkömmliches anisotropes Ätzverfahren unter Verwendung des Photoresistmusters als eine Ätzmaske teilweise entfernt, um dadurch die ersten bis dritten Metallleitungen 544a, 544b und 544c zu bilden. Die erste Metallleitung 544a ist mit dem ersten leitfähigen Muster 508 elektrisch verbunden, und die zweite Metallleitung 544b ist mit der Gate-Elektrode 534 elektrisch verbunden. Die dritte Metallleitung 544c ist mit dem zweiten leitfähigen Muster 520 elektrisch verbunden. Das Photoresistmuster wird nach dem Ätzverfahren zum Bilden der ersten bis dritten Metallleitungen 544a, 544b und 544c entfernt.
  • 9 ist eine perspektivische Ansicht, die den MOS-Transistor darstellt, der durch die in 8A bis 8Z dargestellten Verarbeitungsschritte gebildet wird.
  • Bezug nehmend auf 8Z und 9 weist der MOS-Transistor 50 eine Gate-Struktur 52 einer Pfostenform, die sich von einem Substrat in einer vertikalen Richtung erstreckt, ein Kanalmuster 528, das die Gate-Struktur 52 umschließt und eine äußere Oberfläche der Gate-Struktur 52 berührt, ein erstes leitfähiges Muster 508, das sich von einem unteren Abschnitt des Kanalmusters in einer ersten Richtung vertikal zu dem Ka nalmuster und parallel zu dem Substrat erstreckt, und ein zweites leitfähiges Muster, das sich von einem oberen Abschnitt des Kanalmusters in einer zweiten Richtung vertikal zu dem Kanalmuster und parallel zu dem Substrat erstreckt, auf.
  • Das erste und das zweite leitfähige Muster 508 und 520 funktionieren bzw. wirken als eine Source/Drain in dem MOS-Transistor 50 und bedecken den unteren und den oberen Abschnitt des Kanalmusters 528. Als ein beispielhaftes Ausführungsbeispiel erstrecken sich das erste und das zweite leitfähige Muster 508 und 520 in einer entgegengesetzten Richtung zueinander von dem Kanalmuster 528.
  • Die Gate-Struktur 52 weist beispielweise eine Pfostenform einer kreisförmigen Querschnittsoberfläche auf und weist eine Gate-Elektrode 534, die ein leitfähiges Material aufweist, und eine Gate-Isolationsschicht 530, die an einer äußeren Oberfläche der Gate-Elektrode 534 positioniert ist, auf. Das Kanalmuster 528 weist eine zylindrische Form auf, deren oberster Abschnitt gemäß einem Profil der Gate-Isolationsschicht 530 offen ist. Das zylindrische Kanalmuster 528, dessen oberste Oberfläche offen ist, weist einen inneren Durchmesser, der einem äußeren Durchmesser der Gate-Isolationsschicht 530 entspricht, eine innere Seitenoberfläche, die die Gate-Isolationsschicht 530 berührt, und eine äußere Seitenoberfläche, die mit dem ersten und dem zweiten leitfähigen Muster 508 und 520 einen elektrischen Kontakt bildet, auf.
  • Im Detail weist die Gate-Elektrode 534 einen ersten Pfosten 534a mit einem ersten Durchmesser und einen zweiten Pfosten 534b, der an einer obersten Oberfläche des ersten Pfostens 534a angeordnet ist und einen zweiten Durchmesser, der größer als der erste Durchmesser ist, aufweist, auf. Bei dem vorliegenden Ausführungsbeispiel sind der erste und der zweite Pfosten in einen Körper einstückig gebildet. Das Kanalmuster umschließt den ersten Pfosten 534a, und der äußere Durchmesser desselben ist gleich dem zweiten Durchmesser des zweiten Pfostens 534b. Die Gate-Isolationsschicht 530 ist zwischen dem ersten Pfosten 534a und dem Kanalmuster 528 angeordnet.
  • Die Kanalregion des MOS-Transistors 50 ist an einem Abschnitt des Kanalmusters 528 zwischen dem ersten leitfähigen Muster 508 und dem zweiten leitfähigen Muster 520 angeordnet und weist eine kreisförmige Rohrform oder eine Pfostenringform auf. Eine Kanallänge des MOS-Transistors 50 ist dementsprechend gemäß dem Abstand zwischen dem ersten leitfähigen Muster 508 und dem zweiten leitfähigen Muster 520 bestimmt. D. h., die Kanallänge des MOS-Transistors 50 ist gemäß einer Dicke der dritten Opferschicht 512 in 8G bestimmt.
  • Eine Kanalbreite des MOS-Transistors 50 ist gemäß einem ersten Durchmesser der Gate-Elektrode 534 bestimmt. D. h., die Kanalbreite des MOS-Transistors 50 ist gemäß einem inneren Durchmesser der zweiten Öffnung 526 in 8N und einer Breite des Kanalmusters 528 bestimmt. Als ein exemplarisches Ausführungsbeispiel kann das Kanalmuster eine Dicke von etwa 100 Å bis etwa 300 Å aufweisen.
  • Eine Steuerung der Länge und der Breite des Kanals kann dementsprechend den Kurzkanaleffekt und einen Schmalbreiteneffekt in dem MOS-Transistor beträchtlich verhindern, und ein Verfahrensfehler aufgrund des Kurzkanaleffekts und des Schmalbreiteneffekts, der durch die Reduzierung der Kanalgröße gemäß einem neueren technischen Trend einer hohen Integration verursacht wird, wird wirksam verhindert.
  • Obwohl die vorhergehenden exemplarischen Ausführungsbeispiele die Gate-Elektrode mit einer kreisförmigen Querschnittsoberfläche erörtern, kann die Gate-Elektrode irgendeine andere Querschnittsform, die einem Fachmann bekannt ist, aufweisen. Eine optimale Kanalbreite des MOS-Transistors kann dementsprechend durch Verändern der Querschnittsform der Gate-Elektrode bestimmt werden.
  • 10 ist eine perspektivische Ansicht, die einen ersten modifizierten MOS-Transistor basierend auf dem in 9 gezeigten MOS-Transistor darstellt.
  • Bezug nehmend auf 10 weist der erste modifizierte MOS-Transistor 550, der durch das fünfte Ausführungsbeispiel der vorliegenden Erfindung gebildet ist, eine Gate-Struktur 552 einer Pfostenform, die sich von einem Substrat in einer vertikalen Richtung erstreckt, ein Kanalmuster 554, das eine Seitenoberfläche der Gate-Struktur 552 umschließt, und erste und zweite leitfähige Muster 556 und 558, die sich von dem unteren und dem oberen Abschnitt des Kanalmusters 554 erstrecken, auf.
  • Bei dem vorliegenden Ausführungsbeispiel erstreckt sich das erste leitfähige Muster 556 in einer ersten Richtung vertikal zu dem Kanalmuster und parallel zu dem Substrat, und das zweite leitfähige Muster 558 erstreckt sich in einer zweiten Richtung vertikal zu dem Kanalmuster und parallel zu dem Substrat. Das erste leitfähige Muster 556 erstreckt sich beispielsweise in einem Winkel von etwa 90° hinsichtlich des zweiten leitfähigen Musters 558. Der Winkel zwischen dem ersten und dem zweiten leitfähigen Muster kann gemäß Charakteristika eines MOS-Transistors variiert werden. Ein Entwurf einer Halbleitervorrichtung, wie z. B. eines Datenspeichersystems und eines Datenverarbeitungssystems, die den MOS-Transistor 550 aufweist, kann durch eine Variation des Winkels zwischen dem ersten und dem zweiten leitfähigen Muster 556 und 558 verbessert werden.
  • 11A ist eine perspektivische Ansicht, die einen zweiten modifizierten MOS-Transistor basierend auf dem in 9 gezeigten MOS-Transistor darstellt, und 11B ist eine Querschnittsansicht, die den zweiten modifizierten in 11A gezeigten MOS-Transistor darstellt.
  • Bezug nehmend auf 11A und 11B weist der zweite modifizierte MOS-Transistor 560 eine Gate-Struktur 562 einer Pfostenform, ein Kanalmuster 564, das eine Seitenoberfläche der Gate-Struktur 562 umschließt, ein erstes und ein zweites leitfähiges Muster 566 und 568, die sich von einem unteren und einem oberen Abschnitt des Kanalmusters 564 erstrecken, auf.
  • Bei dem vorliegenden Ausführungsbeispiel erstreckt sich das erste leitfähige Muster 566 in einer ersten Richtung vertikal zu dem Kanalmuster und parallel zu dem Substrat, und das zweite leitfähige Muster 568 erstreckt sich in einer zweiten Richtung ver tikal zu dem Kanalmuster und parallel zu dem Substrat. Das erste und das zweite leitfähige Muster 566 und 568 erstrecken sich beispielsweise von dem Kanalmuster 564 in einer gleichen Richtung, und das erste leitfähige Muster 566 ist beispielsweise länger als das zweite leitfähige Muster 568. Ein Entwurf einer Halbleitervorrichtung, wie z. B. eines Datenspeichersystems und eines Datenverarbeitungssystems, die den MOS-Transistor 560 aufweist, kann durch Verändern des Winkels zwischen dem ersten und dem zweiten leitfähigen Muster 566 und 568 verbessert werden.
  • 12 ist eine perspektivische Ansicht, die einen dritten modifizierten MOS-Transistor basierend auf dem in 9 gezeigten MOS-Transistor darstellt.
  • Bezug nehmend auf 12 ist ein Paar von MOS-Transistoren 570a und 570b, die gemeinsam ein leitfähiges Muster besitzen, an einem Substrat angeordnet. Die MOS-Transistoren 570a und 570b weisen Gate-Strukturen 572a und 572b einer Pfostenform, Kanalmuster 574a und 574b, die jede der Gate-Strukturen 572a bzw. 572b umschließen, zweite leitfähige Muster 578a und 578b, die obere Abschnitte der Kanalmuster 574a bzw. 574b umschließen und sich parallel zu dem Substrat in unterschiedlichen Richtungen zueinander erstrecken, auf.
  • Bei dem vorliegenden Ausführungsbeispiel besitzen die MOS-Transistoren 570a und 570b gemeinsam ein leitfähiges Muster 576a, derart, dass untere Abschnitte der Kanalmuster 574a und 574b miteinander verbunden sind.
  • Eine Mehrzahl der MOS-Transistoren 570a und 570b kann dementsprechend aufgrund des ersten leitfähigen Musters 576a, das mit denselben gemeinsam verbunden ist, in Reihe geschaltet sein. Ein Entwurf einer Halbleitervorrichtung, wie z. B. eines Datenspeichersystems und eines Datenverarbeitungssystems, die die miteinander verbundenen MOS-Transistoren 570a und 570b aufweist, kann beträchtlich verbessert sein.
  • Obwohl das vorhergehende exemplarische Ausführungsbeispiel das erste leitfähige Muster 576a zum Verbinden der MOS-Transistoren an unteren Abschnitten der Kanalmuster 574a und 574b erörtert, können die MOS-Transistoren unter Verwendung von einem der zweiten leitfähigen Muster 578a und 578b verbunden sein, wie Fachleuten bekannt ist.
  • 13 ist eine perspektivische Ansicht, die einen weiteren dritten modifizierten MOS-Transistor basierend auf dem in 9 gezeigten MOS-Transistor darstellt.
  • Bezug nehmend auf 13 ist ein Paar von MOS-Transistoren 570c und 570d, die gemeinsam ein leitfähiges Muster besitzen, an einem Substrat angeordnet. Die MOS-Transistoren 570c und 570d weisen Gate-Strukturen 572c und 572d einer Pfostenform, Kanalmuster 574c bzw. 574d, die die Gate-Strukturen 572c und 572d umschließen, zweite leitfähige Muster 578c bzw. 578d, die obere Abschnitte der Kanalmuster 574c und 574d umschließen und sich parallel zu dem Substrat in der gleichen Richtung zueinander erstrecken, auf.
  • Bei dem vorliegenden Ausführungsbeispiel besitzen die MOS-Transistoren 570c und 570c gemeinsam ein erstes leitfähiges Muster 576b, derart, dass untere Abschnitte der Kanalmuster 574c und 574d miteinander verbunden sind.
  • Eine Mehrzahl der MOS-Transistoren 570a und 570b kann dementsprechend aufgrund des ersten leitfähigen Musters 576a, das mit denselben gemeinsam verbunden ist, in Reihe geschaltet sein. Ein Entwurf einer Halbleitervorrichtung, wie z. B. eines Datenspeichersystems und eines Datenverarbeitungssystems, die die MOS-Transistoren 570a und 570b, die miteinander verbunden sind, aufweist, kann beträchtlich verbessert sein.
  • Eine detaillierte Beschreibung der Elemente des MOS-Transistors ist gleich derselben für die der MOS-Transistoren 570a und 570b unter Bezugnahme auf 12 und ist im Folgenden nicht weiter beschrieben, um eine Redundanz zu vermeiden.
  • 14A bis 14K sind Querschnittsansichten, die Verarbeitungsschritte zum Herstellen einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Bezug nehmend auf 14A wird eine erste Opferschicht 602 an einem Halbleitersubstrat 100 gebildet. Ein erstes leitfähiges Muster 608, das ein dotiertes einkristallines Silizium aufweist, und eine zweite Opferschicht 610, die ein Silizium-Germanium aufweist, werden an der ersten Opferschicht 602 gebildet. Eine dritte Opferschicht 612, die Silizium-Germanium aufweist, wird an dem ersten leitfähigen Muster 608 und an der zweiten Opferschicht 610 gebildet, und eine zweite einkristalline Siliziumschicht (nicht gezeigt) wird an der dritten Opferschicht 612 gebildet. Eine zweite Pufferoxidschicht 616 wird an der zweiten einkristallinen Siliziumschicht gebildet, und dann wird ein Störstellendotierungsverfahren durchgeführt, um dadurch die zweite einkristalline Siliziumschicht in eine zweite leitfähige Schicht 618 zu transformieren. Die vorhergehenden Verarbeitungsschritte werden auf eine ähnliche Art und Weise wie bei dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel unter Bezugnahme auf 8A bis 8I durchgeführt, und eine detaillierte Beschreibung der vorhergehenden Verarbeitungsschritte ist somit weggelassen, um eine Redundanz zu vermeiden.
  • Bezug nehmend auf 14B wird eine Deckschicht 620 an der zweiten Pufferoxidschicht 616 gebildet. Die Deckschicht 620 weist beispielsweise Siliziumnitrid auf, und eine LPCVD oder eine PECVD können zum Bilden der Deckschicht 620 unter Verwendung von Dichlorsilangas (SiH2Cl2), Silan- (SiH4-) Gas und Ammoniak- (NH3-) Gas verwendet werden.
  • Bezug nehmend auf 14C werden die Deckschicht 620 und die zweite Pufferoxidschicht 616 durch ein herkömmliches anisotropes Ätzverfahren unter Verwendung eines Photoresistmusters an der Deckschicht 620 als eine Ätzmaske teilweise entfernt, um dadurch eine zweite Öffnung 622, durch die die zweite leitfähige Schicht 618 frei gelegt ist, zu bilden. Das Photoresistmuster wird unter Verwendung eines Veraschungsverfahrens oder eines Abziehverfahrens nach dem Ätzverfahren entfernt.
  • Bezug nehmend auf 14D werden die zweite leitfähige Schicht 618, die dritte Opferschicht 612, das erste leitfähige Muster 608 und die erste Opferschicht 602 durch ein herkömmliches anisotropes Ätzverfahren unter Verwendung der Deckschicht, die die erste Öffnung 622 aufweist, als eine Ätzmaske aufeinander folgend und teilweise entfernt, wodurch eine erste Öffnung 624 gebildet wird, durch die das Substrat 100 freigelegt ist. Das Ätzverfahren zum Bilden der zweiten Öffnung 624 ist verlängert, derart, dass eine Oberfläche 100a des Substrats 100 überätzt wird. Eine untere Oberfläche 624a der ersten Öffnung 624 ist dementsprechend niedriger als die Oberfläche 100a des Substrats 100. D. h., dass das Substrat 100 einen vertieften Abschnitt 624b an einer obersten Oberfläche desselben aufweist, und dass die erste Öffnung 624 den vertieften Abschnitt 624b des Substrats 100 aufweist. Eine Unterseitenoberfläche des vertieften Abschnitts 624b entspricht daher der Unterseitenoberfläche 624a der ersten Öffnung 624. Bezug nehmend auf 14E wird ein Kanalmuster 626, das beispielsweise einkristallines Silizium aufweist, an inneren Seiten- und Unterseitenoberflächen der ersten Öffnung 624 gebildet. Ein herkömmliches Verfahren, wie z. B. ein Epitaxieverfahren, ein CVD-Verfahren oder ein UVCVD-Verfahren kann, zum Bilden des Kanalmusters 626 unter Verwendung eines Siliziumquellgases, beispielsweise Silan- (SiH4-) Gas und Dichlorsilan- (SiH2Cl2-) Gas, und eines Trägergases, beispielsweise Wasserstoff- (H2-) Gas und Chlor- (Cl2-) Gas, verwendet werden. Das Kanalmuster 626 wird insbesondere bei einem Oberflächenabschnitt des Substrats 100 und an Seitenoberflächen der ersten Opferschicht 602, des ersten leitfähigen Musters 608, der dritten Opferschicht 612 und der zweiten leitfähigen Schicht 618, die alle eine Grenze der ersten Öffnung 624 definieren, gebildet.
  • Das Kanalmuster 626 wird zu einer Dicke von etwa 100 Å bis etwa 300 Å und bei dem vorliegenden Ausführungsbeispiel zu einer Dicke von etwa 150 Å bis etwa 200 Ä gebildet. Die Dicke des Kanalmusters 626 kann jedoch gemäß Charakteristika des MOS-Transistors variiert sein und begrenzt nicht den Schutzbereich der Ansprüche der vorliegenden Erfindung.
  • Ein Verarbeitungsgas zum Bilden des Kanalmusters 626 kann eine N- oder eine P-Dotierstoffquelle, mit der Störstellen in situ in das Kanalmuster 626 dotiert werden, aufweisen.
  • Bezug nehmend auf 14F wird eine Gate-Isolationsschicht 628 an einer Oberfläche des Kanalmusters 626 gebildet. Die Gate-Isolationsschicht 628 kann beispielsweise eine Siliziumoxidschicht oder eine Siliziumoxynitridschicht aufweisen und kann bis zu einer Dicke von etwa 10 Å bis etwa 70 Å durch ein rasches thermisches Verfahren (RTP; RTP = Rapid Thermal Process) unter Verwendung eines Sauerstoff- (O2-) Gases, Stickstoffmonoxid- (NO-) Gases oder Distickstoffoxid- (N2O-) Gases gebildet werden.
  • Bezug nehmend auf 14G wird eine dritte leitfähige Schicht 630 an der Deckschicht 620 zu einer ausreichenden Dicke gebildet, um die erste Öffnung 624, deren innerer Raum durch die Gate-Isolationsschicht 628 umschlossen ist, und die zweite Öffnung 622 zu bedecken. Die dritte leitfähige Schicht 630 kann mit Polysilizium dotiert werden. Ein LPCVD-Verfahren kann insbesondere zum Bilden der dritten leitfähigen Schicht 630 verwendet werden, und Störstellen werden in situ in die dritte leitfähige Schicht 630 während des LPCVD-Verfahrens dotiert.
  • Eine Polysiliziumschicht wird alternativ an der Deckschicht 620 zu einer ausreichenden Dicke durch beispielsweise ein LPCVD-Verfahren gebildet, um den inneren Raum der ersten Öffnung 624 und der zweiten Öffnung 622 zu bedecken, und dann wird die Polysiliziumschicht durch ein herkömmliches Ionenimplantationsverfahren oder ein Störstellendiffusionsverfahren mit Störstellen dotiert. Die Polysiliziumschicht wird dementsprechend in die dritte leitfähige Schicht 630 transformiert. Die dritte leitfähige Schicht 630 kann Metall, wie z. B. Wolfram, Titan, Tantal, Kobalt, Molybdän, Nickel und Ruthenium, aufweisen und kann durch ein MOCVD-, PVD- oder ALD-Verfahren unter Verwendung eines Metallzwischenstoffs gebildet werden.
  • Ein Material der dritten leitfähigen Schicht 630 wird gemäß einer Austrittsarbeit eines MOS-Transistors, der herzustellen ist, bestimmt. D. h., dass das Material der dritten leitfähigen Schicht 630 gemäß Betriebscharakteristika des MOS-Transistors bestimmt werden muss, da eine Schwellenspannung Vth des MOS-Transistors allgemein gemäß der Austrittsarbeit der Gate-Elektrode variiert.
  • Wenn die Gate-Elektrode Polysilizium, das mit Störstellen dotiert ist, aufweist, wird die Austrittsarbeit der Gate-Elektrode gemäß der Konzentration der Störstellen variiert. Die Steuerung der Störstellenkonzentration bei dem Dotierungsverfahren ermöglicht daher die Steuerung der Austrittsarbeit der Gate-Elektrode. Wenn zusätzlich die Gate-Elektrode Metall aufweist, kann eine Implantation von Stickstoff- (N-) oder Argon- (Ar-) Atomen die Austrittsarbeit der Gate-Elektrode steuern. Die Austrittsarbeit der Gate-Elektrode nimmt insbesondere proportional zu der Konzentration der Stickstoff- (N-) Atome zu. Als ein weiteres Ausführungsbeispiel kann die Ionenimplantation zum Steuern der Austrittsarbeit der Gate-Elektrode unter Verwendung der Deckschicht 620 als eine Ionenimplantationsmaske nach einem anschließenden Planarisierungsverfahren an der dritten leitfähigen Schicht 630 durchgeführt werden.
  • Bezug nehmend auf 14H wird die dritte leitfähige Schicht 630 in 14G durch ein Zurückätzverfahren oder ein CMP-Verfahren planarisiert und entfernt, bis eine oberste Oberfläche der Deckschicht 620 freigelegt ist und die dritte leitfähige Schicht 630 somit lediglich in dem inneren Raum der ersten Öffnung 624 und der zweiten Öffnung 622 verbleibt, wodurch die Gate-Elektrode 632 gebildet wird.
  • Bezug nehmend auf 14I wird eine Hartmaske 634 an der Gate-Elektrode 632 und der Deckschicht 620 gebildet. Eine Hartmaskenschicht (nicht gezeigt) wird an der Gate-Elektrode 632 und der Deckschicht 620 gebildet, und ein Photoresistmuster (nicht gezeigt), das einem zweiten leitfähigen Muster entspricht, wird an der Hartmasken schicht durch ein herkömmliches photolithographisches Verfahren gebildet. Die Hartmaskenschicht wird dann unter Verwendung des Photoresistmusters als eine Ätzmaske anisotrop weggeätzt, wodurch die Hartmaske 634 gebildet wird. Die Hartmaskenschicht weist beispielsweise Siliziumoxid oder Siliziumnitrid auf, und ein herkömmliches CVD-, LPCVD- oder PECVD-Verfahren kann zum Bilden der Hartmaskenschicht verwendet werden. Die Hartmaske 634 überlappt beispielsweise einen Abschnitt des ersten leitfähigen Musters 608.
  • Bezug nehmend auf 14J werden die Deckschicht 620, die zweite Pufferoxidschicht 616 und die zweite leitfähige Schicht 618 in 14I durch ein herkömmliches anisotropes Ätzverfahren unter Verwendung der Hartmaske 634 als eine Ätzmaske teilweise entfernt, bis eine Oberfläche der dritten Opferschicht 612, die Silizium-Germanium aufweist, teilweise freigelegt ist, wodurch ein zweites leitfähiges Muster 636 gebildet wird. Ein geringes Überätzen der dritten Opferschicht 612 kann ohne irgendwelche Probleme zugelassen werden, wie es Fachleuten bekannt ist.
  • Bezug nehmend auf 14K werden die erste, die zweite und die dritte Opferschicht 602, 610, 612 in 14J durch ein Nassätzverfahren unter Verwendung eines Ätzmittels, bei dem die Ätzselektivität der ersten, der zweiten und der dritten Opferschicht 602, 610, 612 hinsichtlich des Silizium-Germaniums und des einkristallinen Siliziums nicht kleiner als etwa 50:1 ist, entfernt. Es wird verhindert, dass die Gate-Elektrode 632 während des Nassätzverfahrens durch die Hartmaske 634 und die Deckschicht 620 geätzt wird.
  • Eine Isolationszwischenschicht (nicht gezeigt) wird dann an dem Substrat 100 gebildet, derart, dass ein Raum, der durch die erste bis dritte Opferschicht 602, 610 und 612 eingenommen ist, wiederum durch die Isolationszwischenschicht bedeckt ist. Eine Mehrzahl von Metallleitungen (nicht gezeigt), die mit dem ersten leitfähigen Muster 608, der Gate-Elektrode 632 bzw. dem zweiten leitfähigen Muster 636 elektrisch verbunden ist, wird an der Isolationszwischenschicht gebildet. Die Isolationszwischenschicht und die Metallleitungen werden auf eine ähnliche Art wie bei dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel unter Bezugnahme auf 8V bis 8Z gebildet, und eine detaillierte Beschreibung der vorhergehenden Verarbeitungsschritte ist somit ausgelassen, um eine Redundanz zu vermeiden.
  • 15A bis 15E sind Querschnittsansichten, die Verarbeitungsschritte zum Herstellen einer Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Bezug nehmend auf 15A wird ein Störstellendotierungsbereich 100b, wie z. B. eine N-Wanne oder eine P-Wanne, unter Verwendung eines Ionenimplantationsverfahrens oder eines Diffusionsverfahrens, nachdem eine Pufferoxidschicht (nicht gezeigt) gebildet ist, an Oberflächenabschnitten des Substrats 100 gebildet.
  • Bezug nehmend auf 15B wird eine erste einkristalline Siliziumschicht 702 an dem Substrat 100 gebildet. Ein herkömmliches Verfahren, wie z. B. ein Epitaxieverfahren, ein CVD-Verfahren oder ein UVCVD-Verfahren, kann zum Bilden der ersten einkristallinen Siliziumschicht 702 unter Verwendung eines Siliziumquellgases, beispielsweise Silan- (SiH4-) Gas und Dichlorsilan- (SiH2Cl2-) Gas, und eines Trägergases, beispielsweise Wasserstoff- (H2-) Gas oder Chlor- (Cl2-) Gas, verwendet werden. Die erste einkristalline Siliziumschicht 702 wird zu einer Dicke von etwa 400 Å bis etwa 600 Å und bei dem vorliegenden Ausführungsbeispiel zu einer Dicke von etwa 500 Å gebildet. Die Dicke der ersten einkristallinen Siliziumschicht 702 kann jedoch gemäß den Charakteristika des MOS-Transistors variiert sein und begrenzt nicht den Schutzbereich der Ansprüche der vorliegenden Erfindung. Die Pufferoxidschicht wird vorzugsweise von dem Substrat 100 entfernt, bevor die erste einkristalline Siliziumschicht 702 gebildet wird.
  • Bezug nehmend auf 15C werden P- oder N-Störstellen in die erste einkristalline Schicht 702 in 15B unter Verwendung eines Ionenimplantationsverfahrens oder eines Diffusionsverfahrens dotiert, derart, dass die erste einkristalline Schicht 702 in eine erste leitfähige Schicht 704 transformiert wird.
  • Ein Epitaxieverfahren oder ein CVD-Verfahren kann alternativ die erste leitfähige Schicht 704 unter Verwendung eines Verarbeitungsgases, das Siliziumquellgas, wie z. B. Silangas (SiH4), aufweist, und einer Dotierstoffquelle, die in situ in die erste einkristalline Siliziumschicht 702 dotiert wird, bilden. Phosphin- (PH3-) Gas oder Arsin- (AsH3-) Gas kann als eine N-Dotierstoffquelle verwendet werden, und Diboran- (B2H6-Gas kann als eine P-Dotierstoffquelle verwendet werden.
  • Bezug nehmend auf 15D wird die erste leitfähige Schicht 704 in 15C durch ein herkömmliches Trockenätzverfahren unter Verwendung eines Photoresistmusters (nicht gezeigt) als eine Ätzmaske teilweise entfernt, wodurch ein erstes leitfähiges Muster 706 gebildet wird. Das Photoresistmuster wird an der ersten leitfähigen Schicht durch ein herkömmliches photolithographisches Verfahren gebildet und durch ein Veraschungsverfahren oder ein Abziehverfahren, nachdem das Ätzverfahren beendet ist, entfernt.
  • Dann werden verschiedene Verarbeitungsschritte auf eine ähnliche Art und Weise, wie es bei dem ersten Ausführungsbeispiel unter Bezugnahme auf 8E bis 8Z oder bei dem zweiten Ausführungsbeispiel unter Bezugnahme auf 14A bis 14K beschrieben ist, durchgeführt, und eine Halbleitervorrichtung 70, wie z. B. ein MOS-Transistor, wird an dem Substrat 100, wie in 15E gezeigt, gebildet. Eine detaillierte Beschreibung der Verarbeitungsschritte zum Herstellen der Halbleitervorrichtung 70 ist weggelassen, um eine Redundanz zu vermeiden.
  • Die Halbleitervorrichtung 70, die durch das dritte Ausführungsbeispiel der vorliegenden Erfindung gebildet wird, weist eine Gate-Struktur 72, die sich von einem Substrat in einer vertikalen Richtung erstreckt, ein Kanalmuster 728, das die Gate-Struktur 72 umschließt und eine äußere Oberfläche der Gate-Struktur 72 berührt, ein erstes leitfähiges Muster 706, das sich von einem unteren Abschnitt des Kanalmusters 728 in einer ersten Richtung vertikal zu dem Kanalmuster 728 und parallel zu dem Substrat erstreckt, und ein zweites leitfähiges Muster 720, das sich von einem oberen Abschnitt des Kanalmusters 728 in einer zweiten Richtung vertikal zu dem Kanalmuster 728 und parallel zu dem Substrat erstreckt, auf.
  • Die Isolationszwischenschicht 738 umschließt zusätzlich das Kanalmuster 728 und das erste und das zweite leitfähige Muster 706 und 720, und eine Mehrzahl von Metallleitungen 744a, 744b und 744c ist mit der Gate-Elektrode 734, einem ersten leitfähigen Muster 706 bzw. einem zweiten leitfähigen Muster 720 elektrisch verbunden.
  • Die Gate-Struktur 72 weist eine Gate-Elektrode 734 und eine Gate-Isolationsschicht 730 auf. Die Gate-Elektrode 734 weist einen ersten Pfosten 734a mit einem ersten Durchmesser und einen zweiten Pfosten 734b, der an einer obersten Oberfläche des ersten Pfostens 734a angeordnet ist und einen zweiten Durchmesser, der größer als der erste Durchmesser ist, aufweist, auf. Bei dem vorliegenden Ausführungsbeispiel sind der erste und der zweite Pfosten 734a und 734b in einen Körper einstückig gebildet. Die Gate-Isolationsschicht 730 berührt eine Seiten- und eine Unterseitenoberfläche des ersten Pfostens 734a und eine Unterseitenoberfläche des zweiten Pfostens 734b. Das Kanalmuster 728 weist eine zylindrische Form mit einem äußeren Durchmesser, der identisch zu einem inneren Durchmesser des zweiten Pfosten 734b ist, auf und berührt die Gate-Isolationsschicht 730.
  • 16A bis 16E sind Querschnittsansichten, die Verarbeitungsschritte zum Herstellen einer Halbleitervorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Bezug nehmend auf 16A wird eine erste Opferschicht 802, die beispielsweise Silizium-Germanium aufweist, an einem Substrat 100 gebildet. Ein erstes leitfähiges Muster 808, das einkristallines Silizium, das mit Störstellen dotiert ist, aufweist, und eine zweite Opferschicht 810 werden an der ersten Opferschicht 802 aufeinander folgend gebildet. Eine dritte Opferschicht 812, die Silizium-Germanium aufweist, wird an dem ersten leitfähigen Muster 808 und der zweiten Opferschicht 810 gebildet, und eine zweite einkristalline Siliziumschicht (nicht gezeigt) wird an der dritten Opferschicht 812 gebildet. Eine zweite Pufferoxidschicht 816 wird an der zweiten einkristallinen Siliziumschicht gebildet, und die zweite einkristalline Siliziumschicht wird mit Störstellen dotiert, derart, dass die zweite einkristalline Siliziumschicht in eine zweite leitfähige Schicht 818 transformiert wird. Eine Deckschicht 820, die eine zweite Öffnung 822 aufweist, wird an der zweiten Pufferoxidschicht 816 gebildet. Die zweite Pufferoxidschicht 816, die zweite leitfähige Schicht 818, die dritte Opferschicht 812, das erste leitfähige Muster 808 und die erste Opferschicht 802 werden unter Verwendung der Deckschicht 820 als eine Ätzmaske aufeinander folgend weggeätzt, wodurch eine erste Öffnung 824, durch die eine Oberfläche des Substrats 100 teilweise freigelegt ist, gebildet wird. Ein Kanalmuster 826, das einkristallines Silizium aufweist, wird an einer Innen- und einer Unterseitenoberfläche der ersten Öffnung 824 gebildet. Die vorhergehenden Verarbeitungsschritte werden auf eine ähnliche Art und Weise wie bei dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem zweiten Ausführungsbeispiel unter Bezugnahme auf 14A bis 14E durchgeführt, und somit ist eine detaillierte Beschreibung der vorhergehenden Verarbeitungsschritte weggelassen, um eine Redundanz zu vermeiden.
  • Bezug nehmend auf 16B wird eine Gate-Isolationsschicht 828 an einer obersten Oberfläche der Deckschicht 820, an Innen- und Unterseitenoberflächen der zweiten Öffnung 822 und an dem Kanalmuster 826, das entlang eines Profils der ersten Öffnung 824 gebildet ist, gebildet. Die Gate-Isolationsschicht 828 kann beispielsweise eine Siliziumoxidschicht, eine Siliziumoxynitridschicht, eine Metalloxidschicht oder eine Verbundschicht derselben sein. Ein LPCVD-Verfahren kann zum Bilden der Siliziumoxidschicht und der Siliziumoxynitridschicht verwendet werden, und eine MOCVD oder eine ALD kann zum Bilden der Metalloxidschicht verwendet werden. Beispiele des Metalloxids weisen eine Tantaloxid- (Ta2O5-) Schicht, eine Tantaloxynitrid- (TaON-) Schicht, eine Titanoxid- (TiO2-) Schicht, eine Aluminiumoxid- (Al2O3-) Schicht, eine Yttriumoxid- (Y2O3-) Schicht, eine Zirkoniumoxid- (ZrO2-) Schicht, eine Hafnium oxid- (HfO2) Schicht, eine Bariumtitanatoxid- (BaTiO3-) Schicht, eine Strontiumtitanatoxid- (SrTiO3-) Schicht, etc. auf.
  • Bezug nehmend auf 16C wird eine dritte leitfähige Schicht 830 an der Deckschicht 820 zu einer ausreichenden Dicke gebildet, um die erste Öffnung 824, von der ein innerer Raum durch die Gate-Isolationsschicht 828 umschlossen ist, zu bedecken, und um die zweite Öffnung 822 zu bedecken. Die dritte leitfähige Schicht 830 kann mit Polysilizium dotiert sein. Ein LPCVD-Verfahren kann insbesondere zum Bilden der dritten leitfähigen Schicht 830 verwendet werden, und Störstellen werden in die dritte leitfähige Schicht 830 während des LPCVD-Verfahrens in situ dotiert.
  • Eine Polysiliziumschicht wird alternativ an der Deckschicht 820 zu einer ausreichenden Dicke durch ein LPCVD-Verfahren gebildet, um den inneren Raum der ersten Öffnung 824 und der zweiten Öffnung 822 zu bedecken, und dann wird die Polysiliziumschicht durch ein herkömmliches Ionenimplantationsverfahren oder ein Störstellendiffusionsverfahren mit Störstellen dotiert. Die Polysiliziumschicht wird dementsprechend in die dritte leitfähige Schicht 830 transformiert. Die dritte leitfähige Schicht 830 kann ein Metall, wie z. B. Wolfram, Titan, Tantal, Kobalt, Molybdän, Nickel und Ruthenium, aufweisen und kann durch ein MOCVD-, ein PVD- oder ein ALD-Verfahren unter Verwendung eines Metallzwischenstoffs gebildet werden.
  • Bezug nehmend auf 16D werden die dritte leitfähige Schicht 830 in 16C und die Gate-Isolationsschicht 828 in 16C an der Deckschicht 820 durch ein Zurückätzverfahren oder ein CMP-Verfahren planarisiert und entfernt, bis eine oberste Oberfläche der Deckschicht 820 freigelegt ist, und somit verbleibt die dritte leitfähige Schicht 830 lediglich in dem inneren Raum der zweiten Öffnung 824 und der ersten Öffnung 822, wodurch die Gate-Elektrode 832 gebildet wird.
  • Verschiedene Verarbeitungsschritte werden dann auf eine ähnliche Weise, wie es bei dem zweiten Ausführungsbeispiel unter Bezugnahme auf 14I bis 14K beschrieben ist, durchgeführt, und eine Halbleitervorrichtung 80, wie z. B. ein MOS-Transistor, wird somit an dem Substrat 100, wie in 16E gezeigt ist, gebildet. Eine detaillierte Beschreibung der Verarbeitungsschritte zum Herstellen der Halbleitervorrichtung 80 ist ausgelassen, um eine Redundanz zu vermeiden.
  • Die Halbleitervorrichtung 80, die durch das vierte Ausführungsbeispiel der vorliegenden Erfindung gebildet wird, weist eine Gate-Struktur 82, die sich von einem Substrat 100 in einer vertikalen Richtung erstreckt, ein Kanalmuster 826, das die Gate-Struktur 82 umschließt und eine äußere Oberfläche der Gate-Struktur 82 berührt, ein erstes leitfähiges Muster 808, das sich von einem unteren Abschnitt des Kanalmusters 826 in einer ersten Richtung vertikal zu dem Kanalmuster 826 und parallel zu dem Substrat erstreckt, und ein zweites leitfähiges Muster 836, das sich von einem oberen Abschnitt des Kanalmusters 826 in einer zweiten Richtung vertikal zu dem Kanalmuster 826 und parallel zu dem Substrat erstreckt, auf.
  • Die Isolationszwischenschicht 838 umschließt zusätzlich das Kanalmuster 826 und das erste und das zweite leitfähige Muster 808 und 836, und eine Mehrzahl von Metallleitungen 844a, 844b und 844c ist mit der Gate-Elektrode 832, einem ersten leitfähigen Muster 808 bzw. einem zweiten leitfähigen Muster 836 elektrisch verbunden.
  • Die Gate-Struktur 82 weist eine Gate-Elektrode 832 und eine Gate-Isolationsschicht 828 auf. Die Gate-Elektrode 832 weist einen ersten Pfosten 832a mit einem ersten Durchmesser und einen zweiten Pfosten 832b, der an einer obersten Oberfläche des ersten Pfostens 832a angeordnet ist und einen zweiten Durchmesser, der größer als der erste Durchmesser ist, aufweist, auf. Bei dem vorliegenden Ausführungsbeispiel sind der erste und der zweite Pfosten 832a und 832b in einen Körper einstückig gebildet. Die Gate-Isolationsschicht 832 berührt die Seiten- und Unterseitenoberflächen des ersten Pfostens 832a und eine Unterseitenoberfläche des zweiten Pfostens 832b. Das Kanalmuster 826 weist eine zylindrische Form mit einem äußeren Durchmesser, der identisch zu einem inneren Durchmesser des zweiten Pfostens 832b ist, auf und berührt die Gate-Isolationsschicht 828.
  • 17A bis 17E sind Querschnittsansichten, die Verarbeitungsschritte zum Herstellen einer Halbleitervorrichtung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Bezug nehmend auf 17A wird eine erste Opferschicht 902, die beispielsweise Silizium-Germanium aufweist, an einem Substrat 100 gebildet. Ein erstes leitfähiges Muster 908, das einkristallines Silizium, das mit Störstellen dotiert ist, aufweist, und eine zweite Opferschicht 910 werden aufeinander folgend an der ersten Opferschicht 902 gebildet. Eine dritte Opferschicht 912, die Silizium-Germanium aufweist, wird an dem ersten leitfähigen Muster 908 und der zweiten Opferschicht 910 gebildet, und eine zweite einkristalline Siliziumschicht (nicht gezeigt) wird an der dritten Opferschicht 912 gebildet. Eine zweite Pufferoxidschicht 916 wird an der zweiten einkristallinen Siliziumschicht gebildet, und die zweite einkristalline Siliziumschicht wird mit Störstellen dotiert, derart, dass die zweite einkristalline Siliziumschicht in eine zweite leitfähige Schicht 918 transformiert wird. Eine Deckschicht 920, die eine zweite Öffnung 922 aufweist, wird an der zweiten Pufferoxidschicht 916 gebildet. Die zweite Pufferoxidschicht 916, die zweite leitfähige Schicht 918, die dritte Opferschicht 912, das erste leitfähige Muster 908 und die erste Opferschicht 902 werden aufeinander folgend unter Verwendung der Deckschicht 920 als eine Ätzmaske weggeätzt, wodurch eine erste Öffnung 924, durch die eine Oberfläche des Substrats 100 teilweise freigelegt ist, gebildet wird. Ein Kanalmuster 926, das einkristallines Silizium aufweist, wird an der Innen- und Unterseitenoberfläche der ersten Öffnung 924 gebildet, und eine Gate-Isolationsschicht 928 wird an dem Kanalmuster 926 gebildet. Die vorhergehenden Verarbeitungsschritte werden auf eine ähnliche Art und Weise wie das Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem zweiten Ausführungsbeispiel unter Bezugnahme auf 14A bis 14F durchgeführt, und eine detaillierte Beschreibung der vorhergehenden Verarbeitungsschritte ist somit ausgelassen, um eine Redundanz zu vermeiden.
  • Bezug nehmend auf 17B wird eine dritte leitfähige Schicht 930 an obersten Oberflächen der Deckschicht 920 und der zweiten Pufferoxidschicht 916 und inneren Oberflächen der ersten Öffnung 924, von der ein innerer Raum durch die Gate-Isola tionsschicht 928 umschlossen ist, gleichmäßig gebildet. Die dritte leitfähige Schicht 930 kann dotiertes Silizium aufweisen. Ein LPCVD-Verfahren kann insbesondere zum Bilden der dritten leitfähigen Schicht 930 verwendet werden, und Störstellen werden in die dritte leitfähige Schicht 930 während des LPCVD-Verfahrens in situ dotiert.
  • Bezug nehmend auf 17C wird eine Metallschicht 932 an der dritten leitfähigen Schicht 930 zu einer ausreichenden Dicke gebildet, um innere Räume der ersten und der zweiten Öffnung 924 und 922 in 17A zu bedecken. Die Metallschicht 932 kann Metall, wie z. B. Wolfram, Titan, Tantal, Kobalt, Nickel und Ruthenium, aufweisen und kann durch ein MOCVD- oder ein ALD-Verfahren unter Verwendung eines Metallzwischenstoffs gebildet werden.
  • Bezug nehmend auf 17D wird eine Wärmbehandlung an dem Substrat 100, das die Metallschicht 932 in 17C aufweist, durchgeführt, so dass die Metallschicht 932 mit dem dotierten Polysilizium reagiert. Die Metallschicht 932 wird dementsprechend aufgrund der Wärmbehandlung in eine Metallsilizidschicht 934 transformiert.
  • Bezug nehmend auf 17E werden die Metallsilizidschicht 934 und die dritte leitfähige Schicht 930 durch ein Zurückätzverfahren oder ein CMP-Verfahren planarisiert und entfernt, bis eine oberste Oberfläche der Deckschicht 920 freigelegt ist, und die Metallsilizidschicht 934 verbleibt somit lediglich in den inneren Räumen der ersten und der zweiten Öffnung 924 und 922, die durch die dritte leitfähige Schicht 930 begrenzt sind, wodurch eine Gate-Elektrode 936 gebildet wird.
  • Verschiedene Verarbeitungsschritte werden dann auf eine ähnliche Art und Weise, wie es bei dem zweiten Ausführungsbeispiel unter Bezugnahme auf 14I bis 14K beschrieben ist, durchgeführt, und eine Halbleitervorrichtung 90, wie z. B. ein MOS-Transistor, wird somit an dem Substrat 100, wie in 17F gezeigt ist, gebildet. Eine detaillierte Beschreibung der Verarbeitungsschritte zum Herstellen der Halbleitervorrichtung 90 ist weggelassen, um eine Redundanz zu vermeiden.
  • Die Halbleitervorrichtung 90, die durch das fünfte Ausführungsbeispiel der vorliegenden Erfindung gebildet wird, weist eine Gate-Struktur 92, die sich von einem Substrat 100 in einer vertikalen Richtung erstreckt, ein Kanalmuster 926, das die Gate-Struktur 92 umschließt und eine äußere Oberfläche der Gate-Struktur 92 berührt, ein erstes leitfähiges Muster 908, das sich von einem unteren Abschnitt des Kanalmusters 926 in einer ersten Richtung vertikal zu dem Kanalmuster 926 und parallel zu dem Substrat 100 erstreckt, und ein zweites leitfähiges Muster 936, das sich von einem oberen Abschnitt des Kanalmusters 926 in einer zweiten Richtung vertikal zu dem Kanalmuster 926 und parallel zu dem Substrat 100 erstreckt, auf.
  • Die Isolationszwischenschicht 944 umschließt zusätzlich das Kanalmuster 926 und das erste und das zweite leitfähige Muster 908 und 942, und eine Mehrzahl von Metallleitungen 946a, 946b und 946c ist mit der Gate-Elektrode 936, einem ersten leitfähigen Muster 908 bzw. einem zweiten leitfähigen Muster 942 elektrisch verbunden.
  • Die Gate-Struktur 92 weist die Gate-Elektrode 936 und eine Gate-Isolationsschicht 928 auf. Die Gate-Elektrode 936 weist ein drittes leitfähiges Muster 938 und einen Metallsilizidstecker 938, der in das dritte leitfähige Muster 938 gefüllt ist, auf. Das dritte leitfähige Muster 938 weist einen ersten Zylinder 938a mit einem ersten äußeren Durchmesser und einem zweiten Zylinder 938b mit einem zweiten äußeren Durchmesser, der größer als der erste äußere Durchmesser des ersten Zylinders 938a ist, auf. Die Gate-Isolationsschicht 928 berührt die Seiten- und Unterseitenoberflächen des ersten Zylinders 938a und eine Unterseitenoberfläche des zweiten Zylinders 938b. Die Gate-Isolationsschicht 928 kann alternativ die gesamte äußere Oberfläche der Gate-Elektrode 936 mit Ausnahme einer oberen Oberfläche derselben berühren.
  • Gemäß der vorliegenden Erfindung weist das Kanalmuster eine zylindrische Form auf und umschließt die Seitenoberfläche der Gate-Struktur, die sich von dem Halbleitersubstrat in einer vertikalen Richtung erstreckt. Das erste leitfähige Muster, das sich von einem unteren Abschnitt des Kanalmusters erstreckt, und das zweite leitfähige Muster, das sich von einem oberen Abschnitt des Kanalmusters erstreckt, wirken als eine Source bzw. ein Drain eines MOS-Transistors.
  • Eine Kanallänge des MOS-Transistors ist gemäß einem Abstand zwischen dem ersten und dem zweiten leitfähigen Muster bestimmt, und eine Kanalbreite des MOS-Transistors ist durch einen Durchmesser der Gate-Struktur bestimmt. Ein Kurzkanaleffekt und ein Schmalbreiteneffekt werden dementsprechend in einem MOS-Transistor ausreichend verhindert.
  • Da eine Länge und eine Breite des Kanals in dem MOS-Transistor der vorliegenden Erfindung insbesondere ohne weiteres gesteuert werden, und ein Durchgriff und eine Trägerbeweglichkeit aufgrund des Kurzkanaleffektes wesentlich verbessert, und die Schwellenspannung aufgrund des Schmalbreiteneffekts ist beträchtlich reduziert. Die Leistung des MOS-Transistors kann dementsprechend aufgrund einer effektiven Verhinderung des Kurzkanaleffektes und des Schmalbreiteneffektes verbessert werden.
  • Das erste und das zweite leitfähige Muster erstrecken sich zusätzlich in verschiedenen Winkeln, so dass die Anwendungen, die den MOS-Transistor der vorliegenden Erfindung aufweisen, wie z. B. eine Speichervorrichtung und eine Datenverarbeitungsvorrichtung, verschiedene Modifikationen in einem Entwurf derselben aufweisen können.
  • Obwohl exemplarische Ausführungsbeispiele beschrieben sind, ist es offensichtlich, dass die vorliegende Erfindung nicht auf diese exemplarischen Ausführungsbeispiele begrenzt sein soll, sondern verschiedene Änderungen und Modifikationen durch Fachleute innerhalb des Geistes und des Schutzbereiches der vorliegenden Erfindung, wie sie im Folgenden beansprucht ist, vorgenommen werden könne

Claims (103)

  1. Gate-Struktur, mit einer Gate-Elektrode, die an einem Substrat gebildet ist, wobei die Gate-Elektrode ein leitfähiges Material aufweist; und einer Gate-Isolationsschicht, die eine Seitenoberfläche der Gate-Elektrode umschließt.
  2. Gate-Struktur nach Anspruch 1, bei der die Gate-Elektrode eine Pfostenform aufweist, die von dem Substrat in einer vertikalen Richtung vorsteht.
  3. Gate-Struktur nach Anspruch 2, bei der die Gate-Isolationsschicht eine Pfostenringform aufweist und die Seitenoberfläche der Gate-Elektrode berührt.
  4. Gate-Struktur nach Anspruch 2, bei der die Gate-Isolationsschicht eine zylindrische Form aufweist und die Seitenoberfläche und eine Unterseitenoberfläche der Gate-Elektrode berührt.
  5. Gate-Struktur nach Anspruch 1, bei der die Gate-Elektrode einen ersten Pfosten mit einem ersten Durchmesser und einen zweiten Pfosten aufweist, der an einer obersten Oberfläche des ersten Pfostens gebildet ist und einen zweiten Durchmesser, der größer als der erste Durchmesser ist, aufweist, und bei der der erste und der zweite Pfosten miteinander einstückig gebildet sind.
  6. Gate-Struktur nach Anspruch 5, bei der die Gate-Isolationsschicht an einer Seitenoberfläche und einer Unterseitenoberfläche des ersten Pfostens und an einer Unterseitenoberfläche des zweiten Pfostens gebildet ist.
  7. Gate-Struktur nach Anspruch 1, bei der das Substrat einen vertieften Abschnitt an einer obersten Oberfläche desselben aufweist, und ein unterer Abschnitt der Gate-Elektrode in dem vertieften Abschnitt gebildet ist.
  8. Gate-Struktur nach Anspruch 1, bei der die Gate-Elektrode eine Polysiliziumschicht, die mit Störstellen dotiert ist, aufweist.
  9. Gate-Struktur nach Anspruch 8, bei der die Gate-Elektrode ferner eine Metallsilizidschicht an einer obersten Oberfläche der Polysiliziumschicht aufweist.
  10. Gate-Struktur nach Anspruch 9, bei der die Metallsilizidschicht mindestens ein Metallsilizid aufweist, das aus einer Gruppe, die aus Wolframsilizid, Titansilizid, Tantalsilizid, Kobaltsilizid und Nickelsilizid besteht, ausgewählt ist.
  11. Gate-Struktur nach Anspruch 1, bei der die Gate-Elektrode ein leitfähiges Muster an einer inneren Seitenoberfläche der Gate-Elektrode und einem Metallsilizidstekker, der ein Inneres des leitfähigen Musters füllt, aufweist, und bei der das leitfähige Muster ein mit Störstellen dotiertes Polysilizium aufweist.
  12. Gate-Struktur nach Anspruch 1, bei der die Gate-Elektrode mindestens ein Metall aufweist, das aus einer Gruppe, die aus Wolfram, Titan, Tantal, Kobalt, Nickel, Molybdän und Ruthenium besteht, ausgewählt ist.
  13. Gate-Struktur nach Anspruch 1, bei der die Gate-Isolationsschicht mindestens eine Schicht aufweist, die aus einer Gruppe, die aus einer Siliziumoxid- (SixOy-; wobei x und y positive Zahlen sind) Schicht, einer Siliziumoxynitrid- (SiON-) Schicht, einer Tantaloxid- (Ta2O5-) Schicht, einer Tantaloxynitrid- (TaON-) Schicht, einer Titanoxid- (TiO2-) Schicht, einer Aluminiumoxid- (Al2O3-) Schicht, einer Yttriumoxid- (Y2O3-) Schicht, einer Zirkoniumoxid- (ZrO2-) Schicht, einer Hafniumoxid- (HfO2-) Schicht, einer Bariumtitanatoxid- (BaTiO3-) Schicht, einer Strontiumtitanatoxid- (SrTiO3-) Schicht und Kombinationen derselben besteht, ausgewählt ist.
  14. Halbleitervorrichtung mit: einer Gate-Struktur, die eine Gate-Elektrode, die an einem Substrat gebildet ist und ein leitfähiges Material aufweist, und eine Gate-Isolationsschicht, die eine Seitenoberfläche der Gate-Elektrode umschließt, aufweist; einem Kanalmuster, das eine Oberfläche der Gate-Isolationsschicht bedeckt; einem ersten leitfähigen Muster, das sich von einem unteren Abschnitt des Kanalmusters erstreckt; und einem zweiten leitfähigen Muster, das sich von einem oberen Abschnitt des Kanalmusters erstreckt.
  15. Halbleitervorrichtung nach Anspruch 14, bei der die Gate-Elektrode eine Pfostenform, die von dem Substrat in einer vertikalen Richtung vorsteht, aufweist, und die Gate-Isolationsschicht eine Pfostenringform, die die Seitenoberfläche der Gate-Elektrode berührt, aufweist.
  16. Halbleitervorrichtung nach Anspruch 14, bei der das Kanalmuster eine Pfostenringform aufweist, die Gate-Isolationsschicht an einer inneren Seitenoberfläche des Kanalmusters gebildet ist, und die Gate-Elektrode eine Pfostenform, die eine innere Seitenoberfläche der Gate-Isolationsschicht berührt, aufweist.
  17. Halbleitervorrichtung nach Anspruch 14, bei der das Kanalmuster eine zylindrische Form aufweist, die eine innere und eine äußere Seitenoberfläche und einen öffnenden obersten Abschnitt aufweist, die Gate-Elektrode, die eine Pfostenform aufweist, in dem Kanalmuster aufgenommen ist, und die Gate-Isolationsschicht zwischen dem Kanalmuster und der Gate-Elektrode gebildet ist, derart, dass die Gate-Isolationsschicht sowohl die Gate-Elektrode als auch das Kanalmuster berührt.
  18. Halbleitervorrichtung nach Anspruch 14, bei der das Kanalmuster einkristallines Silizium, das durch ein Epitaxieverfahren gebildet ist, aufweist.
  19. Halbleitervorrichtung nach Anspruch 18, bei der das Kanalmuster Störstellen, die durch ein In-situ-Verfahren während des Epitaxieverfahrens dotiert werden, aufweist.
  20. Halbleitervorrichtung nach Anspruch 14, bei der das erste und das zweite leitfähige Muster jeweils einen unteren und einen oberen Abschnitt des Kanalmusters bedecken.
  21. Halbleitervorrichtung nach Anspruch 14, bei der sich das erste und das zweite leitfähige Muster in unterschiedlichen Richtungen zueinander erstrecken.
  22. Halbleitervorrichtung nach Anspruch 14, bei der sich das erste und das zweite leitfähige Muster in einer horizontalen Richtung von der Gate-Struktur erstrecken.
  23. Halbleitervorrichtung nach Anspruch 14, bei der sich das erste und das zweite leitfähige Muster von der Gate-Struktur jeweils in die gleichen Richtungen horizontal erstrecken, und das erste leitfähige Muster länger als das zweite leitfähige Muster ist.
  24. Halbleitervorrichtung nach Anspruch 14, bei der das erste und da zweite leitfähige Muster dotiertes einkristallines Silizium, das durch ein Epitaxieverfahren und ein Störstellendotierungsverfahren gebildet ist, aufweisen.
  25. Halbleitervorrichtung nach Anspruch 14, bei der das Substrat einen vertieften Abschnitt an einer obersten Oberfläche desselben aufweist, und ein unterer Abschnitt der Gate-Struktur in dem vertieften Abschnitt gebildet ist.
  26. Halbleitervorrichtung nach Anspruch 14, bei der das erste leitfähige Muster an einer Oberfläche des Substrats gebildet ist.
  27. Halbleitervorrichtung nach Anspruch 26, bei der das Substrat eine Störstellen-dotierte Region an einem Oberflächenabschnitt desselben aufweist.
  28. Halbleitervorrichtung nach Anspruch 14, bei der das erste leitfähige Muster von dem Substrat um einen vorbestimmten Abstand beabstandet ist.
  29. Halbleitervorrichtung nach Anspruch 28, die ferner eine Isolationszwischenschicht zwischen dem ersten leitfähigen Muster und einer Oberfläche des Substrats aufweist.
  30. Halbleitervorrichtung nach Anspruch 29, bei der das Substrat eine Störstellen-dotierte Region an einem Oberflächenabschnitt desselben aufweist.
  31. Halbleitervorrichtung, mit: einer Gate-Struktur, die eine Gate-Elektrode mit einer Pfostenform, die sich von einem Substrat in einer vertikalen Richtung erstreckt, und eine Gate-Isolationsschicht, die eine Seitenoberfläche der Gate-Elektrode umschließt, aufweist; einem Kanalmuster, das ein einkristallines Silizium aufweist, das durch ein Epitaxieverfahren aufgewachsen ist und eine zylindrische Form aufweist, die innere und äußere Seitenoberflächen aufweist, wobei die innere Seitenoberfläche des Kanalmusters eine Oberfläche der Gate-Isolationsschicht berührt; einem ersten leitfähigen Muster, das mit Störstellen dotiert ist, wobei das erste leitfähige Muster die äußere Seitenoberfläche des Kanalmusters an einem unteren Abschnitt desselben umschließt und sich in einer ersten Richtung vertikal zu dem Kanalmuster erstreckt; und einem zweiten leitfähigen Muster, das mit Störstellen dotiert ist, wobei das zweite leitfähige Muster die äußere Seitenoberfläche des Kanalmusters an einem oberen Abschnitt desselben umschließt und sich in einer zweiten Richtung vertikal zu dem Kanalmuster erstreckt.
  32. Halbleitervorrichtung nach Anspruch 31, bei der das Kanalmuster eine Dicke von etwa 100 Å bis etwa 300 Å aufweist.
  33. Halbleitervorrichtung nach Anspruch 31, die ferner eine Isolationszwischenschicht zwischen dem ersten und dem zweiten leitfähigen Muster aufweist, derart, dass die Isolationszwischenschicht das Kanalmuster bedeckt.
  34. Halbleitervorrichtung nach Anspruch 31, bei der die Gate-Elektrode einen ersten Pfosten mit einem ersten Durchmesser und einen zweiten Pfosten aufweist, der an einer obersten Oberfläche des ersten Pfostens gebildet ist und einen zweiten Durchmesser, der größer als der erste Durchmesser ist, aufweist, wobei der erste und der zweite Pfosten miteinander einstückig gebildet sind.
  35. Halbleitervorrichtung nach Anspruch 34, bei der das Kanalmuster den ersten Pfosten bedeckt.
  36. Halbleitervorrichtung nach Anspruch 35, bei der die Gate-Isolationsschicht zwischen dem ersten Pfosten und dem Kanalmuster und zwischen dem zweiten Pfosten und dem Kanalmuster gebildet ist.
  37. Halbleitervorrichtung nach Anspruch 35, die ferner eine Deckschicht, die den zweiten Pfosten umschließt, aufweist.
  38. Halbleitervorrichtung nach Anspruch 37, bei der die Gate-Isolationsschicht zwischen der Gate-Elektrode und dem Kanalmuster und zwischen der Gate-Elektrode und der Deckschicht gebildet ist.
  39. Halbleitervorrichtung nach Anspruch 37, bei der die Deckschicht Siliziumnitrid aufweist.
  40. Ein Verfahren zum Bilden einer Gate-Struktur, mit folgenden Schritten: Bilden einer Gate-Isolationsschicht an einem Substrat, wobei die Gate-Isolationsschicht innere und äußere Oberflächen aufweist; und Bilden einer Gate-Elektrode, die die innere Oberfläche der Gate-Isolationsschicht berührt.
  41. Verfahren nach Anspruch 40, das vor dem Bilden einer Gate-Isolationsschicht ferner folgende Schritte aufweist: Bilden einer Opferschicht an dem Substrat; Bilden einer ersten Öffnung in der Opferschicht durch teilweises Ätzen der Opferschicht, derart, dass das Substrat durch die erste Öffnung teilweise freigelegt ist; und Bilden einer einkristallinen Siliziumschicht entlang einer inneren Oberfläche der ersten Öffnung, wodurch ein einkristallines Siliziummuster gemäß einer Form der ersten Öffnung gebildet wird, wobei eine äußere Seitenoberfläche der Gate-Isolationsschicht obere und innere Oberflächen des einkristallinen Siliziummusters berührt, und eine innere Seitenoberfläche der Gate-Isolationsschicht einen Raum, der durch die erste Öffnung definiert ist, umschließt.
  42. Verfahren nach Anspruch 41, das ferner das Bilden einer Deckschicht an der Opferschicht aufweist, wobei die Deckschicht eine zweite Öffnung zum teilweise Freilegen einer Oberfläche der Opferschicht aufweist, und wobei die Opferschicht unter Verwendung der Deckschicht als eine Ätzmaske weggeätzt wird.
  43. Verfahren nach Anspruch 42, bei dem die Opferschicht derart geätzt wird, dass eine Unterseitenoberfläche der ersten Öffnung niedriger als eine Oberfläche des Substrats ist.
  44. Verfahren nach Anspruch 43, bei dem das Bilden der Gate-Elektrode folgende Schritte aufweist: Bilden einer leitfähigen Schicht, die die erste und die zweite Öffnung auffüllt; und Ätzen eines oberen Abschnitts der leitfähigen Schicht, derart, dass die Oberfläche der Opferschicht freigelegt ist.
  45. Verfahren nach Anspruch 41, bei dem das Bilden der Opferschicht das Bilden einer Silizium-Germanium-Schicht durch ein Epitaxieverfahren aufweist.
  46. Verfahren nach Anspruch 41, bei dem die einkristalline Siliziumschicht durch ein Epitaxieverfahren gebildet wird.
  47. Verfahren nach Anspruch 40, bei dem die Gate-Isolationsschicht mindestens eine Schicht aufweist, die aus einer Gruppe ausgewählt ist, die aus einer Siliziumoxid- (SixOy-; wobei x und y positive Zahlen sind) Schicht, einer Siliziumoxynitrid- (SiON-) Schicht, einer Tantaloxid- (Ta2O5-) Schicht, einer Tantaloxynitrid- (TaON-) Schicht, einer Titanoxid- (TiO2-) Schicht, einer Aluminiumoxid- (Al2O3-) Schicht, einer Yttriumoxid- (Y2O3-) Schicht, einer Zirkoniumoxid- (ZrO2-) Schicht, einer Hafniumoxid- (HfO2-) Schicht, einer Bariumtitanatoxid- (BaTiO3-) Schicht, einer Strontiumtitanatoxid- (SrTiO3-) Schicht und Kombinationen derselben besteht.
  48. Verfahren nach Anspruch 40, bei dem die Gate-Isolationsschicht zu einer Dicke von etwa 10 Å bis etwa 70 Å gebildet wird.
  49. Verfahren nach Anspruch 40, bei dem das Bilden. der Gate-Elektrode das Bilden einer mit Störstellen dotierten Polysiliziumschicht aufweist.
  50. Verfahren nach Anspruch 49, das ferner das Bilden einer Metallsilizidschicht an einer obersten Oberfläche der Polysiliziumschicht aufweist.
  51. Verfahren nach Anspruch 50, bei dem die Metallsilizidschicht mindestens ein Metallsilizid aufweist, das aus einer Gruppe ausgewählt ist, die aus Wolframsilizid, Titansilizid, Tantalsilizid, Kobaltsilizid und Nickelsilizid besteht.
  52. Verfahren nach Anspruch 40, bei dem das Bilden der Gate-Elektrode folgende Schritte aufweist: Bilden eines Polysiliziummusters in eine zylindrische Form an einer inneren Seitenoberfläche der Gate-Isolationsschicht, wobei das Polysiliziummuster mit Störstellen dotiert ist; und Bilden eines Metallsilizidsteckers, der ein Inneres des zylindrisch geformten Polysiliziummusters auffüllt.
  53. Verfahren nach Anspruch 40, bei dem die Gate-Elektrode mindestens ein Metall aufweist, das aus einer Gruppe ausgewählt ist, die aus Wolfram, Titan, Tantal, Kobalt, Nickel, Molybdän und Ruthenium besteht.
  54. Verfahren zum Herstellen einer Halbleitervorrichtung, mit folgenden Schritten: Bilden eines ersten leitfähigen Musters an einem Substrat; Bilden eines zweiten leitfähigen Musters, das von dem ersten leitfähigen Muster um einen vorbestimmten Abstand in einer vertikalen Richtung beabstandet ist; Bilden eines Kanalmusters, das eine innere und eine äußere Seitenoberfläche aufweist, wobei das Kanalmuster das erste und das zweite Muster berührt; Bilden einer Gate-Isolationsschicht an der inneren Seitenoberfläche des Kanalmusters; und Bilden einer Gate-Elektrode, die die Gate-Isolationsschicht berührt.
  55. Verfahren nach Anspruch 54, bei dem das erste und das zweite leitfähige Muster teilweise einander überlappen.
  56. Verfahren nach Anspruch 55, bei dem das Kanalmuster eine Pfostenringform, die sich von dem Substrat in der vertikalen Richtung erstreckt, aufweist.
  57. Verfahren nach Anspruch 56, bei dem das Kanalmuster durch das erste und das zweite leitfähige Muster gebildet wird.
  58. Verfahren nach Anspruch 55, bei dem sich das erste und das zweite leitfähige Muster in unterschiedlichen horizontalen Richtungen erstrecken.
  59. Verfahren nach Anspruch 55, bei dem sich das erste und das zweite leitfähige Muster in gleichen Richtungen horizontal erstrecken, und bei dem sich das erste leitfähige Muster länger als das zweite leitfähige Muster erstreckt.
  60. Verfahren nach Anspruch 54, bei dem das Bilden des ersten leitfähigen Musters folgende Schritte aufweist: Bilden einer einkristallinen Siliziumschicht an dem Substrat durch ein Epitaxieverfahren; Dotieren der einkristallinen Siliziumschicht mit ersten Störstellen, derart, dass die einkristalline Siliziumschicht in eine erste leitfähige Schicht transformiert wird; und Mustern der ersten leitfähigen Schicht.
  61. Verfahren nach Anspruch 60, das ferner das Bilden einer Pufferoxidschicht an der einkristallinen Siliziumschicht aufweist.
  62. Verfahren nach Anspruch 61, bei dem das Dotieren der einkristallinen Siliziumschicht durch ein Ionenimplantationsverfahren ausgeführt wird.
  63. Verfahren nach Anspruch 60, bei dem das einkristalline Silizium zu einer Dicke von etwa 400 Å bis etwa 600 Å gebildet wird.
  64. Verfahren nach Anspruch 60, das, bevor das erste leitfähige Muster gebildet wird, ferner das Dotieren eines Oberflächenabschnitts des Substrats mit zweiten Störstellen mit einem anderen Leitfähigkeitstyp als der der ersten Störstellen aufweist.
  65. Verfahren nach Anspruch 54, bei dem das Bilden des ersten leitfähigen Musters folgende Schritte aufweist: Bilden einer Silizium-Germanium-Schicht an dem Substrat durch ein Epitaxieverfahren; Bilden einer einkristallinen Siliziumschicht an der Silizium-Germanium-Schicht durch ein Epitaxieverfahren; Dotieren der einkristallinen Siliziumschicht mit ersten Störstellen, derart, dass die einkristalline Siliziumschicht in eine erste leitfähige Schicht transformiert wird; und Mustern der ersten leitfähigen Schicht.
  66. Verfahren nach Anspruch 65, das, bevor das erste leitfähige Muster gebildet wird, ferner das Dotieren eines Oberflächenabschnitts des Substrats mit zweiten Störstellen mit einem anderen Leitfähigkeitstyp als der der ersten Störstellen aufweist.
  67. Verfahren nach Anspruch 54, das ferner das Bilden einer Opferschicht an dem Substrat, an dem das erste leitfähige Muster gebildet ist, aufweist.
  68. Verfahren nach Anspruch 67, bei dem die Opferschicht eine Silizium-Germanium-Schicht, die durch ein Epitaxieverfahren gebildet wird, aufweist.
  69. Verfahren nach Anspruch 67, das ferner das Planarisieren der Opferschicht aufweist.
  70. Verfahren nach Anspruch 67, bei dem das Bilden der Opferschicht folgende Schritte aufweist: Bilden einer ersten Pseudoschicht (Dummyschicht) an dem Substrat, an dem das erste leitfähige Muster gebildet ist; Planarisieren der ersten Pseudoschicht; und Bilden einer zweiten Pseudoschicht an der ersten Pseudoschicht.
  71. Verfahren nach Anspruch 70, bei dem die erste Pseudoschicht durch ein chemisch-mechanisches Polier- (CMP-) Verfahren planarisiert wird.
  72. Verfahren nach Anspruch 70, bei dem die erste Pseudoschicht so lange planarisiert wird, bis das erste leitfähige Muster freigelegt ist.
  73. Verfahren nach Anspruch 70, bei dem die zweite Pseudoschicht zu einer Dicke von etwa 1000 Å gebildet wird.
  74. Verfahren nach Anspruch 67, bei dem das Bilden des zweiten leitfähigen Musters folgende Schritte aufweist: Bilden einer einkristallinen Siliziumschicht an der Opferschicht durch ein Epitaxieverfahren; Dotieren der einkristallinen Siliziumschicht mit Störstellen, derart, dass die einkristalline Siliziumschicht in eine zweite leitfähige Schicht transformiert wird; Mustern der zweiten leitfähigen Schicht.
  75. Verfahren nach Anspruch 74, bei dem die einkristalline Siliziumschicht zu einer Dicke von etwa 400 Å bis etwa 600 Å gebildet wird.
  76. Verfahren nach Anspruch 74, das ferner das Bilden einer Pufferoxidschicht an der einkristallinen Siliziumschicht aufweist.
  77. Verfahren nach Anspruch 67, das ferner das Bilden einer Deckschicht an der Opferschicht und der zweiten leitfähigen Schicht aufweist.
  78. Verfahren nach Anspruch 77, bei dem die Deckschicht Siliziumnitrid aufweist.
  79. Verfahren nach Anspruch 77, das ferner das Planarisieren der Deckschicht aufweist.
  80. Verfahren nach Anspruch 77, das ferner das Bilden einer Öffnung durch teilweises und aufeinander folgendes Entfernen der Deckschicht, des zweiten leitfähigen Musters, der Opferschicht und des ersten leitfähigen Musters aufweist, wobei das Kanalmuster an einer inneren Seitenoberfläche der Öffnung gebildet wird.
  81. Verfahren nach Anspruch 80, bei dem das Kanalmuster an der inneren Seitenoberfläche der Öffnung durch ein selektives Epitaxieverfahren gebildet wird, wobei die Öffnung durch das zweite leitfähige Muster, die Opferschicht und das erste leitfähige Muster definiert ist.
  82. Verfahren nach Anspruch 81, bei dem das Kanalmuster einkristallines Silizium aufweist.
  83. Verfahren nach Anspruch 82, bei dem das Kanalmuster mit Störstellen durch ein In-situ-Verfahren während des selektiven Epitaxieverfahrens dotiert wird.
  84. Verfahren nach Anspruch 81, bei dem das Bilden der Gate-Elektrode folgende Schritte aufweist: Bilden einer dritten leitfähigen Schicht zu einer Dicke, derart, dass die Öffnung mit der dritten leitfähigen Schicht bedeckt ist; teilweises Entfernen der dritten leitfähigen Schicht, bis eine oberste Oberfläche der Deckschicht freigelegt ist.
  85. Verfahren nach Anspruch 84, bei dem die dritte leitfähige Schicht unter Verwendung eines chemisch-mechanischen Polier- (CMP-) Verfahrens entfernt wird.
  86. Verfahren nach Anspruch 84, das ferner folgende Schritte aufweist: Bilden einer Hartmaske an der Deckschicht entsprechend dem zweiten leitfähigen Muster; teilweises Entfernen der Deckschicht unter Verwendung der Hartmaske, um dadurch ein Deckmuster, das dem zweiten leitfähigen Muster entspricht, zu bilden; Entfernen der Opferschicht von dem Substrat; Entfernen der Hartmaske; und Auffüllen eines Raums, der durch das Entfernen der Deckschicht und der Opferschicht gebildet ist, mit einer Isolationszwischenschicht.
  87. Verfahren nach Anspruch 86, bei dem die Opferschicht durch ein Nassätzverfahren unter Verwendung eines Ätzmittels, bei dem eine Ätzselektivität der Opferschicht hinsichtlich des Kanalmusters nicht kleiner als etwa 50:1 ist, entfernt wird.
  88. Verfahren nach Anspruch 80, bei dem die Öffnung derart gebildet wird, dass eine Unterseitenoberfläche der Öffnung niedriger als eine Oberfläche des Substrats ist.
  89. Verfahren nach Anspruch 54, bei dem das Kanalmuster zu einer Dicke von etwa 100 Å bis etwa 300 Å gebildet wird.
  90. Verfahren nach Anspruch 54, bei dem die Gate-Isolationsschicht mindestens eine Schicht aufweist, die aus einer Gruppe ausgewählt ist, die aus einer Siliziumoxid- (SixOy-; wobei x und y positive Zahlen sind) Schicht, einer Siliziumoxynitrid- (SiON-) Schicht, einer Tantaloxid- (Ta2O5-) Schicht, einer Tantaloxynitrid- (TaON-) Schicht, einer Titanoxid- (TiO2-) Schicht, einer Aluminiumoxid- (Al2O3-) Schicht, einer Yttriumoxid- (Y2O3-) Schicht, einer Zirkoniumoxid- (ZrO2-) Schicht, einer Hafniumoxid- (HfO2-) Schicht, einer Bariumtitanatoxid- (BaTiO3-) Schicht, einer Strontiumtitanatoxid- (SrTiO3-) Schicht und Kombinationen derselben besteht.
  91. Verfahren nach Anspruch 54, bei dem die Gate-Elektrode mit Störstellen dotiertes Polysilizium aufweist.
  92. Verfahren nach Anspruch 54, das ferner das Bilden einer Metallsilizidschicht an einer obersten Oberfläche der Gate-Elektrode aufweist.
  93. Verfahren nach Anspruch 54, bei dem das Bilden der Gate-Elektrode folgende Schritte aufweist: Bilden eines Polysiliziummusters, das mit Störstellen dotiert ist, in eine zylindrische Form an einer inneren Seitenoberfläche der Gate-Isolationsschicht; und Bilden eines Metallsilizidsteckers, der ein Inneres des zylindrisch geformten Polysiliziummusters auffüllt.
  94. Verfahren nach Anspruch 54, bei dem die Gate-Elektrode mindestens ein Metall aufweist, das aus einer Gruppe ausgewählt ist, die aus Wolfram, Titan, Tantal, Kobalt, Nickel, Molybdän und Ruthenium besteht.
  95. Verfahren zum Herstellen einer Halbleitervorrichtung, mit folgenden Schritten: Bilden einer ersten leitfähigen Schicht an einem Substrat; Strukturieren der ersten leitfähigen Schicht, um dadurch ein erstes leitfähiges Muster zu bilden; Bilden einer Opferschicht an dem Substrat und dem ersten leitfähigen Muster; Bilden einer zweiten leitfähigen Schicht an der Opferschicht; Bilden eines Kanalmusters mit einer Pfostenringform, wobei das Kanalmuster die zweite leitfähige Schicht und die Opferschicht durchdringt und das erste leitfähige Muster berührt; Bilden einer Gate-Isolationsschicht an einer inneren Seitenoberfläche des pfostenringförmigen Kanalmusters; Bilden einer Gate-Elektrode, die die Gate-Isolationsschicht berührt; und Mustern der zweiten leitfähigen Schicht, um ein zweites leitfähiges Muster, das das Kanalmuster berührt, zu bilden.
  96. Verfahren nach Anspruch 95, bei dem das erste und das zweite leitfähige Muster jeweils einen unteren und einen oberen Abschnitt des Kanalmusters bedecken.
  97. Verfahren nach Anspruch 95, das ferner eine Deckschicht an der zweiten leitfähigen Schicht aufweist.
  98. Verfahren nach Anspruch 97, bei dem das Bilden des Kanalmusters folgende Schritte aufweist: Bilden einer Öffnung, die die zweite leitfähige Schicht, die Opferschicht und das erste leitfähige Muster von einer obersten Oberfläche der Deckschicht durchdringt; und Bilden einer einkristallinen Siliziumschicht an einer inneren Seitenoberfläche der Öffnung durch ein Epitaxieverfahren.
  99. Verfahren nach Anspruch 98, bei dem das Bilden der Gate-Elektrode folgende Schritte aufweist: Bilden einer dritten leitfähigen Schicht zu einer Dicke, derart, dass die Öffnung mit der dritten leitfähigen Schicht bedeckt ist; und teilweises Entfernen der dritten leitfähigen Schicht, bis eine oberste Oberfläche der Deckschicht freigelegt ist.
  100. Verfahren nach Anspruch 97, bei dem das Mustern der zweiten leitfähigen Schicht folgende Schritte aufweist: Bilden einer Hartmaske an der Deckschicht entsprechend dem zweiten leitfähigen Muster; und teilweises Entfernen der Deckschicht und der zweiten leitfähigen Schicht unter Verwendung der Hartmaske, um dadurch ein zweites leitfähiges Muster zu bilden.
  101. Verfahren nach Anspruch 100, mit ferner folgenden Schritten: Entfernen der Opferschicht unter Verwendung eines Ätzmittels, bei dem eine Ätzselektivität der Opferschicht hinsichtlich des Kanalmusters nicht kleiner als etwa 50:1 ist; Auffüllen eines Raums mit einer Isolationszwischenschicht, wobei der Raum durch Entfernen der Opferschicht und durch teilweises Entfernen der Deckschicht und der zweiten leitfähigen Schicht während des Schritts des Musterns der zweiten leitfähigen Schicht gebildet wird; und Entfernen der Hartmaske.
  102. Verfahren nach Anspruch 100, mit ferner folgenden Schritten: Entfernen der Opferschicht unter Verwendung eines Ätzmittels, bei dem eine Ätzselektivität der Opferschicht hinsichtlich des Kanalmusters nicht kleiner als etwa 50:1 ist; Entfernen der Hartmaske und der Deckschicht, die an dem zweiten leitfähigen Muster verbleibt; und Auffüllen eines Raums mit einer Isolationszwischenschicht, wobei der Raum durch Entfernen der Opferschicht, durch teilweises Entfernen der zweiten leitfähigen Schicht während des Schritts des Musterns der zweiten leitfähigen Schicht und durch Entfernen der Deckschicht, die an dem zweiten leitfähigen Muster verbleibt, gebildet wird.
  103. Verfahren nach Anspruch 95, bei dem die erste und die zweite leitfähige Schicht durch ein Epitaxieverfahren gebildet werden, wobei das Epitaxieverfahren unter Verwendung eines Verarbeitungsgases, das ein Siliziumquellgas aufweist, und einer Dotierstoffquelle durchgeführt wird.
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