DE102019209318A1 - Integrierte Einzeldiffusionsunterbrechung - Google Patents

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Abstract

Ein Verfahren zum Bilden eines Feldeffekttransistors vom Finnentyp (FinFET) umfasst die Kointegration von verschiedenen Isolationsstrukturen, umfassend Gateschnittstrukturen und flache Diffusionsunterbrechungsstrukturen, die mit gemeinsamen Maskierungs- und Ätzschritten gebildet werden. Nach einem zusätzlichen Strukturierungsschritt, um eine Segmentierung von leitfähigen Source/Drain-Kontakten bereitzustellen, wird ein einzelner Abscheidungsschritt verwendet, um eine dielektrische Isolationsschicht innerhalb von jeder der Gateschnittöffnungen, der flachen Diffusionsunterbrechungsöffnungen und von Aussparungen über einer Flachgrabenisolation zwischen aktiven Vorrichtungsgebieten zu bilden.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft allgemein Halbleitervorrichtungen und insbesondere Feldeffekttransistoren vom Finnentyp (FinFETs) und ihre Herstellungsverfahren.
  • Vollständig verarmte Bauelemente wie Feldeffekttransistoren vom Finnentyp (FinFETs) sind Kandidaten, um eine Skalierung der Gatelängen der nächsten Generation auf 14 nm und darunter zu ermöglichen. Feldeffekttransistoren vom Finnentyp (FinFETs) weisen eine dreidimensionale Architektur auf, bei der der Transistorkanal über die Oberfläche eines Halbleitersubstrats angehoben wird, anstatt den Kanal an oder knapp unter der Oberfläche anzuordnen. Bei einem erhöhten Kanal kann das Gate um die Seiten des Kanals gewickelt werden, wodurch die elektrostatische Steuerung des Geräts verbessert wird.
  • Ein Trend bei der Entwicklung von Halbleiterherstellungstechnologien besteht darin, die Dichte von Bauelementen pro Chip zu erhöhen und somit die Größe aktiver Strukturen sowie die Abstände zwischen solchen Strukturen zu verringern. Eine Erhöhung der Dichte von Bauelementen kann sich vorteilhaft auf die Geräteleistung auswirken, beispielsweise auf die Schaltungsgeschwindigkeit, und kann auch immer komplexere Designs und Funktionen ermöglichen. Die Verringerung der Größe und die damit verbundene Erhöhung der Dichte können jedoch auch unerwünschte Effekte erzeugen, einschließlich unerwünschter Kurzschlüsse zwischen benachbarten leitenden Elementen.
  • In verschiedenen Ansätzen zum Skalieren von FinFETs auf zunehmend größere Dichten von Bauelementen kann eine einzelne Finne geschnitten oder durchtrennt werden, um unterschiedliche Bereiche unter verbleibenden Abschnitten der Finne zu definieren, die zum Bilden unabhängiger Bauelemente verwendet werden können. Ein solcher Prozess umfasst typischerweise ein Ätzen von unerwünschten Abschnitten einer Finne, um einen Schnittbereich zu bilden, und ein Auffüllen des Schnittbereichs mit einem dielektrischen Material, um die verbleibenden aktiven Bereiche der Finne auf beiden Seiten des Schnittbereichs zu isolieren. Die resultierende Isolationsstruktur kann als eine Einzeldiffusionsunterbrechung bezeichnet werden, bei der eine laterale Breite in der Stromrichtung oder Gatelängsrichtung des dielektrischen Materials zwischen den beiden aktiven Bereichen kleiner oder gleich der lateralen Breite einer einzelnen Gatestruktur ist, die die Finne überlagert.
  • In ähnlicher Weise kann in Verbindung mit einem Replacement-Metal-Gate (RMG) oder „Gate-Last“ -Prozess zur Herstellung von FinFET-Bauelementen vor dem Abscheiden der Gatedielektrikumsschichten und Gateleiterschichten ein Opfergate geschnitten werden, um eine Öffnung zu bilden die mit einer ätzselektiven dielektrischen Isolationsschicht hinterfüllt ist. Typischerweise befindet sich der Gateschnitt in einem Isolationsbereich des Substrats, d. h. über einer Flachgrabenisolation neben einem oder mehreren aktiven Vorrichtungsbereichen. In einem beispielhaften RMG-Prozess werden verbleibende Abschnitte des Opfergates dann in Bezug auf die hinterfüllte dielektrische Isolationsschicht selektiv entfernt und die resultierenden Aussparungen werden mit einer funktionellen Gate-Architektur gefüllt, die durch das Isolationsdielektrikum von benachbarten Bauelementen getrennt ist.
  • Sowohl bei der Architektur mit Einzeldiffusionsunterbrechung, als auch bei der Architektur mit Gateschnitt verhindert eine hinterfüllte dielektrische Schicht einen unerwünschten Stromfluss zwischen benachbarten aktiven Bereichen. Es versteht sich jedoch, dass die Bildung dieser und anderer Isolationsstrukturen, insbesondere an fortgeschrittenen Knoten, Design- und Verarbeitungsprobleme mit sich bringen kann.
  • Zusammenfassung
  • Dementsprechend wäre es vorteilhaft, Verfahren zum Bilden von Finnenschnitt- und Einzeldiffusionsunterbrechungsstrukturen bereitzustellen, die mit zusätzlichen Prozessen kompatibel sind, wie zum Beispiel dem Aufteilen von Gate- und/oder Source/Drain-Metallisierungsstrukturen auf die jeweiligen Vorrichtungen. Gemäß verschiedenen Ausführungsformen werden in Verbindung mit einem Replacement-Metal-Gate-Prozessablauf eine einzelne Ätzmaske und ein entsprechender Ätzschritt verwendet, um eine Gateschnittöffnung innerhalb eines Opfergates über einem Isolationsbereich (inaktiv) eines Substrats und eine Einzeldiffusionsunterbrechungsaussparung in einem aktiven Gebiet des Substrats zu bilden. Die gemeinsame Integration der Gateschnitt- und SDB-Architekturen verringert vorteilhafterweise die Anzahl der Maskierungs- und Ätzschritte. Eine dielektrische Isolationsschicht kann innerhalb der Gateschnittöffnung und der SDB-Öffnung, sowie innerhalb von Gräben gebildet werden, die dazu ausgelegt sind, später gebildete Source/Drain-Kontaktstrukturen zu trennen.
  • Eine beispielhafte Halbleitervorrichtung umfasst eine Vielzahl von über einem Halbleitersubstrat angeordneten Halbleiterfinnen, wobei die Halbleiterfinnen jeweils ein Source/Drain-Gebiet und einen Kanalbereich neben dem Source/Drain-Gebiet aufweisen, eine Flachgrabenisolationsschicht, die über einer oberseitigen Oberfläche des Halbleitersubstrats und um untere Abschnitte der Finnen herum angeordnet sind, und einen Gatestapel, der über den Kanalbereichen angeordnet ist, wobei der Gatestapel eine Gatedielektrikumsschicht, eine Austrittsarbeitsmetallschicht, die die Gatedielektrikumsschicht überlagert, und eine leitfähige Füllschicht aufweist, die die Austrittsarbeitsmetallschicht überlagert.
  • Die Vorrichtung umfasst ferner eine Gatekappe, die über dem Gatestapel angeordnet ist, und eine dielektrische Isolationsschicht, die sich durch den Gatestapel erstreckt, so dass die dielektrische Isolationsschicht direkt über den Seitenwänden der leitenden Füllschicht angeordnet ist.
  • Gemäß weiteren Ausführungsformen umfasst eine Halbleitervorrichtung einen Gatestapel, der über einem Kanalbereich einer Halbleiterschicht angeordnet ist, und eine dielektrische Isolationsschicht, die sich durch den Gatestapel erstreckt, wobei die dielektrische Isolationsschicht direkt über Seitenwänden der leitfähigen Füllschicht angeordnet ist.
  • Ein beispielhaftes Verfahren zum Bilden einer Halbleitervorrichtung umfasst ein Bilden einer Mehrzahl von Halbleiterfinnen über einem Halbleitersubstrat, wobei die Halbleiterfinnen jeweils ein Source/Drain-Gebiet und einen Kanalbereich neben dem Source/Drain-Gebiet aufweisen, wobei eine Flachgrabenisolationsschicht über einer oberseitigen Oberfläche des Halbleitersubstrats und um untere Abschnitte der Finnen herum gebildet werden, und ein Bilden eines Gatestapels über den Kanalbereichen, wobei der Gatestapel eine Gatedielektrikumsschicht, eine Austrittsarbeitsmetallschicht, die über der Gatedielektrikumsschicht liegt, und eine leitfähige Füllschicht umfasst, die die Austrittsarbeitsmetallschicht überlagert.
  • Das Verfahren umfasst ferner ein Bilden einer Gateschnittöffnung durch Ätzen eines ersten Grabens in den Gatestapel innerhalb eines ersten Bereichs des Substrats, wobei die Flachgrabenisolationsschicht an einem Boden des ersten Grabens freigelegt wird, und ein Bilden einer Finnenschnittöffnung durch ein Ätzen eines zweiten Grabens in den Gatestapel und teilweise durch mindestens eine Finne innerhalb eines zweiten Bereichs des Substrats, wobei die Gateschnittöffnung und die Finnenschnittöffnung gleichzeitig gebildet werden.
  • Figurenliste
  • Die folgende detaillierte Beschreibung spezifischer Ausführungsformen der vorliegenden Anmeldung kann am besten verstanden werden, wenn sie in Verbindung mit den folgenden Zeichnungen gelesen wird, in denen die gleiche Struktur mit den gleichen Bezugszeichen angegeben ist und in denen:
    • 1 einen schematischen Aufbau einer FinFET-Bauelementarchitektur darstellt, der Gateschnitt- und Einzeldiffusionsunterbrechungsbereiche (SDB-Bereiche) nach einem Replacement-Metal-Gate-Modul zeigt;
    • 1A eine Querschnittsansicht entlang der Linie A von 1 durch einen Gateschnittbereich der Vorrichtungsarchitektur über eine Flachgrabenisolation (STI) zwischen benachbarten aktiven Bereichen darstellt;
    • 1B eine Querschnittsansicht entlang der Linie B von 1 senkrecht zu der Ansicht von 1A und durch ein Gate quer zu einer Flachgrabenisolation zwischen den ersten und zweiten aktiven Bereichen darstellt;
    • 1C eine Querschnittsansicht entlang der Linie C von 1 durch eine Finne in dem ersten aktiven Bereich darstellt;
    • 1D eine Querschnittsansicht entlang der Linie D von 1 innerhalb des Einzeldiffusionsunterbrechungsbereichs und durch das Gate darstellt;
    • 2A das selektive Entfernen des Gates von innerhalb des Gateschnittbereichs zwischen dem ersten und dem zweiten aktiven Bereich zur Bildung einer Gateschnittöffnung darstellt;
    • 2B ein selektives Entfernen des Gates aus dem Gateschnittbereich darstellt;
    • 2C ein Ätzen des Gates und von Teilen der Finne darstellt, die unter dem Gate liegen, um eine SDB-Öffnung zu bilden;
    • 2D ein Ätzen des Gates und ein damit verbundenes Aussparungsätzen der Finnen innerhalb des Einzeldiffusionsunterbrechungsbereichs dastellt;
    • 3A die Abscheidung einer dielektrischen Füllschicht über der Struktur von 2A und innerhalb der Gateschnittöffnung darstellt;
    • 3B die Abscheidung der Füllschicht innerhalb der Gateschnittöffnung darstellt;
    • 3C die Abscheidung der Füllschicht über der Struktur von 2C und innerhalb der Einzeldiffusionsunterbrechungsöffnung darstellt;
    • 3D die Abscheidung der dielektrischen Füllschicht innerhalb der Einzeldiffusionsunterbrechungsöffnung darstellt;
    • 4A die Entfernung von Opferschichten entlang der Gateschnittöffnung darstellt;
    • 4B ein Ätzen eines Teils der dielektrischen Füllschicht über einer Flachgrabenisolation zwischen den ersten und zweiten aktiven Bereichen darstellt;
    • 4C die Füllschicht innerhalb der Einzeldiffusionsunterbrechungsöffnung darstellt;
    • 4D die Füllschicht innerhalb der Einzeldiffusionsunterbrechungsöffnung darstellt;
    • 5A eine Entfernung der Füllschicht aus der Gateschnittöffnung darstellt;
    • 5B eine Entfernung der Füllschicht aus der Gateschnittöffnung darstellt;
    • 5C ein Ätzen der dielektrischen Füllschicht innerhalb der Einzeldiffusionsunterbrechungsöffnung darstellt;
    • 5D ein Ätzen der dielektrischen Füllschicht innerhalb der Einzeldiffusionsunterbrechungsöffnung darstellt;
    • 6 die gleichzeitige Bildung einer Isolationsschicht innerhalb von Gateschnitt- und Einzeldiffusionsunterbrechungsbereichen, sowie innerhalb von Gräben über kontaktfreien Bereichen darstellt;
    • 6A die Abscheidung der Isolationsschicht innerhalb der Gateschnittöffnung und zwischen benachbarten Gates über einer Flachgrabenisolation darstellt;
    • 6B die Bildung der Isolationsschicht innerhalb der Gateschnittöffnung darstellt;
    • 6C die Bildung der Isolationsschicht innerhalb der Einzeldiffusionsunterbrechungsöffnung und die Bildung einer Kontaktmetallisierung über Source/Drain-Gebieten der Finne darstellt; und
    • 6D die Abscheidung der Isolationsschicht innerhalb der Einzeldiffusionsunterbrechungsöffnung darstellt.
  • Detaillierte Beschreibung
  • Es wird nun detaillierter auf verschiedene Ausführungsformen des Gegenstands der vorliegenden Anmeldung Bezug genommen, von denen einige Ausführungsformen in den beigefügten Zeichnungen dargestellt sind. In den Zeichnungen werden dieselben Bezugszeichen verwendet, um dieselben oder ähnliche Teile zu bezeichnen.
  • Es versteht sich, dass die verschiedenen Komponenten und Schichten der hierin offenbarten Strukturen unter Verwendung einer Vielzahl von verschiedenen Materialien und Verfahren gebildet werden können, wie z. B. durch eine chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), thermische Oxidation, Schleuderbeschichtung usw. Die Zusammensetzungen und Dicken dieser verschiedenen Materialschichten können in Abhängigkeit von der jeweiligen Anwendung oder Funktion variieren.
  • Die Herstellung von Feldeffekttransistoren vom Finnentyp (FinFETs) nutzt typischerweise einen selbstausgerichteten Prozess, um extrem dünne Halbleiterfinnen, z. B. mit einer Breite von 20 nm oder weniger, auf der Oberfläche eines Substrats unter Verwendung von selektiven Ätztechniken herzustellen. Über den Finnen werden Source/Drain-Gebiete benachbart zu Kanalgebieten ausgebildet und es wird eine Gatestruktur mit einem Gatedielektrikum und einem Gateleiter abgeschieden, um mehrere Oberflächen jeder Finne innerhalb der Kanalgebiete zu kontaktieren, so dass eine Multi-Gate-Architektur gebildet wird. Dann werden ein Zwischenschichtdielektrikum und Metallisierungsschichten abgeschieden, um elektrische Kontakte bereitzustellen. Weiter zu oben wird hierin ein Verfahren zum Bilden eines FinFET, bei dem verschiedene Isolationsstrukturen in den Herstellungsprozessablauf integriert werden, unter Bezugnahme auf die 1-6 beschrieben.
  • Bezugnehmend auf 1 umfasst ein teilweise weggeschnittenes Draufsicht-Layout einer FinFET-Architektur in einer Zwischenstufe der Herstellung erste und zweite aktive Gebiete 102A, 102B eines Halbleitersubstrats (nicht gezeigt), die durch eine Flachgrabenisolation 160 getrennt sind. Gemäß verschiedenen Ausführungsformen, wie in den Querschnittansichten der 1A, 1B, 1C und 1D gezeigt sind, die entsprechend entlang der Linien A, B, C und D von 1 genommen sind, ist eine erste Vielzahl von Finnen 120 innerhalb des ersten aktiven Gebiets 102A des Substrats angeordnet und eine zweite Vielzahl von Finnen 120 ist innerhalb des zweiten aktiven Gebiets 102B des Substrats angeordnet. Die Finnen 120 sind aus Klarheitsgründen in 1 weggelassen. Obwohl in den dargestellten Querschnitten zwei Paare von Finnen 120 gezeigt sind, ist es ferner ersichtlich, dass eine Anordnung von mehreren Finnen über dem Halbleitersubstrat 100 in jedem aktiven Gebiet 102A, 102B gebildet werden kann.
  • Innerhalb der aktiven Gebiete 102A, 102B kann eine Vielzahl unterschiedlicher Vorrichtungen hergestellt werden, einschließlich Logikvorrichtungen und Speichervorrichtungen. Die verschiedenen Vorrichtungen können beispielsweise PMOS- oder NMOS-Vorrichtungen sein. Beispielsweise kann eine Vorrichtung vom p-Typ in dem ersten aktiven Gebiet 102A ausgebildet sein und eine Vorrichtung vom n-Typ kann in dem zweiten aktiven Gebiet 102B ausgebildet sein.
  • Die Vorrichtungen werden über einem Halbleitersubstrat gebildet. Das Halbleitersubstrat 100 kann ein Bulk-Substrat oder ein Verbundsubstrat, wie ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat), sein und kann ein beliebiges geeignetes Halbleitermaterial umfassen, wie es dem Fachmann bekannt ist. Teile des Halbleitersubstrats können amorph, polykristallin oder einkristallin sein. In der dargestellten Ausführungsform kann das Halbleitersubstrat 100 ein Siliziumbulksubstrat sein. In alternativen Ausführungsformen kann das Halbleitersubstrat 100 ein SOI-Substrat sein, das von unten nach oben einen Handhabungsabschnitt, eine Isolationsschicht und eine Halbleitermaterialschicht umfasst. In der dargestellten Ausführungsform ist nur die oberste Halbleitermaterialschicht eines solchen Substrats gezeigt.
  • In verschiedenen Ausführungsformen umfasst jede Finne 120 ein Halbleitermaterial, wie Silizium, und kann durch Strukturieren und anschließendes Ätzen des Halbleitersubstrats 100, z. B. eines oberen Abschnitts des Halbleitersubstrats, gebildet werden. In mehreren Ausführungsformen werden die Finnen 120 aus dem Halbleitersubstrat 100 geätzten und sind deshalb damit durchgehend. Zum Beispiel können die Finnen 120 durch einen Bildübertragungsprozess (SIT-Prozess) gebildet werden, wie dem Fachmann bekannt ist.
  • Jede Finne 120 kann ein einkristallines Halbleitermaterial umfassen, das sich entlang einer Längsrichtung erstreckt. Gemäß der Verwendung hierin ist eine „Längsrichtung“ eine horizontale Richtung, entlang der sich ein Objekt am meisten erstreckt. Eine „Breitenrichtung“ stellt eine horizontale Richtung dar, die zur Längsrichtung senkrecht ist. Ferner bezieht sich „horizontal“ auf eine allgemeine Richtung entlang einer Primärfläche eines Substrats, und „vertikal“ ist eine dazu orthogonale Richtung. „Vertikal“ und „horizontal“ stellen im Allgemeinen relativ zueinander senkrechte Richtungen dar, unabhängig von der Ausrichtung des Substrats im dreidimensionalen Raum.
  • In bestimmten Ausführungsformen können die Enden eine Breite von 5 nm bis 20 nm und eine Höhe von 40 nm bis 150 nm aufweisen, obwohl andere Dimensionen in Betracht gezogen werden. In Strukturen mit mehreren Finnen, insbesondere einem Array aus Finnen, kann jede Finne 120 von ihrem nächsten Nachbarn um eine Periodizität oder einen Abstand (d) von 20 nm bis 100 nm, beispielsweise 20, 30, 40, 50, 60, 70, 80, 90 oder 100 nm, einschließlich der Bereiche zwischen jedem der vorhergehenden Werten, beabstandet sein. Gemäß der Verwendung hierin bezieht sich der Begriff „Abstand“ auf die Summe aus der Finnenbreite und dem Abstand zwischen benachbarten Finnen.
  • Typischerweise sind mehrere Finnen zueinander parallel und senkrecht zu der Logikbibliothek einer Schaltung ausgerichtet. Wie oben beschrieben, kann nach der Bildung von Finnen ein Finnenschnittprozess oder Finnenentfernungsprozess verwendet werden, um unerwünschte Finnen oder unerwünschte Abschnitte davon für die spezielle Schaltung oder Vorrichtung, die herzustellen ist, zu eliminieren. Somit kann die Finnen-zu-Finnen-Periodizität über eine Reihe von Finnen konstant oder variabel sein.
  • Die Halbleiterfinnen 120 sind, wie der Fachmann anerkennen wird, typischerweise voneinander durch eine Flachgrabenisolationsschicht 160 isoliert. Eine Flachgrabenisolationsschicht (STI-Schicht) 160 kann verwendet werden, um eine elektrische Isolierung zwischen den Finnen 120 und zwischen benachbarten Vorrichtungen, wie für die Schaltung(en), die implementiert wird (werden), bereitzustellen. Ein STI-Prozess für FinFET-Vorrichtungen umfasst ein Erzeugen von Isolationsgräben in dem Halbleitersubstrat 100 durch einen anisotropen Ätzprozess. Der Isolationsgraben zwischen jeder benachbarten Finne weist ein relativ hohes Aspektverhältnis (z. B. Verhältnis aus der Tiefe des Isolationsgrabens zu seiner Breite) auf. Ein dielektrisches Füllmaterial, wie beispielsweise Siliziumdioxid, wird in den Isolationsgräben beispielsweise unter Verwendung eines verbesserten Prozesses mit hohem Aspektverhältnis (eHARP) abgeschieden, um die Isolationsgräben zu füllen. Das abgeschiedene dielektrische Material kann dann durch einen chemisch-mechanischen Polierprozess (CMP-Prozess) poliert werden, der das überschüssige dielektrische Material entfernt und eine planare STI-Struktur erzeugt.
  • „Planarisierung“ und „planarisieren“ bezieht sich gemäß der Verwendung hierin auf einen Materialabtragungsprozess, der wenigstens mechanische Kräfte, z. B. Reibmedien, einsetzt, um eine im wesentlichen zweidimensionale Fläche zu erzeugen. Ein Planarisierungsprozess kann ein chemisch-mechanisches Polieren (CMP) oder Schleifen umfassen. Das chemisch-mechanische Polieren (CMP) ist ein Materialentfernungsprozess, bei dem sowohl chemische Reaktionen, als auch mechanische Kräfte zum Entfernen von Material und zum Planarisieren einer Oberfläche verwendet werden.
  • In bestimmten Ausführungsformen, wie zum Beispiel in den 1B und 1D dargestellt ist, wird das planarisierte STI-Oxid zurückgeätzt, um eine ausgesparte, gleichmäßig dicke Oxidisolationsschicht 160 über einer oberseitigen Oberfläche des Substrats zwischen den Finnen 120 zu bilden, wo obere Seitenwände der Finnen 120 der weiteren Verarbeitung ausgesetzt sein können.
  • Wie in 1C dargestellt, umfassen die Finnen 120 abwechselnd Kanalbereiche 122 und Source/Drain-Gebiete124, wie dem Fachmann verständlich ist. Unter erneuter Bezugnahme auf 1 ist eine Replacement-Metal-Gatestruktur (RMG-Struktur) nach Entfernung eines Opfergates dargestellt, wobei Abstandshalterschichten 200, die über Seitenwänden des Opfergates gebildet sind, und Source/Drain-Anschlüsse 300 gemäß der Darstellung in 1C über den Source/Drain-Gebieten 124 einer Finne 120 gezeigt sind. Über den Source/Drain-Anschlüssen 300 zwischen benachbarten Abstandshalterschichten 200 sind ein Liner 330, eine Opferschicht 340 aus amorphem Silizium und ein Zwischenschichtdielektrikum 350 angeordnet. Nach dem Entfernen des Opfergates werden nacheinander Gatedielektrikums- und Austrittsarbeitsschichten (gemeinsam 410) abgeschieden, insbesondere zwischen benachbarten Abstandshalterschichten 200 über den Kanalbereichen 122 der Finne 120. Über jedem Gate 410 kann eine selbstausgerichtete Gatekappe 420 gebildet werden.
  • Die Abstandshalterschichten 200 können durch unstrukturierte Abscheidung eines Abstandsmaterials (beispielsweise unter Verwendung einer Atomlagenabscheidung) und anschließend einer gerichteten Ätzung, wie reaktive lonenätzen (RIE), gebildet werden, um das Abstandshaltermaterial von horizontalen Flächen zu entfernen. In einigen Ausführungsformen liegt die Dicke der Abstandshalterschicht 200 bei 4 bis 20 nm, beispielsweise 4, 10, 15 oder 20 nm, einschließlich jedem Bereich zwischen den vorstehenden Werten.
  • Geeignete Materialien für die Abstandshalterschichten 200 umfassen Oxide, Nitride und Oxynitride, wie Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid und Materialien mit einer niedrigen Dielektrizitätskonstante (Low-k-Materialien). Gemäß der Verwendung hierin weist ein Low-k-Material eine Dielektrizitätskonstante auf, die kleiner ist als die von Siliziumnitrid.
  • Beispielhafte Low-k-Materialien umfassen ohne Beschränkung amorphen Kohlenstoff, SiOC SiOCN, SiBCN, mit Fluor dotierte Oxide oder mit Kohlenstoff dotierte Oxide. Im Handel erhältliche Low-k-Dielektrikumsprodukte und -materialien umfassen SiLK™ und poröses SiLK™ von Dow Corning, Black Diamond™ von Applied Materials, Coral™ von Texas Instruments und Black Diamond™ und Coral™ von TSMC.
  • Es versteht sich, dass die Siliziumdioxid- und Siliziumnitridverbindungen entsprechend nominell als SiO2 und Si3N4 dargestellt werden. Die Begriffe Siliziumdioxid und Siliziumnitrid beziehen sich nicht nur auf diese stöchiometrischen Zusammensetzungen, sondern auch auf Oxid- und Nitrid-Zusammensetzungen, die von diesen stöchiometrischen Zusammensetzungen abweichen.
  • Durch Ionenimplantation oder selektive Epitaxie können die Source/Drain-Anschlüsse 300 nach der Bildung des Opfergates und der Abstandshalterschichten 200 gebildet werden, optional unter Verwendung der Opfergates und Abstandshalterschichten 200 als einer Ausrichtungsmaske.
  • Gemäß verschiedenen Ausführungsformen werden die Source/Drain-Anschlüsse 300 durch selektive Epitaxie in selbstausgerichtete Aussparungen gebildet, die zwischen den Opfergates definiert sind. Die Source/Drain-Anschlüsse 300 können Silizium (z. B. Si) oder ein Silizium umfassendes Material wie Siliziumgermanium (SiGe) umfassen. Beispielsweise können Source/Drain-Anschlüsse aus SiGe in eine PMOS-Vorrichtung eingebaut werden, um auf den Kanal eine Druckspannung auszuüben, die die Beweglichkeit von Ladungsträgern verbessern kann.
  • Der selektive Epitaxie-Prozess scheidet eine epitaktische Schicht direkt auf die freiliegenden Oberflächen der Finnen 120 neben den Abstandshalterschichten 200 ab. Freiliegende Oberflächen der Finnen 120 können die oberseitige Oberfläche, sowie obere Abschnitte der Seitenwände der Finnen nahen der oberseitigen Oberfläche umfassen. In verschiedenen Ausführungsformen wird eine epitaktische Siliziumschicht ohne Abscheidung von Silizium auf den freiliegenden dielektrischen Oberflächen gebildet. Unter Verwendung einer Molekularstrahlepitaxie oder von chemischen Gasphasenabscheidungsprozessen, die für eine selektive Epitaxie angepasst werden, können selektive epitaktische Schichten gebildet werden.
  • Ein beispielhafter Siliziumepitaxieprozess zur Bildung der Source/Drain-Anschlüsse 300 verwendet ein Gasgemisch aus H2 und Dichlorsilan (SiH2Cl2) bei einer Abscheidungstemperatur (beispielsweise Substrattemperatur) von 600-800°C. Andere geeignete Gasquellen für die Siliziumepitaxie umfassen Siliziumtetrachlorid (SiCl4), Silan (SiH4), Trichlorsilan (SiHCl3) und andere wasserstoffreduzierte Chlorsilane (SiHxCl4-x).
  • Gemäß der Verwendung hierin beziehen sich die Begriffe „Epitaxie“, „epitaktisch“ und/oder „epitaktisches Wachstum“ und/oder „epitaktische Abscheidung“ auf das Wachsen einer Halbleitermaterialschicht auf einer Abscheidungsoberfläche eines Halbleitermaterials, in dem die gewachsene Halbleitermaterialschicht die gleiche kristalline Beschaffenheit annimmt, wie das Halbleitermaterial der Abscheidungsoberfläche. Zum Beispiel werden in einem epitaktischen Abscheidungsprozess chemische Reaktanten, die durch Quellgase bereitgestellt werden, durch das Verfahren der Anwendung der vorliegenden Erfindung gesteuert und die Systemparameter werden festgelegt, so dass sich abgeschiedene Atome auf der Abscheidungsoberfläche niederlassen und durch Oberflächendiffusion ausreichend beweglich bleiben, um sich gemäß der kristallinen Orientierung der Atome der Abscheidungsoberfläche auszurichten. Daher weist ein epitaktisches Halbleitermaterial die gleichen kristallinen Eigenschaften auf, wie die Abscheidungsoberfläche, auf der sie gebildet wird. Beispielsweise nimmt ein abgeschiedenes epitaktisches Halbleitermaterial mit einer (100)-Kristalloberfläche eine (100)-Orientierung an. Beispielhafte epitaktische Wachstumsprozesse umfassen eine Plasmaabscheidung mit niedriger Energie, Flüssigphasenepitaxie, Molekularstrahlepitaxie und eine chemische Gasphasenabscheidung bei Atmosphärendruck.
  • Die Source/Drain-Anschlüsse 300 und entsprechende (d. h. darunter liegende) Source/Drain-Gebiete 124 der Finnen 120 können dotiert sein, was in situ durchgeführt werden kann, insbesondere während eines epitaktischen Wachstums oder nach einem epitaktischen Wachstum, beispielsweise unter Verwendung einer Ionenimplantation. Dotieren ändert die Elektronen- und Lochträgerkonzentrationen eines intrinsischen Halbleiters im thermischen Gleichgewicht. Eine dotierte Schicht oder ein dotiertes Gebiet kann vom p-Typ oder vom n-Typ sein.
  • Gemäß der Verwendung hierin bezieht sich „vom p-Typ“ auf die Zugabe von Verunreinigungen zu einem intrinsischen Halbleiter, die ein Defizit an Valenzelektronen verursachen. In einer siliziumaufweisenden Finne umfassen beispielhafte Dotierstoffe vom p-Typ, insbesondere Verunreinigungen vom p-Typ, ohne Beschränkung Bor, Aluminium, Gallium und Indium. Gemäß der Verwendung hierin bezieht sich „vom n-Typ“ auf die Zugabe von Verunreinigungen, die freie Elektronen zu einem intrinsischen Halbleiter beitragen. In einer siliziumaufweisenden Finne umfassen beispielhafte Dotierstoffe vom n-Typ, insbesondere Verunreinigungen vom n-Typ, ohne Beschränkung Antimon, Arsen und Phosphor.
  • In bestimmten Ausführungsformen geht die Bildung von Source/Drain-Anschlüssen 300 einem Replacement-Metall-Gate-Modul voraus, in dem das Opfergate entfernt und durch ein funktionelles Gate ersetzt wird. Ein „funktionelles Gate“ umfasst ein Gatedielektrikum und einen Gateleiter und ist betreibbar, um eine Halbleitervorrichtung von einem „Ein“-Zustand in einen „Aus“-Zustand zu schalten und umgekehrt.
  • Nach Bildung der Source/Drain-Anschlüsse 300 werden der konforme Liner 30, die Opferschicht 340 aus amorphem Silizium und die dielektrische Zwischenschicht 350 innerhalb von Kontaktstellen über den Source/Drain-Anschlüssen 300 zwischen benachbarten Abstandshalterschichten 200 und auch über dem STI 160 zwischen aktiven Gebieten gebildet. Der konforme Liner 330 ist über den Seitenwänden der Abstandshalterschichten 200 und über einer oberseitigen Oberfläche der Source/Drain-Anschlüsse 300 angeordnet. Der konforme Liner ist angepasst, um als eine Kontaktätzstoppschicht (CESL) zu fungieren.
  • Der konforme Liner 330 kann durch eine flächendeckende Abscheidung (blanket deposition) eines geeigneten Kontaktätzstoppmaterials (z. B. unter Verwendung einer Atomlagenabscheidung) gebildet werden. In bestimmten Ausführungsformen beträgt die Dicke des konformen Liners 2 bis 10 nm, beispielsweise 2, 4, 6, 8 oder 10 nm, einschließlich der Bereiche zwischen jedem der vorstehenden Werte.
  • Geeignete Materialien für den konformen Liner 330 umfassen Oxide, Nitride und Oxynitride, wie Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, und Materialien mit einer niedrigen Dielektrizitätskonstante (Low-k-Materialien), wie amorpher Kohlenstoff, SiOC SiOCN und SiBCN.
  • In verschiedenen Ausführungsformen sind die Abstandshalterschicht 200 und der konforme Liner 330 aus Materialien gebildet, die separat ausgewählt werden können. In bestimmten Ausführungsformen umfassen die Abstandshalterschichten 200 SiOCN und der konforme Liner 330 (insbesondere die Kontaktätzstoppschicht) umfasst Siliziumnitrid.
  • Gemäß der Verwendung hierin bezeichnet der Begriffe „selektiv“ in Bezug auf eine Materialabtragung oder einen Ätzprozess, dass die Materialentfernungsrate für ein erstes Material größer ist als die Materialentfernungsrate für mindestens ein anderes Material der Struktur, auf die der Materialentfernungsprozess angewendet wird. Zum Beispiel kann in einigen Ausführungsformen ein selektives Ätzen eine Ätzchemie umfassen, die ein erstes Material bezüglich einem zweiten Material mit einem Verhältnis von 2:1 oder mehr, beispielsweise 5:1, 10:1 oder 20:1 entfernt.
  • Die Opferschicht 340 aus amorphem Silizium füllt teilweise die Aussparungen über den Source/Drain-Gebieten 124. Zum Beispiel kann amorphes elementares Silizium unter Verwendung einer chemischen Gasphasenabscheidung abgeschieden werden, wie zum Beispiel einer chemischen Gasphasenabscheidung bei niedrigem Druck (LPCVD) bei Temperaturen im Bereich von 450°C bis 700°C. Als Precursor für die Abscheidung von Silizium mit CVD kann Silan (SiH4) verwendet werden.
  • In bestimmten Ausführungsformen wird die Opferschicht 340 aus amorphem Silizium über den Source/Drain-Gebieten 124 und über dem Gate 410 gebildet, insbesondere direkt über dem konformen Liner 330 und der Gate-Kappe 420, und dann zurückgeätzt, um die Gate-Kappe 420 derart freizulegen, dass eine oberseitige Oberfläche der Opferschicht 340 aus amorphem Silizium innerhalb der Source-/Drain-Gebiete 124 unter einer oberseitigen Oberfläche des benachbarten Gates 410 liegt.
  • Die dielektrische Zwischenschicht 350 ist zwischen benachbarten Opfergates angeordnet, insbesondere direkt über der Opferschicht 340 aus amorphem Silizium. Die dielektrische Zwischenschicht 350 kann ein beliebiges dielektrisches Material umfassen, einschließlich beispielsweise Oxide, Nitride oder Oxynitride. In einer Ausführungsform umfasst das Zwischenschichtdielektrikum 350 Siliziumdioxid. In verschiedenen Ausführungsformen kann das Zwischenschichtdielektrikum selbst planarisierend sein, oder die oberseitige Oberfläche des Zwischenschichtdielektrikums 350 kann durch ein chemisch-mechanisches Polieren (CMP) unter Verwendung des Opfergates 420 als Polierstopp planarisiert werden.
  • Mit weiterem Bezug auf 1 und die 1A-1D umfasst ein Replacement-Metal-Gate-Modul (RMG-Modul) ein Entfernen des Opfergates und die nachfolgende Bildung eines funktionellen Gates 410 über den oberseitigen Oberflächen und Seitenwandoberflächen der Kanalbereiche 122 der Finnen 120. Das Gate 410 umfasst eine konforme Gatedielektrikumsschicht, die direkt über den freiliegenden oberseitigen Oberflächen und Seitenwandoberflächen der Finnen 120 gebildet ist, eine Austrittsarbeitsmetallschicht, die über dem Gatedielektrikum gebildet ist, und eine leitfähige Füllschicht, die über der Austrittsarbeitsmetallschicht gebildet ist. Aus Gründen der Übersichtlichkeit sind die einzelnen Gateschichten nicht dargestellt.
  • Das Gatedielektrikum kann Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, ein High-k-Dielektrikum oder ein anderes geeignetes Material umfassen. Gemäß der Verwendung hierin weist ein High-k-Material eine Dielektrizitätskonstante auf, die größer ist als die von Siliziumnitrid. Ein High-k-Dielektrikum kann eine binäre oder ternäre Verbindung umfassen, wie Hafniumoxid (HfO2). Weitere beispielhafte High-k-Dielektrika umfassen, ohne Beschränkung, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, BaTiO3, LaAlO3, Y2O3, HfOxNy, HfSiOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, SiOxNy, SiNx, ein Silikat davon und eine Legierung davon. Jeder Wert von x kann unabhängig von 0,5 bis 3 variieren und jeder Wert von y kann unabhängig von 0 bis 2 variieren. Die Dicke des Gatedielektrikums kann von 1 nm bis 10 nm reichen, beispielsweise 1, 2, 4, 6, 8 oder 10 nm, einschließlich der Bereiche zwischen jedem der vorgehenden Werte. In verschiedenen Ausführungsformen umfasst das Gatedielektrikum eine dünne Schicht (z.B. 0,5 nm) aus Siliziumdioxid und eine darüberliegende Schicht aus einem dielektrischen High-k-Material.
  • Die Gateleiterschicht wird über der Gatedielektrikumsschicht gebildet. Die Gateleiterschicht kann ein leitendes Material umfassen, wie etwa Polysilizium, Siliziumgermanium, ein leitfähiges Metall, wie Al, W, Cu, Ti, Ta, W, Pt, Ag, Au, Ru, Ir, Rh und Re, Legierungen aus leitenden Metallen, zum Beispiel Al-Cu, Silizide von einem oder mehreren leitfähigen Metallen, beispielsweise W-Silizid, und Pt-Silizid, oder andere leitfähige Metallverbindungen wie TiN, TiC, TiSiN, titan, TaN, TaAlN, TaSiN, TaRuN, WSiN , NiSi, CoSi, sowie Kombinationen davon. Der Gateleiter 430 kann so eine oder mehrere Schichten von Materialien, wie zum Beispiel einen Metallstapel mit einer Barrierenschicht, Austrittsarbeitsmetallschicht und leitfähigen Füllschicht umfassen.
  • Die Gateleiterschicht kann eine konforme Austrittsarbeitsmetallschicht umfassen, die direkt über dem Gatedielektrikum gebildet wird. Der Gateleiter kann unter Verwendung eines herkömmlichen Abscheidungsprozesses gebildet werden, wie zum Beispiel ALD, CVD, einer metallorganischen chemischen Gasphasenabscheidung (MOCVD), Molekularstrahlepitaxie (MBE), PVD, Sputtern, Plattieren, Verdampfen, lonenstrahlabscheidung, Elektronenstrahlabscheidung, laserunterstützte Abscheidung oder chemische Lösungsabscheidung.
  • Nach einem Aussparungsätzen des Gatestapels kann eine selbstausgerichtete Gatekappe 420 direkt über dem Gate 410 gebildet werden. Nach Abscheidung des Gate-Kappenmaterials kann ein Polierschritt verwendet werden, um übermäßiges Material zu entfernen und eine planarisierte Struktur zu bilden. Beispielsweise kann die Gate-Kappe 420 ein Nitridmaterial, z.B. Siliziumnitrid oder Siliziumoxynitrid (SiON), umfassen.
  • Gemäß der Darstellung in 1 ist ein Gateschnittbereich 510 außerhalb der aktiven Gebiete 102A, 102B insbesondere über dem STI 160 angeordnet und stellt das Gebiet dar, an dem ausgewählte Abschnitte des Gates 410 geschnitten und durch ein ätzselektives Material ersetzt werden, um benachbarte funktionale Gates zu isolieren. In 1 ist auch ein Finnenschnittbereich 520 gezeigt, an dem ausgewählte Finnen innerhalb des ersten aktiven Gebiets 102A geschnitten werden, um eine Einzeldiffusionsunterbrechung gemäß beispielhaften Ausführungsformen zu bilden. Die Bildung der SDB umfasst auch ein Ätzen des Gates 410, das die Finnen überlagert. In beispielhaften Prozessen treten die Bildung eines Gateschnitts, beispielsweise durch Ätzen des Gates 410 zur Bildung einer Gateschnittöffnung und ein Hinterfüllen der Gateschnittöffnung mit einem isolierenden Dielektrikum, und die Bildung einer Einzeldiffusionsunterbrechung, z.B. durch Ätzen des Gates 410 und der darunter liegenden Finnen 120 innerhalb des ersten aktiven Gebiets 102A zur Bildung einer Finnenschnittöffnung und ein Hinterfüllen der Finnenschnittöffnung mit einem isolierenden Dielektrikum, gleichzeitig auf. Insbesondere werden eine einzige Maske, ein einzelner Ätzschritt und ein einzelner Abscheidungsschritt verwendet, um den Gateschnitt und die SDB zu bilden.
  • In 1 verläuft die Bezugslinie A durch den Gateschnittbereich 510 der Architektur zwischen den aktiven Gebieten 102A, 102B, insbesondere über der Flachgrabenisolation 160. Die Bezugslinie B verläuft entlang des Gates 410 und quer zu dem ersten aktiven Gebiet 102A, dem Isolationsbereich 160 mit dem Gateschnittbereich 510 und dem zweiten aktiven Gebiet 102B. Die Bezugslinie C verläuft entlang der Finne 120 innerhalb des ersten aktiven Gebiets 102A und quer zu dem Finnen-Schnittbereich 520, während die Bezugslinie D entlang einem Gate innerhalb des ersten aktiven Gebiets 102A und durch den Finnenschnittbereich 520 verläuft. Mit Bezug auf das schematische Layout von 1 stellen die 1A bis 6A Querschnittansichten entlang der Linie A dar, stellen die 1B bis 6B Querschnittansichten entlang der Linie B dar, stellen die 1C bis 6C Querschnittansichten entlang der Linie C dar und stellen die 1D bis 6D Querschnittansichten entlang der Linie D dar.
  • Mit Bezug auf die 2A - 2D wird eine Maskenschicht 500 über den Strukturen der 1A bis 1D gebildet und unter Verwendung von bekannter Photolithographie strukturiert, um einen Gateschnittbereich 510 und Finnenschnittbereich 520 festzulegen. In einem beispielhaften Verfahren kann die Maskenschicht 500 einen Photolack umfassen. Gemäß weiteren Ausführungsformen kann die Maskenschicht 500 ein photoempfindliches organisches Polymer umfassen, das, wenn es elektromagnetischer Strahlung ausgesetzt wird, chemisch verändert und somit durch ein Entwicklungslösungsmittel konfiguriert wird. Zum Beispiel kann ein photoempfindliches organisches Polymer ein Polyacrylat, Epoxidharz, Phenolharz, Polyamidharz, Polyimidharz, ungesättigtes Polyesterharz, Polyphenylenetherharz, Polyphenylensulfidharz oder Benzocyclobuten sein.
  • Unter Verwendung der strukturierten Maskenschicht 500 als einer Ätzmaske wird ein Richtungsätzen, wie ein reaktives lonenätzen (RIE), verwendet, um freigelegte Abschnitte des Gates 410 innerhalb des Gateschnittbereichs 510 zu entfernen, um eine Gateschnittöffnung 512 zu bilden und um gleichzeitig freiliegende Abschnitte des Gates 410 und Abschnitte der Finne 120 unterhalb des Gates 410 innerhalb des Finnenschnittbereichs 520 zu entfernen, so dass eine Finnenschnittöffnung 522 gebildet wird. Die leitfähige Füllschicht legt einen Großteil der Seitenwände der Gateschnittöffnung 512 und der Finnenschnittöffnung 522 fest.
  • Anstelle eines reaktiven Ionenätzens können Gateschnittöffnungen und Finnenschnittöffnungen unter Verwendung von alternierenden Trockenätzverfahren gebildet werden, wie ein Plasmaätzen, Ionenstrahlätzen oder eine Laserablation und/oder ein chemischen Nassätzprozess.
  • In der dargestellten Ausführungsform der 2A-2D werden eine Gate-Kappe 420, ein Gate 410 und Finnen 120 selektiv mit Bezug auf die Abstandshalter 200, die dielektrische Zwischenschicht 350 und die STI-Schicht 160 geätzt. Die STI-Schicht 160 kann eine Bodenfläche der Gateschnittöffnungen 512 bilden, wie in den 2A und 2B gezeigt ist. Mit Bezug auf 2C erstreckt sich die Finnenschnittöffnung 522 unter einer oberseitigen Oberfläche der Finne 120 zwischen benachbarten Abstandshaltern 200. Gemäß der Darstellung in 2D können Finnen 120 innerhalb des Finnenschnittbereichs 520 mit Bezug auf das STI 160 ausgespart werden.
  • Mit Bezug auf die 3A bis 3D werden die Gate-Öffnungen 512 und die Finnenschnittöffnungen 522 mit einer Opferfüllschicht 550 nach Entfernung der Maske 500 hinterfüllt. Gemäß verschiedenen Ausführungsformen wird die Opferfüllschicht 550 aus einem Material gebildet, das bezüglich der Abstandshalterschicht 200 und dem Zwischenschichtdielektrikum 350 ätzselektiv ist. In verschiedenen Ausführungsformen kann die Opferfüllschicht 550 ein Low-k-Material umfassen, wie amorphen Kohlenstoff oder eine organische Planarisierungsschicht (OPL). Es kann ein CMP-Schritt verwendet werden, um die Struktur zu planarisieren.
  • Mit Bezug auf die 4A-4D wird eine Blockmaske (nicht dargestellt) über den ersten und zweiten aktiven Gebieten 102A, 102B gebildet und ein nachfolgender Ätzschritt wird verwendet, um das Zwischenschichtdielektrikum 350 und die Opferschicht 340 aus amorphem Silizium aus den nichtkontaktierten Bereichen zu entfernen, insbesondere über dem STI 160 (4A), wohingegen das Zwischenschichtdielektrikum 350 und die Opferschicht 340 aus amorphem Silizium in den aktiven Gebieten des Substrats gehalten werden (4C). Während des Ätzens der ILD 350 und des amorphen Siliziums 340 wird die Opferfüllschicht 550 angepasst, so dass sie Ätzschäden am Gate 410 verhindert (4B und 4D). Die Blockmaske und die Opferfüllschicht 550 können dann z.B. durch Veraschen entfernt werden, wie in 5A-5D dargestellt ist. Das Entfernen der Opferfüllschicht 550 öffnet erneut die Gateschnittöffnungen 512 und Finnenschnittöffnungen 522.
  • Mit Bezugnahme auf 6 und die 6A-6D wird eine dielektrische Isolationsschicht 700 innerhalb der Gateschnittöffnung 512, der Finnenschnittöffnung 522 und innerhalb von Gräben zwischen benachbarten Gates über dem STI 160 in einem einzigen Abscheidungsschritt gebildet. In der veranschaulichten Ausführungsform erstreckt sich das Isolationsdielektrikum 700 kontinuierlich von den Seitenwänden der Gate-Kappe 420 zu einer oberseitigen Oberfläche der Flachgrabenisolationsschicht 160. Die abgeschiedene dielektrische Isolationsschicht 700 wird dann poliert, um eine planarisierte Struktur zu bilden. Die dielektrische Isolationsschicht 700 kann beispielsweise Siliziumnitrid umfassen.
  • Zur Bildung von leitfähigen Kontakten zu den Source/Drain-Anschlüssen 300 werden jeweils die ILD 350, die amorphe Siliziumschicht 340 und der konforme Liner 300 über den Source/Drain-Gebieten 124 der Finnen 120 entfernt, um selbstausgerichtete Kontaktöffnungen zu bilden. Die Entfernung der ILD, der amorphen Siliziumschicht und des konformen Liners kann mit einem oder mehreren Ätzschritten durchgeführt werden, die gegenüber den benachbarten, freiliegenden Schichten selektiv sind. Zum Beispiel können das ILD 350, die amorphe Siliziumschicht 340 und der Liner 330 durch eine reaktive Ionenätzung oder isotrope Ätzung, wie eine Nassätzung oder eine isotrope Plasmaätzung, entfernt werden.
  • Innerhalb der Kontaktöffnungen und über den freiliegenden Oberflächen der Source/Drain-Anschlüsse 300 wird dann ein leitfähiger Kontakt z. B. durch Abscheiden eines leitfähigen Liners und einer Barriereschicht (zusammen 610) und anschließendes Füllen der Kontaktöffnungen mit einem leitenden Material 620 wie Wolfram oder Kobalt gebildet. Es kann dann ein CMP-Schritt verwendet werden, um die Struktur zu planarisieren. Der leitfähige Liner ist typischerweise aus Titan und die Barriereschicht kann aus Titannitrid (TiN) sein.
  • Leitfähige Kontakte können ein Metall umfassen, das mit den Source/Drain-Anschlüssen 300 einen ohmschen Kontakt bildet. Eine Silizidschicht (z.B. Titansilizid) kann durch eine Reaktion zwischen dem leitfähigen Liner (z.B. Titan) und den Source/Drain-Anschlüssen 300 in situ gebildet werden, um einen Grabensilizidkontakt zu bilden.
  • Im Zusammenhang mit den verschiedenen hierin offenbarten Ausführungsformen werden die Öffnungen für den Gateschnitt und den Finnenschnitt durch Ätzen eines funktionellen Gatestapels (und nicht eines Opfergates) gebildet. Die einzelnen Schichten des Gatestapels 410, einschließlich des Gatedielektrikums 412, der Austrittsarbeitsmetallschicht 414 und der leitfähigen Füllschicht 416, sind in den 6B und 6D dargestellt. Als Folge des Ätzens und Hinterfüllens einer Öffnung in einem zuvor gebildeten Gate 410 ist zu beachten, dass die dielektrische Isolationsschicht 700 direkt über der leitfähigen Füllschicht 416 innerhalb von jeder aus den Gateschnittöffnungen und den Finnenschnittöffnungen angeordnet wird, insbesondere entlang der Längsrichtung von jedem Gate 410.
  • Darüber hinaus ist die dielektrische Isolationsschicht 700 in der dargestellten Ausführungsform unter Bezugnahme auf 6D direkt über einer oberseitigen Oberfläche der ausgesparten Finnen 120 innerhalb des Finnenschnittbereichs 520 angeordnet. Alternativ kann die dielektrische Isolationsschicht 700 oberhalb der Finnen innerhalb des Finnenschnittbereichs 520 abgeschnürt sein, was zur Bildung eines Luftspalts (nicht dargestellt) zwischen dem Isolationsdielektrikum und den Finnen 120 führt.
  • In den 1-6 ist ein Replacement-Metal-Gate-Verfahren zur Bildung eines FinFET dargestellt. Während der Herstellung werden eine einzige Photolithographiemaske und ein entsprechender Ätzschritt verwendet, um Gateschnittöffnungen und Finnenschnittöffnungen zu bilden. Nach einem Strukturierungsschritt zur Bereitstellung einer Segmentierung für leitfähige Source/Drain-Kontakte wird eine dielektrische Isolationsschicht innerhalb von jeder der Gateschnittöffnungen, Finnenschnittöffnungen und von jedem der Gräben über Flachgrabenisolation abgeschieden.
  • Gemäß der Verwendung hierin umfassen die Singularformen „ein, eine, eines“ und „der, die, das“ mehrere Referenzen, sofern der Kontext nichts anderes vorschreibt. So umfasst beispielsweise die Bezugnahme auf eine „Finne“ Beispiele mit zwei oder mehr solcher „Finnen“, es sei denn, der Kontext zeigt deutlich etwas anderes.
  • Sofern nicht ausdrücklich anders angegeben, ist es in keiner Weise beabsichtigt, dass eine der hierin dargelegten Methoden so ausgelegt wird, dass ihre Schritte in einer bestimmten Reihenfolge ausgeführt werden müssen. Wenn ein Verfahrensanspruch nicht tatsächlich eine Reihenfolge angibt, in der seine Schritte erfolgen sollen, oder wenn in den Ansprüchen oder der Beschreibung nicht ausdrücklich angegeben ist, dass die Schritte auf eine bestimmte Reihenfolge beschränkt sein sollen, ist es in keiner Weise beabsichtigt, eine bestimmte Reihenfolge anzugeben. Jedes in einem Anspruch angegebene Merkmal oder Aspekt kann mit jedem anderen angegebenen Merkmal oder Aspekt aus einem anderen Anspruch kombiniert oder modifiziert werden.
  • Es versteht sich, dass, wenn ein Element wie eine Schicht, ein Bereich oder ein Substrat als auf einem anderen Element gebildet, abgeschieden oder „auf“ oder „über“ einem anderen Element angeordnet bezeichnet wird, es direkt auf dem anderen Element sein kann oder auch dazwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu, wenn ein Element als „direkt auf“ oder „direkt über“ einem anderen Element bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
  • Während verschiedene Merkmale, Elemente oder Schritte bestimmter Ausführungsformen unter Verwendung von „umfassend“ offenbart sein können, ist zu verstehen, dass alternative Ausführungsformen, einschließlich solcher, die mit „bestehend aus“ oder „im Wesentlichen bestehend aus“ beschrieben werden, impliziert sind. So umfassen beispielsweise implizite alternative Ausführungsformen zu einer dielektrischen Schicht, die Siliziumnitrid umfasst oder daraus besteht, Ausführungsformen, in denen eine dielektrische Schicht im Wesentlichen aus Siliziumnitrid gebildet ist, und Ausführungsformen, in denen eine dielektrische Schicht aus Siliziumnitrid gebildet ist.
  • Dem Fachmann wird klar sein, dass an der vorliegenden Erfindung verschiedene Änderungen und Variationen vorgenommen werden können, ohne vom Wesen und Umfang der Erfindung abzuweichen. Da Änderungen, Kombinationen, Unterzusammenstellungen und Variationen der offenbarten Ausführungsformen, die Wesen und Substanz der Erfindung umfassen, für den Fachmann ersichtlich sind, sollte die Erfindung so ausgelegt werden, dass sie alles umfasst, was in den Anwendungsbereich der beigefügten Ansprüche und ihrer Äquivalente fällt.

Claims (17)

  1. Halbleitervorrichtung, umfassend: eine Mehrzahl von Halbleiterfinnen, die über einem Halbleitersubstrat angeordnet sind, wobei die Halbleiterfinnen jeweils ein Source/Drain-Gebiet und einen Kanalbereich neben dem Source/Drain-Gebiet aufweisen; eine Flachgrabenisolationsschicht, die über einer oberseitigen Oberfläche des Halbleitersubstrats und um untere Abschnitte der Finnen herum angeordnet ist; einen Gatestapel, der über den Kanalbereichen angeordnet ist, wobei der Gatestapel eine Gatedielektrikumsschicht, eine Austrittsarbeitsmetallschicht über der Gatedielektrikumsschicht und eine leitfähige Füllschicht über der Austrittsarbeitsmetallschicht umfasst; eine Gatekappe, die über dem Gatestapel angeordnet ist; und eine dielektrische Isolationsschicht, die sich durch den Gatestapel erstreckt, wobei die dielektrische Isolationsschicht direkt über Seitenwänden der leitenden Füllschicht angeordnet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die dielektrische Isolationsschicht mit einem Abschnitt der Austrittsarbeitsmetallschicht in direktem Kontakt steht.
  3. Halbleitervorrichtung nach Anspruch 1, wobei eine oberseitige Oberfläche von mindestens einer der Finnen unter einer oberseitigen Oberfläche der Flachgrabenisolationsschicht angeordnet ist und das Isolationsdielektrikum über der oberseitigen Oberfläche der mindestens einen der Finnen angeordnet ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei eine oberseitige Oberfläche von mindestens einer der Finnen unter einer oberseitigen Oberfläche der Flachgrabenisolationsschicht angeordnet ist und das Isolationsdielektrikum von der oberseitigen Oberfläche der mindestens einen der Finnen durch einen Luftspalt beabstandet ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei sich das Isolationsdielektrikum von den Seitenwänden der Gate-Kappe bis zu einer oberseitigen Oberfläche der Flachgrabenisolationsschicht kontinuierlich erstreckt.
  6. Halbleitervorrichtung nach Anspruch 1, ferner umfassend einen leitfähigen Kontakt, der über dem Source/Drain-Gebiet angeordnet ist.
  7. Halbleitervorrichtung, umfassend: einen Gatestapel, der über einem Kanalbereich einer Halbleiterschicht angeordnet ist, wobei der Gatestapel eine Gatedielektrikumsschicht, eine Austrittsarbeitsmetallschicht über der Gatedielektrikumsschicht und eine leitfähige Füllschicht über der Austrittsarbeitsmetallschicht umfasst; und eine dielektrische Isolationsschicht, die sich durch den Gatestapel erstreckt, wobei die dielektrische Isolationsschicht direkt über Seitenwänden der leitfähigen Füllschicht angeordnet ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die Halbleiterschicht eine Halbleiterfinne umfasst.
  9. Halbleitervorrichtung nach Anspruch 7, wobei sich das Isolationsdielektrikum von Seitenwänden einer Gate-Kappe über dem Gatestapel zu einer oberseitigen Oberfläche einer Flachgrabenisolationsschicht unter dem Gatestapel erstreckt.
  10. Verfahren zum Bilden einer Halbleitervorrichtung, umfassend: ein Bilden einer Mehrzahl von Halbleiterfinnen über einem Halbleitersubstrat, wobei die Halbleiterfinnen jeweils ein Source/Drain-Gebiet und einen Kanalbereich neben dem Source/Drain-Gebiet aufweisen; ein Bilden einer Flachgrabenisolationsschicht über einer oberseitigen Oberfläche des Halbleitersubstrats und um untere Abschnitten der Finnen herum; ein Bilden eines Gatestapels über den Kanalbereichen, wobei der Gatestapel eine Gatedielektrikumsschicht, eine Austrittsarbeitsmetallschicht über der Gatedielektrikumsschicht und eine leitfähige Füllschicht über der Austrittsarbeitsmetallschicht umfasst; ein Bilden einer Gateschnittöffnung durch Ätzen eines ersten Grabens in den Gateschnittstapel innerhalb eines ersten Bereichs des Substrats, wobei die Flachgrabenisolationsschicht an einem Boden des ersten Grabens freiliegt; ein Bilden einer Finnenschnittöffnung durch Ätzen eines zweiten Grabens in den Gatestapel und teilweise durch mindestens eine Finne innerhalb eines zweiten Bereichs des Substrats, wobei die Gateschnittöffnung und die Finnenschnittöffnung gleichzeitig gebildet werden.
  11. Verfahren nach Anspruch 10, ferner umfassend ein Bilden eines Isolationsdielektrikums innerhalb der ersten und zweiten Gräben.
  12. Verfahren nach Anspruch 10, ferner umfassend ein gleichzeitiges Bilden eines Isolationsdielektrikums innerhalb der ersten und zweiten Gräben.
  13. Verfahren nach Anspruch 10, wobei das Bilden des ersten Grabens ein bezüglich der Flachgrabenisolationsschicht selektives Ätzen der Gatedielektrikumsschicht, der Austrittsarbeitsmetallschicht und der leitfähigen Füllschicht umfasst.
  14. Verfahren nach Anspruch 10, wobei das Bilden des zweiten Grabens ein mit Bezug auf die Flachgrabenisolationsschicht selektives Ätzen der Gatedielektrikumsschicht, der Austrittsarbeitsmetallschicht, der leitfähigen Füllschicht und der mindestens einen Finne umfasst.
  15. Verfahren nach Anspruch 10, ferner umfassend ein Bilden einer Opferschicht aus amorphem Silizium über den Source/Drain-Gebieten der Finnen und ein Bilden eines Zwischenschichtdielektrikums über der Opferschicht aus amorphem Silizium.
  16. Verfahren nach Anspruch 15, ferner umfassend: ein Aussparen des Gatestapels mit Bezug auf eine oberseitige Oberfläche des Zwischenschichtdielektrikums, um eine Aussparung zu bilden; und ein Bilden einer Gate-Kappe innerhalb der Aussparung.
  17. Verfahren nach Anspruch 16, wobei das Bilden der ersten und zweiten Gräben ferner ein Ätzen der Gate-Kappe vor dem Ätzen in die Gatestapel umfasst.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164795B2 (en) * 2020-03-24 2021-11-02 Globalfoundries U.S. Inc. Transistors with source/drain regions having sections of epitaxial semiconductor material
CN113764276B (zh) * 2020-06-03 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US11728413B2 (en) * 2020-07-30 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate capping structures in semiconductor devices

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624043B2 (en) * 2001-09-24 2003-09-23 Sharp Laboratories Of America, Inc. Metal gate CMOS and method of manufacturing the same
CN102117828B (zh) * 2009-12-30 2013-02-06 中国科学院微电子研究所 半导体器件及其制造方法
JP5661524B2 (ja) * 2011-03-22 2015-01-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US9076817B2 (en) * 2011-08-04 2015-07-07 International Business Machines Corporation Epitaxial extension CMOS transistor
US8907431B2 (en) * 2011-12-16 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple threshold voltages
US9337318B2 (en) 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US8846491B1 (en) * 2013-06-19 2014-09-30 Globalfoundries Inc. Forming a diffusion break during a RMG process
US9472672B2 (en) 2013-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating fin mismatch using isolation last
US9515163B2 (en) 2013-09-09 2016-12-06 Globalfoundries Inc. Methods of forming FinFET semiconductor devices with self-aligned contact elements using a replacement gate process and the resulting devices
US9412656B2 (en) 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
US9373641B2 (en) 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
US9721793B2 (en) 2015-08-07 2017-08-01 Tokyo Electron Limited Method of patterning without dummy gates
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US20170148682A1 (en) 2015-11-19 2017-05-25 International Business Machines Corporation Finfet with post-rmg gate cut
US9502407B1 (en) * 2015-12-16 2016-11-22 International Business Machines Corporation Integrating a planar field effect transistor (FET) with a vertical FET
US9831346B1 (en) * 2016-07-27 2017-11-28 GlobalFoundries, Inc. FinFETs with air-gap spacers and methods for forming the same
US9721848B1 (en) 2016-10-28 2017-08-01 International Business Machines Corporation Cutting fins and gates in CMOS devices
TWI707473B (zh) * 2016-11-23 2020-10-11 聯華電子股份有限公司 半導體裝置以及其製作方法
US10079289B2 (en) 2016-12-22 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
US9929157B1 (en) * 2016-12-22 2018-03-27 Globalfoundries Inc. Tall single-fin fin-type field effect transistor structures and methods
US10014296B1 (en) * 2017-04-14 2018-07-03 Globalfoundries Inc. Fin-type field effect transistors with single-diffusion breaks and method
US10290544B2 (en) * 2017-10-10 2019-05-14 Globalfoundries Inc. Methods of forming conductive contact structures to semiconductor devices and the resulting structures
US10388652B2 (en) * 2017-11-14 2019-08-20 Globalfoundries Inc. Intergrated circuit structure including single diffusion break abutting end isolation region, and methods of forming same

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