DE102020134585A1 - Eingebettete stressoren in epitaxie-source/drain-bereichen - Google Patents

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Abstract

Ein Verfahren umfasst das Bilden einer Halbleiterfinne, das Bilden eines Gate-Stapels auf der Halbleiterfinne und eines Gate-Abstandshalters auf einer Seitenwand des Gate-Stapels. Das Verfahren umfasst ferner das Vertiefen der Halbleiterfinne, um eine Vertiefung zu bilden, das Durchführen eines ersten Epitaxieprozesses, um eine erste Epitaxie-Halbleiterschicht in der Vertiefung aufzuwachsen, wobei die erste Epitaxie-Halbleiterschicht, und das Durchführen eines zweiten Epitaxieprozesses, um einen eingebetteten Stressor aufzuwachsen, der sich in die Vertiefung erstreckt. Der eingebettete Stressor weist einen oberen Abschnitt auf, der höher als eine obere Oberfläche der Halbleiterfinne liegt, wobei der obere Abschnitt eine erste Seitenwand aufweist, die eine zweite Seitenwand des Gate-Abstandshalters kontaktiert, und wobei die Seitenwand ein unteres Ende aufweist, das mit der oberen Oberfläche der Halbleiterfinne auf gleicher Höhe liegt. Der eingebettete Abstandshalter weist einen unteren Abschnitt auf, der tiefer als die obere Oberfläche der Halbleiterfinne liegt.

Description

  • PRIORITÄTSANSPRUCH UND BEZUGNAHME
  • Diese Anmeldung beansprucht die Priorität der U.S. vorläufigen Anmeldung (Provisional Application) No. 63/065,201 , die am 13. August 2020 mit dem Titel „Embedded Stressor in EPI CD“ eingereicht wurde, und der Anmeldung No. 63/078,543 , die am 15. September 2020 mit dem Titel „Embedded Stressor in EPI CD“ eingereicht wurde. Diese Anmeldungen werden hiermit durch Bezugnahme einbezogen.
  • HINTERGRUND
  • Bei der Herstellung von Finnen-Feldeffekttransistoren wurden Source-/Drain-Bereiche typischerweise durch Ausbilden von Halbleiterfinnen, Vertiefen von Halbleiterfinnen zur Bildung von Vertiefungen und durch Wachsen von Epitaxiebereichen ausgehend von den Vertiefungen ausgebildet. Epitaxiebereiche, die aus den Vertiefungen benachbarter Halbleiterfinnen gewachsen werden, können miteinander verschmelzen, und die resultierenden Epitaxiebereiche können ebene oberen Oberflächen aufweisen. Die Source/Drain-Kontaktstecker werden so ausgebildet, dass sie eine elektrische Verbindung zu den Source/Drain-Bereichen herstellen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden detaillierten Beschreibung zu verstehen, wenn sie zusammen mit den begleitenden Figuren gelesen werden. Es wird darauf hingewiesen, dass Gemäß der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden, um die Klarheit der Diskussion.
    • Die 1, 2, 3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 8C, 9A, 9B, 10A, 10B und 10C zeigen perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Herstellung eines Finnen-Feldeffekttransistoren (FinFET) gemäß einigen Ausführungsformen.
    • 11 zeigt die Verteilung von Phosphor und Germanium in einem Epitaxiebereich gemäß einigen Ausführungsformen.
    • 12 zeigt die Verteilung von Phosphor, Arsen und Germanium in einem Epitaxiebereich gemäß einigen Ausführungsformen.
    • 13 veranschaulicht einen Prozessablauf zur Herstellung eines FinFET gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen bzw. Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffer und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und stellt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen dar.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unter“, „über“, „ober“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen des Geräts im Gebrauch oder Betrieb umfassen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Es werden ein Finnen-Feldeffekttransistor (FinFET) und das Verfahren zu seiner Herstellung bereitgestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Source/Drain-Bereich eines FinFETs mit einem eingebetteten Stressor ausgebildet, so dass die Dotierstoffaktivierung verbessert wird. Außerdem hat der Source/Drain-Bereich eine wellenförmige obere Oberfläche, so dass die Kontaktfläche zwischen dem Source/Drain-Kontaktstecker und dem darunterliegenden Source/Drain-Bereich vergrößert und der Kontaktwiderstand verringert wird. Die hier besprochenen Ausführungsformen sollen Beispiele liefern, um die Herstellung oder Verwendung des Gegenstands dieser Offenbarung zu ermöglichen, und ein Fachmann wird leicht verstehen, dass Modifikationen innerhalb der betrachteten Bereiche der verschiedenen Ausführungsformen vorgenommen werden können. In den verschiedenen Ansichten und illustrativen Ausführungsformen werden gleiche Bezugszeichen zur Bezeichnung gleicher Elemente verwendet. Obwohl die Verfahrensausführungen in einer bestimmten Reihenfolge beschrieben werden, können andere Verfahrensausführungen in jeder logischen Reihenfolge ausgeführt werden.
  • Die 1, 2, 3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 8C, 9A, 9B, 10A, 10B und 10C zeigen perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse sind auch schematisch in dem in 13 dargestellten Prozessablauf wiedergegeben.
  • 1 zeigt eine perspektivische Ansicht einer Anfangsstruktur. Die Anfangsstruktur umfasst einen Wafer 10, der außerdem ein Substrat 20 enthält. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat sein kann. Die obere Oberfläche des Substrats 20 kann eine (100) Oberflächenebene aufweisen. Das Substrat 20 kann mit einer p-Typ- oder einer n-Typ-Verunreinigung dotiert sein. Isolationsbereiche 22, wie z. B. Shallow Trench Isolation (STI)-Bereiche, können so ausgebildet sein, dass sie sich von einer oberen Oberfläche des Substrats 20 in das Substrat 20 hinein erstrecken. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Bereichen 22 werden als Halbleiterstreifen 24 bezeichnet. Die oberen Oberflächen der Halbleiterstreifen 24 und die oberen Oberflächen der STI-Bereiche 22 können gemäß einigen Ausführungsformen im Wesentlichen auf gleicher Höhe liegen.
  • Die STI-Bereiche 22 können ein Liner-Oxid (nicht dargestellt) enthalten, das ein thermisches Oxid sein kann, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats 20 ausgebildet wird. Das Liner-Oxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die z. B. durch Atomlagerabscheidung (ALD, „Atomic Layer Deposition“), hochintensive plasmaunterstützte chemische Gasphasenabscheidung (HDPCVD, „High-Density Plasma Chemical Vapor Deposition“) oder chemische Gasphasenabscheidung (CVD, „Chemical Vapor Deposition)“ ausgebildet wird. Die STI-Bereiche 22 können auch ein dielektrisches Material über dem Liner-Oxid enthalten, wobei das dielektrische Material unter Verwendung von Flowable Chemical Vapor Deposition (FCVD), Spin-On oder ähnliches gebildet werden kann.
  • Bezugnehmend auf 2 werden die STI-Bereiche 22 vertieft, so dass die oberen Abschnitte der Halbleiterstreifen 24 höher als die oberen Oberflächen 22A der STI-Bereiche 22 herausragen, um herausragende Finnen 24' zu bilden. Der entsprechende Prozess ist als Prozess 202 in dem in 13 gezeigten Prozessablauf dargestellt. Die Abschnitte der Halbleiterstreifen 24 in den STI-Bereichen 22 werden weiterhin als Halbleiterstreifen bezeichnet. Das Ätzen kann mit einem Trockenätzverfahren durchgeführt werden, wobei als Ätzgase ein Gemisch aus HF und NH3 verwendet werden kann. Das Ätzen kann auch mit einem Gemisch aus NF3 und NH3 als Ätzgase durchgeführt werden. Während des Ätzvorgangs kann ein Plasma erzeugt werden. Es kann auch Argon enthalten sein. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Vertiefen der STI-Bereiche 22 mit einem Nassätzverfahren durchgeführt. Die Ätzchemikalie kann z. B. eine HF-Lösung enthalten.
  • Gemäß einigen Ausführungsformen können die Finnen zur Bildung der FinFETs durch jedes geeignete Verfahren ausgebildet/strukturiert werden. Beispielsweise können die Finnen mit einem oder mehreren Fotolithografieverfahren strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren. Im Allgemeinen werden bei Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren Fotolithografie und selbstausrichtende Verfahren kombiniert, so dass Strukturen erzeugt werden können, die z. B. kleinere Abstände aufweisen als die, die sonst mit einem einzelnen, direkten Fotolithografieverfahren erzielt werden können. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und mit einem Fotolithografieprozess strukturiert. Entlang der strukturierten Opferschicht werden Abstandshalter in einem selbstausrichtenden Prozess gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter oder Dorne können dann für die Strukturierung der Finnen verwendet werden.
  • Unter Bezugnahme auf die 3A, 3B und 3C werden Dummy-Gate-Stapel 30 auf den oberen Oberflächen und den Seitenwänden der herausragenden Finnen 24' gebildet. Der entsprechende Prozess ist als Prozess 204 in dem in 13 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen kann eine Finnengruppe zur Bildung eines FinFETs eine Vielzahl von eng aneinander gereihten Finnen umfassen. Das in 3B gezeigte Beispiel veranschaulicht beispielsweise eine 2-Finnen-Gruppe und das in 3C gezeigte Beispiel eine 3-Finnen-Gruppe. Die Finnen in derselben Finnengruppe können Abstände aufweisen, die kleiner als die Abstände zwischen benachbarten Finnengruppen sind.
  • Die in 3A gezeigte Querschnittsansicht ergibt sich aus dem Referenzquerschnitt A-A' in 3C, und die in 3B gezeigte vertikale Querschnittsansicht ergibt sich aus dem vertikalen Referenzquerschnitt B-B' in 3C. Es wird deutlich, dass, obwohl zur Verdeutlichung zwei Dummy-Gate-Stapel 30 dargestellt sind, mehr Dummy-Gate-Stapel gebildet werden können, die parallel zueinander sind, wobei die Vielzahl der Dummy-Gate-Stapel dieselbe(n) Halbleiterfinne(n) 24' kreuzt. Dummy-Gate-Stapel 30 können Dummy-Gate-Dielektrika 32 (3A) und Dummy-Gate-Elektroden 34 über den Dummy-Gate-Dielektrika 32 enthalten. Die Dummy-Gate-Elektroden 34 können z. B. aus amorphem Silizium oder Polysilizium gebildet werden, es können aber auch andere Materialien verwendet werden. Jeder der Dummy-Gate-Stapel 30 kann auch eine (oder mehrere) Hartmaskenschicht 36 über der Dummy-Gate-Elektrode 34 enthalten. Die Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumcarbonnitrid oder ähnliches gebildet werden. Dummy-Gate-Stapel 30 haben auch Längsrichtungen, die senkrecht zu den Längsrichtungen der herausragenden Finnen 24' verlaufen.
  • Als nächstes werden Gate-Abstandshalter 38 (3A und 3C) an den Seitenwänden der Dummy-Gate-Stapel 30 gebildet. Der entsprechende Prozess ist als Prozess 206 in dem in 13 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Abstandshalter 38 aus dielektrischen Materialien wie Silizium-Kohlenstoff-Oxynitrid (SiCN), Silizium-Oxy-Kohlenstoff-Oxynitrid (SiOCN), Siliziumnitrid oder ähnliches gebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur mit mehreren dielektrischen Schichten aufweisen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Gate-Abstandshalter 38 mehrschichtige Gate-Abstandshalter. Zum Beispiel kann jeder der Gate-Abstandshalter 38 eine SiN-Schicht und eine SiOCN-Schicht über der SiN-Schicht enthalten. In 3B sind auch Finnenabstandshalter 39 dargestellt, die an den Seitenwänden der herausragenden Finnen 24' ausgebildet sind. Der entsprechende Prozess ist auch als Prozess 206 in dem in 13 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Finnenabstandshalter 39 durch die gleichen Verfahren zur Bildung der Gate-Abstandshalter 38 gebildet. Beispielsweise können bei dem Verfahren zur Bildung von Gate-Abstandshaltern 38 einige Abschnitte der flächige(n) dielektrische(n) Schicht(en), die zur Bildung von Gate-Abstandshaltern 38 abgeschieden werden, nach dem Ätzen an den Seitenwänden der herausragenden Finnen 24' verbleiben, wodurch die FinnenAbstandshalter 39 gebildet werden. Gemäß einigen Ausführungsformen umfassen die Finnenabstandshalter 39 äußere Finnenabstandshalter wie den Finnenabstandshalter 39A, der an der Außenseite der äußersten Finne in der Finnengruppe angeordnet ist. Die Finnenabstandshalter 39 umfassen ferner innere Finnenabstandshalter wie den Finnenabstandshalter 39B, wobei der innere Finnenabstandshalter zwischen den Finnen 24' in derselben Finnengruppe angeordnet ist. Der Finnenabstandshalter 39C kann ein innerer Finnenabstandshalter oder ein äußerer Finnenabstandshalter sein, je nachdem, ob der Finnenabstandshalter eine weitere Finne auf der rechten Seite des Finnenabstandshalters 39C (und in derselben Finnengruppe) aufweist oder nicht. Der dargestellte Finnenabstandshalter 39C zeigt beispielhaft einen inneren Abstandshalter.
  • In 3A und den folgenden Figuren, die Querschnittsansichten zeigen, kann die Höhe der oberen Oberflächen 22A der STI-Bereiche 22 (3A) dargestellt sein, und die Halbleiterfinne 24' ist höher als die oberen Oberflächen 22A. Die unteren Oberflächen 22B (3A) der STI-Bereiche 22 sind ebenfalls in den Querschnittsansichten dargestellt. Die STI-Bereiche 22 befinden sich in der Ebene zwischen 22A und 22B und sind in 3A nicht dargestellt, da sie in anderen Ebenen liegen als dargestellt.
  • Unter Bezugnahme auf die 4A, 4B und 4C wird ein Ätzprozess (im Folgenden auch als Source/Drain-Vertiefungsprozess bezeichnet) durchgeführt, um die Abschnitte der herausragenden Finnen 24' zu vertiefen, die nicht durch Dummy-Gate-Stapel 30 und Gate-Abstandshalter 38 abgedeckt sind. Auf diese Weise werden Vertiefungen 40 gebildet. Der entsprechende Prozess ist als Prozess 208 in dem in 13 gezeigten Prozessablauf dargestellt. Die 4A und 4B zeigen die Querschnittsansichten aus den Referenzquerschnitten A-A bzw. B-B in 4C. Die Vertiefung kann anisotrop sein, daher sind die direkt unter den Dummy-Gate-Stapel 30 und den Gate-Abstandshaltern 38 liegenden Abschnitte der Finnen 24' geschützt und werden nicht geätzt. Die oberen Oberflächen der vertieften Halbleiterfinnen 24' können gemäß einigen Ausführungsformen höher sein als die oberen Oberflächen 22A der STI-Bereiche 22. Die Vertiefungen 40 sind auch auf gegenüberliegenden Seiten der Dummy-Gate-Stapel 30 angeordnet, wie in 3C gezeigt.
  • Gemäß einigen Ausführungsformen werden beim Ätzen der herausragenden Finnen 24' auch die Finnenabstandshalter 39 geätzt, so dass die Höhen des äußeren Abstandshalters 39A und des inneren Abstandshalters 39B reduziert werden. Die Finnenabstandshalter weisen somit die Höhen H1 und H2 auf (4B), wie in 3B gezeigt. Die Höhen H1 und H2 können gleich oder verschieden voneinander sein. Das Ätzen der Finnenabstandshalter 39 kann zur gleichen Zeit erfolgen, in der die Finnen 24' vertieft werden, wobei dem Ätzgas zum Vertiefen der herausragenden Finnen 24' ein oder mehrere Ätzgase zum Ätzen der Finnenabstandshalter 39 hinzugefügt werden. Das Ätzen der Finnenabstandshalter 39 kann auch nach dem Vertiefen der Finnen 24' erfolgen, wobei ein Ätzgas verwendet wird, das die Finnenabstandshalter 39 angreift. Die Einstellung der Höhen der Finnenabstandshalter 39 kann durch einen anisotropen Ätzprozess erfolgen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Vertiefung der herausragenden Finnen 24' durch einen Trockenätzschritt durchgeführt. Das Trockenätzen kann unter Verwendung von Prozessgasen wie C2F6, CF4, SO2, der Mischung aus HBr, Cl2 und O2, der Mischung aus HBr, Cl2, O2 und CF2 usw. durchgeführt werden. oder dergleichen. Das Ätzen kann anisotrop sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung, wie in 4A gezeigt, sind die Seitenwände der herausragenden Finnen 24', die der Vertiefung 40 zugewandt sind, im Wesentlichen vertikal und sind im Wesentlichen mit den äußeren Seitenwänden der Gate-Abstandshalter 38 bündig. Die Seitenwände der herausragenden Finnen 24', die der Vertiefung 40 zugewandt sind, können sich auf (110) Oberflächenebenen des Halbleitersubstrats 20 befinden. In 4B ist die Lage der Vertiefungen 40, die auch die entfernten Abschnitte der herausragenden Finnen 24' sind, dargestellt. Die gestrichelten Linien stellen auch herausragende Finnen 24' dar, die direkt unter Dummy-Gate-Stapeln 30 (4C) liegen, die sich in einer anderen Ebene als der dargestellten Ebene befinden.
  • Die 5A, 5B, 6A, 6B, 7A, 7B, 8A und 8B veranschaulichen die Verfahren zur Abscheidung von Epitaxiebereich(en) 42. In diesen und den folgenden Figuren kann den Figurennummern ein Buchstabe A oder B folgen, wobei der Buchstabe A angibt, dass die entsprechende Querschnittsansicht von einer Bezugsebene erhalten wird, die der Bezugsebene A-A in 4C entspricht, und der Buchstabe B angibt, dass die entsprechende Querschnittsansicht von einer Ebene erhalten wird, die der Bezugsebene B-B in 4C entspricht.
  • Unter Bezugnahme auf die 5A und 5B wird eine erste Epitaxieschicht 42A (die auch als Epitaxieschicht L1 bezeichnet wird) eines Epitaxiebereichs durch einen Epitaxieprozess abgeschieden. Der entsprechende Prozess ist in dem in 13 dargestellten Prozessablauf als Prozess 210 dargestellt. Gemäß einigen Ausführungsformen wird die Abscheidung durch einen nicht-konformen Abscheidungsprozess durchgeführt, so dass der untere Abschnitt der ersten Schicht 42A dicker ist als die Seitenwandabschnitte. Dies wird dadurch erreicht, dass das Wachstum auf der (100)-Oberfläche des Halbleitersubstrats 20 schneller erfolgt als auf der (110)-Oberfläche. Beispielsweise kann das Verhältnis der Bodendicke TB1 zur Seitenwanddicke TS1 im Bereich zwischen etwa 1,5 und etwa 4 liegen. Die Abscheidung kann mittels plasmagestützte chemische Ferngasenabscheidung (RPCVD, „Remote Plasma Chemical Vapor Deposition)“, plasmagestützte chemische Gasenabscheidung (PECVD, „Plasma Enhanced Chemical Vapor Deposition“) oder ähnliches erfolgen. Gemäß einigen Ausführungsformen wird die Epitaxieschicht 42A aus SiAs gebildet oder umfasst SiAs. Gemäß alternativen Ausführungsformen wird die Epitaxieschicht 42A aus SiP gebildet oder umfasst SiP. Gemäß weiteren alternativen Ausführungsformen wird die Epitaxieschicht 42A aus einer SiAs-Schicht und einer SiP-Schicht über der SiAs-Schicht gebildet oder umfasst diese. Das Prozessgas zum Abscheiden der Epitaxieschicht 42A kann ein siliziumhaltiges Gas wie Silan, Disilan (Si2H6), Dicholorosilan (DCS) oder ähnliches und ein dotierstoffhaltiges Prozessgas wie PH3, AsH3 oder ähnliches enthalten, je nach der gewünschten Zusammensetzung der Epitaxieschicht 42A. Der Kammerdruck kann im Bereich zwischen etwa 100 Torr und etwa 300 Torr liegen. Die Epitaxieschicht 42A kann eine erste Dotierungskonzentration (z. B. P) im Bereich zwischen etwa 1 × 1020 /cm3 und etwa 8 × 1020 /cm3 aufweisen. Die Epitaxieschicht 42A kann eine erste Dotierungskonzentration (As) im Bereich zwischen etwa 1 × 1020 /cm3 und etwa 1 × 1021 /cm3 aufweisen.
  • Ein Ätzgas wie HCl wird den Prozessgasen zugesetzt, um eine selektive Abscheidung auf dem Halbleiter, aber nicht auf dem Dielektrikum zu erreichen. Trägergas(e) wie H2 und/oder N2 können ebenfalls im Prozessgas enthalten sein, z. B. mit einer Durchflussrate im Bereich von etwa 50 sccm und etwa 500 sccm.
  • Nach der Epitaxie zur Abscheidung der Epitaxieschicht 42A wird ein (Rück)Ätzprozess durchgeführt. Der entsprechende Prozess ist als Prozess 212 in dem in 13 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Rückätzprozess isotrop. Der Ätzprozess kann unter Verwendung eines Ätzgases, wie z. B. HCl, und eines oder mehrerer Trägergase, wie z. B. H2 und/oder N2, durchgeführt werden. Der vorangehende Abscheidungsprozess und das anschließende Rückätzen werden so optimiert, dass die Epitaxieschicht 42A eine gewünschte Dicke aufweist. Beispielsweise kann die Bodendicke TB1 der Epitaxieschicht 42A nach dem Ätzprozess im Bereich zwischen etwa 5 nm und etwa 20 nm liegen, und die Seitenwanddicke TS1 kann im Bereich zwischen etwa 4 nm und etwa 10 nm liegen. Die Abscheidungszeit und die Ätzzeit können entsprechend angepasst werden, z. B. wenn der Abscheidungsprozess etwa 20 Sekunden und etwa 60 Sekunden dauert und der Ätzprozess etwa 5 Sekunden und etwa 20 Sekunden dauert.
  • Als Ergebnis des Ätzprozesses, wie in 5A gezeigt, können Facetten 42A-F gebildet werden, und die Facetten 42A-F erstrecken sich bis zu den oberen Ecken 24'TC der herausragenden Finnen 24'. Gemäß einigen Ausführungsformen befinden sich die Facetten 42A-F auf den (111)-Ebenen des Substrats 20. Gemäß anderen Ausführungsformen sind die Facetten 42A-F steiler (vertikaler) als die (111)-Ebenen des Substrats 20.
  • 5B zeigt eine Querschnittsansicht, in der die unteren Abschnitte der Epitaxieschichten 42A dargestellt sind. Die in 5B gezeigte Querschnittsansicht ergibt sich auch aus dem in 5A gezeigten Referenzquerschnitt 5B-5B. Gemäß einigen Ausführungsformen liegt die obere Oberfläche des unteren Abschnitts der Epitaxieschicht 42A auf gleicher Höhe mit oder tiefer als das obere Ende des äußeren Finnenabstandshalters 39A und tiefer als die oberen Enden des inneren Finnenabstandshalters 39B.
  • Als nächstes wird unter Bezugnahme auf die 6A und 6B eine zweite Epitaxieschicht 42B1 (auch als Epitaxieschicht L21 bezeichnet) abgeschieden. Der entsprechende Prozess ist als Prozess 214 in dem in 13 gezeigten Prozessablauf dargestellt. Der Abscheideprozess kann mittels RPCVD, PECVD oder ähnliches durchgeführt werden. Ein n-Typ-Dotierstoff wird in die Epitaxieschicht 42B1 eingebracht. In der Diskussion der Epitaxieschichten 42B1, 42B2 und 42C (8A) wird Phosphor als Beispiel für die n-Typ-Dotierstoffe diskutiert, während andere n-Typ-Dotierstoffe wie Arsen, Antimon oder ähnliches oder Kombinationen davon verwendet werden können. Gemäß einigen Ausführungsformen enthält die Epitaxieschicht 42B1 Siliziumphosphor, wobei der Phosphor eine zweite Phosphorkonzentration aufweist, die höher ist als die erste Phosphorkonzentration in den Epitaxieschichten 42A. Beispielsweise kann die zweite Phosphorkonzentration in den Epitaxieschichten 42B1 gemäß einigen Ausführungsformen im Bereich zwischen etwa 8 × 1020 /cm3 und etwa 5 × 1021 /cm3 liegen. Die zweite Phosphorkonzentration kann etwa eine oder zwei Ordnungen höher sein als die erste Phosphorkonzentration in den Epitaxieschichten 42A. Das Prozessgas zur Bildung der Epitaxieschicht 42B1 kann ähnlich wie die Prozessgase bei der Bildung der Epitaxieschicht 42A sein, außer dass die Flussraten der Prozessgase sich von den Flussraten der entsprechenden Prozessgase bei der Bildung der Epitaxieschicht 42A unterscheiden können.
  • Nach der Epitaxie zur Abscheidung der Epitaxieschicht 42B1 wird ein (Rück)Ätzprozess durchgeführt. Der entsprechende Prozess ist als Prozess 216 in dem in 13 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Ätzprozess isotrop. Gemäß einigen Ausführungsformen wird der Ätzprozess unter Verwendung eines Ätzgases, wie z. B. HCl, und eines oder mehrerer Trägergase, wie z. B. H2 und/oder N2, durchgeführt. Zusätzlich kann dem Ätzgas ein siliziumhaltiges Gas wie z. B. Silan zugesetzt werden. Die Zugabe des siliziumhaltigen Gases führt zu einem Abscheidungseffekt, der gleichzeitig mit dem Ätzeffekt auftritt. Die Ätzrate ist jedoch größer als die Abscheidungsrate, so dass der Nettoeffekt das Rückätzen der Epitaxieschicht 42B1 ist. Die Zugabe des siliziumhaltigen Gases reduziert die Netto-Ätzrate, so dass bei der Umformung des Oberflächenprofils der Epitaxieschicht 42B1 die Dicke der Epitaxieschicht 42B1 nicht wesentlich reduziert wird. Die Abscheidung und das Ätzen werden so optimiert, dass die Epitaxieschicht 42B1 eine wünschenswerte Dicke aufweist. Wie in 6A gezeigt, wird die obere Oberfläche der Epitaxieschicht 42B1 durch den Ätzprozess V-förmig umgeformt.
  • Wiederum Bezug nehmend auf 6A schließt das linke obere Ende der Epitaxieschicht 42B1 an das linke obere Ende der Epitaxieschicht 42A an, wobei beide oberen Enden an das obere Ende 24'TC der herausragenden Finne 24' auf ihrer linken Seite anschließen. Dementsprechend sind die obersten Punkte der Epitaxieschicht 42B1 und der Epitaxieschicht 42A auf gleicher Höhe mit der oberen Oberfläche der vorstehenden Finne 24'. In ähnlicher Weise schließt das rechte obere Ende der Epitaxieschicht an das rechte obere Ende der Epitaxieschicht 42A an, wobei beide oberen Enden auf ihrer rechten Seite an das obere Ende 24'TC der vorstehenden Finne 24' anschließen. Facetten 42B1-F können als Ergebnis des Ätzens der Epitaxieschicht 42B1 gebildet werden. Gemäß einigen Ausführungsformen liegen die Facetten 42A-F auf den (111)-Ebenen des Substrats 20. Gemäß alternativen Ausführungsformen liegen die Facetten 42B1-F auf den (111)-Ebenen des Substrats 20.
  • Bezugnehmend auf 6B wird die aus benachbarten Vertiefungen gewachsene Epitaxieschicht 42B1 zusammengeführt, wodurch der Luftspalt 44 unter der Epitaxieschicht 42B1 versiegelt wird. Die obere Oberfläche der verschmolzenen Epitaxieschicht 42B1 kann ein nicht ebenes Profil aufweisen (auch als wellenförmig bezeichnet), wobei der mittlere Abschnitt zwischen benachbarten Finnen tiefer liegt als die Abschnitte an den gegenüberliegenden Seiten. Wie in den beiden 6A und 6B gezeigt, werden auch die oberen Enden der oberen Oberflächen der Epitaxieschicht 42B1 so gesteuert, dass sie mit der oberen Oberfläche der herausragenden Finnen 24' auf einer Höhe sind.
  • In den 7A und 7B ist der Epitaxieprozess zur Abscheidung einer dritten Epitaxieschicht 42B2 (die auch als Epitaxieschicht L22 bezeichnet wird) dargestellt. Der entsprechende Prozess ist als Prozess 218 in dem in 13 gezeigten Prozessablauf dargestellt. Wie in 7B gezeigt, hat die obere Oberfläche der Epitaxieschicht 42B2 die Form einer Welle. Der Abscheidungsprozess kann mittels RPCVD, PECVD oder ähnliches durchgeführt werden. Gemäß einigen Ausführungsformen enthält die Epitaxieschicht 42B2 Siliziumphosphor, wobei der Phosphor eine dritte Phosphorkonzentration aufweist, die höher ist als die zweite Phosphorkonzentration in den Epitaxieschichten 42B1. Außerdem hat die Epitaxieschicht 42B2 die höchste Phosphorkonzentration in der resultierenden Source/Drain-Bereich. Beispielsweise kann die dritte Phosphorkonzentration in den Epitaxieschichten 42B2 gemäß einigen Ausführungsformen im Bereich zwischen etwa 2 × 1021 /cm3 und etwa 5 × 1021 /cm3 liegen. Das Verhältnis der dritten Phosphorkonzentration zur zweiten Phosphorkonzentration der Epitaxieschicht 42B1 kann im Bereich zwischen etwa 3 und etwa 6 liegen. Die Prozessgase für die Bildung der Epitaxieschicht 42B2 können ähnlich sein wie die Prozessgase bei der Bildung der Epitaxieschicht 42B1, außer dass die Flussraten angepasst werden, um die gewünschten Konzentrationen zu erreichen.
  • Nach der Epitaxie zur Abscheidung der Epitaxieschicht 42B2 wird ein Ätzprozess durchgeführt. Der entsprechende Prozess ist als Prozess 220 in dem in 13 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Ätzen isotrop. Gemäß einigen Ausführungsformen wird der Ätzprozess unter Verwendung eines Ätzgases wie HCl und eines oder mehrerer Trägergase wie H2 und/oder N2 durchgeführt. Zusätzlich kann ein siliziumhaltiges Gas wie Silan in das Ätzgas gegeben werden, um Silizium abzuscheiden. Der Ätzprozess beinhaltet somit sowohl einen Ätz- als auch einen Abscheidungseffekt, wobei der Nettoeffekt das Ätzen ist. Die Zugabe des siliziumhaltigen Gases reduziert die Ätzrate, so dass bei der Neuformung des Oberflächenprofils der Epitaxieschicht 42B2 die Dicke der Epitaxieschicht 42B2 nicht wesentlich reduziert wird.
  • Da die obersten Enden der Epitaxieschicht 42B1 mit den oberen Ecken 24'TC der herausragenden Finnen 24' in Kontakt sind, liegen die oberen Abschnitte der Epitaxieschicht 42B2, die über der Epitaxieschicht 42B1 liegen, höher als die oberen Oberflächen der herausragenden Finnen 24'. Die Seitenwände 42B2-SW der oberen Abschnitte der Epitaxieschicht 42B2 sind somit in Kontakt mit den Seitenwänden der Gate-Abstandshalter 38. Die Seitenwände 42B2-SW liegen auf den (110) Oberflächenebenen des Halbleitermaterials der Epitaxieschicht 42B2.
  • Da sich das Material und die Gitterstruktur der Epitaxieschicht 42B2 von dem Material und der Struktur der Gate-Spacer 38 unterscheiden, wird ein Stress erzeugt und von den Gate-Spacern 38 auf die resultierenden Epitaxieschichten übertragen. Die Epitaxieschicht 42B2 ist ein eingebetteter Stressor, der in dem resultierenden Source/Drain-Bereich eingebettet ist. Die innere Spannung in der Epitaxieschicht 42B2 ist eine Zugspannung. Wie in 6A gezeigt, wird zumindest ein Teil der Spannung von den Gate-Abstandshaltern 38 beigetragen, und die Spannung wird dadurch erhöht, dass die Epitaxieschicht 42B2 eine hohe Dotierungskonzentration (z. B. von Phosphor) aufweist. Der untere Abschnitt der Epitaxieschicht 42B2 liegt tiefer als die oberen Oberflächen der herausragenden Finnen 24', und daher wird die Spannung vom oberen Abschnitt der Epitaxieschicht 42B2, der höher liegt als die oberen Oberflächen der herausragenden Finnen 24', zum unteren Abschnitt der Epitaxieschicht 42B2 weitergeleitet, der tiefer lieft als die oberen Oberflächen der herausragenden Finnen 24'. Darüber hinaus können sowohl die obere Oberfläche als auch die untere Oberfläche der Epitaxieschicht 42B2 V-förmig sein, was die Effizienz bei der Übertragung von Spannung vom oberen Abschnitt zum unteren Abschnitt der Epitaxieschicht 42B2 verbessern kann. Dementsprechend wird die Spannung auch auf den Kanal des resultierenden FinFETs übertragen und verbessert somit die Leistung des resultierenden FinFETs. Darüber hinaus führt der Eigenspannungszustand im resultierenden FinFET auch zu einer Erhöhung der Aktivierungsrate des Dotierstoffs (z. B. Phosphor). Um die Spannung zu maximieren, liegt die Höhe H3 der Seitenwände 42B2-SW in einem ausgewählten Bereich. Zum Beispiel ist die Höhe H3 groß genug, um eine hohe Spannung zu induzieren. Andererseits führt eine zu große Höhe H3 zu einer Sättigung der Spannung und kann dazu führen, dass weniger Spannung an den unteren Abschnitt der Epitaxieschicht 42B2 weitergegeben wird. Gemäß einigen Ausführungsformen liegt die Höhe H3 im Bereich zwischen etwa 3 nm und etwa 15 nm.
  • Darüber hinaus liegt die Tiefe D1 (7A) der Epitaxieschicht 42B2, d. h. die Tiefe der Epitaxieschicht 42B2 unterhalb der oberen Oberflächen der herausragenden Finnen 24', ebenfalls in einem ausgewählten Bereich, um die vom oberen Abschnitt der Epitaxieschicht 42B2 aufgenommene Spannung zu maximieren und die Wirkung der Spannung zu maximieren. Zum Beispiel kann die Tiefe D1 im Bereich zwischen etwa 3 nm und etwa 15 nm liegen. Weiterhin kann ein Verhältnis D1/H4 im Bereich zwischen etwa 0,3 und etwa 0,5 liegen, wobei die Höhe H4 die Höhe der herausragenden Finnen 24' ist.
  • Es ist bekannt, dass verschiedene Typen von Bauelementen unterschiedliche Tiefen D1 und Höhen H3 aufweisen können, um eine optimierte Spannung zu erreichen. Zum Beispiel kann ein FinFET, der in einer SRAM-Zelle (Static Random Access Memory) verwendet wird, eine geringere Tiefe D1 und Höhe H3 aufweisen als die entsprechende Tiefe D1 und Höhe H3 in einem FinFET, der in einer IO-Schaltung (Input-Output) verwendet wird. Beispielsweise kann ein SRAM-FinFET eine Höhe H3 im Bereich zwischen ca. 1 nm und ca. 10 nm aufweisen, während die Höhe H3 des 10-FinFETs im Bereich zwischen ca. 5 nm und ca. 15 nm liegen kann. Ein SRAM-FinFET kann eine Tiefe D1 im Bereich zwischen etwa 20 Prozent und etwa 30 Prozent der Finnenhöhe H4 aufweisen, während die Tiefe D1 des IO-FinFET im Bereich zwischen etwa 40 Prozent und etwa 60 Prozent der entsprechenden Finnenhöhe H4 liegen kann.
  • Die 8A und 8B zeigen den Epitaxieprozess zur Abscheidung einer vierten Epitaxieschicht 42C (die auch als Epitaxieschicht L3 oder als Deckschicht bezeichnet wird). Der entsprechende Prozess ist als Prozess 222 in dem in 13 gezeigten Prozessablauf dargestellt. Der Abscheideprozess kann mittels RPCVD, PECVD oder ähnliches durchgeführt werden. Die obere Oberfläche der Epitaxieschicht 42C (8B) behält die wellenförmige Form bei. Gemäß einigen Ausführungsformen enthält die Epitaxieschicht 42C Siliziumphosphor, wobei der Phosphor eine vierte Phosphorkonzentration aufweist, die tiefer ist als die Phosphorkonzentrationen in den Epitaxieschichten 42B2. Zusätzlich kann Germanium eingearbeitet werden, zum Beispiel mit einem Germanium-Atomanteil im Bereich zwischen etwa 1 Prozent und etwa 5 Prozent. Gemäß einigen Ausführungsformen kann die Phosphorkonzentration in Epitaxieschichten 42C im Bereich zwischen etwa 1 × 1020 /cm3 und etwa 3 × 1021 /cm3 liegen. Die Prozessgase zur Bildung der Epitaxieschicht 42C können ähnlich wie die Prozessgase bei der Bildung der Epitaxieschicht 42B2 sein, außer dass ein germaniumhaltiges Gas wie German (GeH4), Digerman (Ge2H6) oder ähnliches hinzugefügt werden kann. In der gesamten Beschreibung werden die Epitaxieschichten 42A, 42B1, 42B2 und 42C gemeinsam und einzeln als Epitaxieschichten 42 bezeichnet, die im Folgenden gemeinsam als Source/Drain-Bereiche 42 bezeichnet werden. Die Source-/Drain-Bereiche 42 sind auch in 8C dargestellt.
  • Unter Bezugnahme auf die 9A und 9B werden die Kontaktätzstoppschicht (CESL) 46 und das Zwischenschichtdielektrikum (ILD) 48 über den Epitaxiebereichen 42 und an den Seiten der Dummy-Gate-Stapel 30 (8A) gebildet. Der entsprechende Prozess ist als Prozess 224 in dem in 13 gezeigten Prozessablauf dargestellt. Ein Planarisierungsprozess, wie z. B. eine chemischemechanische Polieren- (CMP, „Chemical Mechanical Polish“)-Prozess oder ein mechanischer Schleifprozess, wird durchgeführt, um überschüssige Teile von CESL 46 und ILD 48 zu entfernen, bis die Dummy-Gate-Stapel 30 ( freigelegt sind. Die Dummy-Gate-Stapel 30 werden durch Ersatz-Gate-Stapel 56 ersetzt, wie in 9A dargestellt. Die Prozesse zur Bildung der Ersatz-Gate-Stapel sind nicht dargestellt. Die resultierenden Ersatz-Gate-Stapel 56 sind jedoch in 9A dargestellt. Ersatz-Gate-Stapel 56 umfassen Gate-Dielektrika, die ferner Grenzflächenschichten 50 auf den Obere Oberflächen und Seitenwänden der herausragenden Finnen 24' und High-k-Dielektrika 52 auf den Grenzflächenschichten umfassen. Ersatz-Gate-Stapel 56 umfassen ferner Gate-Elektroden 54 über High-k-Dielektrika 52. Nach der Bildung von Ersatz-Gate-Stapeln 56 werden die Ersatz-Gate-Stapel 56 vertieft, um Gräben zwischen den Gate-Abstandshaltern 38 zu bilden. Ein dielektrisches Material, wie z. B. Siliziumnitrid, Siliziumoxynitrid o. ä., wird in die entstandenen Gräben gefüllt, um Hartmasken 58 zu bilden.
  • Als nächstes werden ILD 48 und CESL 46 geätzt, um die Kontaktöffnung 60 zu bilden. Die Öffnung 60 durchdringt die Epitaxieschicht 42C, so dass die Epitaxieschicht 42B2 freigelegt wird. Der entsprechende Prozess ist als Prozess 226 in dem in 13 gezeigten Prozessablauf dargestellt. Wie in den beiden 9A und 9B gezeigt, wird die Epitaxieschicht 42C durchgeätzt, und die Obere Oberfläche der Epitaxieschicht 42B2 wird freigelegt. Die Zugabe von Germanium in die Epitaxieschicht 42C führt dazu, dass die Ätzrate der Epitaxieschicht 42C deutlich größer ist als die Ätzrate der Epitaxieschicht 42B2, und daher kann durch Steuerung des Ätzprozesses das Ätzen auf der Epitaxieschicht 42B2 im Wesentlichen gestoppt werden, wobei die Überätzung der Epitaxieschicht 42B2 gering ist. Wie in 9B gezeigt, ist die freiliegende obere Oberfläche der Epitaxieschicht 42B2 wellenförmig, wobei der mittlere Abschnitt relativ zu den gegenüberliegenden Abschnitten auf den gegenüberliegenden Seiten des mittleren Abschnitts vertieft ist, so dass der mittlere Abschnitt in der Querschnittsansicht eine V-Form aufweist.
  • Als nächstes werden, wie in den 10A, 10B und 10C gezeigt, der Source/Drain-Silizidbereich 64 und die Source/Drain-Kontaktstopfen 66 gebildet. 10A illustriert die Querschnittsansicht im Referenzquerschnitt A-A in 10C. 10B veranschaulicht die Querschnittsansicht im Referenzquerschnitt B-B in 10C (außer dass 10B zwei Finnen zeigt, während 10C drei Finnen zeigt). Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Bildung des Source/Drain-Silizidbereichs 64 das Abscheiden einer Metallschicht, wie z. B. einer Titanschicht, einer Kobaltschicht oder dergleichen, die sich in die Öffnung 60 erstreckt (9A und 9B), und das anschließende Durchführen eines Glühprozesses, so dass der untere Abschnitt der Metallschicht mit der Epitaxieschicht 42B2 reagiert, um einen Silizidbereich zu bilden. Der entsprechende Prozess ist als Prozess 228 in dem in 13 dargestellten Prozessablauf dargestellt. Die verbleibende nicht reagierte Metallschicht kann entfernt werden. Der Source/Drain-Kontaktstecker 66 wird dann im Graben 60 gebildet und ist elektrisch mit dem jeweiligen Source/Drain-Silizidbereich 64 verbunden. Der entsprechende Prozess ist als Prozess 230 in dem in 13 gezeigten Prozessablauf dargestellt. Dadurch wird der FinFET 68 gebildet.
  • 10B zeigt einige Beispielabmessungen gemäß einigen Ausführungsformen. Die Bodendicke TB1 der Epitaxieschicht 42A kann im Bereich zwischen etwa 3 nm und etwa 20 nm liegen. Die Höhe T2, die die Höhe der verschmolzenen Epitaxieschicht 42B1 relativ zum Boden der herausragenden Finnen 24' ist, kann im Bereich zwischen etwa 30 nm und etwa 70 nm liegen. Die Verschmelzungshöhe T3, die die Höhe der verschmolzenen Abschnitte des Source/Drain-Bereichs 42 ist, kann im Bereich zwischen etwa 5 nm und etwa 30 nm liegen. Die Höhe T4, die die Höhe der Silizidbereiche 64 darstellt, kann im Bereich zwischen etwa 3 nm und etwa 20 nm liegen. Die Finnenhöhe H4 kann im Bereich zwischen ca. 40 nm und ca. 100 nm liegen. Die Breite W1 des verschmolzenen Epitaxiebereichs 42 kann im Bereich zwischen etwa 40 nm und etwa 100 nm liegen.
  • 11 zeigt die Verteilungsprofile von Phosphor (linke Y-Achse) und Germanium (rechte Y-Achse) in den Epitaxieschichten 42C, 42B2, 42B1 und 42A gemäß einigen Ausführungsformen. Die entsprechende Epitaxieschicht 42A ist im dargestellten Beispiel eine einzelne SiP-Schicht. Die linke Y-Achse zeigt die Phosphorkonzentration, die durch die Linie 70 dargestellt ist. Die rechte Y-Achse zeigt den Germanium-Atomanteil, der durch die Linie 72 dargestellt ist.
  • 12 zeigt die Verteilungsprofile von Phosphor und Arsen (linke Y-Achse) und Germanium (rechte Y-Achse) in den Schichten 42C, 42B2, 42B1 und 42A gemäß einigen Ausführungsformen. Die entsprechende Epitaxieschicht 42A enthält eine SiAs-Schicht und eine SiP-Schicht auf der SiAs-Schicht. Die linke Y-Achse zeigt die Phosphorkonzentration, die durch Linie 74 dargestellt ist, und die Arsenkonzentration, die durch Linie 78 dargestellt ist. Die rechte Y-Achse zeigt die Germanium-Atomanteile von Ge, wobei die Atomkonzentration von Ge durch die Linie 76 dargestellt wird.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch die Ausbildung eingebetteter Stressoren in Source/Drain-Bereichen wird die Dotierstoffaktivierung der Source/Drains verbessert. Außerdem kontaktiert der Source/Drain-Silizidbereich den darunter liegenden Epitaxiebereich über eine wellenförmige Grenzfläche, so dass die Kontaktfläche im Vergleich zu planaren Kontaktschnittstellen vergrößert und damit der Kontaktwiderstand verringert wird.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden von Isolationsbereichen, die sich in ein Halbleitersubstrat hinein erstrecken; das Ausbilden einer Halbleiterfinne, die höher als die oberen Oberflächen der Isolationsbereiche herausragt; das Ausbilden eines Gate-Stapels auf der Halbleiterfinne; das Ausbilden eines Gate-Abstandshalters auf einer Seitenwand des Gate-Stapels; das Vertiefen der Halbleiterfinne, um eine Vertiefung zu bilden; das Durchführen eines ersten Epitaxieprozesses, um eine erste Epitaxie-Halbleiterschicht in der Vertiefung aufzuwachsen, wobei die erste Epitaxie-Halbleiterschicht eine erste Dotierungskonzentration aufweist und das Durchführen eines zweiten Epitaxieprozesses zum Aufwachsen eines eingebetteten Stressors, der sich in die Vertiefung hinein erstreckt, wobei der eingebettete Stressor eine zweite Dotierstoffkonzentration aufweist, die höher ist als die erste Dotierstoffkonzentration, und wobei der eingebettete Stressor einen oberen Abschnitt aufweist, der höher liegt als eine obere Oberfläche der Halbleiterfinne, wobei der obere Abschnitt eine erste Seitenwand aufweist, die eine zweite Seitenwand des Gate-Abstandshalters kontaktiert, und die Seitenwand ein unteres Ende aufweist, das mit der oberen Oberfläche der Halbleiterfinne auf gleicher Höhe ist, und einen unteren Abschnitt, der tiefer liegt als die obere Oberfläche der Halbleiterfinne. In einer Ausführungsform umfasst das Verfahren ferner nach dem ersten Epitaxieprozess die Durchführung eines Ätzprozesses an der ersten Epitaxie-Halbleiterschicht. In einer Ausführungsform wird der Ätzprozess unter Verwendung eines Prozessgases durchgeführt, das ein Ätzgas und Silan umfasst. In einer Ausführungsform ist das Ätzgas zugesetzt, wenn der erste Epitaxieprozess durchgeführt wird. In einer Ausführungsform kontaktiert ein oberstes Ende der ersten Epitaxie-Halbleiterschicht zu einem Zeitpunkt, zu dem der zweite Epitaxieprozess begonnen wird, eine obere Ecke der Halbleiterfinne und liegt auf gleicher Höhe mit dieser, und der eingebettete Stressor wird ausgehend von dem obersten Ende nach oben aufgewachsen, um die erste Seitenwand zu bilden. In einer Ausführungsform weist der eingebettete Stressor eine V-förmige untere Oberfläche und eine V-förmige obere Oberfläche auf. In einer Ausführungsform umfasst das Verfahren, nach dem zweiten Epitaxieprozess, ferner das Durchführen eines dritten Epitaxieprozesses, um eine zweite Epitaxie-Halbleiterschicht über dem eingebetteten Stressor aufzuwachsen; und das Bilden eines Silizidbereiches über dem eingebetteten Stressor, der diesen kontaktiert. In einer Ausführungsform umfasst das Verfahren ferner vor dem ersten Epitaxieprozess die Durchführung eines zusätzlichen Epitaxieprozesses, um eine zweite Epitaxie-Halbleiterschicht in der Vertiefung abzuscheiden, wobei sowohl die erste Epitaxie-Halbleiterschicht als auch die zweite Epitaxie-Halbleiterschicht ein oberstes Ende aufweisen, das an ein oberes Ende der Halbleiterfinne anschließt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung ein Halbleitersubstrat; Isolationsbereiche, die sich in das Halbleitersubstrat hinein erstrecken; eine Halbleiterfinne, die höher als die Obere Oberflächen der Isolationsbereiche herausragt; einen Gate-Stapel auf einer Obere Oberfläche und Seitenwänden der Halbleiterfinne; und einen Source/Drain-Bereich auf einer Seite der Halbleiterfinne, wobei der Source/Drain-Bereich eine erste Halbleiterschicht mit einer ersten Dotierstoffkonzentration umfasst; und einen eingebetteten Stressor über und in Kontakt mit der ersten Halbleiterschicht, wobei der eingebettete Stressor eine zweite Dotierstoffkonzentration aufweist, die höher ist als die erste Dotierstoffkonzentration, und wobei der eingebettete Stressor einen oberen Abschnitt aufweist, der höher liegt als die obere Oberfläche der Halbleiterfinne, und einen unteren Abschnitt, der tiefer liegt als die obere Oberfläche der Halbleiterfinne. In einer Ausführungsform umfasst die Vorrichtung ferner einen Gate-Abstandshalter an einer Seitenwand des Gate-Stapels, wobei der obere Abschnitt des eingebetteten Stressors den Gate-Abstandshalter kontaktiert, um eine vertikale Grenzfläche zu bilden, und wobei eine untere Oberfläche des eingebetteten Stressors abgeschrägt ist und an einen Punkt anschließt, an dem eine untere Oberfläche einer Außenfläche des Gate-Abstandshalters an ein oberes Ende einer Seitenwand der Halbleiterfinne anschließt. In einer Ausführungsform weist der eingebettete Stressor eine V-förmige untere Oberfläche auf. In einer Ausführungsform umfasst die Vorrichtung ferner einen Source/Drain-Silizidbereich, der über dem eingebetteten Stressor angeordnet ist und mit diesem in Kontakt steht, wobei der Source/Drain-Silizidbereich in einer Querschnittsansicht eine V-Form aufweist. In einer Ausführungsform umfasst der eingebettete Stressor Silizium-Phosphor, und die Vorrichtung umfasst ferner eine Abdeckschicht über dem eingebetteten Stressor, und wobei die Abdeckschicht Silizium, Germanium und Phosphor umfasst. In einer Ausführungsform umfasst die Vorrichtung ferner eine zweite Halbleiterschicht unter der ersten Halbleiterschicht, wobei die zweite Halbleiterschicht eine geringere Dotierungskonzentration als die erste Halbleiterschicht aufweist. In einer Ausführungsform weist die erste Halbleiterschicht eine erste Facette mit einem ersten oberen Ende auf, die zweite Halbleiterschicht weist eine zweite Facette mit einem zweiten oberen Ende auf, und wobei das erste obere Ende an das zweite obere Ende anschließt und ferner an eine obere Ecke der Halbleiterfinne anschließt. In einer Ausführungsform liegt eine der ersten Facette und eine der zweiten Facette auf einer (111)-Oberflächenebene des Source/Drain-Bereichs. In einer Ausführungsform umfasst der eingebettete Stressor eine V-förmige untere Oberfläche, wobei sich ein oberster Punkt der V-förmigen unteren Oberfläche auf einer Höhe mit der oberen Oberfläche der Halbleiterfinne liegt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung eine Halbleiterfinne; einen Gate-Stapel auf der Halbleiterfinne; und einen Source-/Drain-Bereich auf einer Seite der Halbleiterfinne, wobei der Source-/Drain-Bereich einen eingebetteten Stressor umfasst und der eingebettete Stressor eine V-förmige untere Oberfläche aufweist, wobei ein oberes Ende der V-förmigen unteren Oberfläche auf einer Höhe mit einer oberen Oberfläche der Halbleiterfinne liegt; und eine V-förmige obere Oberfläche, wobei ein erster Abschnitt der V-förmigen oberen Oberfläche höher liegt als die obere Oberfläche der Halbleiterfinne und ein zweiter Abschnitt der V-förmigen oberen Oberfläche tiefer liegt als die obere Oberfläche der Halbleiterfinne. In einer Ausführungsform umfasst die Vorrichtung ferner eine Halbleiterschicht, die unter dem eingebetteten Stressor liegt, wobei die Halbleiterschicht eine Facette auf einer (111) Oberflächenebene der Halbleiterschicht umfasst. In einer Ausführungsform erstreckt sich die Facette auf der (111)-Oberflächenebene bis zur Verbindung mit einer oberen Ecke der Halbleiterfinne.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, damit ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwenden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63/065201 [0001]
    • US 63/078543 [0001]

Claims (20)

  1. Verfahren, das Folgendes umfasst: Ausbilden von Isolationsbereichen, die sich in ein Halbleitersubstrat hinein erstrecken; Ausbilden einer Halbleiterfinne, die höher als obere Oberflächen der Isolationsbereiche herausragt; Ausbilden eines Gate-Stapels auf der Halbleiterfinne; Ausbilden eines Gate-Abstandshalters auf einer Seitenwand des Gate-Stapels; Vertiefen der Halbleiterfinne, um eine Vertiefung auszubilden; Durchführen eines ersten Epitaxieprozesses, um eine erste Epitaxie-Halbleiterschicht in der Vertiefung aufzuwachsen, wobei die erste Epitaxie-Halbleiterschicht eine erste Dotierstoffkonzentration aufweist; und Durchführen eines zweiten Epitaxieprozesses, um einen eingebetteten Stressor aufzuwachsen, der sich in die Vertiefung hinein erstreckt, wobei der eingebettete Stressor eine zweite Dotierstoffkonzentration aufweist, die höher als die erste Dotierstoffkonzentration ist, und wobei der eingebettete Stressor Folgendes umfasst: einen oberen Abschnitt, der höher als eine obere Oberfläche der Halbleiterfinne liegt, wobei der obere Abschnitt eine erste Seitenwand aufweist, die eine zweite Seitenwand des Gate-Abstandshalters kontaktiert, und die Seitenwand ein unteres Ende aufweist, das mit der oberen Oberfläche der Halbleiterfinne auf gleicher Höhe liegt; und einen unteren Abschnitt, der tiefer als die obere Oberfläche der Halbleiterfinne liegt.
  2. Verfahren nach Anspruch 1, das ferner nach dem ersten Epitaxieprozess das Durchführen eines Ätzprozesses an der ersten Epitaxie-Halbleiterschicht umfasst.
  3. Verfahren nach Anspruch 2, wobei der Ätzprozess unter Verwendung eines Prozessgases durchgeführt wird, das ein Ätzgas und Silan umfasst.
  4. Verfahren nach Anspruch 2 oder 3, wobei das Ätzgas zugegeben ist, wenn der erste Epitaxieprozess durchgeführt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei zu einem Zeitpunkt, zu dem der zweite Epitaxieprozess begonnen wird, ein oberstes Ende der ersten Epitaxie-Halbleiterschicht mit einer oberen Ecke der Halbleiterfinne in Kontakt steht und auf gleicher Höhe liegt, und der eingebettete Stressor ausgehend vom obersten Ende aufwärts gewachsen wird, um die erste Seitenwand zu bilden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der eingebettete Stressor eine V-förmige untere Oberfläche und eine V-förmige obere Oberfläche aufweist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: nach dem zweiten Epitaxieprozess, Durchführen eines dritten Epitaxieprozesses, um eine zweite Epitaxie-Halbleiterschicht über dem eingebetteten Stressor aufzuwachsen; und Ausbilden eines Silizidbereichs über dem eingebetteten Stressor, der mit diesem in Kontakt steht.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das ferner vor dem ersten Epitaxieprozess das Durchführen eines zusätzlichen Epitaxieprozesses umfasst, um eine zweite Epitaxie-Halbleiterschicht in der Vertiefung abzuscheiden, wobei sowohl die erste Epitaxie-Halbleiterschicht als auch die zweite Epitaxie-Halbleiterschicht ein oberstes Ende aufweisen, das an ein oberes Ende der Halbleiterfinne anschließt.
  9. Vorrichtung, die Folgendes umfasst: ein Halbleitersubstrat; Isolationsbereiche, die sich in das Halbleitersubstrat hinein erstrecken; eine Halbleiterfinne, die höher als obere Oberflächen der Isolationsbereiche herausragt; einen Gate-Stapel auf einer oberen Oberfläche und auf Seitenwänden der Halbleiterfinne; und einen Source/Drain-Bereich auf einer Seite der Halbleiterfinne, wobei der Source/Drain-Bereich Folgendes umfasst: eine erste Halbleiterschicht, die eine erste Dotierstoffkonzentration aufweist; und einen eingebetteten Stressor, der über der ersten Halbleiterschicht angeordnet ist und diese kontaktiert, wobei der eingebettete Stressor eine zweite Dotierstoffkonzentration aufweist, die höher als die erste Dotierstoffkonzentration ist, und wobei der eingebettete Stressor einen oberen Abschnitt aufweist, der höher als die obere Oberfläche der Halbleiterfinne liegt, und einen unteren Abschnitt aufweist, der tiefer als die obere Oberfläche der Halbleiterfinne liegt.
  10. Vorrichtung nach Anspruch 9, die ferner einen Gate-Abstandshalter auf einer Seitenwand des Gate-Stapels umfasst, wobei der obere Abschnitt des eingebetteten Stressors den Gate-Abstandshalter kontaktiert, um eine vertikale Grenzfläche zu bilden, und wobei eine untere Oberfläche des eingebetteten Stressors schräg ist und an einen Punkt anschließt, an dem eine untere Oberfläche einer äußeren Oberfläche des Gate-Abstandshalters an ein oberes Ende einer Seitenwand der Halbleiterfinne anschließt.
  11. Vorrichtung nach Anspruch 9 oder 10, wobei der eingebettete Stressor eine V-förmige untere Oberfläche aufweist.
  12. Vorrichtung nach einem der Ansprüche 9 bis 11, die ferner einen Source/Drain-Silizidbereich aufweist, der über dem eingebetteten Stressor angeordnet ist und diesen kontaktiert, wobei der Source/Drain-Silizidbereich in einer Querschnittsansicht eine V-Form aufweist.
  13. Vorrichtung nach einem der Ansprüche 9 bis 12, wobei der eingebettete Stressor Siliziumphosphor umfasst und die Vorrichtung ferner eine Deckschicht über dem eingebetteten Stressor umfasst, und wobei die Deckschicht Silizium, Germanium und Phosphor umfasst.
  14. Vorrichtung nach einem der Ansprüche 9 bis 13, die ferner eine zweite Halbleiterschicht unter der ersten Halbleiterschicht umfasst, wobei die zweite Halbleiterschicht eine geringere Dotierstoffkonzentration als die erste Halbleiterschicht aufweist.
  15. Vorrichtung nach Anspruch 14, wobei die erste Halbleiterschicht eine erste Facette mit einem ersten oberen Ende aufweist, die zweite Halbleiterschicht eine zweite Facette mit einem zweiten oberen Ende aufweist, und wobei das erste obere Ende an das zweite obere Ende anschließt und ferner an eine obere Ecke der Halbleiterfinne anschließt.
  16. Vorrichtung nach Anspruch 15, wobei eine der ersten Facette und eine der zweiten Facette auf einer (111)-Oberflächenebene des Source/Drain-Bereichs liegt.
  17. Vorrichtung nach einem der Ansprüche 9 bis 16, wobei der eingebettete Stressor eine V-förmige untere Oberfläche aufweist, wobei ein oberster Punkt der V-förmigen unteren Oberfläche auf gleicher Höhe mit der oberen Oberfläche der Halbleiterfinne liegt.
  18. Vorrichtung, die Folgendes umfasst: eine Halbleiterfinne; einen Gate-Stapel auf der Halbleiterfinne; und einen Source/Drain-Bereich auf einer Seite der Halbleiterfinne, wobei der Source/Drain-Bereich einen eingebetteten Stressor umfasst und der eingebettete Stressor Folgendes umfasst: eine V-förmige untere Oberfläche, wobei ein oberes Ende der V-förmigen unteren Oberfläche auf gleicher Höhe mit einer oberen Oberfläche der Halbleiterfinne liegt; und eine V-förmige obere Oberfläche, wobei ein erster Abschnitt der V-förmigen oberen Oberfläche höher als die obere Oberfläche der Halbleiterfinne liegt und ein zweiter Abschnitt der V-förmigen oberen Oberfläche tiefer als die obere Oberfläche der Halbleiterfinne liegt.
  19. Vorrichtung nach Anspruch 18, die ferner eine Halbleiterschicht umfasst, die unterhalb des eingebetteten Stressors liegt, wobei die Halbleiterschicht eine Facette auf einer (111)-Oberflächenebene der Halbleiterschicht aufweist.
  20. Vorrichtung nach Anspruch 19, wobei sich die Facette auf der (111)-Oberflächenebene bis zum Anschluss an eine obere Ecke der Halbleiterfinne erstreckt.
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