CN113764342A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明的实施例提供了半导体器件及形成半导体器件的方法。该方法包括：形成半导体鳍；在半导体鳍上形成栅极堆叠；以及在栅极堆叠的侧壁上形成栅极间隔件。方法还包括使半导体鳍凹进以形成凹部，执行第一外延工艺以在凹部中生长第一外延半导体层，其中第一外延半导体层，以及执行第二外延工艺以生长延伸到凹部中的嵌入式应力源。嵌入式应力源的顶部高于半导体鳍的顶表面，顶部具有与栅极间隔件的第二侧壁接触的第一侧壁，并且侧壁具有与半导体鳍的顶表面齐平的底端。嵌入式应力源的底部低于半导体鳍的顶表面。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
在鳍式场效应晶体管的形成中，通常通过形成半导体鳍、使半导体鳍凹进以形成凹部并从凹部开始生长外延区来形成源极/漏极区。从相邻的半导体鳍的凹部生长的外延区可以彼此融合，并且所得的外延区可以具有平坦的顶表面。源极/漏极接触插塞形成为电连接到源极/漏极区。
发明内容
根据本发明实施例的一个方面，提供了一种形成半导体器件的方法，包括：形成延伸到半导体衬底中的隔离区；形成突出高于隔离区的顶表面的半导体鳍；在半导体鳍上形成栅极堆叠；在栅极堆叠的侧壁上形成栅极间隔件；使半导体鳍凹进以形成凹部；执行第一外延工艺以在凹部中生长第一外延半导体层，其中，第一外延半导体层具有第一掺杂剂浓度；以及执行第二外延工艺以生长延伸到凹部中的嵌入式应力源，其中，嵌入式应力源具有比第一掺杂剂浓度高的第二掺杂剂浓度。其中，嵌入式应力源包括：顶部，高于半导体鳍的顶表面，其中，顶部具有与栅极间隔件的第二侧壁接触的第一侧壁，并且侧壁具有与半导体鳍的顶表面齐平的底端；底部，低于半导体鳍的顶表面。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：半导体衬底；隔离区，延伸到半导体衬底中；半导体鳍，突出高于隔离区的顶表面；栅极堆叠，位于半导体鳍的顶表面和侧壁上；以及源极/漏极区，位于半导体鳍的侧面上。其中，源极/漏极区包括：第一半导体层，具有第一掺杂剂浓度；嵌入式应力源，位于第一半导体层上方并与第一半导体层接触，其中，嵌入式应力源具有比第一掺杂剂浓度高的第二掺杂剂浓度，并且其中，嵌入式应力源具有高于半导体鳍的顶表面的上部和低于半导体鳍的顶表面的下部。
根据本发明实施例的又一个方面，提供了一种半导体器件，包括：半导体鳍；栅极堆叠，位于半导体鳍上；以及源极/漏极区，位于半导体鳍的侧面上，其中，源极/漏极区包括嵌入式应力源。嵌入式应力源包括：V形底表面，其中，V形底表面的顶端与半导体鳍的顶表面处于相同水平；和V形顶表面，其中，V形顶表面的第一部分高于半导体鳍的顶表面，并且V形顶表面的第二部分低于半导体鳍的顶表面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1、图2、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图8C、图9A、图9B、图10A、图10B和图10C示出了根据一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的立体图和截面图。
图11示出了根据一些实施例的在外延区中的磷和锗的分布。
图12示出了根据一些实施例的在外延区中的磷、砷和锗的分布。
图13示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
提供了鳍式场效应晶体管(FinFET)及其形成方法。根据本公开的一些实施例，FinFET的源极/漏极区形成有嵌入式应力源，从而改善了掺杂剂的激活。此外，源极/漏极区具有波浪状的顶表面，使得源极/漏极接触插塞与下面的源极/漏极区之间的接触面积增加，并且接触电阻减小。本文讨论的实施例将提供示例以使得能够进行或使用本公开的主题，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1、图2、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图8C、图9A、图9B、图10A、图10B和图10C示出了根据本公开的一些实施例的在FinFET的形成中的中间阶段的立体图和截面图。相应的流程也示意性地反映在图13所示的流程中。
图1示出了初始结构的立体图。初始结构包括晶圆10，晶圆10还包括衬底20。衬底20可以是半导体衬底，半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20的顶表面可以具有(100)表面平面。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域的隔离区域22可以形成为从衬底20的顶表面延伸到衬底20中。相邻STI区域22之间的衬底20的部分被称为半导体带24。根据一些实施例，半导体带24和STI区域22的顶表面可以彼此基本上齐平。
STI区域22可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物。衬垫氧化物也可以是例如使用原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)形成的沉积的氧化硅层。STI区域22还可以包括在衬垫氧化物上方的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等形成电介质材料。
参照图2，STI区域22是凹进的，使得半导体条24的顶部突出得比STI区域22的顶表面22A更高，以形成突出鳍24'。在图13中所示的工艺流程中，相应的工艺被示为工艺202。在STI区域22中的半导体带24的部分仍然被称为半导体带。可以使用干蚀刻工艺来执行蚀刻，其中可以将HF和NH3的混合物用作蚀刻气体。还可使用NF3和NH3的混合物作为蚀刻气体来执行蚀刻。在蚀刻工艺中，可能产生等离子体。也可以包括氩气。根据本公开的替代实施例，使用湿蚀刻工艺执行STI区域22的凹进。蚀刻化学品可以包括例如HF溶液。
根据一些实施例，可以通过任何合适的方法来形成/图案化用于形成FinFET的鳍。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许产生例如节距小于使用单次直接光刻法可获得的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍。
参考图3A、图3B和图3C，在突出鳍24'的顶表面和侧壁上形成伪栅极堆叠30。在图13中所示的工艺流程中，相应的工艺被示为工艺204。根据一些实施例，用于形成FinFET的鳍组可以包括紧密地组合在一起的多个鳍。例如，图3B所示的示例示出了2鳍组，而图3C所示的示例示出了3鳍组。相同鳍组中的鳍的间隔可以小于相邻的鳍组之间的间隔。
图3A中所示的截面图是从图3C中的参考截面A-A'获得的，而图3B中所示的垂直截面图是从图3C中的垂直参考截面B-B′获得的。可以理解，尽管为清楚起见示出了两个伪栅极堆叠30，但是可以形成更多的彼此平行的伪栅极堆叠，其中多个伪栅极堆叠与相同的半导体鳍24'交叉。伪栅极堆叠30可以包括伪栅极电介质32(图3A)和在伪栅极电介质32上方的伪栅电极34。伪栅电极34可以使用例如非晶硅或多晶硅形成，并且也可以使用其他材料。每个伪栅极堆叠30还可在伪栅电极34上包括一个(或多个)硬掩模层36。硬掩模层36可由氮化硅、碳氮化硅等形成。伪栅极堆叠件30的长度方向也垂直于突出鳍24’的长度方向。
接下来，在伪栅极堆叠30的侧壁上形成栅极间隔件38(图3A和图3C)。在图13所示的工艺流程中，相应的工艺被示为工艺206。在本公开中，栅极间隔件38由诸如氮氧化碳(SiCN)、氮氧化硅(SiOCN)、氮化硅等的电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。
根据本公开的一些实施例，栅极间隔件38是多层栅极间隔件。例如，每个栅极间隔件38可以包括SiN层和在SiN层上方的SiOCN层。图3B还示出了形成在突出鳍24’的侧壁上的鳍间隔件39。在图13所示的工艺流程中，相应的工艺也被示为工艺206。根据本公开的一些实施方式，通过与形成栅极间隔件38相同的工艺来形成鳍间隔件39。例如，在形成栅极间隔件38的工艺中，沉积用于形成栅极间隔件38的毯式电介质层，当被蚀刻时，可以留有一些部分在突出鳍24'的侧壁上，从而形成鳍间隔件39。根据一些实施例，鳍间隔件39包括位于鳍组中的最外侧鳍的外侧的鳍间隔件，诸如鳍间隔件39A。鳍间隔件39还包括内部鳍间隔件，诸如鳍间隔件39B，内部鳍间隔件位于相同鳍组中的鳍24’之间。鳍间隔件39C可以是内部鳍间隔件或外部鳍间隔件，这取决于鳍间隔件在鳍间隔件39C的右侧(并且在相同鳍组中)是否具有另一个鳍。所示的鳍状间隔件39C示出了内部间隔件作为示例。
在示出截面图的图3A和后续图中，可以示出STI区域22(图3A)的顶表面22A的水平，并且半导体鳍24'高于顶表面22A。STI区域22的底表面22B(图3A)也在截面图中示出。STI区域22位于22A和22B之间的水平处，并且由于它们处于与图示不同的平面中，因此未在图3A中示出。
参考图4A、图4B和图4C，执行蚀刻工艺(以下也称为源极/漏极凹进工艺)以凹进未被伪栅极堆叠30和栅极间隔件38覆盖的突出鳍24'的部分。因此形成凹部40。在图13中所示的工艺流程中，相应的工艺被示为工艺208。图4A和图4B示出了分别从图4C中的参考截面A-A和B-B获得的截面图。凹进可以是各向异性的，因此鳍24'的直接在伪栅极堆叠30和栅极间隔件38下面的部分受到保护，并且未被蚀刻。根据一些实施例，凹进的半导体鳍24'的顶表面可以高于STI区域22的顶表面22A。如图3C所示，凹部40也位于伪栅极堆叠30的相对侧上。
根据一些实施例，在蚀刻突出鳍24'期间，鳍间隔件39也被蚀刻，使得外部间隔件39A和内部间隔件39B的高度减小。鳍间隔件因此具有如图3B所示的高度H1和H2(图4B)。高度H1和H2可以彼此相同或不同。可以在使鳍24’凹进的同时执行鳍间隔件39的蚀刻，其中将用于蚀刻鳍间隔件39的一种或多种蚀刻气体添加到用于使突出鳍24’凹进的蚀刻气体中。也可以在使鳍24’凹进之后对鳍间隔件39进行蚀刻，其中使用攻击鳍间隔件的39蚀刻气体。鳍间隔件39的高度的调整可以通过各向异性蚀刻工艺来执行。
根据本公开的一些实施例，通过干蚀刻步骤执行突出鳍24'的凹进。可以使用诸如C2F6，CF4，SO2，HBr，Cl2和O2的混合物，HBr、Cl2、O2和CF2的混合物等处理气体来执行干蚀刻。蚀刻可以是各向异性的。根据本公开的一些实施例，如图4A所示，面对凹部40的突出鳍24'的侧壁是基本上垂直的，并且与栅极间隔件38的外侧壁基本上齐平。突出鳍24'的侧壁面对凹部40的表面可以在半导体衬底20的(110)表面平面上。参考图4B，示出了凹部40的位置，凹部40也是突出鳍24'的被去除的部分。虚线还表示突出鳍24'，其直接位于伪栅极堆叠30下方(图4C)，处于与所示平面不同的平面中。
图5A、图5B、图6A、图6B、图7A、图7B、图8A和图8B示出用于沉积外延区42的工艺。在这些附图和后续附图中，附图编号之后可以跟随字母A或B，其中字母A表示从与图4C中的参考平面A-A相同的参考平面获得相应截面图，字母B表示从与图4C中的参考平面B-B相同的平面获得的相应截面图。
参考图5A和图5B，通过外延工艺沉积外延区的第一外延层42A(也称为外延层L1)。相应的工艺在图13所示的工艺流程中被示为工艺210。根据一些实施例，通过非保形沉积工艺执行沉积，使得第一层42A的底部比侧壁部分厚。这是由于允许半导体衬底20的(100)表面上的生长比(110)表面上的生长快而引起的。例如，底部厚度TB1与侧壁厚度TS1之比可以在大约1.5与大约4之间的范围内。可以使用远程等离子体化学气相沉积(RPCVD)、等离子体增强化学气相沉积(PECVD)等等来执行沉积。根据一些实施例，外延层42A由SiAs形成或包括SiAs。根据替代实施例，外延层42A由SiP形成或包括SiP。根据又一替代实施例，外延层42A由SiAs层和在SiAs层上方的SiP层形成或包括SiAs层和SiP层。取决于外延层42A的期望组成，用于沉积外延层42A的工艺气体可以包括诸如硅烷、乙硅烷(Si2H6)、二氯硅烷(DCS)等的含硅气体以及诸如PH3、AsH3等的含掺杂剂的工艺气体。腔室压力可以在约100托和约300托之间的范围内。外延层42A可以具有在大约1×1020/cm3至大约8×1020/cm3的范围内的第一掺杂浓度(例如，P)。外延层42A可以具有在大约1×1020/cm3和大约1×1021/cm3之间的范围内的第一掺杂浓度(As)。
将诸如HCl的蚀刻气体添加到工艺气体中，以实现在半导体上而不是在电介质上的选择性沉积。诸如H2和/或N2的载气也可以例如以约50sccm至约500sccm范围内的流速包含在工艺气体中。
在外延以沉积外延层42A之后，执行蚀刻(回蚀刻)工艺。在图13中所示的工艺流程中，相应的工艺被示为工艺212。根据本公开的一些实施例，回蚀刻是各向同性的。可以使用诸如HCl的蚀刻气体和诸如H2和/或N2的载气来执行蚀刻工艺。优化先前的沉积工艺和随后的回蚀刻，使得外延层42A具有期望的厚度。例如，在蚀刻工艺之后，外延层42A的底部厚度TB1可以在大约5nm与大约20nm之间的范围内，并且侧壁厚度TS1可以在大约4nm与大约10nm之间的范围内。可以相应地调整沉积时间和蚀刻时间，例如，沉积工艺持续约20秒和约60秒，并且蚀刻工艺持续约5秒和约20秒。
作为蚀刻工艺的结果，如图5A所示，可以形成小平面42A-F，并且小平面42A-F延伸到突出鳍24'的顶角24'TC。根据一些实施例，小平面42A-F在衬底20的(111)平面上。根据其他实施例，小平面42A-F比衬底20的(111)平面更陡峭(更垂直)。
图5B示出了截面图，其中示出了外延层42A的底部。图5B所示的截面图也是从图5A所示的参考截面5B-5B获得的。根据一些实施例，外延层42A的底部的顶表面与外鳍间隔件39A的顶端齐平或低于外鳍间隔件39A的顶端，并且低于内鳍间隔件39B的顶端。
接下来，参考图6A和图6B，沉积第二外延层42B1(也称为外延层L21)。在图13所示的工艺流程中，各个工艺被示为工艺214。可以使用RPCVD、PECVD等来执行沉积工艺。将n型掺杂剂添加到外延层42B1中。在外延层42B1、42B2和42C(图8A)的讨论中，讨论了磷作为n型掺杂剂的示例，而其他n型掺杂剂(如砷、锑等)或其组合可以被使用。根据一些实施例，外延层42B1包括磷硅，其中磷具有高于外延层42A中的第一磷浓度的第二磷浓度。例如，根据一些实施例，外延层42B1中的第二磷浓度可以在大约8×1020/cm3和大约5×1021/cm3之间的范围内。第二磷浓度可以比外延层42A中的第一磷浓度高约一个或两个数量级。用于形成外延层42B1的工艺气体可以与用于形成外延层42A的工艺气体相似，除了工艺气体的流速可以不同于用于形成外延层42A的相应工艺气体的流速之外。
在外延以沉积外延层42B1之后，执行(回)蚀刻工艺。在图13中所示的工艺流程中，相应的工艺被示为工艺216。根据本公开的一些实施例，蚀刻工艺是各向同性的。根据一些实施例，使用诸如HCl的蚀刻气体和诸如H2和/或N2的载气来执行蚀刻工艺。另外，可以在蚀刻气体中添加诸如硅烷的含硅气体。含硅气体的添加导致沉积效应，该沉积效应与蚀刻效应同时发生。然而，蚀刻速率大于沉积速率，因此净效应是外延层42B1的回蚀刻。含硅气体的添加降低了净蚀刻速率，使得当外延层42B1的表面轮廓被重新成形时，外延层42B1的厚度没有显着减小。优化沉积和蚀刻，使得外延层42B1具有期望的厚度。如图6A所示，通过蚀刻工艺将外延层42B1的顶表面重新成形为具有V形。
再次参考图6A，外延层42B1的左上端与外延层42A的左上端相连，两个上端均在其左侧与突出鳍24'的顶端24'TC相连。因此，外延层42B1和外延层42A的最高点与突出鳍24’的顶表面齐平。类似地，外延层的右上端与外延层42A的右上端相连，两个上端的右侧均与突出鳍24'的上端24'TC相连。刻蚀外延层42B1可以形成小平面42B1-F。根据一些实施例，小平面42A-F在衬底20的(111)平面上。根据替代实施例，小平面42B1-F在衬底20的(111)平面上。
参照图6B，从相邻的凹部生长的外延层42B1被合并，气隙44被密封在外延层42B1下方。合并的外延层42B1的顶表面可以具有非平面轮廓(也称为具有波浪形状)，相邻鳍之间的中间部分低于其相对侧上的部分。另外，如图6A和图6B中所示，外延层42B1的顶表面的顶端被控制为与突出鳍24'的顶表面齐平。
图7A和图7B示出了用于沉积第三外延层42B2(也称为外延层L22)的外延工艺。在图13所示的工艺流程中，相应的工艺被示为工艺218。如图7B所示，外延层42B2的顶表面具有波浪形状。可以使用RPCVD、PECVD等来执行沉积工艺。根据一些实施例，外延层42B2包括硅磷，其中磷具有高于外延层42B1中的第二磷浓度的第三磷浓度。此外，外延层42B2在所得的源极/漏极区中具有最高的磷浓度。例如，根据一些实施例，外延层42B2中的第三磷浓度可以在约2×1021/cm3和约5×1021/cm3的范围内。外延层42B1的第三磷浓度与第二磷浓度的比可以在大约3与大约6之间的范围内。用于形成外延层42B2的工艺气体可以类似于在形成外延层42B1中的工艺气体，除了调整流速以达到所需的浓度之外。
在外延沉积外延层42B2之后，执行蚀刻工艺。相应的工艺在图13所示的工艺流程中被示为工艺220。根据本公开的一些实施例，蚀刻是各向同性的。根据一些实施例，使用诸如HCl的蚀刻气体和诸如H2和/或N2的载气来执行蚀刻工艺。另外，可以将诸如硅烷的含硅气体添加到蚀刻气体中以沉积硅。因此，蚀刻工艺包括蚀刻效果和沉积效果，净效果是蚀刻。含硅气体的添加降低了蚀刻速率，使得当外延层42B2的表面轮廓被重新成形时，外延层42B2的厚度没有显着减小。
在外延层42B1的最上端与突出鳍24'的顶角24'TC接触的情况下，外延层42B1上方的外延层42B2的顶部高于突出鳍24'的顶部。因此，外延层42B2的顶部的侧壁42B2-SW与栅极间隔件38的侧壁接触。侧壁42B2-SW在外延层42B2的半导体材料的(110)表面上。
由于外延层42B2的材料和晶格结构与栅极间隔件38的材料和结构不同，因此产生应力并且通过栅极间隔件38将应力施加到所得的外延层上。外延层42B2是嵌入在产生的源极/漏极区中的嵌入应力源。外延层42B2中的内部应力是拉伸应力。如图6A所示，至少部分应力由栅极间隔件38贡献，并且由于外延层42B2具有高掺杂浓度(例如，磷)而使应力增加。外延层42B2的下部低于突出鳍24'的顶表面，因此应力从外延层42B2的顶部(顶部比突出鳍24'的顶表面高)传递到外延层42B2的下部/底部(下部/底部比突出鳍24'的顶表面低)。此外，外延层42B2的顶表面和底表面都可以具有V形，这可以提高将应力从外延层42B2的顶部转移到底部的效率。因此，应力也被施加到所得的FinFET的沟道，并因此改善了所得的FinFET的性能。另外，所得FinFET中的内部应力也导致掺杂剂(例如，磷)的活化速率增加。为了使应力最大化，侧壁42B2-SW的高度H3在选定范围内。例如，高度H3足够大以引起高应力。另一方面，过高的高度H3导致应力饱和并且可能导致较少的应力传递到外延层42B2的下部。根据一些实施例，高度H3在约3nm至约15nm之间的范围内。
此外，外延层42B2的深度D1(图7A)(即突出鳍24'的顶表面下方的外延层42B2的深度)也在选定范围内，以最大化从外延层42B2的顶部接收的应力并且最大化应力的作用。例如，深度D1可以在大约3nm与大约15nm之间的范围内。此外，比率D1/H4可以在大约0.3与大约0.5之间的范围内，其中高度H4是突出鳍24'的高度。
应当理解，不同类型的器件可以具有不同的深度D1和高度H3，以实现最佳应力。例如，在静态随机存取存储器(SRAM)单元中使用的FinFET的深度D1和高度H3可以小于在输入-输出(IO)电路中使用的FinFET中的相应深度D1和高度H3。例如，SRAM FinFET的高度H3可以在大约1nm至大约10nm的范围内，而IO FinFET的高度H3可以在大约5nm至大约15nm的范围内。SRAM FinFET的深度D1可以在鳍高度H4的大约20％到大约30％的范围内，而IOFinFET的深度D1可以在对应鳍高度H4的大约40％到大约60％的范围内。
图8A和图8B示出了用于沉积第四外延层42C(也称为外延层L3或覆盖层)的外延工艺。在图13所示的工艺流程中，相应的工艺被示为工艺222。可以使用RPCVD、PECVD等来执行沉积工艺。外延层42C(图8B)的顶表面保持波浪形。根据一些实施例，外延层42C包括磷硅，其中该磷具有低于外延层42B2中的磷浓度的第四磷浓度。另外，可以掺入例如锗原子百分比在约1％至约5％之间的锗。根据一些实施例，外延层42C中的磷浓度可以在约1×1020/cm3至约3×1021/cm3的范围内。用于形成外延层42C的工艺气体可以类似于在形成外延层42B2中的工艺气体，除了可以添加诸如锗烷(GeH4)、二锗烷(Ge2H6)的含锗气体之外。在整个说明书中，将外延层42A、42B1、42B2和42C统称为外延层42，以下将其统称为源极/漏极区42。源极/漏极区42也在图8C中示出。
参照图9A和图9B，在外延区42上方以及伪栅极堆叠30的侧面上形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48。在图13中所示的工艺流程中，相应的工艺被示为工艺224。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以去除CESL 46和ILD 48的多余部分，直到伪栅极堆叠30(图8A)被暴露为止。如图9A所示，伪栅极堆叠30被替换栅极堆叠56代替。未示出用于形成替换栅极堆叠的工艺。然而，在图9A中示出了所产生的替换栅极堆叠56。替换栅极堆叠56包括栅极电介质，栅极电介质还包括在突出鳍24’的顶表面和侧壁上的界面层50以及在界面层上的高k电介质52。替换栅极堆叠56还包括在高k电介质52上的栅电极54。在形成替换栅极堆叠56之后，使替换栅极堆叠56凹进以在栅极间隔件38之间形成沟槽。诸如氮化硅、氧氮化硅的材料被填充到所形成的沟槽中以形成硬掩模58。
接下来，蚀刻ILD 48和CESL 46以形成接触开口60。开口60穿过外延层42C，从而暴露出外延层42B2。在图13所示的工艺流程中，相应的工艺被示为工艺226。如图9A和图9B所示，蚀刻了外延层42C，并且暴露了外延层42B2的顶表面。在外延层42C中添加锗导致外延层42C的蚀刻速率显着大于外延层42B2的蚀刻速率，因此，通过控制蚀刻工艺，可以基本上停止在外延层42B2上的蚀刻。外延层42B2的过蚀刻小。如图9B所示，外延层42B2的暴露的顶表面是波浪形的，中间部分相对于在中间部分的相对侧上的相对部分凹进，使得中间部分在截面图中具有V形。
接下来，如图10A、图10B和图10C所示，形成源极/漏极硅化物区64和源极/漏极接触插塞66。图10A示出了图10C中的参考截面A-A的截面图。图10B示出了图10C中的参考截面B-B的截面图(除了图10B示出了两个鳍，而图10C示出了三个鳍)。根据本公开的一些实施例，源极/漏极硅化物区64的形成包括沉积延伸到开口60(图9A和图9B)中的金属层，例如钛层、钴层等。然后进行退火工艺，以使金属层的底部与外延层42B2反应形成硅化物区。在图13所示的工艺流程中，相应的工艺被示为工艺228。可以去除剩余的未反应的金属层。然后，在沟槽60中形成源极/漏极接触插塞66，并将其电连接到相应的源极/漏极硅化物区64。在图13所示的工艺流程中，将相应的工艺示为工艺230。
图10B示出了根据一些实施例的一些示例尺寸。外延层42A的底部厚度TB1可以在约3nm至约20nm之间的范围内。高度T2可以是大约30nm至大约70nm之间的范围，高度T2是合并的外延层42B1相对于突出鳍24'的底部的高度。作为源极/漏极区42的合并部分的高度的合并高度T3可以在大约5nm与大约30nm之间的范围内。高度T4，即硅化物区64的高度，可以在约3nm至约20nm之间的范围内。鳍高度H4可以在约40nm至约100nm之间的范围内。合并的外延区42的宽度W1可以在约40nm至约100nm之间的范围内。
图11示出了根据一些实施例的在外延层42C、42B2、42B1和42A中的磷(左Y轴)和锗(右Y轴)的分布曲线。在示出的示例中，对应的外延层42A是单个SiP层。左Y轴显示磷浓度，用线70表示。右Y轴显示锗原子百分比，用线72表示。
图12示出了根据一些实施例的层42C、42B2、42B1和42A中磷和砷(左Y轴)和锗(右Y轴)的分布曲线。对应的外延层42A包括SiAs层和在SiAs层上的SiP层。左侧的Y轴显示磷浓度(由线74表示)，砷浓度由线78表示。右侧Y轴显示Ge的锗原子百分比，其中Ge的原子浓度由线76表示。
本公开的实施例具有一些有利特征。通过在源极/漏极区中形成嵌入式应力源，可以改善源极/漏极的掺杂激活。此外，源极/漏极硅化物区通过波浪形界面接触下面的外延区，从而与平面接触界面相比，接触面积增加，因此接触电阻减小。
根据本公开的一些实施例，一种方法包括：形成延伸到半导体衬底中的隔离区；形成突出高于隔离区的顶表面的半导体鳍；在半导体鳍上形成栅极堆叠；在栅极堆叠的侧壁上形成栅极间隔件；使半导体鳍凹进以形成凹部；执行第一外延工艺以在凹部中生长第一外延半导体层，其中，第一外延半导体层具有第一掺杂剂浓度；以及执行第二外延工艺以生长延伸到凹部中的嵌入式应力源。其中，嵌入式应力源具有比第一掺杂剂浓度高的第二掺杂剂浓度。其中，嵌入式应力源包括：顶部，高于半导体鳍的顶表面，其中，顶部具有与栅极间隔件的第二侧壁接触的第一侧壁，并且侧壁具有与半导体鳍的顶表面齐平的底端；底部，低于半导体鳍的顶表面。在一个实施例中，该方法还包括在第一外延工艺之后，在第一外延半导体层上执行蚀刻工艺。在一个实施例中，使用包括蚀刻气体和硅烷的工艺气体来执行蚀刻工艺。在一实施例中，在添加蚀刻气体的情况下执行第一外延工艺。在一个实施例中，在第二外延工艺开始时，第一外延半导体层的最顶端接触半导体鳍的顶角并与半导体鳍的顶角齐平，并且嵌入式应力源从最顶端开始向上生长以形成第一侧壁。在一个实施例中，嵌入式应力源具有V形底表面和V形顶表面。在一个实施例中，该方法还包括在第二外延工艺之后，执行第三外延工艺以在嵌入式应力源上方生长第二外延半导体层；形成位于嵌入式应力源上方并与嵌入式应力源接触的硅化物区。在一个实施例中，该方法还包括在第一外延工艺之前，执行附加的外延工艺以在凹部中沉积第二外延半导体层，其中，第一外延半导体层和第二外延半导体层均具有连接至半导体鳍的顶端的最顶端。
根据本公开的一些实施例，一种器件包括：半导体衬底；隔离区，延伸到半导体衬底中；半导体鳍，突出高于隔离区的顶表面；栅极堆叠，位于半导体鳍的顶表面和侧壁上；以及源极/漏极区，位于半导体鳍的侧面上，其中，源极/漏极区包括：第一半导体层，具有第一掺杂剂浓度；嵌入式应力源，位于第一半导体层上方并与第一半导体层接触，其中，嵌入式应力源具有比第一掺杂剂浓度高的第二掺杂剂浓度，并且其中，嵌入式应力源具有高于半导体鳍的顶表面的上部和低于半导体鳍的顶表面的下部。在一个实施例中，该器件还包括在栅极堆叠的侧壁上的栅极间隔件，其中，嵌入式应力源的上部接触栅极间隔件以形成垂直界面，并且其中，嵌入式应力源的底表面是倾斜的并连接至栅极间隔件的外表面的底部与半导体鳍的侧壁的顶端接合的点。在一个实施例中，嵌入式应力源具有V形底表面。在一个实施例中，该器件进一步包括位于嵌入式应力源上方并与嵌入式应力源接触的源极/漏极硅化物区，其中，源极/漏极硅化物区在截面图中具有V形形状。在一个实施例中，嵌入式应力源包括磷硅，并且器件还包括位于嵌入式应力源上方的覆盖层，并且其中，覆盖层包括硅、锗和磷。在一个实施例中，该器件还包括位于第一半导体层下方的第二半导体层，其中，第二半导体层具有比第一半导体层低的掺杂剂浓度。在一个实施例中，第一半导体层具有第一小平面，第一小平面具有第一顶端，第二半导体层具有第二小平面，第二小平面具有第二顶端，并且其中，第一顶端与第二顶端接合并且进一步与半导体鳍的顶角连接。在一个实施例中，第一小平面中的一个和第二小平面中的一个在源极/漏极区的(111)表面上。在一个实施例中，嵌入式应力源包括V形底表面，V形底表面的最顶点与半导体鳍的顶表面处于相同水平。
根据本公开的一些实施例，一种器件包括：半导体鳍；栅极堆叠，位于半导体鳍上；以及源极/漏极区，位于半导体鳍的侧面上，其中，源极/漏极区包括嵌入式应力源，嵌入式应力源包括：V形底表面，其中，V形底表面的顶端与半导体鳍的顶表面处于相同水平；V形顶表面，其中，V形顶表面的第一部分高于半导体鳍的顶表面，并且V形顶表面的第二部分低于半导体鳍的顶表面。在一个实施例中，该器件还包括位于嵌入式应力源下方的半导体层，其中，半导体层包括在半导体层的(111)表面平面上的小平面。在一个实施例中，(111)表面平面上的小平面延伸至与半导体鳍的顶角接合。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成延伸到半导体衬底中的隔离区；
形成突出高于所述隔离区的顶表面的半导体鳍；
在所述半导体鳍上形成栅极堆叠；
在所述栅极堆叠的侧壁上形成栅极间隔件；
使所述半导体鳍凹进以形成凹部；
执行第一外延工艺以在所述凹部中生长第一外延半导体层，其中，所述第一外延半导体层具有第一掺杂剂浓度；以及
执行第二外延工艺以生长延伸到所述凹部中的嵌入式应力源，其中，所述嵌入式应力源具有比所述第一掺杂剂浓度高的第二掺杂剂浓度，并且其中，所述嵌入式应力源包括：
顶部，高于所述半导体鳍的顶表面，其中，所述顶部具有与所述栅极间隔件的第二侧壁接触的第一侧壁，并且所述侧壁具有与所述半导体鳍的所述顶表面齐平的底端；和
底部，低于所述半导体鳍的所述顶表面。
2.根据权利要求1所述的方法，还包括：在所述第一外延工艺之后，在所述第一外延半导体层上执行蚀刻工艺。
3.根据权利要求2所述的方法，其中，使用包括蚀刻气体和硅烷的工艺气体来执行所述蚀刻工艺。
4.根据权利要求3所述的方法，其中，在添加所述蚀刻气体的情况下执行所述第一外延工艺。
5.根据权利要求1所述的方法，其中，在第二外延工艺开始的时间处，所述第一外延半导体层的最顶端接触所述半导体鳍的顶角并与所述半导体鳍的顶角齐平，并且所述嵌入式应力源从所述最顶端开始向上生长以形成所述第一侧壁。
6.根据权利要求1所述的方法，其中，所述嵌入式应力源具有V形底表面和V形顶表面。
7.根据权利要求1所述的方法，还包括：
在所述第二外延工艺之后，执行第三外延工艺以在所述嵌入式应力源上方生长第二外延半导体层；以及
形成位于所述嵌入式应力源上方并与所述嵌入式应力源接触的硅化物区。
8.根据权利要求1所述的方法，还包括：在所述第一外延工艺之前，执行附加的外延工艺以在所述凹部中沉积第二外延半导体层，其中，所述第一外延半导体层和所述第二外延半导体层均具有连接至所述半导体鳍的顶端的最顶端。
9.一种半导体器件，包括：
半导体衬底；
隔离区，延伸到所述半导体衬底中；
半导体鳍，突出高于所述隔离区的顶表面；
栅极堆叠，位于所述半导体鳍的顶表面和侧壁上；以及
源极/漏极区，位于所述半导体鳍的侧面上，其中，所述源极/漏极区包括：
第一半导体层，具有第一掺杂剂浓度；和
嵌入式应力源，位于所述第一半导体层上方并与所述第一半导体层接触，其中，所述嵌入式应力源具有比所述第一掺杂剂浓度高的第二掺杂剂浓度，并且其中，所述嵌入式应力源具有高于所述半导体鳍的所述顶表面的上部和低于所述半导体鳍的所述顶表面的下部。
10.一种器件，包括：
半导体鳍；
栅极堆叠，位于所述半导体鳍上；以及
源极/漏极区，位于所述半导体鳍的侧面上，其中，所述源极/漏极区包括嵌入式应力源，所述嵌入式应力源包括：
V形底表面，其中，所述V形底表面的顶端与所述半导体鳍的顶表面处于相同水平；和
V形顶表面，其中，所述V形顶表面的第一部分高于所述半导体鳍的所述顶表面，并且所述V形顶表面的第二部分低于所述半导体鳍的所述顶表面。
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