CN113745159B - 形成半导体器件的方法 - Google Patents

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Abstract

形成半导体器件的方法包括形成具有多个半导体鳍的第一鳍组以及第二鳍组。多个半导体鳍包括在第一鳍组中最远离第二鳍组的第一半导体鳍、第二半导体鳍以及在第一鳍组中最靠近第二鳍组的第三半导体鳍。该方法还包括执行外延工艺以基于多个半导体鳍形成外延区域。外延区域包括第一部分和第二部分。第一部分位于第一半导体鳍和第二半导体鳍之间的中间。第一部分具有第一顶面。第二部分位于第二半导体鳍和第三半导体鳍之间的中间。第二部分具有比第一顶面低的第二顶面。

Description

形成半导体器件的方法
技术领域
本发明的实施例涉及形成半导体器件的方法。
背景技术
在鳍式场效应晶体管的形成中，通常通过形成半导体鳍，使半导体鳍凹进以形成凹槽以及从凹槽开始生长外延区域来形成源极/漏极区域。从相邻的半导体鳍的凹槽生长的外延区域可以彼此合并，并且所得的外延区域可以具有平坦的顶面。源极/漏极接触插塞形成为电连接至源极/漏极区域。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：使第一半导体条、第二半导体条和第三半导体条的相对侧上的隔离区域凹进以形成第一半导体鳍、第二半导体鳍和第三半导体鳍；在所述第一半导体鳍、所述第二半导体鳍和所述第三半导体鳍上形成栅极堆叠件；在所述栅极堆叠件的侧壁上形成栅极间隔件；在所述第一半导体条、所述第二半导体条和所述第三半导体条的侧壁上形成鳍间隔件；执行凹进工艺以使所述第一半导体条、所述第二半导体条和所述第三半导体条凹进以分别形成第一凹槽、第二凹槽和第三凹槽；以及执行外延工艺以从所述第一凹槽、所述第二凹槽和所述第三凹槽开始形成外延区域，其中，所述外延区域包括顶面，所述顶面包括：凸形部分，高于所述第一半导体鳍和所述第二半导体鳍并且横向位于所述第一半导体鳍和所述第二半导体鳍之间；和凹形部分，高于所述第二半导体鳍和所述第三半导体鳍并且横向位于所述第二半导体鳍和所述第三半导体鳍之间。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：形成第一鳍组和第二鳍组，其中，所述第一鳍组包括具有组内间距的多个半导体鳍，其中，所述第一鳍组和所述第二鳍组的组间间距大于所述组内间距，并且其中，所述多个半导体鳍包括：第一半导体鳍，其中，所述第一半导体鳍在所述第一鳍组中最远离所述第二鳍组；第二半导体鳍；和第三半导体鳍，其中，所述第三半导体鳍在所述第一鳍组中最靠近所述第二鳍组；以及执行外延工艺以基于所述多个半导体鳍形成外延区域，其中，所述外延区域包括：第一部分，位于所述第一半导体鳍和所述第二半导体鳍之间的中间，其中，所述第一部分具有第一顶面；和第二部分，位于所述第二半导体鳍和所述第三半导体鳍之间的中间，其中，所述第二部分具有比所述第一顶面低的第二顶面。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：形成第一鳍组和第二鳍组，其中，所述第一鳍组包括具有组内间距的多个半导体鳍，并且所述第一鳍组包括最远离所述第二鳍组的第一半导体鳍、第二半导体鳍和最靠近所述第二鳍组的第三半导体鳍；在所述第一鳍组上形成栅极堆叠件；在所述栅极堆叠件的侧壁上形成栅极间隔件；形成鳍间隔件，所述鳍间隔件包括：第一外部鳍间隔件，面向所述第二鳍组，其中，所述第一外部鳍间隔件具有第一高度；第二外部鳍间隔件，面向远离所述第二鳍组，其中，所述第二外部鳍间隔件具有大于所述第一高度的第二高度；和内部间隔件，位于所述第一外部鳍间隔件和所述第二外部鳍间隔件之间；执行外延工艺以基于所述第一鳍组形成第一外延区域并且基于所述第二鳍组形成第二外延区域；以及形成电互连所述第一外延区域和所述第二外延区域的源极/漏极接触插塞。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1、图2A、图2B、图3A、图3B、图3C、图4A、图4B、图4C、图5至图7、图8A、图8B、图9、图10、图11A、图11B和图11C示出了根据一些实施例的在鳍式场效应晶体管(FinFET)的形成中的中间阶段的立体图和截面图。
图12示出了根据一些实施例的用于形成n型FinFET和p型FinFET的工艺流程。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
提供了鳍式场效应晶体管(FinFET)及其形成方法。根据本发明的一些实施例，基于形成鳍组的多个半导体鳍形成合并的外延区域，合并的外延区域可以是FinFET的源极/漏极区域。合并的外延区域至少包括波状部分和非波状部分，其中术语“波状”是指顶面的中间部分低于从半导体鳍生长的相对部分的顶面。非波状部分具有防止整个鳍组的鳍弯曲的功能，而相对于该部分形成为非波状的，波状部分具有增大的接触面积，因此减小了接触电阻。因此，利用包括非波状部分和波状部分的合并的外延区域，可靠性和接触电阻问题都得到了解决。本文讨论的实施例将提供示例以使得能够进行或使用本发明的主题，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。贯穿各种视图和说明性实施例，相同的参考标号用于指示相同的元件。虽然方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1、图2A、图2B、图3A、图3B、图3C、图4A、图4B、图4C、图5至图7、图8A、图8B、图9、图10、图11A、图11B和图11C示出了根据本发明的一些实施例的FinFET和相应的源极/漏极区域的形成中的中间阶段的截面图。相应的工艺也示意性地反映在图12所示的工艺流程中。
图1示出了初始结构的立体图。初始结构包括晶圆10，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，该半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20的顶面可以具有(100)表面平面。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域的隔离区域22可以形成为从衬底20的顶面延伸到衬底20中。相应的工艺示出为图12所示的工艺流程中的工艺202。相邻的STI区域22之间的衬底20的部分称为半导体条24。根据一些实施例，半导体条24的顶面和STI区域22的顶面可以基本彼此齐平。
STI区域22可以包括衬垫氧化物(未示出)，衬垫氧化物可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)形成的沉积的氧化硅层。STI区域22还可以包括位于衬垫氧化物上方的介电材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等形成介电材料。根据一些实施例，STI区域22可以包括位于鳍组的外侧上的STI区域22O(如将在随后的段落中讨论的)以及在鳍组中以组内间距形成的STI区域22I。STI区域22O可以具有比STI区域22I更大的高度。
根据一些实施例，半导体条24的顶部24T由与半导体衬底20的体部分的材料不同的材料形成。例如，顶部24T可以由硅锗形成，该硅锗可以具有在约15％至约30％之间的范围内的锗原子百分比。根据一些实施例，顶部24T在形成STI区域22之前形成，并且通过外延工艺形成以在衬底20上沉积硅锗。顶部24T还可以包括由与下面的半导体衬底20的体部分相同的材料形成的底部。然后，通过蚀刻外延硅锗层和下面的衬底20的一些部分以及沉积介电材料来形成STI区域22。根据可选实施例，顶部24T在形成STI区域22之后形成，并且通过蚀刻STI区域22之间的衬底20的部分，然后执行外延工艺以在所得凹槽中生长诸如硅锗的半导体材料来形成。
参考图2A和图2B，使STI区域22凹进。图2B示出了图2A中的参考横截面B-B的截面图。然而，图2A示出了图2B所示的结构的左侧部分。半导体条24的顶部突出高于STI区域22的顶面22A，以形成突出鳍24’，突出鳍24’包括器件区域100A中的突出鳍24A’(图2B)和器件区域100B中的突出鳍24B’(图2B)。相应的工艺示出为图12中所示的工艺流程中的工艺204。位于STI区域22中的半导体条24的部分仍然称为半导体条。
参考图2B，突出鳍24A’统称为鳍组25A，并且突出鳍24B’统称为鳍组25B。根据一些实施例，同一鳍组25A和25B中的相邻鳍之间的内部间距S1小于组间间距S2，例如，比率S2/S1大于约2，或大于约5。可以使用干蚀刻工艺来执行STI区域22的凹进，其中可以将HF和NH3的混合物用作蚀刻气体。也可以使用NF3和NH3的混合物作为蚀刻气体来执行蚀刻。在蚀刻工艺期间，可能生成等离子体。也可以包括氩气。根据本发明的可选实施例，使用湿蚀刻工艺执行STI区域22的凹进。蚀刻化学物质可以包括例如HF溶液。
根据一些实施例，可以通过任何合适的方法来形成/图案化用于形成FinFET的鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许产生例如节距小于使用单个直接光刻工艺可获得的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍。
如图2B所示，晶圆10包括第一器件区域100A和第二器件区域100B，每个用于在其中形成FinFET。形成在第一器件区域100A中的FinFET可以是p型FinFET，而形成在第二器件区域100B中的FinFET可以是n型FinFET或p型FinFET。为了将器件区域100A和器件区域100B中的部件彼此区分开，在器件区域100A中形成的部件可以用附图标记后跟字母“A”来表示，并且在器件区域100B中形成的部件可以用附图标记后跟字母“B”来表示。例如，器件区域100A中的半导体条24称为24A，统称为条组25A，而器件区域100B中的半导体条24称为24B，统称为条组25B。
根据一些实施例，STI区域22的顶面22A可以高于、低于顶部24T的底面或与顶部24T的底面齐平(图1)。因此，在使STI区域22凹进之后，整个突出鳍24A’可以由硅锗形成，并且可以向下延伸或者可以不向下延伸到剩余STI区域22之间的空间中。可选地，突出鳍24A’的底部可以由硅形成，而突出鳍24A’的顶部可以由硅锗形成。
参考图3A、图3B和图3C，在突出鳍24A’和24B’的顶面和侧壁上形成伪栅极堆叠件30。相应的工艺示出为图12所示的工艺流程中的工艺206。图3B和图3C所示的横截面分别从图3A中的参考横截面B-B和C-C获得。在图3C和随后的图11C中，可以示出STI区域22的顶面22A的水平(也参考图3A)，并且半导体鳍24A’和24B’高于顶面22A。STI区域22I的底面22B(也参考图3A)也在截面图中示出。STI区域22I位于22A和22B之间的水平处，并且由于它们处于与图示不同的平面中，因此未在图3C和图11C中示出。
伪栅极堆叠件30可以包括伪栅极电介质32(图3C)和位于伪栅极电介质32上方的伪栅电极34。伪栅电极34可以使用例如非晶硅或多晶硅形成，并且也可以使用其他材料。每个伪栅极堆叠件30还可以包括位于伪栅电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、碳氮化硅等形成。伪栅极堆叠件30的纵向也垂直于突出鳍24A’和24B’的纵向。根据一些实施例，突出鳍24A’上的伪栅极堆叠件30和突出鳍24B’上的伪栅极堆叠件30是彼此物理分隔开的离散伪栅极堆叠件。根据可选实施例，相同的伪栅极堆叠件30可以在突出鳍24A’和突出鳍24B’上延伸。
接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38(图3A和图3C)。相应的工艺示出为图12所示的工艺流程中的工艺208。根据本发明的一些实施例，栅极间隔件38由诸如碳氮化碳(SiCN)、氮化硅、碳氮氧化硅(SiOCN)等的介电材料形成，并且可以具有单层结构或包括多个介电层的多层结构。形成工艺包括沉积共形间隔件层，然后执行各向异性蚀刻工艺以形成栅极间隔件38(和鳍间隔件39)。根据本发明的一些实施例，栅极间隔件38是多层栅极间隔件。例如，每个栅极间隔件38可以包括SiN层和位于SiN层上方的SiOCN层。图3A和图3C还示出了形成在突出鳍24’的侧壁上的鳍间隔件39。相应的工艺示出为图12所示的工艺流程中的工艺208。
根据本发明的一些实施例，通过用于形成栅极间隔件38的相同的工艺形成鳍间隔件39(包括39A、39B、39C、39D、39E、39F、39A’、39B’、39C’和39D’(图3B)。例如，在用于形成栅极间隔件38的工艺中，当被蚀刻时，被沉积以用于形成栅极间隔件38的毯式介电层可以具有留在突出鳍24A’和24B’的侧壁上的一些部分，因此形成鳍间隔件39。根据一些实施例，鳍间隔件39包括位于鳍组中的最外部鳍的外侧上的外部鳍间隔件，诸如鳍间隔件39A、39F、39A’和39D’(图3B)。鳍间隔件39还包括内部鳍间隔件，诸如鳍间隔件39B、39C、39D、39E、39B’和39C’，其中内部鳍间隔件39B、39C、39D、39E位于鳍24A’之间，并且内部鳍间隔件39B’和39C’位于鳍24B’之间。
参考图4A、图4B和图4C，使突出鳍24A’和24B’的未被伪栅极堆叠件30和栅极间隔件38覆盖的部分凹进，因此形成凹槽40A和40B(图4B)。相应的工艺示出为图12所示的工艺流程中的工艺210。图4B和图4C分别示出了从图4A中的参考横截面B-B和C-C获得的截面图。凹进可以是各向异性的，因此鳍24’的直接位于伪栅极堆叠件30和栅极间隔件38下面的部分受到保护，并且未被蚀刻。根据一些实施例，凹进的半导体鳍24’的顶面可以高于STI区域22的顶面22A，并且可以高于剩余的鳍间隔件39。
根据一些实施例，在蚀刻突出鳍24’期间，也蚀刻鳍间隔件39，使得减小了它们的高度。鳍间隔件39A、39B、39C、39D、39E、39F分别具有高度H1、H2、H3、H4、H5和H6(图4B)。可以在使鳍24’凹进的同时执行鳍间隔件39的蚀刻，其中将用于蚀刻鳍间隔件39的蚀刻气体添加到用于使突出鳍24’凹进的蚀刻气体中。
根据本发明的一些实施例，通过干蚀刻步骤执行突出鳍24’的凹进。可以使用诸如C2F6；CF4；SO2；HBr、Cl2和O2的混合物；HBr、Cl2、O2和CF2的混合物等的工艺气体来执行干蚀刻。蚀刻可以是各向异性的。根据本发明的一些实施例，如图4C所示，面向凹槽40的突出鳍24’的侧壁是基本垂直的，并且与栅极间隔件38的外侧壁基本齐平。突出鳍24A’和24B’的面向凹槽40的侧壁可以位于相应的突出鳍24A’和24B’的(110)表面平面上。参考图4B，使用虚线示出凹槽40A和40B的位置，也是突出鳍24’的去除部分的位置。虚线还表示处于与示出的平面不同的平面中的直接位于伪栅极堆叠件30下方(图4C)的突出鳍24’。
在突出鳍24’的凹进中，还添加了用于蚀刻鳍间隔件39的工艺气体以使鳍间隔件39凹进。根据一些实施例，调整用于蚀刻鳍间隔件39的工艺气体和工艺条件(当使突出鳍24’凹进时)，使得实现以下关系：(H1>H6)、(H1>(H2&H3)>(H4&H5))和((H6>(H2&H3)>(H4&H5))。高度H2和H3也可以等于或接近高度H4和H5。换句话说，左外部鳍39A的高度H1大于右外部鳍39F的高度H6，并且外部鳍的高度H1和H6大于内部鳍的高度H2、H3、H4和H5，左内部鳍的高度H2和H3也可以大于或等于右内部鳍的高度H4和H5。可以使用诸如CF4、O2和N2的混合物、NF3和O2的混合物、SF6、SF6和O2的混合物等的含氟气体来执行鳍间隔件39的蚀刻，并且鳍间隔件39的蚀刻可以包括用于轰击外部间隔件39A的气体，诸如氩气。用于获得期望的鳍间隔件高度的调整的工艺条件包括但不限于蚀刻气体和轰击气体的分压、偏置电压等。此外，可以使用负载效应来帮助实现鳍间隔件的期望高度。例如，可以调整比率S2/S1，即组间间距S2与组内间距S1的比率，以调整负载效应，使得可以调整高度H1、H2、H3、H4、H5和H6。
根据一些实施例，在蚀刻突出鳍24’之后，其中还使鳍间隔件39凹进，执行附加蚀刻工艺以进一步蚀刻鳍间隔件39，并且调整突出鳍39的高度。在该工艺中，突出鳍24’不凹进。根据可选实施例，跳过附加蚀刻工艺。还可以使用各向异性蚀刻工艺来执行附加蚀刻工艺(如果执行)，该各向异性蚀刻工艺使用例如与鳍间隔件的形成中类似的工艺气体。根据一些实施例，先前的工艺可能无法实现以下关系：(H1>H6)、(H1>(H2&H3)>(H4&H5))和((H6>(H2&H3)>(H4&H5))。例如，在先前的鳍间隔件39的形成中，高度H1可能不利地小于高度H6，因此执行蚀刻工艺以调整鳍间隔件的高度，使得高度H1大于H6。可选地，上述关系可能已经通过先前的鳍间隔件39的形成而实现，但是鳍间隔件高度H1、H2、H3、H4、H5和H6之间的比率不令人满意，因此，可以执行附加蚀刻工艺，以将比率调整到期望值。
在以上讨论的工艺中，也可以调整相应的鳍间隔件39A’、39B’、39C’和39D’的高度H1’、H2’、H3’和H4’，使得高度H1’大于H4’，并且高度H1’和H4’都大于高度H2’和H3’。
参考图5，通过外延工艺沉积外延层48-1(也称为外延层L1，并且包括48-11、48-12和48-13)。相应的工艺示出为图12所示的工艺流程中的工艺212。根据一些实施例，通过非共形沉积工艺来执行沉积，使得第一层48-1的底部(图11C)比侧壁部分厚。可以使用RPCVD、PECVD等执行沉积。根据一些实施例，外延层48-1由SiGeB形成或包括SiGeB。取决于外延层48-1的期望组分，用于沉积外延层48-1的工艺气体可以包括诸如硅烷、乙硅烷(Si2H6)、二氯硅烷(DCS)等的含硅气体、诸如锗烷(GeH4)、二锗烷(Ge2H6)的含锗气体以及诸如B2H6的包含掺杂剂的工艺气体。另外，可以添加诸如HCl的蚀刻气体以实现在半导体上而非在电介质上的选择性沉积。外延层48-1的硼浓度可以在约5×1019/cm3和约8×1020/cm3的范围内。锗原子百分比可以在约15％和约45％之间的范围内。锗原子百分比可以是梯度的，较高的部分具有比相应的较低的部分更高的锗原子百分比。
如图5所示，外延层48-1横向扩展并且彼此生长。另一方面，从不同的突出鳍24A’和24B’生长的外延层48-1仍彼此分隔开并且不合并。外延层48-1的顶端控制为例如比原始的非凹进突出鳍24’的顶面低约5nm和约10nm之间的范围内的差。根据一些实施例，由于高度H1至H6之间的前述关系，外延层48-11的顶端高于外延层48-13的顶端。此外，外延层48-11的顶端可以与外延层48-12的顶端齐平或高于外延层48-12的顶端。
参考图6，沉积外延层48-2(也称为外延层L2)。相应的工艺示出为图12所示的工艺流程中的工艺214。可以使用RPCVD、PECVD等来执行沉积工艺。根据一些实施例，外延层48-2包括SiGeB，其中硼的第二硼浓度高于外延层48-1中的硼浓度。例如，根据一些实施例，外延层48-2中的硼浓度可以在约5×1020/cm3和约3×1021/cm3的范围内。此外，外延层48-2中的锗原子百分比高于外延层48-1中的锗原子百分比。例如，根据一些实施例，外延层48-2中的锗原子百分比可以在约40％和约65％之间的范围内。除了用于形成外延层48-2的工艺气体的流量可以不同于形成外延层48-1中的相应工艺气体的流量之外，用于形成外延层48-2的工艺气体可以类似于外延层48-1的形成中的工艺气体。
在沉积外延层48-2的外延工艺之后，执行蚀刻(回蚀刻)工艺。根据本发明的一些实施例，回蚀刻工艺是各向同性的。根据一些实施例，使用诸如HCl的蚀刻气体和诸如H2和/或N2的载气来执行蚀刻工艺。另外，可以在蚀刻气体中添加诸如锗烷(GeH4)的含锗气体。可以在蚀刻气体中添加或不添加诸如硅烷(SiH4)的含硅气体。含锗气体(和可能的含硅气体)的添加会产生沉积效应，该沉积效应与蚀刻效应同时发生。然而，蚀刻速率大于沉积速率，因此净效应是外延层48-2的回蚀刻。含锗和含硅气体的添加降低了净蚀刻速率，使得当重新成形外延层48-2的表面轮廓时，外延层48-2的厚度不会显著减小。优化沉积和蚀刻，使得外延层48-2具有期望的厚度。而且，如图6所示，重新成形外延层48-2的顶面，使得生成(111)小平面，特别是在从鳍组25A中的最右侧的突出鳍和鳍组25B中的最左侧的突出鳍生长的外延层48-2的部分上。
外延层48-2的顶端控制为与原始未凹进的突出鳍24A’的顶端齐平或至少接近(例如，差异小于约5nm或约3nm)。图11C示出了图6中的参考横截面C-C的截面图，示出了外延层48-2的相对端与突出鳍24A’的顶面齐平，而外延层48-2的顶面的中间部分可以与相应的突出鳍24A’和24B’的顶面齐平或略低于相应的突出鳍24A’和24B’的顶面。
再次参考图6，从相邻凹槽生长的外延层48-2合并，气隙44密封在外延层48-2下面。合并的外延层48-2的顶面可以具有非平坦的轮廓(也称为具有波状形)，其中横向位于相邻鳍24A’之间的中间部分低于中间部分的相对侧上的部分。非凹进部分可以直接位于突出鳍24A’上方。由于鳍间隔件高度H1、H2、H3、H4、H5和H6的差异，所以形成了凹槽46A和46B。凹槽46A横向位于左侧两个突出鳍24A’之间(并且高于左侧两个突出鳍24A’)，而凹槽46B横向位于右侧两个突出鳍24A’之间(并且高于右侧两个突出鳍24A’)。根据一些实施例，凹槽46A的凹进深度D1小于凹槽46B的凹进深度D2，例如，比率D2/D1大于约1.5、大于约2或者在约1.5与约5之间的范围内。
图7示出了用于沉积外延层48-3(也称为外延层L3或覆盖层)的外延工艺。相应的工艺示出为图12所示的工艺流程中的工艺216。可以使用RPCVD、PECVD等来执行沉积工艺。根据一些实施例，外延层48-3包括SiGeB。外延区域48-3中的硼浓度可以在约5×1020/cm3和约1×1021/cm3的范围内。此外，外延层48-3中的锗原子百分比可以大于、等于或低于外延层48-2中的锗原子百分比。例如，根据一些实施例，外延层48-3中的锗原子百分比可以在约45％和约55％之间的范围内。
在沉积外延层48-3的外延工艺之后，执行蚀刻(回蚀刻)工艺。根据本发明的一些实施例，回蚀刻工艺是各向同性的。根据一些实施例，使用诸如HCl的蚀刻气体和诸如H2和/或N2的载气来执行蚀刻工艺。另外，可以在蚀刻气体中添加诸如锗烷(GeH4)的含锗气体。可以在蚀刻气体中添加或不添加诸如硅烷(SiH4)的含硅气体。含锗气体的添加导致沉积效应，该沉积效应与蚀刻效应同时发生。然而，蚀刻速率大于沉积速率，使得净效应是外延层48-3的回蚀刻。含锗气体的添加降低了净蚀刻速率，使得当重新成形外延层48-3的表面轮廓时，外延层48-3的厚度不会显著减小。优化沉积和蚀刻，使得外延层48-3具有期望的厚度。同样，如图7所示，外延层48-3的顶面和侧壁表面重新成形为具有生成的更多(111)小平面，特别是从鳍组25A中最右侧的突出鳍和鳍组25B中最左侧的突出鳍生长的外延层48-3的部分。此外，随着形成越多和更好的(111)小平面，形成更尖的拐角。在整个说明书中，将外延层48-1、48-2和48-3统称为和单独地称为外延层(区域)48，以下统称为源极/漏极区域48A和48B。
根据一些实施例，外延区域48A具有比突出鳍24A’的顶面24’TS高的凸形部分。直接位于最左侧突出鳍24A’上方的凸形高度RH1大于直接位于最右侧突出鳍24A’上方的凸形高度RH3，并且可以等于或略大于(例如，差小于约2nm)凸形高度RH2。
外延层48-3具有顶面48-3TS，顶面48-3TS也是源极/漏极区域48的顶面。根据一些实施例，基于左侧两个突出鳍24A’形成的源极/漏极区域48的部分45A具有圆锥形状，并且部分45A的顶面通常是平坦的，并且可以具有凸形顶面。例如，从第一突出鳍的右边缘(从左数起)到第二突出鳍24’的右边缘(从左数起)，外延层48-3的顶面可以是平坦的。可选地，顶面的该部分可以是圆形的(如虚线47所示)并且具有凸形，最高点在第一突出鳍和第二突出鳍之间(并且可以在第一突出鳍和第二突出鳍的中间)。换句话说，凸形高度RH4大于凸形高度RH1、RH2和RH3。另一方面，基于右侧两个突出鳍24A’形成的源极/漏极区域48的右侧部分的顶面是波状(凹形)的，该右侧突出部分包括部分45B和部分45A的右侧部分。形成明显的凹槽46C。根据一些实施例，凹槽46C的深度D3大于约3nm，并且可以在约3nm和约15nm之间的范围内。因此，总的来说，源极/漏极区域48的顶面的左侧比右侧更平坦并且更高，其中，左侧是更远离相邻鳍组25B的一侧，而右侧是更靠近鳍组25B的一侧。
外延区域48B可以包括层48-1、48-2和48-3。根据一些实施例，外延区域48B是p型的，并且可以在用于形成外延区域48A的相同工艺中形成。根据可选实施例，外延区域48B是n型的并且属于n型FinFET，并且因此在与外延区域48A的形成不同的工艺中形成。例如，当外延区域48B是p型时，外延区域48B可以具有圆锥形状(顶面是凸形)。可选地，外延区域48B可以具有波状的顶面，如虚线50所示，这在外延区域48B为n型时可能发生。根据一些实施例，外延区域48B的顶面可以是平坦的，或者可以稍微倾斜，其中更靠近鳍组25A的部分低于更远离鳍组25A的部分。
参考图8A和图8B，在外延区域48A和48B上方形成接触蚀刻停止层(CESL)66和层间电介质(ILD)68。相应的工艺示出为图12中所示的工艺流程中的工艺218。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化以去除CESL 66和ILD 68的多余部分，直到伪栅极堆叠件30暴露(图4A和图4C)。
然后，在蚀刻工艺中去除伪栅极堆叠件30(图4A和图4C)，并且用替换栅极堆叠件56替换，如图8A所示。相应的工艺示出为图12所示的工艺流程中的工艺220和222。替换栅极堆叠件56包括栅极电介质58，栅极电介质58进一步包括位于突出鳍24’的顶面和侧壁上的界面层以及位于界面层上方的高k电介质。替换栅极堆叠件56还包括位于栅极电介质58上方的栅电极60。在形成替换栅极堆叠件56之后，使替换栅极堆叠件56凹进以在栅极间隔件38之间形成沟槽。将诸如氮化硅、氮氧化硅等的介电材料填充到所得的沟槽中以形成介电硬掩模62。相应的工艺示出为图12所示的工艺流程中的工艺224。
接下来，参考图9，蚀刻ILD 68和CESL 66以形成源极/漏极接触开口70。相应的工艺示出为图12所示的工艺流程中的工艺226。还蚀刻穿过外延层48-3，并且外延层48-2的顶面暴露。开口70可以延伸到外延区域48A和48B中，深度在约5nm和约10nm之间的范围内。可以控制蚀刻以在外延层48-2上停止，而在外延层48-2上进行小的过蚀刻(例如，小于约2nm)。外延层48-2的暴露的顶面是波状的，并且凹槽46A和46B可以暴露，使得外延层48-2的暴露的顶面在横截面图中包括具有V形的部分。可以理解的是，虽然外延区域的左侧部分不再是非波状的，而且还具有波状的顶面，但是包括CESL 66和ILD 68的整个结构将在制造工艺的这个阶段防止突出鳍的弯曲。
由于外延层48-2的平坦部分的蚀刻速度比具有拐角的部分的蚀刻速度慢，因此，具有比左侧部分更多的拐角的右侧部分48-2R比具有更平坦的表面的部分48-2L蚀刻得更多。因此，部分48-2R的顶端低于部分48-2L的顶端，例如，它们的顶面的高度差ΔH1大于约3nm，并且可以在约2nm和约10nm之间的范围内。总体而言，外延区域48A的面向外延区域48B的一侧低于面向远离外延区域48B的一侧。外延层48-2的暴露的顶面具有凹槽(凹面)46A’和46B’。
接下来，如图10所示，形成源极/漏极硅化物区域72A和72B。相应的工艺示出为图12所示的工艺流程中的工艺228。根据本发明的一些实施例，源极/漏极硅化物区域72A和72B的形成包括沉积金属层，诸如延伸到开口70中的钛层、钴层等，然后执行退火工艺，使得金属层的底部与外延层48-2反应以形成硅化物区域72A和72B。可以去除剩余的未反应的金属层。
图11A、图11B和图11C示出了一个或多个接触插塞74的形成。相应的工艺示出为图12所示的工艺流程中的工艺230。如图11B所示，源极/漏极接触插塞74形成为填充开口70，并且电互连源极/漏极硅化物区域72A和72B。由此形成FinFET 76A和FinFET 76B(图11B)，并且源极/漏极区域48A和48B通过接触插塞74电互连。图11B示出了图11A中的参考横截面BB，并且图11C示出了图11A中的参考横截面C-C。如图11B所示，外延区域48A的顶面是不对称的并且是倾斜的，更靠近外延区域48B的内部比更远离外延区域48B的外部低。硅化物区域72A和72B相应地倾斜。根据一些实施例，硅化物区域72A的内部的顶面比相应的外部低高度差ΔH2，该高度差ΔH2可以大于约2nm，并且可以在约2nm和约10nm之间的范围内。硅化物区域72A可以具有凹槽(凹面)46A’和46B’。另外，硅化物区域72A和72B在外延区域48A和48B的侧壁上延伸，使得硅化物区域72A和72B与相应的外延区域48A和48B之间的接触面积增大，并且接触电阻减小。
本发明的实施例具有一些有利特征。通过将外延区域的第一部分形成为非波状(具有圆锥形)，由于非波状部分用作锚定件以防止剩余的半导体鳍弯曲，所以基于形成外延区域的鳍组中的所有半导体鳍的弯曲可以减小。通过将外延区域的第二部分形成为具有波状顶面，减小了接触面积。另外，由于波状形，更多的外延区域具有更尖锐的拐角，其中在形成源极/漏极硅化物区域和接触插塞时蚀刻拐角，使得相应的硅化物区域在外延区域的侧壁上延伸，并且接触电阻进一步降低。
根据本发明的一些实施例，一种方法包括使第一半导体条、第二半导体条和第三半导体条的相对侧上的隔离区域凹进以形成第一半导体鳍、第二半导体鳍和第三半导体鳍；在第一半导体鳍、第二半导体鳍和第三半导体鳍上形成栅极堆叠件；在栅极堆叠件的侧壁上形成栅极间隔件；在第一半导体条、第二半导体条和第三半导体条的侧壁上形成鳍间隔件；执行凹进工艺以使第一半导体条、第二半导体条和第三半导体条凹进以分别形成第一凹槽、第二凹槽和第三凹槽；以及执行外延工艺以从第一凹槽、第二凹槽和第三凹槽开始形成外延区域，其中，外延区域包括顶面，该顶面包括：凸形部分，高于第一半导体鳍和第二半导体鳍且横向位于第一半导体鳍和第二半导体鳍之间；以及凹形部分，高于第二半导体鳍和第三半导体鳍并且横向位于第二半导体鳍和第三半导体鳍之间。在实施例中，鳍间隔件还包括：第一外部鳍间隔件，具有第一高度；第二外部鳍间隔件，具有小于第一高度的第二高度；以及内部间隔件，位于第一外部鳍间隔件和第二外部鳍间隔件之间，其中，内部间隔件的高度小于第一高度和第二高度。在实施例中，在凹进工艺期间同时蚀刻鳍间隔件，并且该方法还包括在凹进工艺之后，还使鳍间隔件凹进。在实施例中，第一半导体鳍、第二半导体鳍和第三半导体鳍形成第一鳍组，其中第一鳍组与第二鳍组相邻，并且第二外部鳍间隔件面向第二鳍组，并且第一外部鳍间隔件面向远离第二鳍组。在实施例中，在使第一半导体鳍、第二半导体鳍和第三半导体鳍凹进之后，第一半导体鳍、第二半导体鳍和第三半导体鳍的顶面高于鳍间隔件的顶端。在实施例中，外延区域包括第一外延层、第二外延层和第三外延层，其中第三外延层包括具有顶面的凸形部分的第一部以及具有顶面的凹形部分的第二部，并且其中，该方法还包括蚀刻穿过第三外延层的第一部以露出第二外延层的凹形顶面。在实施例中，该方法还包括在第二外延层上形成硅化物区域，其中硅化物区域包括直接位于第二外延层的凹形顶面上的第一部分；以及直接位于第三半导体鳍上方的第二部分，其中硅化物区域的第一部分高于硅化物区域的第二部分。在实施例中，第三外延层包括比第二外延层更低的硼浓度。在实施例中，外延工艺包括沉积硅锗硼。
根据本发明的一些实施例，一种方法包括形成第一鳍组和第二鳍组，其中第一鳍组包括具有组内间距的多个半导体鳍，其中第一鳍组和第二鳍组的组间间距大于组内间距，并且其中多个半导体鳍包括第一半导体鳍，其中第一半导体鳍在第一鳍组中最远离第二鳍组；第二半导体鳍；和第三半导体鳍，其中第三半导体鳍在第一鳍组中最靠近第二鳍组；以及执行外延工艺以基于多个半导体鳍形成外延区域，其中，外延区域包括位于第一半导体鳍和第二半导体鳍之间的中间的第一部分，其中第一部分具有第一顶面；和第二部分，位于第二半导体鳍和第三半导体鳍之间的中间，其中第二部分具有比第一顶面低的第二顶面。在实施例中，第一部分包括横向位于第一半导体鳍和第二半导体鳍之间的第一最高点，并且外延区域还包括直接位于第三半导体鳍上方的第三部分，其中第三部分具有第二最高点，并且第一最高点高于第二最高点。在实施例中，外延区域的顶面具有横向位于第二半导体鳍和第三半导体鳍之间的凹槽。在实施例中，凹槽的深度在约3nm至约15nm之间的范围内。在实施例中，第一半导体鳍和第二半导体鳍之间的外延区域的部分具有凸形顶面。在实施例中，该方法还包括形成硅化物区域，其中，形成硅化物区域包括：去除外延区域的具有凸形顶面的部分以形成外延区域的凹形顶面；以及在外延区域的凹形顶面上形成硅化物区域。
根据本发明的一些实施例，一种方法包括形成第一鳍组和第二鳍组，其中第一鳍组包括具有组内间距的多个半导体鳍，并且第一鳍组包括最远离第二鳍组的第一半导体鳍、第二半导体鳍和最靠近第二鳍组的第三半导体鳍；在第一鳍组上形成栅极堆叠件；在栅极堆叠件的侧壁上形成栅极间隔件；形成鳍间隔件，鳍间隔件包括面向第二鳍组的第一外部鳍间隔件，其中，第一外部鳍间隔件具有第一高度；第二外部鳍间隔件，面向远离第二鳍组，其中第二外部鳍间隔件具有大于第一高度的第二高度；以及内部间隔件，位于第一外部鳍间隔件和第二外部鳍间隔件之间；执行外延工艺以基于第一鳍组形成第一外延区域并且基于第二鳍组形成第二外延区域；以及形成电互连第一外延区域和第二外延区域的源极/漏极接触插塞。在实施例中，鳍间隔件形成为具有高度小于第一高度和第二高度的内部间隔件。在实施例中，第一鳍组和第二鳍组的组间间距大于组内间距。在实施例中，源极/漏极接触插塞具有底部，该底部具有与第一外延区域重叠的部分，其中该底部是倾斜的，底部的靠近第二鳍组的部分低于底部的更远离第二鳍组的部分。在实施例中，第一外延区域包括顶面，并且顶面包括：第一部分，横向位于第一半导体鳍和第二半导体鳍之间且高于第一半导体鳍和第二半导体鳍，其中第一部分具有凸形顶面；以及第二部分，横向位于第二半导体鳍和第三半导体鳍之间，其中第二部分具有凹形顶面。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
使第一半导体条、第二半导体条和第三半导体条的相对侧上的隔离区域凹进以形成第一半导体鳍、第二半导体鳍和第三半导体鳍；
在所述第一半导体鳍、所述第二半导体鳍和所述第三半导体鳍上形成栅极堆叠件；
在所述栅极堆叠件的侧壁上形成栅极间隔件；
在所述第一半导体条、所述第二半导体条和所述第三半导体条的侧壁上形成鳍间隔件；
执行凹进工艺以使所述第一半导体条、所述第二半导体条和所述第三半导体条凹进以分别形成第一凹槽、第二凹槽和第三凹槽；以及
执行外延工艺以从所述第一凹槽、所述第二凹槽和所述第三凹槽开始形成外延区域，其中，所述外延区域包括顶面，所述顶面包括：
凸形部分，高于所述第一半导体鳍和所述第二半导体鳍并且横向位于所述第一半导体鳍和所述第二半导体鳍之间；和
凹形部分，高于所述第二半导体鳍和所述第三半导体鳍并且横向位于所述第二半导体鳍和所述第三半导体鳍之间，
其中，所述鳍间隔件还包括：
第一外部鳍间隔件，具有第一高度；
第二外部鳍间隔件，具有小于所述第一高度的第二高度；以及
内部间隔件，位于所述第一外部鳍间隔件和所述第二外部鳍间隔件之间，其中，所述内部间隔件的高度小于所述第一高度和所述第二高度。
2.根据权利要求1所述的方法，其中，所述栅极间隔件是多层栅极间隔件。
3.根据权利要求1所述的方法，其中，在所述凹进工艺期间同时蚀刻所述鳍间隔件，并且所述方法还包括在所述凹进工艺之后，还使所述鳍间隔件凹进。
4.根据权利要求1所述的方法，其中，所述第一半导体鳍、所述第二半导体鳍和所述第三半导体鳍形成第一鳍组，其中，所述第一鳍组与第二鳍组相邻，并且所述第二外部鳍间隔件面向所述第二鳍组，并且所述第一外部鳍间隔件面向远离所述第二鳍组。
5.根据权利要求1所述的方法，其中，在使所述第一半导体鳍、所述第二半导体鳍和所述第三半导体鳍凹进之后，所述第一半导体鳍、所述第二半导体鳍和所述第三半导体鳍的顶面高于所述鳍间隔件的顶端。
6.根据权利要求1所述的方法，其中，所述外延区域包括第一外延层、第二外延层和第三外延层，其中，所述第三外延层包括具有所述顶面的所述凸形部分的第一部以及具有所述顶面的所述凹形部分的第二部，并且其中，所述方法还包括：
蚀刻穿过所述第三外延层的所述第一部以露出所述第二外延层的凹形顶面。
7.根据权利要求6所述的方法，还包括在所述第二外延层上形成硅化物区域，其中，所述硅化物区域包括：
第一部分，直接位于所述第二外延层的所述凹形顶面上；以及
第二部分，直接位于所述第三半导体鳍上方，其中，所述硅化物区域的所述第一部分高于所述硅化物区域的所述第二部分。
8.根据权利要求6所述的方法，其中，所述第三外延层包括比所述第二外延层更低的硼浓度。
9.根据权利要求1所述的方法，其中，所述外延工艺包括沉积硅锗硼。
10.一种形成半导体器件的方法，包括：
形成第一鳍组和第二鳍组，其中，所述第一鳍组包括具有组内间距的多个半导体鳍，其中，所述第一鳍组和所述第二鳍组的组间间距大于所述组内间距，并且其中，所述多个半导体鳍包括：
第一半导体鳍，其中，所述第一半导体鳍在所述第一鳍组中最远离所述第二鳍组；
第二半导体鳍；和
第三半导体鳍，其中，所述第三半导体鳍在所述第一鳍组中最靠近所述第二鳍组；以及
执行外延工艺以基于所述多个半导体鳍形成外延区域，其中，所述外延区域包括：
第一部分，位于所述第一半导体鳍和所述第二半导体鳍之间的中间，其中，所述第一部分具有第一顶面；和
第二部分，位于所述第二半导体鳍和所述第三半导体鳍之间的中间，其中，所述第二部分具有比所述第一顶面低的第二顶面，
其中，所述第一部分包括横向位于所述第一半导体鳍和所述第二半导体鳍之间的第一最高点，并且所述外延区域还包括直接位于所述第三半导体鳍上方的第三部分，其中，所述第三部分具有第二最高点，并且所述第一最高点高于所述第二最高点。
11.根据权利要求10所述的方法，还包括：在所述多个半导体鳍的侧壁上形成鳍间隔件。
12.根据权利要求10所述的方法，其中，所述外延区域的顶面具有横向位于所述第二半导体鳍和所述第三半导体鳍之间的凹槽。
13.根据权利要求12所述的方法，其中，所述凹槽的深度在3nm和15nm之间的范围内。
14.根据权利要求10所述的方法，其中，所述第一半导体鳍和所述第二半导体鳍之间的所述外延区域的部分具有凸形顶面。
15.根据权利要求14所述的方法，还包括形成硅化物区域，其中，形成所述硅化物区域包括：
去除所述外延区域的具有所述凸形顶面的部分以形成所述外延区域的凹形顶面；以及
在所述外延区域的所述凹形顶面上形成所述硅化物区域。
16.一种形成半导体器件的方法，包括：
形成第一鳍组和第二鳍组，其中，所述第一鳍组包括具有组内间距的多个半导体鳍，并且所述第一鳍组包括最远离所述第二鳍组的第一半导体鳍、第二半导体鳍和最靠近所述第二鳍组的第三半导体鳍；
在所述第一鳍组上形成栅极堆叠件；
在所述栅极堆叠件的侧壁上形成栅极间隔件；
形成鳍间隔件，所述鳍间隔件包括：
第一外部鳍间隔件，面向所述第二鳍组，其中，所述第一外部鳍间隔件具有第一高度；
第二外部鳍间隔件，面向远离所述第二鳍组，其中，所述第二外部鳍间隔件具有大于所述第一高度的第二高度；和
内部间隔件，位于所述第一外部鳍间隔件和所述第二外部鳍间隔件之间；
执行外延工艺以基于所述第一鳍组形成第一外延区域并且基于所述第二鳍组形成第二外延区域；以及
形成电互连所述第一外延区域和所述第二外延区域的源极/漏极接触插塞。
17.根据权利要求16所述的方法，其中，所述鳍间隔件形成为具有高度小于所述第一高度和所述第二高度的所述内部间隔件。
18.根据权利要求16所述的方法，其中，所述第一鳍组和所述第二鳍组的组间间距大于所述组内间距。
19.根据权利要求16所述的方法，其中，所述源极/漏极接触插塞具有底部，所述底部具有与所述第一外延区域重叠的部分，其中，所述底部是倾斜的，所述底部的更靠近所述第二鳍组的部分低于所述底部的更远离所述第二鳍组的部分。
20.根据权利要求16所述的方法，其中，所述第一外延区域包括顶面，并且所述顶面包括：
第一部分，横向位于所述第一半导体鳍和所述第二半导体鳍之间且高于所述第一半导体鳍和所述第二半导体鳍，其中，所述第一部分具有凸形顶面；以及
第二部分，横向位于所述第二半导体鳍和所述第三半导体鳍之间，其中，所述第二部分具有凹形顶面。
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