CN111129143A - 半导体器件及其形成方法 - Google Patents

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Abstract

半导体器件包括：衬底；鳍，突出于衬底上方，鳍包括化合物半导体材料，该化合物半导体材料包括半导体材料和第一掺杂剂，第一掺杂剂具有与半导体材料不同的晶格常数，其中鳍中第一掺杂剂的浓度沿着从鳍的上表面朝向衬底的第一方向变化；栅极结构，位于鳍上方；沟道区，位于鳍中并且位于栅极结构的正下方；以及源极/漏极区，位于栅极结构的相对侧上，源极/漏极区包括第二掺杂剂，其中沟道区内的第一位置处的第二掺杂剂的浓度高于沟道区内的第二位置处的第二掺杂剂的浓度，其中第一位置处的第一掺杂剂的浓度低于第二位置处的第一掺杂剂的浓度。本发明的实施例还涉及形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用，例如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上顺序沉积绝缘或介电层、导电层和半导体材料层，并使用光刻图案化各种材料层以在其上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸不断改善各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定区中。但是，随着最小部件尺寸的减小，出现了应该解决的其他问题。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；鳍，突出于所述衬底上方，所述鳍包括化合物半导体材料，所述化合物半导体材料包括半导体材料和第一掺杂剂，所述第一掺杂剂具有与所述半导体材料不同的晶格常数，其中，所述鳍中的第一掺杂剂的浓度沿着从所述鳍的上表面朝向所述衬底的第一方向变化；栅极结构，位于所述鳍上方；沟道区，位于所述鳍中并且位于所述栅极结构正下方；以及源极/漏极区，位于所述栅极结构的相对侧上，所述源极/漏极区包括第二掺杂剂，其中，所述沟道区中的所述第二掺杂剂的浓度沿所述第一方向变化，其中，所述沟道区内的第一位置处的所述第二掺杂剂的浓度高于所述沟道区内的第二位置处的所述第二掺杂剂的浓度，其中，所述第一位置处的所述第一掺杂剂的浓度低于所述第二位置处的所述第一掺杂剂的浓度。
本发明的另一实施例提供了一种半导体器件，包括：鳍，位于衬底上，所述鳍包括硅锗；栅极结构，位于所述鳍上方；沟道区，位于所述鳍中，所述栅极结构设置在所述沟道区上方，所述沟道区中的锗浓度沿着从远离所述衬底的所述鳍的上表面至所述衬底的第一方向变化，其中，所述锗浓度从所述沟道区的第一位置到所述沟道区的第二位置增大，其中，所述第一位置和所述第二位置沿所述第一方向对准；以及源极/漏极区，位于所述鳍中并且与所述栅极结构相邻，所述源极/漏极区包括掺杂剂，所述沟道区中的所述掺杂剂的浓度沿所述第一方向变化，其中，所述掺杂剂的浓度从所述沟道区的第一位置至所述沟道区的第二位置减小。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：形成从衬底突出的鳍，所述鳍由硅锗形成，其中，所述鳍中的锗浓度沿着从所述鳍的上表面朝向所述衬底的第一方向变化；在所述鳍的沟道区上方形成栅极，其中，所述沟道区中的锗浓度从所述沟道区的第一位置至所述沟道区的第二位置增大，其中，所述第一位置和所述第二位置沿着所述第一方向对准；以及在所述鳍中并且与所述栅极相邻地形成掺杂的源极/漏极区，所述掺杂的源极/漏极区的掺杂剂扩散到所述鳍的所述沟道区中，其中，所述沟道区中的掺杂剂的浓度沿着所述第一方向变化，其中，所述掺杂剂的浓度从所述沟道区的第一位置至所述沟道区的第二位置减小。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的FinFET的实例。
图2至图5是根据实施例的FinFET器件100的制造中的中间阶段的截面图。
图6至图10示出了根据各种实施例的图5的FinFET器件100的鳍的各种实施例的截面图。
图11至图14、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图17D、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A和图23B是根据实施例的在图5的处理之后制造FinFET器件100的中间阶段的截面图。
图24A和图24B分别示出了在一个实施例中的FinFET器件的沟道区中的硼和锗浓度。
图25A示出在一个实施例中具有扩散到沟道区中的硼的FinFET器件的阈值电压。
图25B示出了在一个实施例中的FinFET器件的沟道区中的锗浓度。
图25C示出了在一个实施例中如图25A中所示的具有硼扩散且具有如图25B中所示的掺杂到沟道区中的锗的FinFET器件的阈值电压。
图26示出了根据一些实施例的用于形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在形成半导体器件的背景下，特别是在形成鳍式场效应晶体管(FinFET)器件的背景下，讨论了本发明的实施例。本发明的原理还可以应用于其他类型的半导体器件，例如平面器件。另外，在使用后栅极工艺形成的FinFET器件的背景下讨论了本文讨论的实施例。在其他实施例中，可以使用先栅极工艺。
在一些实施例中，FinFET器件(例如，p型FinFET器件)的沟道区掺杂有用于沟道的应力诱导材料(例如，诸如锗的掺杂剂)以补偿由源极/漏极区中的掺杂剂(例如硼)扩散到沟道区中引起的阈值电压变化。换句话说，根据鳍的沟道区中的扩散掺杂剂的浓度形成鳍的沟道区中的应力诱导材料(例如，锗)的浓度，以实现均匀的阈值电压。在各种实施例中，应力诱导材料是指FinFET器件的沟道区中的掺杂剂(例如，锗)，该掺杂剂具有与沟道区的半导体材料(例如，硅)的晶格常数不同的晶格常数，从而在沟道区中引起应力。在一些实施例中，较高浓度的应力诱导材料用于具有较低掺杂剂浓度的位置，较低浓度的应力诱导材料用于具有较高掺杂剂浓度的位置，这产生FinFET器件的基本上均匀的阈值电压。在一些实施例中，FinFET器件的鳍形成为具有梯度层，其中应力诱导材料(例如，锗)的浓度沿着第一方向从远离FinFET器件的衬底的鳍的顶面朝向衬底增大。鳍还可以在梯度层下面具有缓冲层，其中缓冲层具有比梯度层低的应力诱导材料浓度。另外，鳍可以具有在梯度层和缓冲层之间具有第一均匀浓度的第一层，并且还可以具有在梯度层上具有第二均匀浓度的第二层，第一均匀浓度大于第二均匀浓度。在一些实施例中，FinFET器件的鳍形成为具有位于第二层上的第一层，第一层具有第一均匀浓度，第二层具有第二均匀浓度，第一均匀浓度小于第二均匀浓度。鳍还可以在第二层下面具有缓冲层。以这种方式，可以调节应力诱导材料(例如，在该实例中为锗)的浓度以考虑特定设计的特定掺杂剂分布。
图1示出了根据一些实施例的三维视图中的FinFET的实例。FinFET包括衬底50(例如，半导体衬底)上的鳍58。隔离区56设置在鳍58的相对侧上，并且鳍58在相邻隔离区56之上和之间突出。栅极介电层92沿着鳍58的侧壁并且位于鳍58的顶面上方，并且栅电极94位于栅极介电层92上。源极/漏极区82相对于栅极介电层92和栅电极94设置在鳍58的相对侧。图1还示出了在后面的图中使用的参考横截面。横截面A-A沿着栅电极94的纵轴并且在例如垂直于FinFET的源极/漏极区82之间的电流流动方向的方向上。横截面B-B垂直于横截面A-A并且沿着鳍58的纵轴并且在例如FinFET的源极/漏极区82之间的电流流动的方向上。横截面C-C平行于横截面A-A并延伸穿过FinFET的源极/漏极区。为清楚起见，后续附图参考这些参考横截面。
图2至图5、图11至图14、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图17D、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A和图23B是根据一个实施例的FinFET器件100的制造中的中间阶段的截面图。图2至图5和图11至图14示出了图1中所示的参考横截面A-A，除了多个鳍/栅极结构。在图15A至图23B中，沿着图1中所示的参考横截面A-A示出以“A”标记结尾的附图，并且沿着图1中示出的横截面B-B示出以“B”标记结尾的附图，除了多个鳍/栅极结构。沿着图1中所示的参考横截面C-C示出图17C和图17D，除了多个鳍/栅极结构。
在图2中，提供衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘层上形成的半导体材料层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在衬底上，通常是硅或玻璃衬底上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
衬底50具有区域50B和区域50C。区域50B可以用于形成n型器件，例如NMOS晶体管，例如n型FinFET。区域50C可以用于形成p型器件，例如PMOS晶体管，例如p型FinFET。区域50B可以与区域50C物理地分离(如分隔器51所示)，并且可以在区域50B和区域50C之间设置任何数量的器件部件(例如，其他有源器件、掺杂区、隔离结构等)。
在一些实施例中，在区域50B(例如，用于n型器件的区域)中形成P阱，并且在区域50C(例如，用于n型器件的区域)中形成N阱。可以通过注入工艺然后进行退火工艺来形成P阱和N阱。例如，为了在区域50C中形成N阱，可以形成掩模层以覆盖区域50B并且暴露区域50C，然后将n型掺杂剂(例如，磷、砷)注入到区域50C中。然后在注入工艺之后通过合适的方法去除掩模层。可以执行退火工艺以激活注入的掺杂剂。类似地，可以形成另一个掩模层以覆盖区域50C并暴露区域50B，然后将p型掺杂剂(例如，硼、BF2)注入到区域50B中，之后，去除另一个掩模层，然后是退火工艺。在一些实施例中，区域50B和区域50C都用于形成相同类型的器件，例如用于n型器件或p型器件的两个区域，在这种情况下，在区域50B和区域50C中都形成P阱或N阱。
接下来，在图3中，通过外延工艺在衬底50上形成外延材料52，例如外延硅层。在图3的实例中，在区域50C和区域50B中都形成外延硅层。
接下来，在图4中，去除区域50C(例如，p型器件区)中的外延材料52(例如，外延硅层)的上部，并且可以在区域50C中的外延材料52的剩余部分上形成适合于形成p型器件的外延材料53。在所示实施例中，外延材料52是外延硅层，外延材料53是外延硅锗层。为了形成外延材料53，可以形成掩模层以覆盖区域50B中的外延材料52并且暴露区域50C中的外延材料52，然后可以执行蚀刻工艺以去除区域50C中的外延材料52的上部。在去除外延材料52的上部之后，执行外延工艺以在区域50C中的外延材料52的剩余部分上生长外延材料53。在外延工艺之后，去除掩模层。
在示例性实施例中，外延材料53是化合物半导体材料，例如外延硅锗层。由于锗的晶格常数大于硅的晶格常数，外延硅锗层中的锗对外延硅锗层中的硅产生压缩应力，该压缩应力可以增加形成的p型器件的沟道区中的载流子迁移率。因此，锗也可以称为外延硅锗层中的硅的应力诱导材料。根据上下文，锗也可以称为外延硅锗层中的掺杂剂。下文中的讨论可以将外延材料53称为硅锗层53，但应理解，也可以使用其他合适的化合物半导体材料代替硅锗作为外延材料53。例如，在形成n型器件的实施例中，应力诱导材料可包括碳，从而形成硅碳层以引起拉伸应力。
在一些实施例中，在形成硅锗层53的外延工艺中，调整工艺条件，使得硅锗层53中的锗浓度不均匀。换句话说，硅锗层53内的第一位置处的锗浓度不同于硅锗层53内的第二位置处的锗浓度。锗的不均匀浓度用于补偿从p型器件的源极/漏极区扩散到沟道区中的掺杂剂(例如硼)的非均匀浓度，从而为形成的p型器件产生基本均匀的阈值电压，其细节将在下文中参考例如图6至图10、图24A、图24B、图25A、图25B和图25C讨论。
接下来，在图5中，形成鳍58。鳍58是半导体条。在图5的实例中，区域50C中的每个鳍58包括三层，例如，由衬底50/50P的材料形成的底层、由外延材料52(例如，外延硅层)的材料形成的中间层以及由硅锗层53的材料形成的上层。如图5所示，区域50B中的每个鳍58包括两层，例如，由衬底50/50N的材料形成的底层以由外延材料52(例如，外延硅层)的材料形成的上层。在一些实施例中，通过在衬底50和外延材料(例如，52、53)中蚀刻沟槽来形成鳍58。
可以通过任何合适的方法图案化鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上形成牺牲层并使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。
图6至图10示出了根据各种实施例的图5的FinFET器件100的鳍58(例如，在区域50C中)的沟道区中的硅锗层53的各种实施例的截面图。为了说明相对位置，在图6至图10中还示出了位于硅锗层53下面的外延材料52。另外，位于硅锗层53上方的覆盖层55(例如，硅覆盖层)以虚线示出，该覆盖层55可以在随后的处理中形成(参见图13及其中的讨论)。在图6至图10中，除非另有说明，否则相同的数字表示由相同或类似方法形成的相同或相似的元件，因此可以不重复细节。
参考图6，硅锗层53包括标记为A、B、C和D的四个区段，其中每个区段也可以称为硅锗层53的子层。如图6所示，区段A、B、C和D之间的界面分别标记为101、103和105。在透射电子显微镜(TEM)中可能不能看到界面101、103和105，但是在一些实施例中，可以通过二次离子质谱仪(SIMS)分析看到。在图6的实例中，区段A是具有低浓度锗的缓冲层，用于减少硅锗层53和下面的外延材料52(例如，外延硅层)之间的缺陷。作为实例，区段A可以包括SiGe、SiGe：C或它们的组合。在所示实施例中，区段A中的锗浓度是均匀的，并且在约0原子百分比(at％)至约1.5at％之间。在一些实施例中，沿着图6中的垂直方向(例如，从外延材料52朝向硅锗层53的上表面53U)测量的区段A的厚度在约0.5nm和约5nm之间。
图6的区段B中的锗浓度是均匀的(例如，在制造的限制内是均匀的)，并且具有在约25at％和约28at％之间的值。在一些实施例中，沿着图6的垂直方向测量的区段B的厚度在约10nm和约20nm之间。区段B中的锗浓度高于区段A中的锗浓度。在所示实施例中，在图6中的鳍的相对侧壁之间测量(例如，在硅锗层53的相对侧壁之间)的鳍58的宽度在3nm和约6nm之间。
仍然参考图6，区段C中的锗浓度沿着从界面105朝向界面103的垂直方向连续增大。换句话说，区段C具有梯度锗浓度，因此，区段C也称为硅锗层53的梯度子层。在一些实施例中，区段C中接近界面105的锗浓度在约15at％和约20at％之间，并且区段C中接近界面103的锗浓度在约25at％和约28％之间。沿着图6的垂直方向测量的区段C的厚度在约15nm和约30nm之间。在所示实施例中，区段B中的锗浓度等于区段C中(例如，在界面103处)的最高锗浓度。
图6进一步示出了位于区段C上的区段D。在所示实施例中，区段D具有在约15at％至约20at％之间的均匀(例如，在制造限制内均匀)的锗浓度。换句话说，区段D中的锗浓度等于区段C(例如，在界面105处)的最低锗浓度。沿着图6的垂直方向测量的区段D的厚度在约5nm和约10nm之间。在图6的实例中，区段D中的锗的均匀浓度小于区段B中的锗的均匀浓度。在一些实施例中，区段C的厚度大于区段D的厚度，并且也大于区段B的厚度。
另外，图6以虚线示出了位于硅锗层53上方的覆盖层55。覆盖层55可以是基本上不含锗的硅覆盖层。在鳍58上形成伪介电层60(见图14)之前，可以在随后的处理中形成覆盖层55(参见图13)。尽管图6中的覆盖层55被示出在区段D的顶部58上，但是覆盖层55也可以沿着硅锗层53的侧壁延伸，如图13所示。
在一些实施例中，硅锗层53中的锗浓度形成为非均匀的，以补偿从掺杂的源极/漏极区扩散到FinFET器件100的沟道区中的掺杂剂的影响。例如，在后续处理中，形成掺杂有掺杂剂(例如，硼)的源极/漏极区82(参见图17B)，并且源极/漏极区的掺杂剂可以扩散到FinFET器件100的沟道区中。由于沟道区中的扩散的掺杂剂(例如，硼)的浓度可以是不均匀的，掺杂剂扩散到沟道区中，如果不加以补偿，则可能导致FinFET器件100的非均匀阈值电压。换句话说，FinFET器件100的沟道区的不同区(例如，沿着从鳍58的顶部朝向衬底50的垂直方向设置的不同区)可以具有不同的阈值电压，因此可以在不同的电压下导通(例如，形成导电路径)。非均匀阈值电压可能使得难以有效地控制FinFET器件100的导通和截止状态，并且可能降低FinFET器件的性能。
本发明的实施例通过根据扩散的掺杂剂的浓度改变沟道区中的锗(例如，应力诱导材料)的浓度来补偿从源极/漏极区到沟道区的掺杂剂扩散。例如，在p型器件区中，扩散到沟道区中的掺杂剂(例如，硼)可以通过在沟道区中提供更多载流子来降低阈值电压。因此，对于具有高浓度掺杂剂(例如硼)的沟道区，形成较低浓度的锗；对于具有低浓度掺杂剂(例如硼)的沟道区，形成更高浓度的锗。由于掺杂剂(例如，硼)提供可以降低阈值电压的载流子(例如，p型载流子)，并且由于锗在p型器件的沟道区中引起应力，所以该应力可以增加载流子迁移率并且降低阈值电压，较低浓度的锗(因此较低的载流子迁移率)可以平衡较高浓度的硼(因此较高的载流子浓度)。类似地，较高浓度的锗(因此较高的载流子迁移率)可以平衡较低浓度的硼(因此较低的载流子浓度)。通过调节沟道区中的锗浓度以抵消沟道区中的掺杂剂(例如，硼)浓度，FinFET器件100实现了基本均匀的阈值电压。
可以通过计算机模拟、所形成的FinFET器件的分析或它们的组合来获得从源极/漏极区扩散到沟道区中的掺杂剂(例如硼)的浓度。一旦确定了沟道区中的扩散的掺杂剂的浓度，就可以相应地确定鳍58的硅锗层53中的锗浓度。例如，可以在具有较高掺杂剂(例如硼)浓度的区中形成较低浓度的锗，并且可以在具有较低掺杂剂(例如硼)浓度的区中形成较高浓度的锗。在下文中参考图24A、图24B和图25A至图25C讨论更多细节。
在一些实施例中，使用包含硅和锗的前体通过外延工艺形成硅锗层53。例如，包含锗烷(GeH4)、二锗烷(Ge2H6)或它们的组合的第一前体可用作包含锗的前体，并且包含硅烷(SiH4)、二氯硅烷(SiH2Cl2)或它们的组合的第二前体可以用作包含硅的前体。在一些实施例中，使用GeH4、SiH4和HCl作为前体进行外延工艺。在一些实施例中，使用GeH4、Ge2H6、SiH4、SiH2Cl2和HCl作为前体进行外延工艺。在又一个实施例中，使用GeH4、HCl、SiH4和SiH2Cl2作为前体进行外延工艺。外延工艺可以在沉积室中进行。载气(例如Ar、He、N2、H2、它们的组合等)可用于将前体载入沉积室。随着外延工艺的进行，硅锗层53沿着图6的向上方向在外延材料52上生长。
作为实例，考虑使用GeH4、Ge2H6、SiH4、SiH2Cl2和HCl作为前体进行外延工艺的实施例。外延工艺可以在SiH4的流速为约10标准立方厘米/分钟(sccm)和约200sccm的范围内、GeH4的流速在约100sccm和约1000sccm之间、HCl的流速在约10sccm和约500sccm之间、SiH2Cl2的流速在约10sccm和约500sccm之间以及Ge2H6的流速在约100sccm和约1000sccm之间进行。外延工艺的温度可以在约500℃至约700℃之间，并且外延工艺的压力可以在约5托至约300托之间。
在各种实施例中，可以改变不同前体的流速和/或流速之间的比率以改变硅锗层53中的锗浓度。例如，增加含锗前体(例如，GeH4和Ge2H6)的流速或增加含锗前体与其他前体的流量比可以增加硅锗层53中的锗浓度。相反，减小含锗前体的流量或减小含锗前体与其它前体的流量之比可降低硅锗层53中的锗浓度。
在一些实施例中，在形成硅锗层53的区段C(梯度子层)期间，含锗前体的流量或含锗前体与其他前体的流量比随着区段C的形成而逐渐减小，使得锗浓度沿着从区段C的底部朝向图6中的区段C的顶部的方向逐渐减小。在实施例中，在形成区段C(梯度子层)期间，所有前体的流量保持恒定在各自的预定值，并且外延工艺的温度逐渐增加以降低沿着从区段C的底部朝向图6中的区段C的顶部的方向的锗浓度。区段C的底部处使用的温度与区段C的顶部处使用的温度之间的温度差可以取决于区段C的厚度，并且可以在约50℃至约100℃之间。在一些实施例中，随着外延工艺的温度增加，外延材料53的生长速率(例如，沉积速率)增加，并且锗的吸附速率降低，从而导致锗浓度的降低。在一些实施例中，在形成具有均匀锗浓度的区段(例如，区段B、区段D)期间，前体的流量和工艺温度保持恒定在预定值。
图7示出了图5的FinFET器件100的鳍58中的硅锗层53的另一实施例的截面图。图7中的硅锗层53类似于图6中的硅锗层53，除了没有图6中的区段D。特别地，图7中的硅锗层53具有区段A，区段A用作缓冲层并且可以具有在约0nm和5nm之间的厚度以及在约0at％和约5at％之间的锗浓度。区段B具有均匀(例如，在制造限制内均匀)的锗浓度，其在约25at％至约28at％之间。区段C是梯度子层，随着区段C远离外延材料52延伸，锗浓度连续降低。区段C的底部处(例如，接近界面103)的锗浓度在约25at％和约28at％之间，并且区段C的顶部处(例如，靠近上表面53U)的锗浓度在约10at％和约20at％之间。在图7的实例中，区段B和区段C具有相同的厚度，在约25nm和约30nm之间。
图8示出了图5的FinFET器件100的鳍58中的硅锗层53的另一实施例的截面图。图8中的硅锗层53类似于图6中的硅锗层53，除了没有图6中的区段B和区段D。特别地，图8中的硅锗层53具有区段A，区段A用作缓冲层并且可以具有在约0nm和5nm之间的厚度以及在约0at％和约5at％之间的锗浓度。区段C是梯度子层，随着区段C远离外延材料52延伸，锗浓度连续降低。区段C的底部处(例如，接近区段A和C之间的界面111)的锗浓度在约25at％和约28at％之间，并且区段C的顶部处(例如，接近上表面53U)的锗浓度在约10at％和约20at％之间。区段C的厚度在约50nm和约60nm之间。
图9示出了图5的FinFET器件100的鳍58中的硅锗层53的另一实施例的截面图。图9中的硅锗层53类似于图6中的硅锗层53，除了没有图6的区段A、B和D。换句话说，图9中的硅锗层53仅具有区段C，区段C是梯度子层，随着区段C远离外延材料52延伸，锗浓度连续降低。区段C的底部处(例如，接近下表面53L)的锗浓度介于约25at％和约28at％之间，并且区段C的顶部处(例如，接近上表面53U)的锗浓度在约10at％和约20at％之间。区段C的厚度在约50nm和约60nm之间。
图10示出了图5的FinFET器件100的鳍58中的硅锗层53的另一实施例的截面图。在图10中，硅锗层53具有区段A，区段A为缓冲层，缓冲层的厚度在约0nm和5nm之间并且锗浓度在约0at％和约5at％之间。此外，硅锗层53具有区段E和区段F，区段E具有在约20at％和约30at％之间的均匀(例如，在制造限制内均匀)锗浓度，区段F具有在约15at％至约25at％之间的均匀(例如，在制造限制内均匀)的锗浓度。图10还示出了区段A和区段E之间的界面121以及区段E和区段F之间的界面123。在图10所示的实例中，区段E和区段F具有相同的厚度，在约25nm和约30nm之间。
图6至图10中所示的实例是非限制性实例。硅锗层53可以具有其他锗浓度的其他数量的具有区段或子层，锗浓度可以基于从源极/漏极区扩散到沟道区的掺杂剂的浓度来确定。这些和其他变化完全旨在包括在本发明的范围内。
在图5中形成鳍58之后继续处理。现在参照图11，在衬底50上方和相邻鳍58之间形成绝缘材料54。绝缘材料54可以是氧化物(例如氧化硅)、氮化物等或它们的组合并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积和后固化使其转化为另一种材料，例如氧化物)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料54形成为使得多余的绝缘材料54覆盖鳍58。
接下来，在图12中，将平坦化工艺应用于绝缘材料54。在一些实施例中，平坦化工艺包括化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。平坦化工艺暴露出鳍58。在平坦化工艺完成之后，鳍58和绝缘材料54的顶面是水平的。
接下来，在图13中，使绝缘材料54凹陷以形成浅沟槽隔离(STI)区56。绝缘材料54凹陷，使得区域50B中和区域50C中的鳍58从相邻的STI区56之间突出。此外，STI区56的顶面可以具有如图所示的平坦表面、凸表面、凹表面(例如凹陷)或它们的组合。通过适当的蚀刻，STI区56的顶面可以形成为平坦的、凸起的和/或凹入的。可以使用可接受的蚀刻工艺使STI区56凹陷，例如对绝缘材料54的材料具有选择性的蚀刻工艺。例如，使用Certas(HF和NH3)、Siconi(NF3和NH3)去除化学氧化物，或者可以使用稀释的氢氟酸(dHF)。
在一些实施例中，使用诸如PVD、CVD等的合适的形成方法，在区域50C中的鳍58的暴露表面上形成覆盖层55，例如硅覆盖层。在所示实施例中，覆盖层55没有形成在区域50B中的鳍58的暴露表面上。覆盖层55可以保护区域50C中的鳍58免于形成伪栅极结构75的后续处理步骤(例如，蚀刻)的影响。在一些实施例中，省略覆盖层55。为简单起见，在后续附图中未示出覆盖层55，应理解，可以在区域50C中的鳍58上形成覆盖层55。
本领域普通技术人员将容易理解，关于图2至图13描述的工艺仅是如何形成鳍58的一个实例。在一些实施例中，可以在衬底50的顶面上形成介电层；可以穿过介电层蚀刻沟槽；同质外延结构可以在沟槽中外延生长；并且可以使介电层凹陷，使得同质外延结构从介电层突出以形成鳍。在另一个实施例中，可以在衬底50的顶面上形成介电层；可以穿过介电层蚀刻沟槽；可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构；并且可以使介电层凹陷，使得异质外延结构从介电层突出以形成鳍58。在外延生长同质外延或异质外延结构的一些实施例中，生长的材料可以在生长期间原位掺杂，这可以避免先前和随后的注入，但是可以一起使用原位和注入掺杂。此外，在NMOS区中外延生长与PMOS区中的材料不同的材料可能是有利的。在各种实施例中，鳍58可以由硅锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在图14中，在鳍58上形成伪介电层60。在形成覆盖层55(见图13)的实施例中，在覆盖层55上形成伪介电层60。伪介电层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。伪介电层60在图14中示出为形成在鳍58的上表面和侧壁上。这仅是非限制性实例。伪介电层60也可以形成在STI区56上。例如，伪介电层60可以从鳍58连续延伸到相邻的鳍58，并且可以覆盖STI区56的上表面。
如图14所示，在伪介电层60上形成伪栅极层62，并且在伪栅极层62上形成掩模层64。可以在伪介电层60上沉积伪栅极层62，并且然后平坦化，例如通过CMP。掩模层64可以沉积在伪栅极层62上。伪栅极层62可以是导电材料并且可以选自包括多晶硅(多晶硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。在一个实施例中，沉积非晶硅并重结晶以产生多晶硅。伪栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域已知和用于沉积导电材料的其他技术来沉积。伪栅极层62可以由其他材料制成，该其他材料具有来自下面的层(例如在该实例中的伪介电层60和/或STI区56)的蚀刻的高蚀刻选择性。掩模层64可以包括例如氮化硅(例如，SiN)、氮氧化硅(例如，SiON)等。在该实例中，在区域50B和区域50C上形成单个伪栅极层62和单个掩模层64。在一些实施例中，可以在区域50B和区域50C中形成单独的伪栅极层，并且可以在区域50B和区域50C中形成单独的掩模层。
图15A至图23B示出了FinFET器件100的制造中的各种附加步骤。尽管图15A至图23B示出了区域50C中的部件，但是区域50B中的处理可以类似于区域50C中的处理。在每个附图的文本中描述了区域50B和区域50C的结构的差异。
在图15A和图15B中，可以使用合适的光刻和蚀刻技术将掩模层64图案化以形成掩模74。然后可以通过适当的蚀刻技术将掩模74的图案转移到伪栅极层62以形成伪栅极72。伪栅极72覆盖鳍58的各个沟道区。掩模74的图案可用于将每个伪栅极72与相邻的伪栅极物理地分开。伪栅极72的长度方向基本垂直于各个鳍58的长度方向。各个掩模74、伪栅极72和位于伪栅极72下面的伪介电层60可以统称为伪栅极结构75。
此外，在图15A和图15B中，栅极密封间隔件80形成在伪栅极72、掩模74和/或鳍58的暴露表面上。热氧化或沉积之后进行各向异性蚀刻可形成栅极密封间隔件80。
在形成栅极密封间隔件80之后，可以执行用于轻掺杂源极/漏极(LDD)区(未明确示出)的注入。在一些实施例中，可以在区域50B上形成掩模，例如光刻胶，同时暴露区域50C，并且可以将适当类型(例如，p型)杂质注入区域50C中的暴露的鳍58中。然后可以去除掩模。随后，可以在区域50C上形成诸如光刻胶的掩模，同时暴露区域50B，并且可以将适当类型的杂质(例如，n型)注入到区域50B中的暴露的鳍58中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区可具有约1015cm-3至约1016cm-3的杂质浓度。退火可以用于激活注入的杂质。
接下来，在图16A和图16B中，沿着伪栅极72和掩模74的侧壁在栅极密封间隔件80上形成栅极间隔件86。可以通过共形地沉积材料并随后各向异性蚀刻材料来形成栅极间隔件86。栅极间隔件86的材料可以是氮化硅、碳氮化硅(例如，SiCN)、它们的组合等。栅极密封间隔件80和栅极间隔件86可以统称为栅极间隔件87。
接下来，在图17A和图17B中，在鳍58中形成外延源极/漏极区82。外延源极/漏极区82形成在鳍58中，使得伪栅极结构75设置在外延源极/漏极区82之间。在形成源极/漏极区82之前，可以使用例如图案化的掩模层和一个或多个蚀刻工艺在形成外延源极/漏极区82的位置处的鳍58中形成凹槽。可以通过掩蔽区域50C(例如，PMOS区)，然后在区域50B中的凹槽中外延生长源极/漏极区82来形成区域50B(例如，NMOS区)中的外延源极/漏极区82。外延源极/漏极区82可以包括任何可接受的材料，例如适合于n型FinFET。例如，如果鳍58是硅，则区域50B中的外延源极/漏极区82可以包括硅、SiC、SiCP、SiP等。区域50B中的外延源极/漏极区82可以具有从鳍58的相应表面凸起的表面，并且可以具有小平面。
可以通过掩蔽区域50B(例如，NMOS区)以及在区域50C中的凹槽中外延生长源极/漏极区82来形成区域50C(例如，PMOS区)中的外延源极/漏极区82。外延源极/漏极区82可以包括任何可接受的材料，例如适合于p型FinFET。例如，如果鳍58是硅，则区域50C中的外延源极/漏极区82可以包括SiGe、SiGeB、Ge、GeSn等。区域50C中的外延源极/漏极区82也可以具有从鳍58的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区82和/或鳍58可以注入掺杂剂(例如，诸如磷的n型掺杂剂，或诸如硼、锑的p型掺杂剂)以形成源极/漏极区，然后是退火。源极/漏极区82可具有介于约1019cm-3和约1021cm-3之间的杂质(例如，掺杂剂)浓度。源极/漏极区82的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区82可以在生长期间原位掺杂。
在所示实施例中，区域50C例如，p型器件区)中的源极/漏极区82具有三个子层L1、L2和L3，三个子层L1、L2和L3具有不同浓度的掺杂剂(例如，硼、锑)。例如，子层L1中的掺杂剂浓度可以在约1019cm-3和约1020cm-3之间，子层L2中的掺杂剂浓度可以在约5×1019cm-3和约1021cm-3之间，并且子层L3中的掺杂剂浓度可以在约1020cm-3和约2×1021cm-3之间。层L1的厚度(例如，沿图17B的垂直方向测量)可以在约3nm和约15nm之间，层L2的厚度可以在约40nm和约60nm之间，并且层L3的厚度可以在约3nm和约15nm之间。
图17B的源极/漏极区82中的掺杂剂可以扩散到FinFET器件100的沟道区中。沟道区中增加的载流子浓度(由于掺杂剂扩散)可以降低阈值电压。由于各种原因，例如在不同位置(例如，在层L1、L2和L3中)具有不同掺杂剂浓度的源极/漏极区，沟道区中的扩散的掺杂剂的浓度可能是不均匀的，这可能导致FinFET器件100的非均匀阈值电压。如上面参考图6所讨论的，沟道区中的锗浓度可以根据沟道区中的扩散的掺杂剂的浓度来调整，使得可以实现均匀的阈值电压。例如，可以在具有较高掺杂剂(例如硼)浓度的区中形成较低浓度的锗，并且可以在具有较低掺杂剂(例如硼)浓度的区中形成较高浓度的锗。
暂时参考图24A、图24B和图25A至图25C，图24A示出了实施例FinFET器件的源极/漏极区82中的掺杂剂(例如，硼)的浓度。y轴示出掺杂剂浓度，并且x轴示出距源极/漏极区82的顶部的垂直距离(例如，深度)。位置D1对应于源极/漏极区82的底部的深度。沿x轴和D1的右侧的位置对应于源极/漏极区82下方的鳍的部分。图24B示出了源极/漏极区82中的锗浓度。注意，图24B中示出的锗浓度归因于源极/漏极区82的材料(例如，SiGe)中包含的锗，而不是鳍的沟道区中的锗浓度。如图24A所示，源极/漏极区82中的掺杂剂(例如硼)浓度是不均匀的，这将导致鳍的沟道区中的扩散的掺杂剂(例如，硼)的不均匀浓度。在一些实施例中，非均匀扩散的掺杂剂(例如，硼)浓度的影响通过沟道区中的非均匀锗浓度来平衡。
图25A示出具有掺杂剂扩散的FinFET器件的模拟阈值电压Vt。图25A的FinFET器件不抵消掺杂剂扩散的影响，其中沟道区中的锗浓度不均匀。在图25A中，y轴示出阈值电压，并且x轴示出鳍的顶面与测量的沟道区中的位置之间的垂直距离(例如，深度)。如图25A所示，FinFET器件具有不均匀的阈值电压。
图25B示出实施例FinFET器件的沟道区中的锗浓度。设计锗浓度以抵消沟道区中的扩散的掺杂剂(见图25A)的影响。图25C示出了实施例FinFET器件的模拟阈值电压，示出了均匀的阈值电压。
返回参考图17C和图17D，作为用于在区域50B和区域50C中形成外延源极/漏极区82的外延工艺的结果，外延源极/漏极区的上表面具有超出鳍58的侧壁向外横向扩展的小平面。在一些实施例中，这些小平面使得相同FinFET器件的相邻源极/漏极区82合并，如图17C所示。在其他实施例中，在外延工艺完成之后，相邻的源极/漏极区82保持分离，如图17D所示。
接下来，在图18A和图18B中，层间电介质(ILD)88沉积在图17A和17B所示的结构上。ILD88可以由介电材料形成，并且可以通过任何合适的方法沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)(例如，由氮化硅形成)设置在ILD88与外延源极/漏极区82、掩模74和栅极间隔件87之间。
接下来，在图19A和图19B中，可以执行平坦化工艺，例如CMP，以使ILD88的上表面与伪栅极72的上表面齐平。平坦化工艺也可以去除伪栅极72上的掩模74，以及沿着掩模74的侧壁的栅极密封间隔件80和栅极间隔件86的部分。在平坦化工艺之后，伪栅极72、栅极密封间隔件80、栅极间隔件86、ILD 88的上表面是齐平的。因此，伪栅极72的上表面通过ILD88暴露。
接下来，在图20A和图20B中，在蚀刻步骤中去除伪栅极72和直接位于暴露的伪栅极72下方的伪介电层60，从而形成凹槽90。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极72。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅极72而不蚀刻ILD88或栅极间隔件87。每个凹槽90暴露相应鳍58的沟道区。每个沟道区设置在相邻的外延源极/漏极区82之间。在去除期间，当蚀刻伪栅极72时，伪介电层60可以用作蚀刻停止层。然后可以在去除伪栅极72之后去除伪介电层60。
在图21A和图21B中，形成栅极介电层92和栅电极94用于替换栅极。栅极介电层92共形地沉积在凹槽90中，例如在鳍58的顶面和侧壁上以及栅极密封间隔件80的侧壁上。栅极介电层92也可以形成在ILD88的顶面上。根据一些实施例，栅极介电层92包括氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层92是高k介电材料，并且在这些实施例中，栅极介电层92可具有大于约7.0的k值，并且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极介电层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在一些实施例中，在形成栅极介电层92之前，在鳍58的暴露表面上形成界面层(IL)96。例如，IL96可以包括通过鳍58的热氧化、化学氧化工艺或沉积工艺形成的氧化物层，例如氧化硅层。
栅电极94分别沉积在栅极介电层92上，并填充凹槽90的剩余部分。栅电极94可以是含金属的材料，例如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层。例如，每个栅电极94可以包括扩散阻挡层(未单独示出)、位于扩散阻挡层上方的功函层97以及位于功函层97上方的填充金属98。扩散阻挡层可以是由氮化钛(TiN)形成，其可以(或可以不)掺杂硅。功函层97确定栅极的功函数，并且包括至少一个层或由不同材料形成的多个层。根据相应的FinFET是n型FinFET还是p型FinFET来选择功函层的材料。例如，当FinFET是n型FinFET时，功函层可以包括TaN层和TaN层上的钛铝(TiAl)层。当FinFET是p型FinFET时，功函层可以包括TaN层、位于TaN层上的TiN层和位于TiN层上的TiAl层。在一些实施例中，选择功函层97的材料以调整其功函值，使得在所形成的器件中实现目标阈值电压Vt。在形成功函层97之后，在功函层97上形成填充金属98以填充凹槽90，填充金属98可包括任何合适的导电材料，例如W、Co、Cu、Al等。
在填充填充金属98之后，可以执行诸如CMP的平坦化工艺以去除栅极介电层92和栅电极94的材料的多余部分，多余部分位于ILD88的顶面上方。因此，栅电极94和栅极介电层92的材料的剩余部分形成所得FinFET器件100的替换栅极。栅电极94、栅极介电层92和界面层96可以统称为“栅极”、“栅极堆叠件”或“栅极结构”。栅极堆叠件可以各自沿着鳍58的沟道区的侧壁延伸。
区域50B和区域50C中的栅极介电层92的形成可以同时发生，使得每个区域中的栅极介电层92由相同的材料形成，并且栅电极94的形成可以同时发生，使得每个区域中的栅电极94由相同的材料形成。在一些实施例中，每个区域中的栅极介电层92可以通过不同的工艺形成，使得栅极介电层92可以是不同的材料，并且每个区域中的栅极94可以通过不同的工艺形成，使得栅电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
接下来，在图22A和图22B中，ILD 108沉积在ILD 88上。在一个实施例中，ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，ILD 108由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过任何合适的方法沉积，例如CVD和PECVD。
接下来，在图23A和图23B中，穿过ILD 108形成接触件110，并且穿过ILD 88和108形成接触件112。在一些实施例中，可以执行退火工艺以在形成接触件112之前在外延源极/漏极区82和接触件112之间的界面处形成硅化物。接触件110电连接到栅电极94，接触件112电连接到外延源极/漏极区82。图23A和图23B示出了相同横截面中的接触件110和112；然而，在其他实施例中，接触件110和112可以设置在不同的横截面中。此外，图23A和图23B中的接触件110和112的位置仅仅是说明性的，并不旨在以任何方式进行限制。例如，接触件110可以如图所示与鳍58垂直对准，或者可以设置在栅电极94上的不同位置处。此外，接触件112可以在形成接触件110之前、同时或之后形成。
所公开的实施例的变型是可能的，并且完全旨在包括在本发明的范围内。例如，虽然使用沟道区中的锗浓度的调整作为p型FinFET器件的实例，但是本发明的原理可以用于n型FinFET器件。例如，对于具有由碳化硅形成的鳍的n型FinFET器件，可以调整碳化物(例如，用于硅的应力诱导材料)的浓度以抵消扩散到沟道区的n型掺杂剂(例如，磷)的影响。另外，硅锗层53的梯度子层C(参见例如图6)中的锗浓度从鳍的上表面朝向衬底增加。这仅是非限制性实例。根据沟道区中的扩散的掺杂剂(例如硼)浓度的分布，梯度子层C中的锗浓度可以从鳍的上表面朝向衬底减小。
实施例可以实现优点。通过调节沟道区中的应力诱导材料的浓度以抵消从源极/漏极区扩散到沟道区的掺杂剂的影响，对于形成的FinFET器件，实现了基本均匀的阈值电压，并且改进了FinFET器件的性能。
图26示出了根据一些实施例的制造半导体器件的方法1000的流程图。应该理解，图26中所示的实施例方法仅仅是许多可能的实施例方法的实例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、去除、替换、重新布置和重复如图26所示的各个步骤。
参照图26，在框1010处，形成从衬底突出的鳍，鳍由硅锗形成，其中鳍中的锗浓度沿着从鳍的上表面朝向衬底的第一方向变化。在框1020处，在鳍的沟道区上方形成栅极结构，其中沟道区中的锗浓度从沟道区的第一位置增加到沟道区的第二位置，其中第一位置和第二位置沿第一方向对准。在框1030处，在鳍中并且与栅极相邻地形成掺杂的源极/漏极区，其中掺杂的源极/漏极区的掺杂剂扩散到鳍的沟道区中，其中沟道区中的掺杂剂的浓度沿着第一方向变化，其中掺杂剂的浓度从沟道区的第一位置到沟道区的第二位置减小。
根据一个实施例，半导体器件包括：衬底；鳍，突出于衬底上方，鳍包括化合物半导体材料，该化合物半导体材料包括半导体材料和第一掺杂剂，第一掺杂剂具有与半导体材料不同的晶格常数，其中鳍中第一掺杂剂的浓度沿着从鳍的上表面朝向衬底的第一方向变化；栅极结构，位于鳍上方；沟道区，位于鳍中并且位于栅极结构的正下方；以及源极/漏极区，位于栅极结构的相对侧上，源极/漏极区包括第二掺杂剂，其中沟道区中的第二掺杂剂的浓度沿第一方向变化，其中沟道区内的第一位置处的第二掺杂剂的浓度高于沟道区内的第二位置处的第二掺杂剂的浓度，其中第一位置处的第一掺杂剂的浓度低于第二位置处的第一掺杂剂的浓度。在一个实施例中，化合物半导体材料是硅锗，半导体材料是硅，第一掺杂剂是锗。在一个实施例中，沟道区包括第一区段，第一区段中的第一掺杂剂的浓度沿第一方向增大，并且第一区段中的第二掺杂剂的浓度沿第一方向连续减小。在一个实施例中，半导体器件还包括位于鳍的沟道区上方的覆盖层，其中覆盖层基本上不含第一掺杂剂。在一个实施例中，鳍包括第一区段，第一区段中的第一掺杂剂的浓度沿第一方向连续增大。在一个实施例中，鳍还包括位于第一区段和衬底之间的第二区段，第二区段中的第一掺杂剂的浓度低于第一区段中的第一掺杂剂的最低浓度。在一个实施例中，鳍还包括位于第一区段和第二区段之间的第三区段，并且第三区段中的第一掺杂剂的浓度是均匀的。在一个实施例中，第三区段中的第一掺杂剂的浓度基本上等于第一区段中的第一掺杂剂的最高浓度。在一个实施例中，鳍还包括位于第一区段上方的第四区段，第一区段位于第四区段和第三区段之间，其中第四区段中的第一掺杂剂的浓度是均匀的。在一个实施例中，第四区段中的第一掺杂剂的浓度低于第三区段中的第一掺杂剂的浓度。在一个实施例中，鳍包括缓冲层、位于缓冲层上的第一子层和位于第一子层上的第二子层，其中第一子层中的第一掺杂剂的浓度具有第一值，第二子层中的第一掺杂剂的浓度具有小于第一值的第二值，其中缓冲层中的第一掺杂剂的浓度具有小于第二值的第三值。
根据一个实施例，半导体器件包括鳍，位于衬底上，鳍包括硅锗；栅极结构，位于鳍上方；沟道区，位于鳍中，栅极结构设置在沟道区上方，沟道区中的锗浓度沿着从远离衬底的鳍的上表面至衬底的第一方向变化，其中锗浓度从沟道区的第一位置到沟道区的第二位置增大，其中第一位置和第二位置沿第一方向对准；以及源极/漏极区，位于鳍中并且与栅极结构相邻，源极/漏极区包括掺杂剂，沟道区中的掺杂剂的浓度沿第一方向变化，其中掺杂剂的浓度从沟道区的第一位置至沟道区的第二位置减小。在一个实施例中，掺杂剂是硼或锑。在一个实施例中，源极/漏极区包括第一子层、位于第一子层上的第二子层和位于第二子层上的第三子层，其中第一子层具有第一浓度的掺杂剂，第二子层具有第二浓度的掺杂剂，并且第三子层具有第三浓度的掺杂剂，其中第三浓度高于第二浓度，第二浓度高于第一浓度。在一个实施例中，鳍包括梯度层，其中梯度层中的锗浓度沿第一方向增大。在一个实施例中，鳍还包括位于梯度层和衬底之间的缓冲层，其中缓冲层中的锗浓度低于梯度层中的锗浓度。
根据一个实施例，一种方法包括形成从衬底突出的鳍，鳍由硅锗形成，其中鳍中的锗浓度沿着从鳍的上表面朝向衬底的第一方向变化；在鳍的沟道区上方形成栅极，其中沟道区中的锗浓度从沟道区的第一位置至沟道区的第二位置增大，其中第一位置和第二位置沿着第一方向对准；以及在鳍中并且与栅极相邻地形成掺杂的源极/漏极区，掺杂的源极/漏极区的掺杂剂扩散到鳍的沟道区中，其中沟道区中的掺杂剂的浓度沿着第一方向变化，其中掺杂剂的浓度从沟道区的第一位置至沟道区的第二位置减小。在一个实施例中，形成鳍包括通过使用多种前体执行外延工艺来形成鳍，其中在外延工艺期间改变多种前体的混合比以改变鳍中沿着第一方向的锗浓度。在一个实施例中，形成鳍包括通过使用多种前体的外延工艺形成鳍的梯度层，其中梯度层中的锗浓度沿着第一方向增大，其中在外延工艺期间，多种前体的混合比固定，并且外延工艺的温度从第一温度增大到第二温度。在一个实施例中，根据鳍的沟道区中的扩散的掺杂剂的浓度形成鳍中的锗浓度，以沿第一方向实现均匀的阈值电压。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
鳍，突出于所述衬底上方，所述鳍包括化合物半导体材料，所述化合物半导体材料包括半导体材料和第一掺杂剂，所述第一掺杂剂具有与所述半导体材料不同的晶格常数，其中，所述鳍中的第一掺杂剂的浓度沿着从所述鳍的上表面朝向所述衬底的第一方向变化；
栅极结构，位于所述鳍上方；
沟道区，位于所述鳍中并且位于所述栅极结构正下方；以及
源极/漏极区，位于所述栅极结构的相对侧上，所述源极/漏极区包括第二掺杂剂，其中，所述沟道区中的所述第二掺杂剂的浓度沿所述第一方向变化，其中，所述沟道区内的第一位置处的所述第二掺杂剂的浓度高于所述沟道区内的第二位置处的所述第二掺杂剂的浓度，其中，所述第一位置处的所述第一掺杂剂的浓度低于所述第二位置处的所述第一掺杂剂的浓度。
2.根据权利要求1所述的半导体器件，其中，所述化合物半导体材料是硅锗，所述半导体材料是硅，并且所述第一掺杂剂是锗。
3.根据权利要求1所述的半导体器件，其中，所述沟道区包括第一区段，所述第一区段中的所述第一掺杂剂的浓度沿所述第一方向增大，并且所述第一区段中的所述第二掺杂剂的浓度沿所述第一方向连续减小。
4.根据权利要求1所述的半导体器件，还包括位于所述鳍的所述沟道区上方的覆盖层，其中，所述覆盖层不含所述第一掺杂剂。
5.根据权利要求1所述的半导体器件，其中，所述鳍包括第一区段，所述第一区段中的所述第一掺杂剂的浓度沿所述第一方向连续增大。
6.根据权利要求5所述的半导体器件，其中，所述鳍还包括位于所述第一区段和所述衬底之间的第二区段，所述第二区段中的所述第一掺杂剂的浓度低于所述第一区段中的所述第一掺杂剂的最低浓度。
7.根据权利要求6所述的半导体器件，其中，所述鳍还包括位于所述第一区段和所述第二区段之间的第三区段，并且所述第三区段中的所述第一掺杂剂的浓度是均匀的。
8.根据权利要求7所述的半导体器件，其中，所述第三区段中的所述第一掺杂剂的浓度等于所述第一区段中的所述第一掺杂剂的最高浓度。
9.一种半导体器件，包括：
鳍，位于衬底上，所述鳍包括硅锗；
栅极结构，位于所述鳍上方；
沟道区，位于所述鳍中，所述栅极结构设置在所述沟道区上方，所述沟道区中的锗浓度沿着从远离所述衬底的所述鳍的上表面至所述衬底的第一方向变化，其中，所述锗浓度从所述沟道区的第一位置到所述沟道区的第二位置增大，其中，所述第一位置和所述第二位置沿所述第一方向对准；以及
源极/漏极区，位于所述鳍中并且与所述栅极结构相邻，所述源极/漏极区包括掺杂剂，所述沟道区中的所述掺杂剂的浓度沿所述第一方向变化，其中，所述掺杂剂的浓度从所述沟道区的第一位置至所述沟道区的第二位置减小。
10.一种形成半导体器件的方法，包括：
形成从衬底突出的鳍，所述鳍由硅锗形成，其中，所述鳍中的锗浓度沿着从所述鳍的上表面朝向所述衬底的第一方向变化；
在所述鳍的沟道区上方形成栅极，其中，所述沟道区中的锗浓度从所述沟道区的第一位置至所述沟道区的第二位置增大，其中，所述第一位置和所述第二位置沿着所述第一方向对准；以及
在所述鳍中并且与所述栅极相邻地形成掺杂的源极/漏极区，所述掺杂的源极/漏极区的掺杂剂扩散到所述鳍的所述沟道区中，其中，所述沟道区中的掺杂剂的浓度沿着所述第一方向变化，其中，所述掺杂剂的浓度从所述沟道区的第一位置至所述沟道区的第二位置减小。
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