KR102501912B1 - 파형부와 비파형부가 혼합된 에피택시 영역을 갖는 finfet - Google Patents

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Abstract

방법은 복수의 반도체 핀을 갖는 제1 핀그룹과, 제2 핀그룹을 형성하는 단계를 포함한다. 복수의 반도체 핀은제1 핀그룹 중에서제2 핀그룹으로부터 가장 먼쪽에 있는 제1 반도체 핀과, 제2 반도체 핀과,제1 핀그룹 중에서 제2 핀그룹에 가장 가까운 쪽에 있는 제3 반도체 핀을 포함한다. 상기 방법은 복수의 반도체 핀을 기반으로 한 에피택시 영역을 형성하기 위해 에피택시 공정을 수행하는 단계를 더 포함한다. 에피택시 영역은 제1 부분과 제2 부분을 포함한다. 제1 부분은 제1 반도체 핀과 제2 반도체 핀 사이의 중간에 있다. 제1 부분은 제1 상면을 갖는다. 제2 부분은 제2 반도체 핀과 제3 반도체 핀 사이의 중간에 있다. 제2 부분은 제1 상면보다 낮은 제2 상면을 갖는다.

Description

파형부와 비파형부가 혼합된 에피택시 영역을 갖는 FINFET{FINFETS WITH EPITAXY REGIONS HAVING MIXED WAVY AND NON-WAVY PORTIONS}
[우선권 주장 및 교차 참조]
본 출원은 2020년 8월 13일에 출원한 발명의 명칭이 "Mixed Wavy-EPI Multi-Fins PMOS Structure"인 미국 임시 출원 제63/065,291호 및 2020년 9월 16일에 출원한 발명의 명칭이 "Mixed Wavy-EPI Multi-Fins PMOS Structure"인 미국 임시 출원 제63/078,968호에 대해 우선권을 주장하며, 이들 출원은 여기에서의 참조에 의해 참조로 본 명세서에 포함된다.
핀 전계효과 트랜지스터의 형성에서는, 통상적으로 반도체 핀을 형성하고, 반도체 핀을 리세싱하여 리세스를 형성하고, 리세스로부터 시작되는 에피택시 영역을 성장시킴으로써 소스/드레인 영역이 형성되었다. 인접한 반도체 핀들의 리세스들로부터 성장한 에피택시 영역들은 서로 병합될 수 있고 그렇게 형성된 에피택시 영역들은 평면형 상면을 가질 수 있다. 소스/드레인 컨택 플러그가 형성되어 소스/드레인 영역에 전기적으로 접속된다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1, 도 2a, 도 2b, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 4c, 도 5 내지 도 7, 도 8a, 도 8b, 도 9, 도 10, 도 11a, 도 11b, 및 도 11c는 일부 예시적인 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 형성에 있어서 중간 스테이지의 사시도 및 단면도를 도시한다.
도 12는 일부 실시형태에 따른 n타입 FinFET 및 p타입 FinFET을 형성하기 위한 공정 흐름을 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
FinFET(Fin Field-Effect Transistor) 및 그것의 형성 방법이 제공된다. 본 개시내용의 일부 실시형태에 따르면, FinFET의 소스/드레인 영역일 수 있는 병합된 에피택시 영역은 핀그룹(fin-group)을 형성하는 복수의 반도체 핀을 기반으로 하여 형성된다. 병합된 에피택시 영역은 적어도 파형부 및 비파형부를 포함하며, 여기서 "파형(wavy)"이란 용어는 상면의 중간부가 반도체 핀으로부터 성장한 반대편 부분의 상면보다 낮은 것을 의미한다. 비파형부(non-wavy portion)는 전체 핀그룹에 대해 핀이 만곡되는 것을 방지하는 기능을 하고, 파형부는 해당 부분이 비파형부로 형성되지 않는 경우보다 접촉 면적을 증가시켜 접촉 저항이 감소한다. 따라서, 비파형부와 파형부 둘다를 포함하는 병합된 에피택시 영역으로, 신뢰성 및 접촉 저항 문제 둘다가 해결된다. 여기에서 설명하는 실시형태는 본 개시내용의 청구 대상을 구성하거나 사용할 수 있게 하는 예를 제공하는 것이며, 당업자는 상이한 실시형태의 고려 범위 내에 있으면서 행해질 수 있는 변경을 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 엘리먼트를 지정하는데 이용된다. 방법의 실시형태가 특정 순서로 수행되는 것으로서 설명되지만, 다른 방법의 실시형태는 임의의 논리적 순서로 수행될 수도 있다.
도 1, 도 2a, 도 2b, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 4c, 도 5 내지 도 7, 도 8a, 도 8b, 도 9, 도 10, 도 11a, 도 11b, 및 도 11c는 본 개시내용의 일부 실시형태에 따른 FinFET 및 대응하는 소스/드레인 영역의 형성에 있어서 중간 스테이지의 단면도이다. 해당 공정은 도 12에 도시한 공정 흐름으로도 개략적으로 반영된다.
도 1은 초기 구조의 사시도를 나타낸다. 초기 구조는 웨이퍼(10)를 포함하고, 웨이퍼는 또한 기판(20)을 포함한다. 기판(20)은 반도체 기판일 수 있으며, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수도 있다. 기판(20)의 상면은 (100) 표면 평면을 가질 수 있다. 기판(20)은 p타입 또는 n타입 불순물로 도핑될 수 있다. STI(Shallow Trench Isolation) 영역 등의 절연 영역(22)이 기판(20)의 상면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(202)으로서 예시된다. 인접해 있는 STI 영역들(22) 사이의 기판(20)의 부분을 반도체 스트립(24)이라고 한다. 일부 실시형태에 따라 반도체 스트립(24)의 상면과 STI 영역(22)의 상면은 실질적으로 서로 같은 높이일 수 있다.
STI 영역(22)은 기판(20)의 표면층의 열산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(도시 생략)을 포함할 수 있다. 라이너 산화물은 예컨대, 원자층 퇴적(ALD), 고밀도 플라즈마 화학적 기상 퇴적(HDPCVD), 또는 화학적 기상 퇴적(CVD)을 이용하여 형성된 퇴적형 실리콘 산화물층일 수도 있다. 또한, STI 영역(22)은 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 이 유전체 재료는 FCVD(Flowable Chemical Vapor Deposition), 스핀온 등을 사용하여 형성될 수 있다. 일부 실시형태에 따르면, STI 영역(22)은 후속 단락에서 설명하겠지만 핀그룹의 외측 상에 있는 STI 영역(22P)과, 핀그룹의 그룹내 간격(inner-group spacing)에 형성된 STI 영역(22I)을 포함할 수 있다. STI 영역(22O)은 STI 영역(22I)보다 큰 높이를 가질 수 있다.
일부 실시형태에 따르면, 반도체 스트립(24)의 상단부(24T)는 반도체 기판(20)의 벌크부의 재료와는 상이한 재료로 형성된다. 예를 들어, 상단부(24T)는 게르마늄 원자 백분율의 범위가 약 15 퍼센트 내지 약 30 퍼센트일 수 있는 실리콘 게르마늄으로 형성될 수 있다. 일부 실시형태에 따르면, 상단부(24T)는 STI 영역(22)의 형성 이전에 형성되며, 에피택시 공정을 통해 기판(20) 상에 실리콘 게르마늄을 퇴적하도록 형성된다. 상단부(24T)는 또한 반도체 기판(20)의 하부의 벌크부와 동일한 재료로 형성되는 하단부를 포함할 수 있다. 그런 다음 에피택시 실리콘 게르마늄층 및 하부 기판(20)의 일부 부분을 에칭하고 유전체 재료를 퇴적함으로써 STI 영역(22)이 형성된다. 대안의 실시형태에 따르면, 상단부(24T)는 STI 영역(22)의 형성 후에 형성되며, STI 영역들(22) 사이에서 기판(20)의 부분을 에칭한 다음 에피택시 공정을 수행하여 형성된 리세스에 실리콘 게르마늄과 같은 반도체 재료를 성장시킴으로써 형성된다.
도 2a와 도 2b를 참조하면, STI 영역(22)이 리세싱된다. 도 2b는 도 2a의 기준 단면 B-B의 단면도를 도시한다. 그런데 도 2a는 도 2b에 보이는 구조의 좌측부를 도시한다. 반도체 스트립(24)의 상단부는 STI 영역(22)의 상면(22A)보다 높게 돌출하여 돌출핀(24')을 형성하는데, 이 돌출핀은 디바이스 영역(100A)(도 2b)의 돌출핀(24A') 및 디바이스 영역(100B)의 돌출핀(24B')(도 2b)을 포함한다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(204)으로서 예시된다. STI 영역(22) 내의 반도체 스트립(24)의 부분도 반도체 스트립이라고 칭해진다.
도 2b를 참조하면, 돌출핀(24A')을 총칭하여 핀그룹(25A)이라고 하고, 돌출핀(24B')을 총칭하여 핀그룹(25B)이라고 한다. 일부 실시형태에 따르면, 동일한 핀그룹(25A) 내의 인접한 핀들 사이의 내부 간격(S1)은 그룹간 간격(inter-group spacing)(S2)보다 작은데, 예를 들면 비(S2/S1)는 약 2보다 크거나 약 5보다 크다. STI 영역(22)의 리세싱은 건식 에칭 공정을 사용하여 행해질 수 있고, 에칭 가스로서는 HF 및 NH3가 사용될 수 있다. 에칭은 HF3 및 NH3의 혼합물을 에칭 가스로서 사용하여 행해질 수도 있다. 에칭 공정 시에, 플라즈마가 생성될 수 있다. 아르곤도 포함될 수 있다. 본 개시내용의 다른 실시형태에 따르면, STI 영역(22)의 리세싱은 습식 에칭 공정을 사용하여 행해진다. 에칭제(etching chemical)는 예컨대 HF액을 포함할 수 있다.
일부 실시형태에 따르면, FinFET을 형성하기 위한 핀은 임의의 적절한 방법에 의해 형성/패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토 리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그런 다음, 희생층은 제거되고, 잔여 스페이서 또는 맨드렐이 핀 구조를 패터닝하는데 사용될 수 있다.
도 2b에 도시하는 바와 같이, 웨이퍼(10)는 제1 디바이스 영역(100A)과 제2 디바이스 영역(100B)을 포함하며, 이 각각은 내부에 FinFET을 형성하기 위한 것이다. 제1 디바이스 영역(100A)에 형성되는 FinFET은 p타입 FinFET일 수 있고, 제2 디바이스 영역(100B)에 형성되는 FinFET은 n타입 FinFET 또는 p타입 FinFET일 수 있다. 디바이스 영역(100A)과 디바이스 영역(100B) 내의 피처들을 서로 구별하기 위해, 디바이스 영역(100A)에 형성되는 피처는 참조 번호 다음에 문자 "A"를 붙여서 칭해질 수 있고, 디바이스 영역(100B)에 형성되는 피처는 참조 번호 다음에 문자 "B"를 붙여서 칭해질 수 있다. 예를 들어, 디바이스 영역(100A) 내의 반도체 스트립(24)은 24A로 칭해지며, 스트립 그룹(25A)이라고 총칭되고, 디바이스 영역(100B) 내의 반도체 스트립(24)은 24B로 칭해지며, 스트립 그룹(25B)이라고 총칭된다.
일부 실시형태에 따르면, STI 영역(22)의 상면(22A)은 상단부(24T)(도 1)의 하면보다 높을 수도, 낮을 수도, 같은 높이일 수도 있다. 따라서, STI 영역(22)의 리세싱 후에, 돌출핀(24A') 전체가 실리콘 게르마늄으로 형성될 수 있고, 나머지 STI 영역(22) 사이의 공간 내로 하향 연장될 수도 연장되지 않을 수도 있다. 대안으로, 돌출핀(24A')의 하단부는 실리콘으로 형성될 수 있고, 돌출핀(24A')의 상단부는 실리콘 게르마늄으로 형성될 수 있다.
도 3a, 도 3b, 및 도 3c를 참조하면, 더미 게이트 스택(30)이 돌출핀(24A' 및 24B')의 상면 및 측벽 상에 형성된다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(206)으로서 예시된다. 도 3b와 도 3c에서 보여지는 단면도는 도 3a의 기준 단면 B-B 및 C-C로부터 각각 취득된다. 도 3c 및 후속의 도 11c에서, STI 영역(22)의 상면(22a)의 높이를 볼 수 있으며(도 3a에서도 볼 수 있음), 반도체 핀(24A' 및 24B')은 상면(22A)보다 높다. STI 영역(22I)의 하면(22B)(도 3a를 참조)도 단면도에 표시된다. STI 영역(22I)은 22A와 22B 사이에서 같은 높이로 배치되는데, 도 3c와 도 11c에는 이들 영역이 도시하는 것과 상이한 평면에 있기 때문에 보이지 않는다.
더미 게이트 스택(30)은 더미 게이트 유전체(32)(도 3c)와, 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은 예컨대 비정질 실리콘 또는 폴리실리콘을 사용하여 형성될 수 있고, 다른 재료가 사용될 수도 있다. 또한 각각의 더미 게이트 스택(30)은 더미 게이트 전극(34) 위에 하나(또는 복수)의 하드 마스크층(36)을 포함할 수 있다. 하드 마스크층(36)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. 또한 더미 게이트 스택(30)은 돌출핀(24A' 및 24B')의 길이 방향에 수직인 길이 방향을 갖는다. 일부 실시형태에 따르면, 돌출핀(24A') 상의 더미 게이트 스택(30)과 돌출핀(24B') 상의 더미 게이트 스택(30)은 물리적으로 서로 분리되는 개별 더미 게이트 스택이다. 대안의 실시형태에 따르면, 동일한 더미 게이트 스택(30)이 돌출핀(24A') 및 돌출핀(24B') 양쪽에서 연장될 수도 있다.
다음으로, 게이트 스페이서(38)(도 3a 및 도 3c)가 더미 게이트 스택(30)의 측벽 상에 형성된다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(208)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(38)는 실리콘 탄산화물(SiCN), 실리콘 질화물, 실리콘 산탄질화물(SiOCN) 등과 같은 유전체 재료로 형성되고, 단일층 구조 또는 복수의 유전체층을 포함하는 다층 구조를 구비할 수 있다. 형성 공정은 등각의 스페이서층을 퇴적한 다음, 이방성 에칭을 수행하여 게이트 스페이서(38)(및 핀 스페이서(39))를 형성하는 것을 포함한다. 본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(38)는 다층 게이트 스페이서이다. 예를 들어, 게이트 스페이서(38) 각각은 SiN층과, SiN층 위의 SiOCN층을 포함할 수 있다. 도 3a와 도 3b는 또한 돌출핀(24')의 측벽 상에 형성되는 핀 스페이서(39)를 도시한다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(208)으로도 예시된다.
본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(38)를 형성하는 동일한 공정에 의해 핀 스페이서(39A, 39B, 39C, 39D, 39E, 39F, 39A', 39B', 39C', 및 39D'를 포함함)(도 3b)가 형성된다. 예를 들어, 게이트 스페이서(38)를 형성하는 공정에서, 에칭 시에, 게이트 스페이서(38)를 형성하기 위해 퇴적되는 블랭킷 유전체층은 돌출핀(24A' 및 24B')의 측벽 상에 일부 부분이 남아서 핀 스페이서(39)를 형성할 수 있다. 일부 실시형태에 따르면, 핀 스페이서(39)는 핀그룹 내의 최외부 핀 스페이서의 외측 상에 있는 핀 스페이서(39A, 39F, 39A', 및 39D')(도 3b)와 같은 외부 핀 스페이서를 포함한다. 핀 스페이서(39)는 핀 스페이서(39B, 39C, 39D, 39E, 39B', 및 39C')와 같은 내부 핀 스페이서도 포함하는데, 내부 핀 스페이서(39B, 39C, 39D, 39E)는 핀(24A') 사이에 있고, 내부 핀 스페이서(39B' 및 39C')는 핀(24B') 사이에 있다.
도 4a, 도 4b, 및 도 4c를 참조하면, 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 덮이지 않는 돌출핀(24A' 및 24B')의 부분이 리세싱되어 리세스(40A 및 40B)(도 4b)를 형성한다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(210)으로서 예시된다. 도 4b와 도 4c는 각각 도 4a의 기준 단면 B-B 및 C-C로부터 취득된 단면도를 도시한다. 리세싱은 이방성일 수 있으며, 따라서 더미 게이트 스택(30)과 게이트 스페이서(38) 바로 아래에 있는 핀(24')의 부분들은 보호되어 에칭되지 않는다. 리세싱된 반도체 핀(24')의 상면은 일부 실시형태에 따르면 STI 영역(22)의 상면(22A)보다 낮을 수 있고, 나머지 핀 스페이서(39)보다는 높을 수 있다.
일부 실시형태에 따르면, 돌출핀(24')의 에칭 동안, 핀 스페이서(39)도 그 높이가 감소하도록 에칭된다. 핀 스페이서(39A, 39B, 39C, 39D, 39E, 39F)의 높이는 각각 H1, H2, H3, H4, H5, 및 H6이다(도 4b). 핀 스페이서(39)의 에칭은 핀(24')의 리세싱과 동시에 수행될 수 있는데, 핀 스페이서(39)를 에칭하기 위한 에칭 가스가 돌출핀(24')을 리세싱하기 위한 가스에 첨가된다.
본 개시내용의 일부 실시형태에 따르면, 돌출핀(24')의 리세싱은 건식 에칭 단계를 통해 수행된다. 건식 에칭은 C2F6, CF4, SO2, HBr와 Cl2와 O2의 혼합물, HBr와 Cl2와 O2와 CF2의 혼합물 등과 같은 공정 가스를 사용하여 수행될 수 있다. 에칭은 이방성일 수 있다. 본 개시내용의 일부 실시형태에 따르면, 도 4c에 도시하는 바와 같이, 리세스(40)와 마주보는 돌출핀(24')의 측벽은 실질적으로 수직이고, 게이트 스페이서(38)의 외측 측벽과 실질적으로 같은 높이이다. 리세스(40)와 마주보는 돌출핀(24A' 및 24B')의 측벽은 대응하는 돌출핀(24A' 및 24B')의 (110) 표면 평면 상에 있을 수 있다. 도 4b를 참조하면, 돌출핀(24')의 제거된 부분이기도 한 리세스(40A 및 40B)는 점선을 사용하여 표시된다. 점선은 또한 도시하는 평면과는 상이한 평면 내에 있는 더미 게이트 스택(30)(도 4c)의 바로 아래에 있는 돌출핀(24')을 나타낸다.
또한, 돌출핀(24')의 리세싱 시에, 핀 스페이서(39)를 에칭하기 위한 공정 가스가 핀 스페이서(39)를 리세싱하는 데에 첨가된다. 일부 실시형태에 따르면, (돌출핀(24')의 리세싱 시에) 핀 스페이서(39)를 에칭하기 위한 공정 가스 및 공정 조건은 다음의 관계가 달성되도록 조정된다: (H1 > H6), (H1 > (H2 & H3) > (H4 & H5)), 및 ((H6 > (H2 & H3) > (H4 & H5)). 높이(H2 및 H3)는 높이(H4 및 H5)와 같거나 가까울 수 있다. 다르게 말하면, 왼쪽 외부 핀(39A)의 높이(H1)는 오른쪽 외부 핀(39F)의 높이(H6)보다 크고, 양쪽 외부 핀의 높이(H1 및 H6)는 내부 핀의 높이(H2, H3, H4, 및 H5)보나 크다. 왼쪽 내부 핀의 높이(H2 및 H3)는 오른쪽 내부 핀의 높이(H4 및 H5)의 높이와 같거나 더 클 수 있다. 핀 스페이서(39)의 에칭은 CF4와 O2와 N2의 혼합물, NF3와 O2의 혼합물, SF6, SF6와 O2의 혼합물 등과 같은 불소 함유 가스를 사용하여 수행될 수 있고, 아르곤과 같이 외부 핀 스페이서(39A)에 충격을 주는 가스를 포함할 수 있다. 바람직한 핀 스페이서 높이를 달성하기 위해 조정되는 공정 조건은, 에칭 가스의 부분 압력 및 충격 가스, 바이어스 전압, 및/또는 등등을 포함하나 이에 한정되지 않는다. 더욱이, 핀 스페이서의 원하는 높이를 달성하는 것을 지원하기 위해 로딩 효과가 사용될 수도 있다. 예를 들어, 로딩 효과를 조정하기 위해 그룹간 간격(S2) 대 그룹내 간격(S1)의 비인 비(S2/S1)를 조정하여, 높이(H1, H2, H3, H4, H5, 및 H6)가 조정될 수 있다.
일부 실시형태에 따르면, 핀 스페이서(39)도 리세싱되는 돌출핀(24')의 에칭 후에, 핀 스페이서(39)를 추가 에칭하고 돌출핀(24')의 높이를 조정하기 위해 추가 에칭 공정이 수행된다. 이 공정에서는, 돌출핀(24')이 리세싱되지 않는다. 대안의 실시형태에 따르면, 추가 에칭 공정은 생략된다. 추가 에칭 공정(수행된다면)은 예컨대 핀 스페이서의 형성에 사용된 것과 유사한 공정 가스를 사용한 이방성 에칭 공정을 사용하여 수행될 수도 있다. 일부 실시형태에 따르면, 선행 공정에서는 관계 (H1 > H6), (H1 > (H2 & H3) > (H4 & H5)), 및 ((H6 > (H2 & H3) > (H4 & H5))를 달성할 수 없을 수도 있다. 예를 들어, 핀 스페이서(39)의 이전 형성에서는 반대로 높이(H1)가 높이(H6)보다 작을 수도 있다. 그렇기 때문에 높이(H1)가 H6보다 크도록 핀 스페이서 높이를 달성하기 위해 에칭 공정이 수행된다. 이와 다르게, 전술한 관계가 핀 스페이서(39)의 이전 형성에서 이미 달성될 수도 있지만, 핀 스페이서 높이(H1, H2, H3, H4, H5, 및 H6) 사이의 비는 만족스럽지 못하다. 따라서, 해당 비를 원하는 값으로 조정하기 위해 추가 에칭 공정이 수행될 수도 있다.
전술한 공정에서, 각각의 핀 스페이서(39A', 39B', 39C' 및 39D')의 높이(H1', H2', H3', 및 H4')도, 높이(H1')가 H4'보다 크고, 양쪽 높이(H1' 및 H4')가 높이(H2' 및 H3')보다 크도록 조정될 수 있다.
도 5를 참조하면, 에피택시 공정을 통해 에피택시층(48-1)(에피택시층(L1)이라고도 함, 48-11, 48-12, 및 48-13를 포함)이 퇴적된다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(212)으로서 예시된다. 일부 실시형태에 따르면, 제1 층(48-1)의 바닥부(도 11c)가 측벽부보다 더 두꺼워지도록 비등각 퇴적 공정을 통해 퇴적이 행해진다. 퇴적은 RPCVD, PECVD 등을 사용하여 수행될 수 있다. 일부 실시형태에 따르면, 에피택시층(48-1)은 SiGeB로 형성되거나 SiGeB를 포함한다. 에피택시층(48-1)을 퇴적하기 위한 공정 가스는 에피택시층(48-1)의 원하는 조성에 따라, 실란, 디실란(Si2H6), 디클로로실란(DCS) 등과 같은 실리콘 함유 가스, 저메인(GeH4), 디저메인(Ge2H6)과 같은 게르마늄 함유 가스, 및 B2H6와 같은 도펀트 함유 가스를 포함할 수 있다. 또한, HCl과 같은 에칭 가스가 유전체를 제외한 반도체 상에 선택적 퇴적을 달성하기 위해 첨가될 수도 있다. 에피택시층(48-1)은 약 5 x 1019 /cm3 내지 약 8 x 1020 /cm3의 범위의 붕소 농도를 가질 수 있다. 게르마늄 원자 백분율은 약 15 퍼센트 내지 약 45 퍼센트의 범위일 수 있다. 게르마늄 원자 백분율은 높은 부분일수록 각각의 낮은 부분보다는 더 높은 게르미늄 원자 백분율을 가지는 구배일 수 있다.
도 5에 도시하는 바와 같이, 에피택시층(48-1)은 횡방향으로 확장되고 서로를 향해 성장한다. 한편, 상이한 돌출핀(24A' 및 24B')으로부터 성장한 에피택시층(48-1)은 여전히 서로 분리되고 병합하지 않는다. 에피택시층(48-1)의 상단부는 원래의 리세싱되지 않은 돌출핀(24')의 상면보다도 예컨대, 약 5 nm 내지 약 10 nm의 범위의 차이만큼 낮게 제어된다. 일부 실시형태에 따르면, 높이(H1 내지 H6) 사이의 전술한 관계로 인해, 에피택시층(48-11)의 상단부는 에피택시층(48-13)의 상단부보다 높다. 또한, 에피택시층(48-1)의 상단부는 에피택시층(48-12)의 상단부와 같은 높이이거나 더 높을 수 있다.
도 6을 참조하면, 에피택시층(48-2)(에피택시층(L2)이라고도 함)이 퇴적된다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(214)으로서 예시된다. 퇴적 공정은 RPCVD, PECVD 등을 사용하여 수행될 수 있다. 일부 실시형태에 따르면, 에피택시층(48-1)은 SiGeB를 포함하고, 여기서 붕소는 에피택시(48-1)의 붕소 농도보다 높은 제2 붕소 농도를 갖는다. 예를 들어, 일부 실시형태에 따르면, 에피택시층(48-2)의 붕소 농도는 약 5 x 1020 /cm3 내지 약 3 x 1021 /cm3의 범위일 수 있다. 또한, 에피택시층(48-2)의 게르마늄 원자 백분율은 에피택시층(48-1)의 게르마늄 원자 백분율보다 높다. 예를 들어, 일부 실시형태에 따르면, 에피택시층(48-2)의 게르마늄 농도는 약 40 퍼센트 내지 약 65 퍼센트의 범위일 수 있다. 에피택시층(48-2)을 형성하기 위한 공정 가스는 에피택시층(48-1)의 형성에 사용된 공정 가스와 유사하지만, 에피택시층(48-2)을 형성하기 위한 공정 가스의 유량은 에피택시층(48-1)의 형성에 사용된 대응하는 공정 가스의 유량과는 상이할 수 있다는 점은 다르다.
에피택시층(48-2)을 퇴적하기 위한 에피택시 공정 후에, 에칭(백) 공정이 수행된다. 본 개시내용의 일부 실시형태에 따르면, 에칭백 공정은 등방성이다. 일부 실시형태에 따르면, 에칭 공정은 HCl와 같은 에칭 가스 및 H2 및/또는 N2와 같은 캐리어 가스를 사용하여 수행된다. 또한, 저메인(GeH4)과 같은 게르마늄 함유 가스가 에칭 가스에 첨가될 수도 있다. 실란(SiH4)과 같은 실리콘 함유 가스가 에칭 가스에 첨가될 수도 첨가되지 않을 수도 있다. 게르마늄 함유 가스(및 가능한 실리콘 함유 가스)의 첨가로 퇴적 효과가 에칭 효과와 동시에 발생한다. 그런데 에칭 속도는 퇴적 속도보다 높고 그래서 순효과(net effect)는 에피택시층(48-2)의 에칭백이다. 저메인 및 실리콘 함유 가스의 첨가가 순에칭(net etching) 속도를 줄이고, 그래서 에피택시층(48-2)의 표면 프로파일이 재성형되는 경우, 에피택시층(48-2)의 두께는 유의미하게 감소하지 않는다. 퇴적 및 에칭은 에피택시층(48-2)이 원하는 두께를 갖도록 최적화된다. 또한, 도 6에 도시하는 바와 같이, 에피택시층(48-2)의 상면은 특히 핀그룹(25A) 내의 최우측 돌출핀 및 핀그룹(25B) 내의 최좌측 돌출핀으로부터 성장한 에피택시층(48-2)의 부분 상에서 (111) 패싯이 생성되도록 재성형된다.
에피택시층(48-2)의 상단부는 원래의 리세싱되지 않은 돌출핀(24A')의 상단부와 같은 높이로 또는 적어도 가깝게(차이가 약 5 nm 또는 약 3 nm 미만)로 제어된다. 도 11c는 도 6의 기준 단면 C-C의 단면도를 도시하며, 에피택시층(48-2)의 양 단부가 돌출핀(24A')의 상면과 같은 높이이고, 에피택시층(48-2)의 상면의 중간부가 대응하는 돌출핀(24A' 및 24B')의 상면과 같은 높이이거나 약간 더 낮은 것을 보여주고 있다.
도 6을 다시 참고하면, 인접한 리세스들로부터 성장한 에피택시층(48-2)들은 병합되는데, 에어갭(44)은 에피택시층(48-2) 아래에서 밀봉된다. 병합된 에피택시층(48-2)의 상면은 비평면형 프로파일을 가질 수 있고(파형 형상을 갖는다고도 할 수 있음), 인접한 핀들(24A') 사이에서 횡방향으로 있는 중간부는 그 반대편 상의 부분보다 낮다. 리세싱되지 않은 부분은 돌출핀(24A') 바로 위에 있을 수 있다. 핀 스페이서 높이(H1, H2, H3, H4, H5, 및 H6)의 차이로 인해, 리세스(46A 및 46B)가 형성된다. 리세스(46A)는 왼쪽 2개의 돌출핀(24A') 사이에서 횡방향으로 있고(그리고 이들 돌출핀보다 높고) 리세스(46B)는 오른쪽 2개의 돌출핀(24A') 사이에서 횡방향으로 있다(그리고 이들 돌출핀보다 높다). 일부 실시형태에 따르면, 리세스(46A)의 리세싱 깊이(D1)는 리세스(46B)의 리세싱 깊이(D2)보다 낮은데, 예컨대 비(D2/D1)는 약 1.5보다 크거나, 약 2보다 크거나, 약 1.5 내지 약 5의 범위이다.
도 7은 에피택시층(48-3)(에피택시층(L3) 또는 캐핑층이라고도 함)을 퇴적하기 위한 에피택시 공정을 도시한다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(216)으로서 예시된다. 퇴적 공정은 RPCVD, PECVD 등을 사용하여 수행될 수 있다. 일부 실시형태에 따르면, 에피택시층(48-3)은 SiGeB를 포함한다. 에피택시층(48-3)의 붕소 농도는 약 5 x 1020 /cm3 내지 약 1 x 1021 /cm3의 범위일 수 있다. 또한, 에피택시층(48-3)의 게르마늄 원자 백분율은 에피택시층(48-2)의 게르마늄 원자 백분율보다 클 수도, 같을 수도, 낮을 수도 있다. 예를 들어, 일부 실시형태에 따르면, 에피택시층(48-3)의 게르마늄 원자 백분율은 약 45 퍼센트 내지 약 55 퍼센트의 범위일 수 있다.
에피택시층(48-3)을 퇴적하기 위한 에피택시 공정 후에, 에칭(백) 공정이 수행된다. 본 개시내용의 일부 실시형태에 따르면, 에칭백 공정은 등방성이다. 일부 실시형태에 따르면, 에칭 공정은 HCl와 같은 에칭 가스 및 H2 및/또는 N2와 같은 캐리어 가스를 사용하여 수행된다. 또한, 저메인(GeH4)과 같은 게르마늄 함유 가스가 에칭 가스에 첨가될 수도 있다. 실란(SiH4)과 같은 실리콘 함유 가스가 에칭 가스에 첨가될 수도 첨가되지 않을 수도 있다. 게르마늄 함유 가스의 첨가로 퇴적 효과가 에칭 효과와 동시에 발생한다. 그런데 에칭 속도는 퇴적 속도보다 높고 그래서 순효과(net effect)는 에피택시층(48-3)의 에칭백이다. 게르마늄 함유 가스의 첨가가 순에칭 속도를 줄이고, 그래서 에피택시층(48-3)의 표면 프로파일이 재성형되는 경우, 에피택시층(48-3)의 두께는 유의미하게 감소하지 않는다. 퇴적 및 에칭은 에피택시층(48-3)이 원하는 두께를 갖도록 최적화된다. 또한, 도 7에 도시하는 바와 같이, 에피택시층(48-3)의 상면 및 측벽은 특히 핀그룹(25A) 내의 최우측 돌출핀 및 핀그룹(25B) 내의 최좌측 돌출핀으로부터 성장한 에피택시층(48-3)의 부분에서 (111) 패싯이 더 많이 생성되는 것으로서 재성형된다. 더욱이, (111) 패싯이 더 많이 더 잘 생성될 수록 코너부가 더 첨예하게 형성된다. 본문 전체에서, 에피택시층(48-1, 48-2, 및 48-3)은 총칭으로 또 개별적으로 에피택시층(영역)(48)이라고 칭해지며, 이하 이들 층은 총칭으로 소스/드레인 영역(48A 및 48B)이라고 칭해진다.
일부 실시형태에 따르면, 에피택시 영역(48A)은 돌출핀(24A')의 상면(24'TS)보다 높은 융기부를 갖는다. 최좌측 돌출핀(24A') 바로 위의 상승 높이(RH1)는 최우측 돌출핀(24A') 바로 위의 상승 높이(RH3)보다 크고, 상승 높이(RH2)와 동일하거나 약간 더 클 수도 있다(예컨대, 차이가 약 2 nm 미만).
에피택시층(48-3)은 소스/드레인 영역(48)의 상면이기도 한 상면(48-3TS)을 갖는다. 일부 실시형태에 따르면, 왼쪽 2개의 돌출핀(24A')을 기반으로 형성된 소스/드레인 영역(48)의 부분(45A)은 원뿔형을 갖고, 부분(45A)의 상면은 대체로 편평하고, 볼록한 상면을 가질 수도 있다. 예를 들어, (왼쪽에서 계수되는)제1 돌출핀의 오른쪽 에지부터 (왼쪽에서 계수되는)제2 돌출핀(24')의 오른쪽 에지까지, 에피택시(48-3)의 상면은 편평할 수 있다. 대안으로, 이 상면 부분은 라운드형일 수도 있고(점선 47로 표시함), 볼록한 형상을 갖는데, 최고점이 제1 돌출핀과 제2 돌출핀 사이에 있다(그리고 이들의 중간에 있을 수도 있다). 다르게 말하면, 상승 높이(RH4)가 상승 높이(RH1, RH2, 및 RH3)보다 크다. 한편, 오른쪽 2개의 돌출핀(24A')을 기반으로 형성된 제2 소스/드레인 영역(48)의 오른쪽 부분(오른쪽 부분은 부분(45B) 및 부분(45A)의 오른쪽 파트)을 포함함)은 유효한 리세스(46C)가 형성되어 있는 파형부이다(오목형이다). 일부 실시형태에 따르면, 리세스(46C)의 깊이(D3)는 약 3 nm보다 크고, 약 3 nm와 약 15 nm 사이의 범위일 수 있다. 따라서, 전체적으로, 소스/드레인 영역(48)의 상면의 좌측은 우측보다 더 편평하고 더 높은데, 좌측은 인접한 핀그룹(25B)과는 등진 먼쪽이며, 우측은 인접한 핀그룹(25B)에 더 가까운 쪽이다.
에피택시 영역(48B)은 층(48-1, 48-2, 및 48-3)을 포함할 수 있다. 일부 실시형태에 따르면, 에피택시 영역(48B)은 p타입의 것이고, 에피택시 영역(48A)의 형성과 동일한 공정으로 형성될 수 있다. 대안의 실시형태에 따르면, 에피택시 영역(48B)은 n타입의 것이고, n타입 FinFET에 속하며, 그래서 에피택시 영역(48A)의 형성과는 상이한 공정으로 형성된다. 에피택시 영역(48B)은 예컨대 에피택시 영역(48B)이 p타입의 것일 때, 원뿔 형상을 가질 수 있다(상면이 볼록함). 대안으로, 에피택시 영역(48B)은 에피택시 영역(48B)이 n타입의 것일 때, 점선(50)으로 표시하는 바와 같이, 파형의 상면을 가질 수 있다. 일부 실시형태에 따르면, 에피택시 영역(48B)의 상면은 편평할 수도, 약간 경사질 수도 있으며, 이 경우 핀그룹(25A)에 더 가까운 부분은 핀그룹(25A)과 등진 먼쪽의 부분보다 낮다.
도 8a와 도 8b를 참조하면, 컨택 에칭 정지층(CESL)(66) 및 층간 유전체(ILD)(68)이 에피택시 영역(48A 및 48B) 위에 형성된다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(218)으로서 예시된다. 더미 게이트 스택(30)(도 4a 및 도 4c)이 노출될 때까지, CESL(66) 및 ILD(68)의 과잉 부분을 제거하기 위해 화학적 기계 연마(CMP) 또는 기계 연마 공정과 같은 평탄화가 수행된다.
그런 다음 에칭 공정에서 더미 게이트 스택(30)(도 4a 및 도 4c)이 제거되고, 도 8a에 도시하는 바와 같이 대체 게이트 스택(56)으로 대체된다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(220 및 222)으로서 예시된다. 대체 게이트 스택(56)은 돌출핀(24')의 상면 및 측벽 상의 계면층과 계면층 위의 하이-k 유전체를 더 포함하는 게이트 유전체(58)를 포함한다. 대체 게이트 스택(56)은 게이트 유전체(58) 위에 게이트 전극(60)을 더 포함한다. 대체 게이트 스택(56)의 형성 후에, 게이트 스페이서(38) 사이에 트렌치를 형성하기 위해 대체 게이트 스택(56)은 리세싱된다. 그렇게 형성된 트렌치에 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료가 충전되어 유전체 하드 마스크(62)를 형성한다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(224)으로서 예시된다.
다음으로, 도 9를 참조하면, ILD(68) 및 CESL(66)은 소스/드레인 컨택 개구부(70)를 형성하기 위해 에칭된다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(226)으로서 예시된다. 또한 에피택시층(48-3)은 관통 에칭(etching-through)되고, 에피택시층(48-2)의 상면은 노출된다 개구부(70)는 약 5 nm 내지 약 10 nm의 범위의 깊이만큼 에피택시 영역(48A 및 48B) 내로 연장될 수 있다. 에칭은 에피택시층(48-2) 상에서 정지하도록 제어될 수 있는데, 에피택시층(48-2) 상에서의 과에칭 정도는 작다(예컨대, 약 2 nm 미만). 에피택시층(48-2)의 노출된 상면은 파형이며, 리세스(46A 및 46B)는, 에피택시층(48-2)의 노출된 상면이 단면도에서 V자형 부분을 포함하도록, 노출될 수 있다. 에피택시 영역의 좌측 부분이 더 이상 비파형이 아니고 또한 파형의 상면을 갖더라도, CESL(66) 및 ILD(68)을 포함한 전체 구조는 이 제조 공정 스테이지에서 돌출핀의 만곡을 방지할 것임이 이해될 것이다.
에피택시층(48-2)의 플랫부가 코너부를 가진 부분보다 천천히 에칭되기 때문에, 좌측부보다 더 많은 코너부를 갖는 우측부(48-2R)는 더 편평한 표면을 갖는 부분(48-2L)보다 더 많이 에칭된다. 따라서, 부분(48-2R)의 상단부는 부분(48-2L)의 상단부보다 낮은데, 예컨대 이들 상면은 높이차(ΔH1)가 약 3 nm보다 크며, 약 2 nm 내지 약 10 nm의 범위일 수 있다. 전체적으로, 에피택시 영역(48B)과 마주보는 에피택시 영역(48A)의 측은 에피택시 영역(48B)을 등지는 측보다 낮다. 에피택시층(48-2)의 노출된 상면은 리세스(오목부)(46A' 및 46B')를 갖는다.
다음으로, 도 10에 도시하는 바와 같이, 소스/드레인 실리사이드 영역(72A 및 72B)이 형성된다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(228)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 소스/드레인 실리사이드 영역(72A 및 72B)의 형성은, 개구부(70) 내로 연장되는, 티탄층, 코발트층 등과 같은 금속층을 퇴적한 다음에, 금속층의 바닥부가 에피택시층(48-2)과 반응하도록 어닐링 공정을 수행하여 실리사이드 영역(72A 및 72B)을 형성하는 것을 포함한다. 잔여 미반응 금속층은 제거될 수 있다.
도 11a, 도 11b, 및 도 11c는 컨택 플러그(74)의 형성을 도시한다. 각각의 공정은 도 12에 도시한 공정 흐름의 공정(230)으로서 예시된다. 도 11b에 도시하는 바와 같이, 소스/드레인 컨택 플러그(74)가 형성되어 개구부(70)를 충전하고, 소스/드레인 실리사이드 영역(72A 및 72B)을 전기적으로 상호접속한다. 이렇게 FinFET(76A) 및 FinFET(76B)(도 11)이 형성되고, 소스/드레인 영역(44A 및 48B)이 컨택 플러그(74)에 의해 전기적으로 상호접속된다. 도 11b는 도 11a의 기준 단면 B-B를 나타내고, 도 11c는 도 11a의 기준 단면 C-C를 나타낸다. 도 11b에 도시하는 바와 같이, 에피택시 영역(48A)의 상면은 비대칭이며 경사져서, 에피택시 영역(48B)에 가까운 내측부는 에피택시 영역(48B)을 등진 외측부보다 낮다. 이에 실리사이드 영역(72A 및 72B)도 경사진다. 일부 실시형태에 따르면, 실리사이드 영역(72A)의 내측부의 상면은 각각의 외측부보다 높이차(ΔH2)만큼 낮으며, 이 높이차는 약 2 nm보다 클 수 있고, 약 2 nm 내지 약 10 nm의 범위일 수 있다. 실리사이드 영역(72A)은 리세스(오목부)(46A" 및 46B")를 가질 수 있다. 또한, 실리사이드 영역(72A 및 72B)은 에피택시 영역(48A 및 48B) 상에서 연장되어, 실리사이드 영역(72A 및 72B)과 각각의 에피택시 영역(48A 및 48B) 사이의 접촉 면적이 증가하고, 접촉 저항이 감소한다.
본 개시내용의 실시형태는 몇몇 바람직한 특징을 갖는다. 에피택시 영역의 제1 부분을 비파형(원뿔형)으로서 형성함으로써, 에피택시가 기반으로 하는 핀그룹 내의 모든 반도체 핀의 만곡이 감소할 수 있는데, 비파형부가 나머지 반도체 핀들이 만곡되는 것을 막도록 앵커로서 역할하기 때문이다. 에피택시 영역의 제2 부분을 파형 상면을 갖는 것으로서 형성함으로써, 접촉 면적이 감소한다. 또한, 파형의 형상에 의해, 에피택시 영역이 더 많을수록 소스/드레인 실리사이드 영역 및 컨택 플러그의 형성 시에 에칭되는 첨예한 코너부가 더 많아짐에 따라, 대응하는 실리사이드 영역이 에피택시 영역의 측벽 상에서 연장되고, 접촉 저항이 더 감소하게 된다.
본 개시내용의 일부 실시형태에 따르면, 방법은, 제1 반도체 핀, 제2 반도체 핀, 및 제3 반도체 핀을 형성하기 위해 제1 반도체 스트립, 제2 반도체 스트립, 및 제3 반도체 스트립의 양 측부 상에 격리 영역을 리세싱하는 단계와, 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀 상에 게이트 스택을 형성하는 단계와, 상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계와, 상기 제1 반도체 스트립, 상기 제2 반도체 스트립, 및 상기 제3 반도체 스트립의 측벽 상에 핀 스페이서를 형성하는 단계와, 상기 제1 반도체 스트립, 상기 제2 반도체 스트립, 및 상기 제3 반도체 스트립을 리세싱하는 리세싱 공정을 수행하여 제1 리세스, 제2 리세스, 및 제3 리세스를 각각 형성하는 단계와, 상기 제1 리세스, 상기 제2 리세스, 및 상기 제3 리세스에서 시작되는 에피택시 영역을 형성하기 위해 에피택시 공정을 수행하는 단계를 포함하고, 상기 에피택시 영역은 상면을 포함하며, 상기 상면은, 상기 제1 반도체 핀 및 상기 제2 반도체 핀보다 높고 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에서 횡방향으로 있는 볼록부와, 상기 제2 반도체 핀 및 상기 제3 반도체 핀보다 높고 상기 제2 반도체 핀과 상기 제3 반도체 핀 사이에서 횡방향으로 있는 오목부를 포함한다. 일 실시형태에서, 상기 핀 스페이서는 제1 높이를 가진 제1 외부 핀 스페이서와, 상기 제1 높이보다 작은 제2 높이를 가진 제2 외부 핀 스페이서와, 상기 제1 외부 핀 스페이서와 상기 제2 외부 핀 스페이서 사이의 내부 스페이서를 더 포함하고, 상기 내부 스페이서는 상기 제1 높이 및 상기 제2 높이보다 작은 높이를 갖는다. 일 실시형태에서, 상기 핀 스페이서는 상기 리세싱 공정 동안에 동시에 에칭되고, 상기 방법은 상기 리세싱 공정 후에, 상기 핀 스페이서를 추가 리세싱하는 단계를 더 포함한다. 일 실시형태에서, 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀은 제1 핀그룹을 형성하고, 상기 제1 핀그룹은 제2 핀그룹에 인접하고, 상기 제2 외부 핀 스페이서는 상기 제2 핀그룹과 마주보며, 상기 제1 외부 핀 스페이서는 상기 제2 핀그룹과 등진다. 일 실시형태에서, 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀이 리세싱된 후에, 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀의 상면은 상기 핀 스페이서의 상단부보다 높다. 일 실시형태에서, 상기 에피택시 영역은 제1 에피택시층, 제2 에피택시층, 및 제3 에피택시층을 포함하고, 상기 제3 에피택시층은 상기 상면의 볼록부를 갖는 제1 파트와, 상기 상면의 오목부를 갖는 제2 파트를 포함하며, 상기 방법은 상기 제3 에피택시층의 제1 파트를 관통 에칭(etching-through)하여 상기 제2 에피택시층의 오목한 상면을 드러내는 단계를 더 포함한다. 일 실시형태에서, 상기 방법은 상기 제2 에피택시층 상에 실리사이드 영역을 형성하는 단계를 더 포함하고, 상기 실리사이드 영역은 상기 제2 에피택시층의 오목한 상면 바로 위에 있는 제1 부분과, 상기 제3 반도체 핀 바로 위에 있는 제2 부분을 포함하고, 상기 실리사이드 영역의 제1 부분은 상기 실리사이드 영역의 제2 부분보다 높다. 일 실시형태에서, 상기 제3 에피택시층은 상기 제2 에피택시층보다 낮은 붕소 농도를 포함한다. 일 실시형태에서, 상기 에피택시 공정은 실리콘 게르마늄 붕소를 퇴적하는 단계를 포함하나.
본 개시내용의 일부 실시형태에 따르면, 방법은, 제1 핀그룹 및 제2 핀그룹을 형성하는 단계 - 상기 제1 핀그룹은 그룹내 간격을 갖는 복수의 반도체 핀을 포함하고, 상기 제1 핀그룹 및 상기 제2 핀그룹은 상기 그룹내 간격보다 큰 그룹간 간격을 가지며, 상기 복수의 반도체 핀은, 상기 제1 핀그룹 중에서 상기 제2 핀그룹과 가장 먼쪽에 있는 제1 반도체 핀과, 제2 반도체 핀과, 상기 제1 핀그룹 중에서 상기 제2 핀그룹에 가장 가까운 쪽에 있는 제3 반도체 핀을 포함하고, 상기 복수의 반도체 핀을 기반으로 한 에피택시 영역을 형성하기 위해 에피택시 공정을 수행하는 단계를 포함하고, 상기 에피택시 영역은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이의 중간에 있고 제1 상면을 갖는 제1 부분과, 상기 제2 반도체 핀과 상기 제3 반도체 핀 사이의 중간에 있고 상기 제1 상면보다 낮은 제2 상면을 갖는 제2 부분을 포함한다. 일 실시형태에서, 상기 제1 부분은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에서 횡방향으로 있는 제1 최고점을 포함하고, 상기 에피택시 영역은 상기 제3 반도체 핀 바로 위에 제3 부분을 더 포함하고, 상기 제3 부분은 제2 최고점을 갖고, 상기 제1 최고점은 상기 제2 최고점보다 높다. 일 실시형태에서, 상기 에피택시 영역의 상면은 상기 제2 반도체 핀과 상기 제3 반도체 핀 사이에서 횡방향으로 리세스를 갖는다. 일 실시형태에서, 상기 리세스는 약 3 nm 내지 약 15 nm의 범위의 깊이를 갖는다. 일 실시형태에서, 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이의 상기 에피택시 영역의 일부는 볼록한 상면을 갖는다. 일 실시형태에서, 상기 방법은 실리사이드 영역을 형성하는 단계를 더 포함하고, 상기 실리사이드 영역을 형성하는 단계는, 상기 에피택시 영역의 오목한 상면을 형성하기 위해 볼록한 상면을 갖는 상기 에피택시 영역의 부분을 제거하는 단계와, 상기 에피택시 영역의 오목한 상면 상에 상기 실리사이드 영역을 형성하는 단계를 포함한다.
본 개시내용의 일부 실시형태에 따르면, 방법은 제1 핀그룹 및 제2 핀그룹을 형성하는 단계 - 상기 제1 핀그룹은 그룹내 간격을 갖는 복수의 반도체 핀을 포함하고, 상기 제1 핀그룹은 상기 제2 핀그룹으로부터 가장 먼쪽에 있는 제1 반도체 핀과, 제2 반도체 핀과, 상기 제2 핀그룹에 가장 가까운 쪽에 있는 제3 반도체 핀을 포함함 - 와, 상기 제1 핀그룹 상에 게이트 스택을 형성하는 단계와, 상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계와, 핀 스페이서를 형성하는 단계 - 상기 핀 스페이서는, 상기 제2 핀그룹과 마주보며 제1 높이를 갖는 제1 외부 핀 스페이서와, 상기 제2 핀그룹과 등지며 상기 제1 높이보다 큰 제2 높이는 갖는 제2 외부 핀 스페이서와, 상기 제1 외부 핀 스페이서와 상기 제2 외부 핀 스페이서 사이의 내부 스페이서를 포함함 - 와, 상기 제1 핀그룹을 기반으로 한 제1 에피택시 영역과 상기 제2 핀그룹을 기반으로 한 제2 에피택시 영역을 형성하기 위해 에피택시 공정을 수행하는 단계와, 상기 제1 에피택시 영역과 상기 제2 에피택시 영역을 전기적으로 상호접속하는 소스/드레인 컨택 플러그를 형성하는 단계를 포함한다. 일 실시형태에서, 상기 핀 스페이서는 상기 내부 스페이서를, 상기 제1 높이 및 상기 제2 높이보다 작은 높이를 갖는 것으로서 구비하도록 형성된다. 일 실시형태에서, 상기 제1 핀그룹과 상기 제2 핀그룹은 상기 그룹내 간격보다 큰 그룹간 간격을 갖는다. 일 실시형태에서, 상기 소스/드레인 컨택 플러그는 상기 제1 에피택시 영역과 오버랩되는 일부를 가진 바닥부를 갖고, 상기 바닥부는 경사지며, 상기 제2 핀그룹에 더 가까운 쪽의 상기 바닥부의 부분은 상기 제2 핀그룹으로부터 더 먼 쪽의 상기 바닥부의 부분보다 낮다. 일 실시형태에서, 상기 제1 에피택시 영역은 상면을 포함하고, 상기 상면은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에서 횡방향으로 있는 제1 부분과, 상기 제2 반도체 핀과 상기 제3 반도체 핀 사이에서 횡방향으로 있는 제2 부분을 포함하고, 상기 제1 부분은 볼록한 상면을 갖고, 상기 제2 부분은 오목한 상면을 갖는다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 방법에 있어서,
제1 반도체 핀, 제2 반도체 핀, 및 제3 반도체 핀을 형성하기 위해 제1 반도체 스트립, 제2 반도체 스트립, 및 제3 반도체 스트립의 양 측부 상에 격리 영역을 리세싱하는 단계와,
상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀 상에 게이트 스택을 형성하는 단계와,
상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계와,
상기 제1 반도체 스트립, 상기 제2 반도체 스트립, 및 상기 제3 반도체 스트립의 측벽 상에 핀 스페이서를 형성하는 단계와,
상기 제1 반도체 스트립, 상기 제2 반도체 스트립, 및 상기 제3 반도체 스트립을 리세싱하는 리세싱 공정을 수행하여 제1 리세스, 제2 리세스, 및 제3 리세스를 각각 형성하는 단계와,
상기 제1 리세스, 상기 제2 리세스, 및 상기 제3 리세스에서 시작되는 에피택시 영역을 형성하기 위해 에피택시 공정을 수행하는 단계를 포함하고,
상기 에피택시 영역은 상면을 포함하며, 상기 상면은,
상기 제1 반도체 핀 및 상기 제2 반도체 핀보다 높고 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에서 횡방향으로 있는 볼록부와,
상기 제2 반도체 핀 및 상기 제3 반도체 핀보다 높고 상기 제2 반도체 핀과 상기 제3 반도체 핀 사이에서 횡방향으로 있는 오목부를 포함하는, 방법.
2. 제1항에 있어서, 상기 핀 스페이서는,
제1 높이를 가진 제1 외부 핀 스페이서와,
상기 제1 높이보다 작은 제2 높이를 가진 제2 외부 핀 스페이서와,
상기 제1 외부 핀 스페이서와 상기 제2 외부 핀 스페이서 사이의 내부 스페이서를 더 포함하고,
상기 내부 스페이서는 상기 제1 높이 및 상기 제2 높이보다 작은 높이를 갖는, 방법.
3. 제2항에 있어서, 상기 핀 스페이서는 상기 리세싱 공정 동안에 동시에 에칭되고, 상기 방법은 상기 리세싱 공정 후에, 상기 핀 스페이서를 추가 리세싱하는 단계를 더 포함하는, 방법.
4. 제2항에 있어서, 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀은 제1 핀그룹을 형성하고, 상기 제1 핀그룹은 제2 핀그룹에 인접하고, 상기 제2 외부 핀 스페이서는 상기 제2 핀그룹과 마주보며, 상기 제1 외부 핀 스페이서는 상기 제2 핀그룹과 등지는, 방법.
5. 제2항에 있어서, 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀이 리세싱된 후에, 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀의 상면은 상기 핀 스페이서의 상단부보다 높은, 방법.
6. 제1항에 있어서, 상기 에피택시 영역은 제1 에피택시층, 제2 에피택시층, 및 제3 에피택시층을 포함하고, 상기 제3 에피택시층은 상기 상면의 볼록부를 갖는 제1 파트와, 상기 상면의 오목부를 갖는 제2 파트를 포함하며, 상기 방법은,
상기 제3 에피택시층의 제1 파트를 관통 에칭(etching-through)하여 상기 제2 에피택시층의 오목한 상면을 드러내는 단계를 더 포함하는, 방법.
7. 제6항에 있어서, 상기 제2 에피택시층 상에 실리사이드 영역을 형성하는 단계를 더 포함하고, 상기 실리사이드 영역은,
상기 제2 에피택시층의 오목한 상면 바로 위에 있는 제1 부분과,
상기 제3 반도체 핀 바로 위에 있는 제2 부분을 포함하고,
상기 실리사이드 영역의 제1 부분은 상기 실리사이드 영역의 제2 부분보다 높은, 방법.
8. 제6항에 있어서, 상기 제3 에피택시층은 상기 제2 에피택시층보다 낮은 붕소 농도를 포함하는, 방법.
9. 제1항에 있어서, 상기 에피택시 공정은 실리콘 게르마늄 붕소를 퇴적하는 것을 포함하는, 방법.
10. 방법에 있어서,
제1 핀그룹 및 제2 핀그룹을 형성하는 단계 - 상기 제1 핀그룹은 그룹내 간격을 갖는 복수의 반도체 핀을 포함하고, 상기 제1 핀그룹 및 상기 제2 핀그룹은 상기 그룹내 간격보다 큰 그룹간 간격을 가지며, 상기 복수의 반도체 핀은,
상기 제1 핀그룹 중에서 상기 제2 핀그룹으로부터 가장 먼쪽에 있는 제1 반도체 핀과,
제2 반도체 핀과,
상기 제1 핀그룹 중에서 상기 제2 핀그룹에 가장 가까운 쪽에 있는 제3 반도체 핀을 포함함 - 와,
상기 복수의 반도체 핀을 기반으로 한 에피택시 영역을 형성하기 위해 에피택시 공정을 수행하는 단계를 포함하고, 상기 에피택시 영역은,
상기 제1 반도체 핀과 상기 제2 반도체 핀 사이의 중간에 있고 제1 상면을 갖는 제1 부분과,
상기 제2 반도체 핀과 상기 제3 반도체 핀 사이의 중간에 있고 상기 제1 상면보다 낮은 제2 상면을 갖는 제2 부분을 포함하는, 방법.
11. 제10항에 있어서, 상기 제1 부분은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에서 횡방향으로 있는 제1 최고점을 포함하고, 상기 에피택시 영역은 상기 제3 반도체 핀 바로 위에 제3 부분을 더 포함하고, 상기 제3 부분은 제2 최고점을 갖고, 상기 제1 최고점은 상기 제2 최고점보다 높은, 방법.
12. 제10항에 있어서, 상기 에피택시 영역의 상면은 상기 제2 반도체 핀과 상기 제3 반도체 핀 사이에서 횡방향으로 리세스를 갖는, 방법.
13. 제12항에 있어서, 상기 리세스는 약 3 nm 내지 약 15 nm의 범위의 깊이를 갖는, 방법.
14. 제10항에 있어서, 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이의 상기 에피택시 영역의 일부는 볼록한 상면을 갖는, 방법.
15. 제14항에 있어서, 실리사이드 영역을 형성하는 단계를 더 포함하고, 상기 실리사이드 영역을 형성하는 단계는,
상기 에피택시 영역의 오목한 상면을 형성하기 위해 볼록한 상면을 갖는 상기 에피택시 영역의 부분을 제거하는 단계와,
상기 에피택시 영역의 오목한 상면 상에 상기 실리사이드 영역을 형성하는 단계를 포함하는, 방법.
16. 방법에 있어서,
제1 핀그룹 및 제2 핀그룹을 형성하는 단계 - 상기 제1 핀그룹은 그룹내 간격을 갖는 복수의 반도체 핀을 포함하고, 상기 제1 핀그룹은 상기 제2 핀그룹으로부터 가장 먼쪽에 있는 제1 반도체 핀과, 제2 반도체 핀과, 상기 제2 핀 그룹에 가장 가까운 쪽에 있는 제3 반도체 핀을 포함함 - 와,
상기 제1 핀그룹 상에 게이트 스택을 형성하는 단계와,
상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계와,
핀 스페이서를 형성하는 단계 - 상기 핀 스페이서는,
상기 제2 핀그룹과 마주보며 제1 높이를 갖는 제1 외부 핀 스페이서와,
상기 제2 핀그룹과 등지며 상기 제1 높이보다 큰 제2 높이를 갖는 제2 외부 핀 스페이서와,
상기 제1 외부 핀 스페이서와 상기 제2 외부 핀 스페이서 사이의 내부 스페이서를 포함함 - 와,
상기 제1 핀그룹을 기반으로 한 제1 에피택시 영역과 상기 제2 핀그룹을 기반으로 한 제2 에피택시 영역을 형성하기 위해 에피택시 공정을 수행하는 단계와,
상기 제1 에피택시 영역과 상기 제2 에피택시 영역을 전기적으로 상호접속하는 소스/드레인 컨택 플러그를 형성하는 단계를 포함하는, 방법.
17. 제16항에 있어서, 상기 핀 스페이서는 상기 내부 스페이서를, 상기 제1 높이 및 상기 제2 높이보다 작은 높이를 갖는 것으로서 구비하도록 형성되는, 방법.
18. 제16항에 있어서, 상기 제1 핀그룹과 상기 제2 핀그룹은 상기 그룹내 간격보다 큰 그룹간 간격을 갖는, 방법.
19. 제16항에 있어서, 상기 소스/드레인 컨택 플러그는 상기 제1 에피택시 영역과 오버랩되는 일부를 가진 바닥부를 갖고, 상기 바닥부는 경사지며, 상기 제2 핀그룹에 더 가까운 쪽의 상기 바닥부의 부분은 상기 제2 핀그룹으로부터 더 먼 쪽의 상기 바닥부의 부분보다 낮은, 방법.
20. 제16항에 있어서, 상기 제1 에피택시 영역은 상면을 포함하고, 상기 상면은,
상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에서 횡방향으로 있는 제1 부분과,
상기 제2 반도체 핀과 상기 제3 반도체 핀 사이에서 횡방향으로 있는 제2 부분을 포함하고, 상기 제1 부분은 볼록한 상면을 갖고, 상기 제2 부분은 오목한 상면을 갖는, 방법.

Claims (10)

  1. 방법에 있어서,
    제1 반도체 핀, 제2 반도체 핀, 및 제3 반도체 핀을 형성하기 위해 제1 반도체 스트립, 제2 반도체 스트립, 및 제3 반도체 스트립의 양 측부 상에 격리 영역을 리세싱하는 단계와,
    상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀 상에 게이트 스택을 형성하는 단계와,
    상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계와,
    상기 제1 반도체 스트립, 상기 제2 반도체 스트립, 및 상기 제3 반도체 스트립의 측벽 상에 핀 스페이서를 형성하는 단계와,
    상기 제1 반도체 스트립, 상기 제2 반도체 스트립, 및 상기 제3 반도체 스트립을 리세싱하는 리세싱 공정을 수행하여 제1 리세스, 제2 리세스, 및 제3 리세스를 각각 형성하는 단계와,
    상기 제1 리세스, 상기 제2 리세스, 및 상기 제3 리세스에서 시작되는 에피택시 영역을 형성하기 위해 에피택시 공정을 수행하는 단계
    를 포함하고,
    상기 에피택시 영역은 상면을 포함하며,
    상기 상면은,
    상기 제1 반도체 핀 및 상기 제2 반도체 핀보다 높고 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에서 횡방향으로 있는 볼록부와,
    상기 제2 반도체 핀 및 상기 제3 반도체 핀보다 높고 상기 제2 반도체 핀과 상기 제3 반도체 핀 사이에서 횡방향으로 있는 오목부를 포함하고,
    상기 볼록부는 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에서 횡방향으로 제1 최고점을 포함하고, 상기 에피택시 영역은 상기 제3 반도체 핀 바로 위에 있고 제2 최고점을 가지는 부분을 더 포함하고, 상기 제1 최고점은 상기 제2 최고점보다 높은 것인, 방법.
  2. 제1항에 있어서, 상기 핀 스페이서는,
    제1 높이를 가진 제1 외부 핀 스페이서와,
    상기 제1 높이보다 작은 제2 높이를 가진 제2 외부 핀 스페이서와,
    상기 제1 외부 핀 스페이서와 상기 제2 외부 핀 스페이서 사이의 내부 스페이서를 더 포함하고,
    상기 내부 스페이서는 상기 제1 높이 및 상기 제2 높이보다 작은 높이를 갖는, 방법.
  3. 제2항에 있어서, 상기 핀 스페이서는 상기 리세싱 공정 동안에 동시에 에칭되고, 상기 방법은 상기 리세싱 공정 후에, 상기 핀 스페이서를 추가 리세싱하는 단계를 더 포함하는, 방법.
  4. 제2항에 있어서, 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀은 제1 핀그룹을 형성하고, 상기 제1 핀그룹은 제2 핀그룹에 인접하고, 상기 제2 외부 핀 스페이서는 상기 제2 핀그룹과 마주보며, 상기 제1 외부 핀 스페이서는 상기 제2 핀그룹과 등지는, 방법.
  5. 제2항에 있어서, 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀이 리세싱된 후에, 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 제3 반도체 핀의 상면은 상기 핀 스페이서의 상단부보다 높은, 방법.
  6. 제1항에 있어서, 상기 에피택시 영역은 제1 에피택시층, 제2 에피택시층, 및 제3 에피택시층을 포함하고, 상기 제3 에피택시층은 상기 상면의 볼록부를 갖는 제1 파트와, 상기 상면의 오목부를 갖는 제2 파트를 포함하며, 상기 방법은,
    상기 제3 에피택시층의 제1 파트를 관통 에칭(etching-through)하여 상기 제2 에피택시층의 오목한 상면을 드러내는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서,
    상기 제2 에피택시층 상에 실리사이드 영역을 형성하는 단계를 더 포함하고,
    상기 실리사이드 영역은,
    상기 제2 에피택시층의 오목한 상면 바로 위에 있는 제1 부분과,
    상기 제3 반도체 핀 바로 위에 있는 제2 부분을 포함하고,
    상기 실리사이드 영역의 제1 부분은 상기 실리사이드 영역의 제2 부분보다 높은, 방법.
  8. 제6항에 있어서, 상기 제3 에피택시층은 상기 제2 에피택시층보다 낮은 붕소 농도를 포함하는, 방법.
  9. 방법에 있어서,
    제1 핀그룹 및 제2 핀그룹을 형성하는 단계 - 상기 제1 핀그룹은 그룹내 간격(inner-group spacing)을 갖는 복수의 반도체 핀을 포함하고, 상기 제1 핀그룹 및 상기 제2 핀그룹은 상기 그룹내 간격보다 큰 그룹간 간격(inter-group spacing)을 가지며,
    상기 복수의 반도체 핀은,
    상기 제1 핀그룹 중에서 상기 제2 핀그룹으로부터 가장 먼쪽에 있는 제1 반도체 핀과,
    제2 반도체 핀과,
    상기 제1 핀그룹 중에서 상기 제2 핀그룹에 가장 가까운 쪽에 있는 제3 반도체 핀을 포함함 - 와,
    상기 복수의 반도체 핀을 기반으로 한 에피택시 영역을 형성하기 위해 에피택시 공정을 수행하는 단계
    를 포함하고,
    상기 에피택시 영역은,
    상기 제1 반도체 핀과 상기 제2 반도체 핀 사이의 중간에 있고 제1 상면을 갖는 제1 부분과,
    상기 제2 반도체 핀과 상기 제3 반도체 핀 사이의 중간에 있고 상기 제1 상면보다 낮은 제2 상면을 갖는 제2 부분을 포함하고,
    상기 제1 부분은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에서 횡방향으로 제1 최고점을 포함하고, 상기 에피택시 영역은 상기 제3 반도체 핀 바로 위에 있고 제2 최고점을 가지는 제3 부분을 더 포함하고, 상기 제1 최고점은 상기 제2 최고점보다 높은 것인, 방법.
  10. 방법에 있어서,
    제1 핀그룹 및 제2 핀그룹을 형성하는 단계 - 상기 제1 핀그룹은 그룹내 간격을 갖는 복수의 반도체 핀을 포함하고, 상기 제1 핀그룹은 상기 제2 핀그룹으로부터 가장 먼쪽에 있는 제1 반도체 핀과, 제2 반도체 핀과, 상기 제2 핀 그룹에 가장 가까운 쪽에 있는 제3 반도체 핀을 포함함 - 와,
    상기 제1 핀그룹 상에 게이트 스택을 형성하는 단계와,
    상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계와,
    핀 스페이서를 형성하는 단계 - 상기 핀 스페이서는,
    상기 제2 핀그룹과 마주보며 제1 높이를 갖는 제1 외부 핀 스페이서와,
    상기 제2 핀그룹과 등지며 상기 제1 높이보다 큰 제2 높이를 갖는 제2 외부 핀 스페이서와,
    상기 제1 외부 핀 스페이서와 상기 제2 외부 핀 스페이서 사이의 내부 스페이서를 포함함 - 와,
    상기 제1 핀그룹을 기반으로 한 제1 에피택시 영역과 상기 제2 핀그룹을 기반으로 한 제2 에피택시 영역을 형성하기 위해 에피택시 공정을 수행하는 단계와,
    상기 제1 에피택시 영역과 상기 제2 에피택시 영역을 전기적으로 상호접속하는 소스/드레인 컨택 플러그를 형성하는 단계
    를 포함하는, 방법.
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