TW202207291A - 磊晶源極/汲極區域之嵌入式壓力源 - Google Patents

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Abstract

本發明實施例係關於一種方法，其包含：形成一半導體鰭片；使一閘極堆疊形成於該半導體鰭片上；及使一閘極間隔件形成於該閘極堆疊之一側壁上。該方法進一步包含：使該半導體鰭片凹陷以形成一凹槽；執行一第一磊晶程序以在該凹槽中生長一第一磊晶半導體層，其中該第一磊晶半導體層具有一第一摻雜物濃度；及執行一第二磊晶程序以生長延伸至該凹槽中之一嵌入式壓力源。該嵌入式壓力源具有高於該半導體鰭片之一頂面之一頂部部分，其中該頂部部分具有接觸該閘極間隔件之一第二側壁之一第一側壁，且其中該側壁具有與該半導體鰭片之該頂面等高之一底端。該嵌入式壓力源具有低於該半導體鰭片之該頂面之一底部部分。

Description

磊晶源極/汲極區域之嵌入式壓力源
本發明實施例係有關磊晶源極/汲極區域之嵌入式壓力源。
在形成鰭式場效電晶體中，源極/汲極區域通常藉由形成半導體鰭片、使半導體鰭片凹陷以形成凹槽及自凹槽開始生長磊晶區域來形成。自相鄰半導體鰭片之凹槽生長之磊晶區域可彼此合併，且所得磊晶區域可具有平面頂面。源極/汲極接觸插塞經形成以電連接至源極/汲極區域。
本發明的一實施例係關於一種方法，其包括：形成延伸至一半導體基板之隔離區域；形成突出高於該等隔離區域之頂面之一半導體鰭片；使一閘極堆疊形成於該半導體鰭片上；使一閘極間隔件形成於該閘極堆疊之一側壁上；使該半導體鰭片凹陷以形成一凹槽；執行一第一磊晶程序以在該凹槽中生長一第一磊晶半導體層，其中該第一磊晶半導體層具有一第一摻雜物濃度；及執行一第二磊晶程序以生長延伸至該凹槽中之一嵌入式壓力源，其中該嵌入式壓力源具有高於該第一摻雜物濃度之一第二摻雜物濃度，且其中該嵌入式壓力源包括：一頂部部分，其高於該半導體鰭片之一頂面，其中該頂部部分具有接觸該閘極間隔件之一第二側壁之一第一側壁，且該側壁具有與該半導體鰭片之該頂面等高之一底端；及一底部部分，其低於該半導體鰭片之該頂面。
本發明的一實施例係關於一種裝置，其包括：一半導體基板；隔離區域，其等延伸至該半導體基板；一半導體鰭片，其突出高於該等隔離區域之頂面；一閘極堆疊，其位於該半導體鰭片之一頂面及側壁上；及一源極/汲極區域，其位於該半導體鰭片之一側上，其中該源極/汲極區域包括：一第一半導體層，其具有一第一摻雜物濃度；及一嵌入式壓力源，其位於該第一半導體層上且接觸該第一半導體層，其中該嵌入式壓力源具有高於該第一摻雜物濃度之一第二摻雜物濃度，且其中該嵌入式壓力源具有高於該半導體鰭片之該頂面之一上部分及低於該半導體鰭片之該頂面之一下部分。
本發明的一實施例係關於一種裝置，其包括：一半導體鰭片；一閘極堆疊，其位於該半導體鰭片上；及一源極/汲極區域，其位於該半導體鰭片之一側上，其中該源極/汲極區域包括一嵌入式壓力源，且該嵌入式壓力源包括：一V形底面，其中該V形底面之一頂端位於相同於該半導體鰭片之一頂面之一層面；及一V形頂面，其中該V形頂面之一第一部分高於該半導體鰭片之該頂面，且該V形頂面之一第二部分低於該半導體鰭片之該頂面。
以下揭露提供用於實施本發明之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且不意欲具限制性。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上覆」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文所使用之空間相對描述詞。
提供一鰭式場效電晶體(FinFET)及其形成方法。根據本發明之一些實施例，一FinFET之一源極/汲極區域經形成有一嵌入式壓力源以促進摻雜物活化。此外，源極/汲極區域具有一波浪狀頂面，使得源極/汲極接觸插塞與下伏源極/汲極區域之間的接觸面積增大且接觸電阻減小。本文所討論之實施例提供實例以能夠製作或使用本發明之標的，且一般技術者將易於理解可在不同實施例之預期範疇內進行之修改。在所有各種視圖及繪示性實施例中，相同元件符號用於標示相同元件。儘管可將方法實施例討論為依一特定順序執行，但其他方法實施例可依任何邏輯順序執行。
圖1、圖2、圖3A、圖3B、圖3C、圖4A、圖4B、圖4C、圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖8C、圖9A、圖9B、圖10A、圖10B及圖10C繪示根據本發明之一些實施例之形成一FinFET中之中間階段之透視圖及剖面圖。圖13所展示之程序流程中亦示意性反映對應程序。
圖1繪示一初始結構之一透視圖。初始結構包含晶圓10，其進一步包含基板20。基板20可為一半導體基板，其可為矽基板、矽鍺基板或由其他半導體材料形成之一基板。基板20之頂面可具有一(100)表面平面。基板20可摻雜有一p型或n型雜質。可形成自基板20之一頂面延伸至基板20中之隔離區域22，諸如淺溝槽隔離(STI)區域。相鄰STI區域22之間的基板20之部分指稱半導體條帶24。根據一些實施例，半導體條帶24之頂面與STI區域22之頂面可實質上彼此等高。
STI區域22可包含一襯層氧化物(圖中未展示)，其可為透過基板20之一表面層之一熱氧化形成之一熱氧化物。襯層氧化物亦可為使用(例如)原子層沈積(ALD)、高密度電漿化學氣相沈積(HDPCVD)或化學氣相沈積(CVD)形成之一沈積氧化矽層。STI區域22亦可包含襯層氧化物上之一介電材料，其中介電材料可使用可流動化學氣相沈積(FCVD)、旋塗或其類似者形成。
參考圖2，使STI區域22凹陷，使得半導體條帶24之頂部部分突出高於STI區域22之頂面22A以形成突出鰭片24'。各自程序繪示為圖13所展示之程序流程200中之程序202。STI區域22中之半導體條帶24之部分仍指稱半導體條帶。可使用一乾式蝕刻程序執行蝕刻，其中HF與NH3 之一混合物可用作蝕刻氣體。亦可使用NF3 與NH3 之一混合物作為蝕刻氣體來執行蝕刻。在蝕刻程序期間，可產生電漿。亦可包含氬氣。根據本發明之替代實施例，使用一濕式蝕刻程序執行STI區域22之凹陷。例如，蝕刻化學品可包含HF溶液。
根據一些實施例，用於形成FinFET之鰭片可由任何適合方法形成/圖案化。例如，可使用包含雙重圖案化或多重圖案化程序之一或多個光微影程序來圖案化鰭片。一般而言，雙重圖案化或多重圖案化程序組合光微影與自對準程序以允許產生具有(例如)比原本可使用一單一直接光微影程序獲得之節距小之節距之圖案。例如，在一實施例中，使一犧牲層形成於一基板上且使用一光微影程序圖案化犧牲層。使用一自對準程序使間隔件與圖案化犧牲層一起形成。接著，移除犧牲層，且接著可使用剩餘間隔件或心軸來圖案化鰭片。
參考圖3A、圖3B及圖3C，使虛設閘極堆疊30形成於突出鰭片24'之頂面及側壁上。各自程序繪示為圖13所展示之程序流程中之程序204。根據一些實施例，用於形成一FinFET之一鰭片群組可包含緊密分組在一起之複數個鰭片。例如，圖3B中所展示之實例繪示一2鰭片群組，且圖3C中所展示之實例繪示一3鰭片群組。相同鰭片群組中之鰭片可具有小於相鄰鰭片群組之間的間距之間距。
圖3A中所展示之剖面圖自圖3C中之參考剖面A-A'獲得，且圖3B中所展示之垂直剖面圖自圖3C中之垂直參考剖面B-B'獲得。應瞭解，儘管為了清楚而繪示了兩個虛設閘極堆疊30，但可形成更多彼此平行之虛設閘極堆疊，其中複數個虛設閘極堆疊跨越(若干)相同半導體鰭片24'。虛設閘極堆疊30可包含虛設閘極介電質32 (圖3A)及虛設閘極介電質32上之虛設閘極電極34。虛設閘極電極34可使用(例如)非晶矽或多晶矽形成，且亦可使用其他材料。虛設閘極堆疊30之各者亦可包含虛設閘極電極34上之一(或複數個)硬遮罩層36。硬遮罩層36可由氮化矽、碳氮化矽或其類似者形成。虛設閘極堆疊30亦具有垂直於突出鰭片24'之縱向方向之縱向方向。
接著，使閘極間隔件38 (圖3A及3C)形成於虛設閘極堆疊30之側壁上。各自程序繪示為圖13所展示之程序流程中之程序206。根據本發明之一些實施例，閘極間隔件38由諸如碳氮氧化矽(SiCN)、氧碳氮氧化矽(SiOCN)、氮化矽或其類似者之介電材料形成，且可具有包含複數個介電層之一單層結構或一多層結構。
根據本發明之一些實施例，閘極間隔件38係多層閘極間隔件。例如，閘極間隔件38之各者可包含一SiN層及SiN層上之一SiOCN層。圖3B亦繪示形成於突出鰭片24'之側壁上之鰭片間隔件39。各自程序亦繪示為圖13所展示之程序流程中之程序206。根據本發明之一些實施例，鰭片間隔件39由用於形成閘極間隔件38之相同程序形成。例如，在形成閘極間隔件38之程序中，為形成閘極間隔件38而沈積之(若干)毯覆介電層在被蝕刻時可在突出鰭片24'之側壁上留下一些部分以因此形成鰭片間隔件39。根據一些實施例，鰭片間隔件39包含諸如鰭片間隔件39A之外鰭片間隔件，其位於鰭片群組中之最外鰭片之外側上。鰭片間隔件39進一步包含諸如鰭片間隔件39B之內鰭片間隔件，其中內鰭片間隔件位於相同鰭片群組中之鰭片24'之間。鰭片間隔件39C可為一內鰭片間隔件或一外鰭片間隔件，其取決於鰭片間隔件在鰭片間隔件39C之右側(且在相同鰭片群組中)是否具有另一鰭片。所繪示之鰭片間隔件39C展示一內間隔件作為一實例。
在繪示剖面圖之圖3A及後續圖中，可繪示STI區域22 (圖3A)之頂面22A之層面，且半導體鰭片24'高於頂面22A。STI區域22之底面22B (圖3A)亦繪示於剖面圖中。STI區域22位於22A與22B之間的層面處且未展示於圖3A中，因為其位於不同於所繪示之平面中。
參考圖4A、圖4B及圖4C，執行一蝕刻程序(下文中亦指稱一源極/汲極凹陷程序)以使未由虛設閘極堆疊30及閘極間隔件38覆蓋之突出鰭片24'之部分凹陷。因此形成凹槽40。各自程序繪示為圖13所展示之程序流程中之程序208。圖4A及圖4B分別繪示自圖4C中之參考剖面A-A及B-B獲得之剖面圖。凹槽可為各向異性的，且因此保護及不蝕刻直接位於虛設閘極堆疊30及閘極間隔件38下面之鰭片24'之部分。根據一些實施例，凹陷半導體鰭片24'之頂面可高於STI區域22之頂面22A。凹槽40亦位於虛設閘極堆疊30之對置側上，如圖3C中所展示。
根據一些實施例，在蝕刻突出鰭片24'期間，亦蝕刻鰭片間隔件39，使得外間隔件39A及內間隔件39B之高度降低。因此，鰭片間隔件具有高度H1及H2 (圖4B)，如圖3B中所展示。高度H1及H2可彼此相等或不同。鰭片間隔件39之蝕刻可與使鰭片24'凹陷同時執行，其中將用於蝕刻鰭片間隔件39之一(若干)蝕刻氣體添加至用於使突出鰭片24'凹陷之蝕刻氣體中。鰭片間隔件39之蝕刻亦可在使鰭片24'凹進之後執行，其中使用侵蝕鰭片間隔件39之一蝕刻氣體。鰭片間隔件39之高度調整可透過一各向異性蝕刻程序執行。
根據本發明之一些實施例，突出鰭片24'之凹陷透過一乾式蝕刻步驟執行。乾式蝕刻可使用諸如C2 F6 、CF4 、SO2 、HBr、Cl2 及O2 之混合物、HBr、Cl2 、O2 及CF2 等等之混合物或其類似者之程序氣體執行。蝕刻可為各向異性的。根據本發明之一些實施例，如圖4A中所展示，面向凹槽40之突出鰭片24'之側壁實質上垂直且實質上與閘極間隔件38之外側壁齊平。面向凹槽40之突出鰭片24'之側壁可位於半導體基板20之(110)表面平面上。參考圖4B，展示凹槽40之位置，其亦係突出鰭片24'之移除部分。虛線亦表示直接位於虛設閘極堆疊30 (圖4C)下面之突出鰭片24'，其位於不同於所繪示平面之一平面中。
圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A及圖8B繪示用於沈積(若干)磊晶區域42之程序。在此等圖及後續圖中，圖號可後接一字母A或B，其中字母A指示對應剖面圖自相同於圖4C中之參考平面A-A之一參考平面獲得，且字母B指示對應剖面圖自相同於圖4C中之參考平面B-B之一平面獲得。
參考圖5A及圖5B，透過一磊晶程序沈積一磊晶區域之一第一磊晶層42A (其亦指稱磊晶層L1)。各自程序繪示為圖13所展示之程序流程中之程序210。根據一些實施例，透過一非保形沈積程序執行沈積，使得第一層42A之底部部分比側壁部分厚。此由允許半導體基板20之(100)表面上之生長比(110)表面上快引起。例如，底部厚度TB1與側壁厚度TS1之比率可在約1.5至約4之間的範圍內。沈積可使用遠端電漿化學氣相沈積(RPCVD)、電漿增強化學氣相沈積(PECVD)或其類似者執行。根據一些實施例，磊晶層42A由SiAs形成或包括SiAs。根據替代實施例，磊晶層42A由SiP形成或包括SiP。根據替代實施例，磊晶層42A由SiAs層及SiAs層上之SiP層形成或包括SiAs層及SiAs層上之SiP層。用於沈積磊晶層42A之程序氣體可包括含矽氣體(例如矽烷、二矽烷(Si2 H6 )、二氯矽烷(DCS)或其類似者)及含摻雜物程序氣體(諸如PH3 、AsH3 或其類似者)，其取決於磊晶層42A之期望組成。腔室壓力可在約100托至約300托之間的範圍內。磊晶層42A可具有約1×1020 /cm3 至約8×1020 /cm3 之間的範圍內之一第一摻雜濃度(諸如P)。磊晶層42A可具有約1×1020 /cm3 至約1×1021 /cm3 之間的範圍內之一第一摻雜濃度(As)。
將諸如HCl之一蝕刻氣體添加至程序氣體中以達成半導體而非介電質上之選擇性沈積。諸如H2 及/或N2 之(若干)載氣亦可包含於程序氣體中，例如具有約50 sccm至約500 sccm範圍內之一流速。
在沈積磊晶層42A之磊晶之後，執行一蝕刻(回蝕)程序。各自程序繪示為圖13所展示之程序流程中之程序212。根據本發明之一些實施例，回蝕係各向同性的。蝕刻程序可使用諸如HCl之一蝕刻氣體及諸如H2 及/或N2 之一(若干)載氣執行。先前沈積程序及後續回蝕經最佳化使得磊晶層42A具有一期望厚度。例如，在蝕刻程序之後，磊晶層42A之底部厚度TB1可在約5 nm至約20 nm之間的範圍內，且側壁厚度TS1可在約4 nm至約10 nm之間的範圍內。沈積時間及蝕刻時間可相應調整，例如其中沈積程序持續約20秒至約60秒，且蝕刻程序持續約5秒至約20秒。
如圖5A中所展示，由於蝕刻程序，可形成小面42A-F，且小面42A-F延伸至突出鰭片24'之頂角24'TC。根據一些實施例，小面42A-F位於基板20之(111)平面上。根據其他實施例，小面42A-F比基板20之(111)平面更陡(更垂直)。
圖5B繪示其中繪示磊晶層42A之底部部分之一剖面圖。圖5B中所展示之剖面圖亦自圖5A中所展示之參考剖面5B-5B獲得。根據一些實施例，磊晶層42A之底部部分之頂面與外鰭片間隔件39A之頂端等高或低於外鰭片間隔件39A之頂端，且低於內鰭片間隔件39B之頂端。
接著，參考圖6A及圖6B，沈積一第二磊晶層42B1 (其亦指稱磊晶層L21)。各自程序繪示為圖13所展示之程序流程中之程序214。沈積程序可使用RPCVD、PECVD或其類似者執行。將一n型摻雜物添加至磊晶層42B1中。在磊晶層42B1、42B2及42C (圖8A)之討論中，討論磷作為n型摻雜物之一實例，但可使用諸如砷、銻或其類似者或其等之組合之其他n型摻雜物。根據一些實施例，磊晶層42B1包含矽磷，其中磷具有高於磊晶層42A中之第一磷濃度之一第二磷濃度。例如，根據一些實施例，磊晶層42B1中之第二磷濃度可在約8×1020 /cm3 至約5×1021 /cm3 之間的範圍內。第二磷濃度可比磊晶層42A中之第一磷濃度高約一或兩個數量級。除程序氣體之流速可不同於形成磊晶層42A中之對應程序氣體之流速之外，用於形成磊晶層42B1之程序氣體可類似於形成磊晶層42A中之程序氣體。
在沈積磊晶層42B1之磊晶之後，執行一蝕刻(回蝕)程序。各自程序繪示為圖13所展示之程序流程中之程序216。根據本發明之一些實施例，蝕刻程序係各向同性的。根據一些實施例，蝕刻程序使用諸如HCl之一蝕刻氣體及諸如H2 及/或N2 之一(若干)載氣執行。另外，可在蝕刻氣體中添加諸如矽烷之含矽氣體。添加含矽氣體導致與蝕刻效應同時發生之一沈積效應。然而，蝕刻速率大於沈積速率，使得淨效應係磊晶層42B1之回蝕。添加含矽氣體降低淨蝕刻速率，使得當磊晶層42B1之表面輪廓重新塑形時，磊晶層42B1之厚度不顯著減小。沈積及蝕刻經最佳化使得磊晶層42B1具有一期望厚度。如圖6A中所展示，磊晶層42B1之頂面藉由蝕刻程序來重新塑形為具有一V形。
再次參考圖6A，磊晶層42B1之左頂端接合至磊晶層42A之左頂端，其中兩個頂端接合至突出鰭片24'左側上之頂端24'TC。因此，磊晶層42B1及磊晶層42A之最上點與突出鰭片24'之頂面等高。類似地，磊晶層之右頂端接合至磊晶層42A之右頂端，其中兩個頂端接合至突出鰭片24'右側上之頂端24'TC。小面42B1-F可由於蝕刻磊晶層42B1而形成。根據一些實施例，小面42A-F位於基板20之(111)平面上。根據替代實施例，小面42B1-F位於基板20之(111)平面上。
參考圖6B，合併自相鄰凹槽生長之磊晶層42B1，其中氣隙44密封於磊晶層42B1下。合併磊晶層42B1之頂面可具有一非平面輪廓(亦指稱具有一波浪形狀)，其中相鄰鰭片之間的中間部分低於其對置側上之部分。另外，如圖6A及圖6B兩者中所展示，磊晶層42B1之頂面之頂端經控制以與突出鰭片24'之頂面等高。
圖7A及圖7B繪示用於沈積一第三磊晶層42B2 (其亦指稱磊晶層L22)之磊晶程序。各自程序繪示為圖13所展示之程序流程中之程序218。如圖7B中所展示，磊晶層42B2之頂面具有波浪形狀。沈積程序可使用RPCVD、PECVD或其類似者執行。根據一些實施例，磊晶層42B2包含矽磷，其中磷具有高於磊晶層42B1中之第二磷濃度之一第三磷濃度。此外，磊晶層42B2在所得源極/汲極區域中具有最高磷濃度。例如，根據一些實施例，磊晶層42B2中之第三磷濃度可在約2×1021 /cm3 至約5×1021 /cm3 之間的範圍內。第三磷濃度與磊晶層42B1之第二磷濃度之比率可在約3至約6之間的範圍內。除流速經調整以達成期望濃度之外，用於形成磊晶層42B2之程序氣體可類似於形成磊晶層42B1中之程序氣體。
在沈積磊晶層42B2之磊晶之後，執行一蝕刻程序。各自程序繪示為圖13所展示之程序流程中之程序220。根據本發明之一些實施例，蝕刻係各向同性的。根據一些實施例，蝕刻程序使用諸如HCl之一蝕刻氣體及諸如H2 及/或N2 之一(若干)載氣執行。另外，可將例如矽烷之含矽氣體添加至蝕刻氣體中以沈積矽。因此，蝕刻程序包括一蝕刻效應及一沈積效應兩者，其中淨效應係蝕刻。含矽氣體之添加降低蝕刻速率，使得當磊晶層42B2之表面輪廓重新塑形時，磊晶層42B2之厚度不顯著減小。
由於磊晶層42B1之最上端與突出鰭片24'之頂角24'TC接觸，因此位於磊晶層42B1上之磊晶層42B2之頂部部分高於突出鰭片24'之頂面。因此，磊晶層42B2之頂部部分之側壁42B2-SW與閘極間隔件38之側壁接觸。側壁42B2-SW位於磊晶層42B2之半導體材料之(110)表面平面上。
由於磊晶層42B2之材料及晶格結構不同於閘極間隔件38之材料及結構，因此產生一應力且由閘極間隔件38將應力施加於所得磊晶層。磊晶層42B2係嵌入所得源極/汲極區域中之一嵌入式壓力源。磊晶層42B2中之內部壓力係一拉伸應力。如圖6A中所展示，應力之至少一部分由閘極間隔件38促成，且應力歸因於磊晶層42B2具有一高(例如磷)摻雜濃度而增大。磊晶層42B2之下部分低於突出鰭片24'之頂面，因此，應力自磊晶層42B2之頂部部分(該頂部部分高於突出鰭片24'之頂面)傳遞至磊晶層42B2之下/底部部分(該下/底部部分低於突出鰭片24'之頂面)。此外，磊晶層42B2之頂面及底面兩者可具有V形，其可提高應力自磊晶層42B2之頂部部分轉移至底部部分之效率。因此，應力亦施加於所得FinFET之通道，且因此提高所得FinFET之效能。另外，所得FinFET中之內部應力亦導致摻雜物(例如磷)之活化率提高。為最大化應力，側壁42B2-SW之高度H3在一選定範圍內。例如，高度H3足夠大以誘發一高應力。另一方面，一過高高度H3導致應力飽和，且可引起較小應力傳遞至磊晶層42B2之下部分。根據一些實施例，高度H3在約3 nm至約15 nm之間的範圍內。
此外，磊晶層42B2之深度D1 (圖7A)(其係突出鰭片24'之頂面下方之磊晶層42B2之深度)亦在一選定範圍內以最大化自磊晶層42B2之頂部部分接收之應力及最大化應力之效應。例如，深度D1可在約3 nm至約15 nm之間的範圍內。此外，一比率D1/H4可在約0.3至約0.5之間的範圍內，其中高度H4係突出鰭片24'之高度。
應瞭解，不同類型之裝置可具有不同深度D1及高度H3以達成最佳化應力。例如，用於一靜態隨機存取記憶體(SRAM)單元中之一FinFET可具有小於用於一輸入-輸出(IO)電路中之一FinFET中之對應深度D1及高度H3之深度D1及高度H3。例如，一SRAM FinFET可具有約1 nm至約10 nm之間的範圍內之高度H3，而IO FinFET之高度H3可在約5 nm至約15 nm之間的範圍內。一SRAM FinFET可具有鰭片高度H4之約20%至約30%之間的範圍內之深度D1，而IO FinFET之深度D1可在對應鰭片高度H4之約40%至約60%之間的範圍內。
圖8A及圖8B繪示用於沈積一第四磊晶層42C (其亦指稱磊晶層L3或一覆蓋層)之磊晶程序。各自程序繪示為圖13所展示之程序流程中之程序222。沈積程序可使用RPCVD、PECVD或其類似者執行。磊晶層42C (圖8B)之頂面維持波浪形狀。根據一些實施例，磊晶層42C包含矽磷，其中磷具有比磊晶層42B2中之磷濃度低之一第四磷濃度。另外，可併入鍺，例如其中鍺原子百分比在約1%至約5%之間的範圍內。根據一些實施例，磊晶層42C中之磷濃度可在約1×1020 /cm3 至約3×1021 /cm3 之間的範圍內。除可添加諸如鍺烷(GeH4 )、二鍺烷(Ge2 H6 )或其類似者之含鍺氣體之外，用於形成磊晶層42C之程序氣體可類似於形成磊晶層42B2中之程序氣體。在整個描述中，磊晶層42A、42B1、42B2及42C共同及個別指稱磊晶層42，其在下文中共同指稱源極/汲極區域42。源極/汲極區域42亦展示於圖8C中。
參考圖9A及圖9B，使接觸蝕刻停止層(CESL) 46及層間介電質(ILD) 48形成於磊晶區域42及虛設閘極堆疊30 (圖8A)之側上。各自程序繪示為圖13所展示之程序流程中之程序224。執行諸如一化學機械拋光(CMP)程序或一機械研磨程序之一平坦化程序以移除CESL 46及ILD 48之多餘部分，直至暴露虛設閘極堆疊30 (圖8A)。虛設閘極堆疊30替換為替換閘極堆疊56，如圖9A中所展示。未展示用於形成替換閘極堆疊之程序。然而，圖9A中展示所得替換閘極堆疊56。替換閘極堆疊56包含閘極介電質，其進一步包含突出鰭片24'之頂面及側壁上之界面層50及界面層上之高k介電質52。替換閘極堆疊56進一步包含高k介電質52上之閘極電極54。在形成替換閘極堆疊56之後，使替換閘極堆疊56凹陷以在閘極間隔件38之間形成溝槽。將諸如氮化矽、氮氧化矽或其類似者之一介電材料填充至所得溝槽中以形成硬遮罩58。
接著，蝕刻ILD 48及CESL 46以形成接觸開口60。開口60穿透磊晶層42C以暴露磊晶層42B2。各自程序繪示為圖13所展示之程序流程中之程序226。如圖9A及圖9B兩者中所展示，蝕穿磊晶層42C且暴露磊晶層42B2之頂面。在磊晶層42C中添加鍺導致磊晶層42C之蝕刻速率顯著大於磊晶層42B2之蝕刻速率，因此，藉由控制蝕刻程序，蝕刻可實質上停止於磊晶層42B2上，其中磊晶層42B2之過度蝕刻較小。如圖9B中所展示，磊晶層42B2之暴露頂面呈波浪狀，其中中間部分相對於中間部分之對置側上之對置部分凹陷，使得中間部分在剖面圖中具有一V形。
接著，如圖10A、圖10B及圖10C中所展示，形成源極/汲極矽化物區域64及源極/汲極接觸插塞66。圖10A繪示圖10C中之參考剖面A-A之剖面圖。圖10B繪示圖10C中之參考剖面B-B之剖面圖(只是圖10B展示兩個鰭片，而圖10C繪示三個鰭片)。根據本發明之一些實施例，源極/汲極矽化物區域64之形成包含：沈積延伸至開口60 (圖9A及圖9B)中之一金屬層(諸如鈦層、鈷層或其類似者)，且接著執行一退火程序，使得金屬層之底部部分與磊晶層42B2反應以形成矽化物區域。各自程序繪示為圖13所展示之程序流程中之程序228。可移除剩餘未反應金屬層。接著，源極/汲極接觸插塞66形成於溝槽60中且電連接至各自源極/汲極矽化物區域64。各自程序繪示為圖13所展示之程序流程中之程序230。因此形成FinFET 68。
圖10B繪示根據一些實施例之一些實例性尺寸。磊晶層42A之底部厚度TB1可在約3 nm至約20 nm之間的範圍內。高度T2 (其係合併磊晶層42B1相對於突出鰭片24'之底部之高度)可在約30 nm至約70 nm之間的範圍內。合併高度T3 (其係源極/汲極區域42之合併部分之高度)可在約5 nm至約30 nm之間的範圍內。高度T4 (其係矽化物區域64之高度)可在約3 nm至約20 nm之間的範圍內。鰭片高度H4可在約40 nm至約100 nm之間的範圍內。合併磊晶區域42之寬度W1可在約40 nm至約100 nm之間的範圍內。
圖11繪示根據一些實施例之磊晶層42C、42B2、42B1及42A中之磷(左Y軸)及鍺(右Y軸)之分佈曲線。在所繪示之實例中，對應磊晶層42A係一單一SiP層。左Y軸展示磷濃度，其由線70表示。右Y軸展示鍺原子百分比，其由線72表示。
圖12繪示根據一些實施例之層42C、42B2、42B1及42A中之磷及砷(左Y軸)及鍺(右Y軸)之分佈曲線。對應磊晶層42A包含一SiAs層及SiAs層上之一SiP層。左Y軸展示磷濃度(其由線74表示)及砷濃度(其由線78表示)。右Y軸展示Ge之鍺原子百分比，其中Ge之原子濃度由線76表示。
本發明之實施例具有一些有利特徵。藉由使嵌入式壓力源形成於源極/汲極區域中來促進源極/汲極之摻雜物活化。此外，源極/汲極矽化物區域透過一波浪狀界面接觸下伏磊晶區域，使得接觸面積比平面接觸界面增大且因此減小接觸電阻。
根據本發明之一些實施例，一種方法包括：形成延伸至一半導體基板中之隔離區域；形成突出高於該等隔離區域之頂面之一半導體鰭片；使一閘極堆疊形成於該半導體鰭片上；使一閘極間隔件形成於該閘極堆疊之一側壁上；使該半導體鰭片凹陷以形成一凹槽；執行一第一磊晶程序以在該凹槽中生長一第一磊晶半導體層，其中該第一磊晶半導體層具有一第一摻雜物濃度；及執行一第二磊晶程序以生長延伸至該凹槽中之一嵌入式壓力源，其中該嵌入式壓力源具有高於該第一摻雜物濃度之一第二摻雜物濃度，且其中該嵌入式壓力源包括：一頂部部分，其高於該半導體鰭片之一頂面，其中該頂部部分具有接觸該閘極間隔件之一第二側壁之一第一側壁，且該側壁具有與該半導體鰭片之該頂面等高之一底端；及一底部部分，其低於該半導體鰭片之該頂面。在一實施例中，該方法進一步包括在該第一磊晶程序之後，對該第一磊晶半導體層執行一蝕刻程序。在一實施例中，使用包括一蝕刻氣體及矽烷之一程序氣體執行該蝕刻程序。在一實施例中，使用所添加之該蝕刻氣體執行該第一磊晶程序。在一實施例中，在開始該第二磊晶程序時，該第一磊晶半導體層之一最上端接觸該半導體鰭片之一頂角且與該頂角等高，且該嵌入式壓力源自該最上端開始向上生長以形成該第一側壁。在一實施例中，該嵌入式壓力源具有一V形底面及一V形頂面。在一實施例中，該方法進一步包括：在該第二磊晶程序之後，執行一第三磊晶程序以在該嵌入式壓力源上生長一第二磊晶半導體層；及使矽化物區域形成於該嵌入式壓力源上且接觸該嵌入式壓力源。在一實施例中，該方法進一步包括在該第一磊晶程序之前，執行一額外磊晶程序以將一第二磊晶半導體層沈積於該凹槽中，其中該第一磊晶半導體層及該第二磊晶半導體層兩者具有接合至該半導體鰭片之一頂端之一最上端。
根據本發明之一些實施例，一種裝置包括：一半導體基板；隔離區域，其等延伸至該半導體基板中；一半導體鰭片，其突出高於該等隔離區域之頂面；一閘極堆疊，其位於該半導體鰭片之一頂面及側壁上；及一源極/汲極區域，其位於該半導體鰭片之一側上，其中該源極/汲極區域包括：一第一半導體層，其具有一第一摻雜物濃度；及一嵌入式壓力源，其位於該第一半導體層上且接觸該第一半導體層，其中該嵌入式壓力源具有高於該第一摻雜物濃度之一第二摻雜物濃度，且其中該嵌入式壓力源具有高於該半導體鰭片之該頂面之一上部分及低於該半導體鰭片之該頂面之一下部分。在一實施例中，該裝置進一步包括該閘極堆疊之一側壁上之一閘極間隔件，其中該嵌入式壓力源之該上部分接觸該閘極間隔件以形成一垂直界面，且其中該嵌入式壓力源之一底面傾斜且接合至其中該閘極間隔件之一外表面之一底部接合該半導體鰭片之一側壁之一頂端之一點。在一實施例中，該嵌入式壓力源具有一V形底面。在一實施例中，該裝置進一步包括位於該嵌入式壓力源上且接觸該嵌入式壓力源之一源極/汲極矽化物區域，其中該源極/汲極矽化物區域在一剖面圖中具有一V形。在一實施例中，該嵌入式壓力源包括矽磷，且該裝置進一步包括該嵌入式壓力源上之一覆蓋層，且其中該覆蓋層包括矽、鍺及磷。在一實施例中，該裝置進一步包括該第一半導體層下之一第二半導體層，其中該第二半導體層具有低於該第一半導體層之一摻雜物濃度。在一實施例中，該第一半導體層具有含一第一頂端之一第一小面，該第二半導體層具有含一第二頂端之一第二小面，且其中該第一頂端接合該第二頂端且進一步接合該半導體鰭片之一頂角。在一實施例中，該第一小面及該第二小面之一者位於該源極/汲極區域之一(111)表面平面上。在一實施例中，該嵌入式壓力源包括一V形底面，其中該V形底面之一最上點位於相同於該半導體鰭片之該頂面之一層面處。
根據本發明之一些實施例，一種裝置包括：一半導體鰭片；一閘極堆疊，其位於該半導體鰭片上；及一源極/汲極區域，其位於該半導體鰭片之一側上，其中該源極/汲極區域包括一嵌入式壓力源，且該嵌入式壓力源包括：一V形底面，其中該V形底面之一頂端位於相同於該半導體鰭片之一頂面之一層面處；及一V形頂面，其中該V形頂面之一第一部分高於該半導體鰭片之該頂面，且該V形頂面之一第二部分低於該半導體鰭片之該頂面。在一實施例中，該裝置進一步包括該嵌入式壓力源下面之一半導體層，其中該半導體層包括該半導體層之一(111)表面平面上之一小面。在一實施例中，該(111)表面平面上之該小面延伸以接合該半導體鰭片之一頂角。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本發明之態樣。熟習技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他程序及結構之一基礎。熟習技術者亦應認識到，此等等效構造不應背離本發明之精神及範疇，且其可在不背離本發明之精神及範疇之情況下對本文作出各種改變、取代及更改。
10:晶圓 20:基板 22:淺溝槽隔離(STI)區域 22A:頂面 22B:底面 24:半導體條帶 24':突出鰭片 24'TC:頂角/頂端 30:虛設閘極堆疊 32:虛設閘極介電質 34:虛設閘極電極 36:硬遮罩層 38:閘極間隔件 39:鰭片間隔件 39A:外鰭片間隔件 39B:內鰭片間隔件 39C:鰭片間隔件 40:凹槽 42:磊晶區域/磊晶層/源極/汲極區域 42A:第一磊晶層 42A-F:小面 42B1:第二磊晶層 42B1-F:小面 42B2:第三磊晶層 42B2-SW:側壁 42C:第四磊晶層 44:氣隙 46:接觸蝕刻停止層(CESL) 48:層間介電質(ILD) 50:界面層 52:高k介電質 54:閘極電極 56:替換閘極堆疊 58:硬遮罩 60:接觸開口/溝槽 64:源極/汲極矽化物區域 66:源極/汲極接觸插塞 68:鰭式場效電晶體(FinFET) 70:線 72:線 74:線 76:線 78:線 200:程序流程 202:程序 204:程序 206:程序 208:程序 210:程序 212:程序 214:程序 216:程序 218:程序 220:程序 222:程序 224:程序 226:程序 228:程序 230:程序 D1:深度 H1:高度 H2:高度 H3:高度 H4:高度 TB1:底部厚度 TS1:側壁厚度 T2:高度 T3:合併高度 T4:高度 W1:寬度
自結合附圖閱讀之以下詳細描述最佳理解本發明之態樣。應注意，根據行業通常做法，各種構件未按比例繪製。事實上，為使討論清楚，各種構件之尺寸可任意增大或減小。
圖1、圖2、圖3A、圖3B、圖3C、圖4A、圖4B、圖4C、圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖8C、圖9A、圖9B、圖10A、圖10B及圖10C繪示根據一些實施例之形成一鰭式場效電晶體(FinFET)中之中間階段之透視圖及剖面圖。
圖11繪示根據一些實施例之一磊晶區域中之磷及鍺之分佈。
圖12繪示根據一些實施例之一磊晶區域中之磷、砷及鍺之分佈。
圖13繪示根據一些實施例之用於形成一FinFET之一程序流程。
200:程序流程
202:程序
204:程序
206:程序
208:程序
210:程序
212:程序
214:程序
216:程序
218:程序
220:程序
222:程序
224:程序
226:程序
228:程序
230:程序

Claims (20)

  1. 一種方法，其包括： 形成延伸至一半導體基板中之隔離區域； 形成突出高於該等隔離區域之頂面之一半導體鰭片； 使一閘極堆疊形成於該半導體鰭片上； 使一閘極間隔件形成於該閘極堆疊之一側壁上； 使該半導體鰭片凹陷以形成一凹槽； 執行一第一磊晶程序以在該凹槽中生長一第一磊晶半導體層，其中該第一磊晶半導體層具有一第一摻雜物濃度；及 執行一第二磊晶程序以生長延伸至該凹槽中之一嵌入式壓力源，其中該嵌入式壓力源具有高於該第一摻雜物濃度之一第二摻雜物濃度，且其中該嵌入式壓力源包括： 一頂部部分，其高於該半導體鰭片之一頂面，其中該頂部部分具有接觸該閘極間隔件之一第二側壁之一第一側壁，且該側壁具有與該半導體鰭片之該頂面等高之一底端；及 一底部部分，其低於該半導體鰭片之該頂面。
  2. 如請求項1之方法，其進一步包括在該第一磊晶程序之後，對該第一磊晶半導體層執行一蝕刻程序。
  3. 如請求項2之方法，其中該蝕刻程序使用包括一蝕刻氣體及矽烷之一程序氣體執行。
  4. 如請求項3之方法，其中該第一磊晶程序使用所添加之該蝕刻氣體執行。
  5. 如請求項1之方法，其中在開始該第二磊晶程序時，該第一磊晶半導體層之一最上端接觸該半導體鰭片之一頂角且與該頂角等高，且該嵌入式壓力源自該最上端開始向上生長以形成該第一側壁。
  6. 如請求項1之方法，其中該嵌入式壓力源具有一V形底面及一V形頂面。
  7. 如請求項1之方法，其進一步包括： 在該第二磊晶程序之後，執行一第三磊晶程序以在該嵌入式壓力源上生長一第二磊晶半導體層；及 使矽化物區域形成於該嵌入式壓力源上且接觸該嵌入式壓力源。
  8. 如請求項1之方法，其進一步包括在該第一磊晶程序之前，執行一額外磊晶程序以將一第二磊晶半導體層沈積於該凹槽中，其中該第一磊晶半導體層及該第二磊晶半導體層兩者具有接合至該半導體鰭片之一頂端之一最上端。
  9. 一種裝置，其包括： 一半導體基板； 隔離區域，其等延伸至該半導體基板中； 一半導體鰭片，其突出高於該等隔離區域之頂面； 一閘極堆疊，其位於該半導體鰭片之一頂面及側壁上；及 一源極/汲極區域，其位於該半導體鰭片之一側上，其中該源極/汲極區域包括： 一第一半導體層，其具有一第一摻雜物濃度；及 一嵌入式壓力源，其位於該第一半導體層上且接觸該第一半導體層，其中該嵌入式壓力源具有高於該第一摻雜物濃度之一第二摻雜物濃度，且其中該嵌入式壓力源具有高於該半導體鰭片之該頂面之一上部分及低於該半導體鰭片之該頂面之一下部分。
  10. 如請求項9之裝置，其進一步包括該閘極堆疊之一側壁上之一閘極間隔件，其中該嵌入式壓力源之該上部分接觸該閘極間隔件以形成一垂直界面，且其中該嵌入式壓力源之一底面傾斜且接合至其中該閘極間隔件之一外表面之一底部接合該半導體鰭片之一側壁之一頂端之一點。
  11. 如請求項9之裝置，其中該嵌入式壓力源具有一V形底面。
  12. 如請求項9之裝置，其進一步包括位於該嵌入式壓力源上且接觸該嵌入式壓力源之一源極/汲極矽化物區域，其中該源極/汲極矽化物區域在一剖面圖中具有一V形。
  13. 如請求項9之裝置，其中該嵌入式壓力源包括矽磷，且該裝置進一步包括該嵌入式壓力源上之一覆蓋層，且其中該覆蓋層包括矽、鍺及磷。
  14. 如請求項9之裝置，其進一步包括該第一半導體層下之一第二半導體層，其中該第二半導體層具有低於該第一半導體層之一摻雜物濃度。
  15. 如請求項14之裝置，其中該第一半導體層具有含一第一頂端之一第一小面，該第二半導體層具有含一第二頂端之一第二小面，且其中該第一頂端接合該第二頂端且進一步接合該半導體鰭片之一頂角。
  16. 如請求項15之裝置，其中該第一小面及該第二小面之一者位於該源極/汲極區域之一(111)表面平面上。
  17. 如請求項9之裝置，其中該嵌入式壓力源包括一V形底面，其中該V形底面之一最上點位於相同於該半導體鰭片之該頂面之一層面處。
  18. 一種裝置，其包括： 一半導體鰭片； 一閘極堆疊，其位於該半導體鰭片上；及 一源極/汲極區域，其位於該半導體鰭片之一側上，其中該源極/汲極區域包括一嵌入式壓力源，且該嵌入式壓力源包括： 一V形底面，其中該V形底面之一頂端位於相同於該半導體鰭片之一頂面之一層面處；及 一V形頂面，其中該V形頂面之一第一部分高於該半導體鰭片之該頂面，且該V形頂面之一第二部分低於該半導體鰭片之該頂面。
  19. 如請求項18之裝置，其進一步包括該嵌入式壓力源下面之一半導體層，其中該半導體層包括該半導體層之一(111)表面平面上之一小面。
  20. 如請求項19之裝置，其中該(111)表面平面上之該小面延伸以接合該半導體鰭片之一頂角。
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