DE102005020410A1 - Transistorstruktur und zugehöriges Herstellungsverfahren - Google Patents

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Dong-suk Yongin Shin
Hwa-Sung Sungnam Rhee
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Seung-Hwan Lee
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Abstract

Die Erfindung bezieht sich auf eine Transistorstruktur mit einem Halbleitersubstrat (110) mit einer ersten Oberfläche einer {100}-Ebene, einer zweiten Oberfläche einer {100}-Ebene mit einer geringeren Höhe als jener der ersten Oberfläche und einer Seitenfläche einer {111}-Ebene, welche die erste Oberfläche mit der zweiten Oberfläche verbindet, sowie auf ein zugehöriges Herstellungsverfahren. DOLLAR A Erfindungsgemäß beinhaltet die Transistorstruktur eine Gatestruktur (120), die auf der ersten Oberfläche ausgebildet ist, eine epitaxiale Schicht (150), die auf der zweiten Oberfläche und der Seitenfläche ausgebildet ist, und Störstellenbereiche, die benachbart zu beiden Seiten der Gatestruktur und/oder in den epitaxialen Schichten ausgebildet sind. DOLLAR A Verwendung in der Halbleitertransistortechnologie.

Description

  • Die Erfindung bezieht sich auf eine Transistorstruktur nach dem Oberbegriff des Anspruchs 1 und ein zugehöriges Herstellungsverfahren.
  • Im Allgemeinen beinhaltet ein Transistor eines Halbleiterbauelements eine Gatestruktur, die auf einem Halbleitersubstrat ausgebildet ist, sowie Source-/Drainbereiche, die an Bereichen des Substrats benachbart zu beiden Seiten der Gatestruktur vorgesehen sind. Die Gatestruktur beinhaltet z.B. eine Gateisolationsschichtstruktur, die auf dem Substrat ausgebildet ist, eine leitfähige Schichtstruktur, die auf der Gateisolationsschichtstruktur ausgebildet ist, eine Hartmaskenschichtstruktur, die auf der leitfähigen Schichtstruktur ausgebildet ist, sowie Abstandshalter, die an Seitenwänden der leitfähigen Schichtstruktur ausgebildet sind.
  • Die leitfähige Schichtstruktur bildet selektiv einen Kanalbereich in dem Substrat, der den Sourcebereich mit dem Drainbereich elektrisch verbindet. Der Sourcebereich stellt Ladungsträger für den Kanalbereich bereit, während der Drainbereich die von dem Sourcebereich bereitgestellten Ladungsträger abführt.
  • Im herkömmlichen Transistor kann eine Grenzfläche zwischen den Source-/Drainbereichen einerseits und dem Substrat andererseits aufgrund eines Effekts heißer Ladungsträger, der durch schnelle Elektronen verursacht wird, geschädigt sein. Um den Effekt heißer Ladungsträger zu verhindern, ist es bekannt, die Source-/Drainbereiche mit sogenannten schwach dotierten Drainstrukturen (LDD-Strukturen) bereitzustellen. In einem Prozess zur Bildung der LDD-Strukturen können jedoch Störstellen, während sie thermisch behandelt werden, um die Source-/Drainbereiche zu bilden, in das Substrat diffundieren und dadurch eine Breite des Kanalbereichs reduzieren. Bei hoch integrierten Halbleiterbauelementen ist die Breite des Kanalbereichs ohnehin schon gering und wird dadurch zusätzlich reduziert. Dies wird als Kurzkanaleffekt bezeichnet. Wenn die Breite des Kanalbereichs reduziert wird, kann es sein, dass eine Verarmungsschicht benachbart zu dem Sourcebereich mit einer Verarmungsschicht benachbart zu dem Drainbereich elektrisch verbunden wird, so dass in dem Transistor ein Durchgriff auftreten kann. Ein Durchgriff ist ein Phänomen, bei dem sich die Ladungsträger zwischen dem Sourcebereich und dem Drainbereich durch den Kanalbereich bewegen, obwohl keine Schwellenspannung an die leitfähige Schichtstruktur angelegt ist. Wenn ein Durchgriff in dem Transistor auftritt, versagt der Transistor möglicherweise vollständig.
  • Um den Kurzkanaleffekt in den LDD-Strukturen zu verhindern, sind in den Patentschriften US 6.599.803 und US 6.605.498 Verfahren zur Herstellung eines Halbleiterbauelements mit einer Einzel-Drainzellenstruktur offenbart, bei denen an beiden Seiten einer Gateelektrode Ausnehmungen gebildet werden. In den Ausnehmungen wachsen epitaxiale Schichten mit Silicium-Germanium auf, um die Einzel-Drainzellenstruktur zu bilden. Außerdem ist in der Offenlegungsschrift KR 2003-82820 ein Verfahren zur Herstellung eines Halbleiterbauelements offenbart, gemäß dem an beiden Seiten einer Gateelektrode Gräben gebildet werden. In den Gräben werden unter Seitenwänden der Gateelektrode Abstandshalter mit isolierendem Material gebildet.
  • Die vorstehend erwähnten herkömmlichen Verfahren zur Herstellung eines Transistors mit der Einzel-Drainzellenstruktur können einige Vorteile aufweisen, wie einen relativ geringen Widerstand, einen steilen pn-Übergang, eine reduzierte thermische Belastung etc. Somit können die herkömmlichen Verfahren zur Herstellung eines Transistors mit einer Gatebreite von unter etwa 100nm verwendet werden.
  • Der durch die herkömmlichen Verfahren hergestellte Transistor weist jedoch weiterhin Eigenschaften auf, die verbessert werden können, wie im Hinblick auf einen noch geringeren Widerstand, noch steilere pn-Übergänge etc. Die herkömmlichen Verfahren sind zudem nicht ohne Weiteres zur Herstellung eines hochintegrierten Transistors mit einer Gatebreite von weniger als etwa 10nm verwendbar.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer Transistorstruktur der eingangs genannten Art und eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben genannten Schwierigkeiten des Standes der Technik wenigstens teilweise vermeiden und Transistoren mit sehr guten elektrischen Eigenschaften realisieren lassen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung einer Transistorstruktur mit den Merkmalen des Anspruchs 1 sowie eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 18, 23 oder 25.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Erfindungsgemäß kann ein vergleichsweise steiler pn-Übergang gebildet werden, da die Störstellenbereiche Seitenflächen in der {111}-Kristallebene aufweisen. Dadurch kann ein Kurzkanaleffekt zwischen den Störstellenbereichen vermieden werden, so dass ein Transistor mit sehr guten elektrischen Eigenschaften erhalten werden kann.
    •
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
  • 1 eine Querschnittansicht einer Transistorstruktur,
  • 2 bis 5 Querschnittansichten, die ein Verfahren zur Herstellung der Transistorstruktur von 1 darstellen,
  • 6 und 7 Querschnittansichten, die ein Verfahren zur Herstellung einer Variante der Transistorstruktur von 1 darstellen,
  • 8 bis 12 Querschnittansichten, die eine Variante des Verfahrens der 2 bis 5 zur Herstellung einer Transistorstruktur nach Art von 1 darstellen,
  • 13 eine Querschnittansicht einer weiteren Variante der Transistorstruktur von 1,
  • 14 bis 18 Querschnittansichten, die ein Verfahren zur Herstellung der Transistorstruktur von 13 darstellen,
  • 19 und 20 Querschnittansichten, die ein Verfahren zur Herstellung einer Variante der Transistorstruktur von 13 darstellen,
  • 21 bis 26 Querschnittansichten, die eine Variante des Verfahrens der 14 bis 18 zur Herstellung der Transistorstruktur von 13 darstellen,
  • 27 eine Querschnittansicht einer weiteren Variante der Transistorstruktur von 1.
  • Nunmehr wird die Erfindung im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben, in denen Ausführungsformen der Erfindung gezeigt sind. Es versteht sich, dass wenn ein Element, wie eine Schicht, ein Bereich oder ein Substrat, als "auf" einem anderen Element liegend bezeichnet wird, dieses direkt auf dem anderen Element liegen kann oder ein oder mehrere zwischenliegende Elemente vorhanden sein können.
  • 1 ist eine Querschnittansicht einer Transistorstruktur 100, die ein Halbleitersubstrat 110, wie ein Silicium(Si)-Substrat oder ein Silicium-Germanium(SiGe)-Substrat, eine auf dem Halbleitersubstrat 110 ausgebildete Gatestruktur 120, zwei an Bereichen des Halbleitersubstrats 110 benachbart zu der Gatestruktur 120 ausgebildete epitaxiale Schichten 150 sowie Störstellenbereiche umfasst, die in den epitaxialen Schichten 150 ausgebildet sind.
  • Das Halbleitersubstrat 110 weist eine Oberfläche 118 mit Silicium auf, das entlang einer {100}-Ebene orientiert ist. Die Gatestruktur 120 ist auf der Oberfläche 118 des Substrats 110 ausgebildet.
  • Zwei Vertiefungen 112 sind jeweils an Bereichen der Oberfläche 118 benachbart zu der Gatestruktur 120 ausgebildet. Die Vertiefungen 112 beinhalten je eine Bodenfläche 116 und eine Seitenfläche 114. Die Bodenflächen 116 beinhalten Silicium, das entlang einer {100}-Ebene orientiert ist, während die Seitenflächen 114 Silicium beinhalten, das ent lang einer {111}-Ebene orientiert ist. Jede der Bodenflächen 116 befindet sich auf einem Niveau deutlich unter demjenigen der Oberfläche 118 des Substrats 110. Jede der Seitenflächen 114 erstreckt sich verbindend zwischen der zugehörigen Bodenfläche 116 und der Oberfläche 118. Da die Seitenfläche 114 in der {111}-Ebene orientiert ist, beträgt der Winkel zwischen der Seitenfläche 114 und der Bodenfläche 116 z.B. etwa 54,7°. Der Winkel beträgt in Prozessen zur Herstellung des Transistors 100 zum Beispiel nicht weniger als etwa 50° bis etwa 54,7°. Wenn der Winkel zwischen der Seitenfläche 114 und der Unterseite 116 vorzugsweise in einem Bereich von etwa 50° bis etwa 65° liegt, vorzugsweise etwa 54,7° bis etwa 65°, kann davon ausgegangen werden, dass die Seitenfläche 114 Silicium beinhaltet, das im Wesentlichen entlang der {111}-Ebene orientiert ist.
  • Die Gatestruktur 120 beinhaltet einen strukturierten Gateaufbau 130, der auf der Oberfläche 118 des Substrats 110 ausgebildet ist, sowie Abstandshalterelemente, die an Seitenwänden des Gateaufbaus 130 ausgebildet sind.
  • Der Gateaufbau 130 beinhaltet eine Gateisolationsschichtstruktur 132, die auf der Oberfläche 118 des Substrats 110 ausgebildet ist, eine leitfähige Schichtstruktur 134, die auf der Gateisolationsschichtstruktur 132 ausgebildet ist, sowie eine Hartmaskenschichtstruktur 136, die auf der leitfähigen Schichtstruktur 134 ausgebildet ist.
  • Ein Teil der Oberfläche 118 des Substrats 110 unter der Gateisolationsschichtstruktur 132 dient als Kanalschicht, die einen Störstellenbereich selektiv und elektrisch mit einem anderen Störstellenbereich verbindet.
  • Die Gateisolationsschichtstruktur 132 kann Siliciumoxid, Siliciumoxynitrid, Metalloxid, Metalloxynitrid etc. beinhalten. Die leitfähige Schicht struktur 134 kann ein Metall beinhalten, wie Wolfram (W), Kupfer (Co), Aluminium (Al), Metallnitrid etc. Die Hartmaskenschichtstruktur 136 kann z.B. Siliciumnitrid beinhalten.
  • Jedes der Abstandshalterelemente kann eine Doppelabstandshalterstruktur mit einem ersten Abstandshalter 142 und einem zweiten Abstandshalter 144 aufweisen. Die ersten Abstandshalter 142 sind auf den Seitenwänden des Gateaufbaus 130 ausgebildet, und die zweiten Abstandshalter 144 sind auf den ersten Abstandshaltern 142 positioniert. Da die Abstandshalterelemente eine ausreichende Kanallänge des Transistors 100 sicherstellen, kann ein in dem Transistor 100 erzeugter Kurzkanaleffekt verhindert werden. Speziell befinden sich die Seitenflächen 114 der Vertiefungen 112 zwischen dem Gateaufbau 130 und den zweiten Abstandshaltern 144. Die ersten und zweiten Abstandshalter 142 und 144 können ein im Wesentlichen identisches Material beinhalten, zum Beispiel Siliciumnitrid. Alternativ können die ersten und zweiten Abstandshalter 142 und 144 unterschiedliche Materialien beinhalten. Die ersten Abstandshalter 142 können zum Beispiel ein Oxid beinhalten, während die zweiten Abstandshalter 144 ein Nitrid beinhalten können. Des Weiteren kann jedes der Abstandshalterelemente alternativ eine einzelne, d.h. einlagige Abstandshalterstruktur aufweisen.
  • Die epitaxialen Schichten 150 sind jeweils in den Vertiefungen 112 ausgebildet und können z.B. Silicium-Germanium beinhalten. Silicium-Germanium-Filme wachsen von den Seitenflächen 114 und den Bodenflächen 116 der Vertiefungen 112 auf, um so die epitaxialen Schichten 150 zu bilden, welche die Vertiefungen 112 auffüllen. Als Ergebnis weist jede epitaxiale Schicht 150 eine Seitenfläche der {111}-Ebene und eine Bodenfläche der {100}-Ebene auf, so dass jede epitaxiale Schicht 150 eine heterogene Struktur aufweisen kann.
  • Störstellen werden in die epitaxialen Schichten 150 implantiert, um die Störstellenbereiche in den epitaxialen Schichten 150 zu bilden. Die Störstellen können z.B. Kohlenstoff (C), Bor (B), Phosphor (P) etc. beinhalten. Im gezeigten Ausführungsbeispiel entspricht das Gebiet der Störstellenbereiche im Wesentlichen demjenigen der epitaxialen Schichten 150. Somit weist jeder Störstellenbereich eine Seitenfläche auf, die im Wesentlichen jener der zugehörigen epitaxialen Schicht 150 entspricht.
  • Im Folgenden wird ein Verfahren zur Herstellung des Transistors von 1 unter Bezugnahme auf die Querschnittansichten der 2 bis 5 detailliert beschrieben, die das Verfahren zur Herstellung des Transistors von 1 in aufeinanderfolgenden Herstellungsstufen darstellen.
  • Die 2 bis 5 sind Querschnittansichten, die das Verfahren zur Herstellung des Transistors in 1 darstellen.
  • Bezugnehmend auf 2 wird zunächst der Gateaufbau 130 auf der Oberfläche 118 der {100}-Kristallebene gebildet. Das Substrat 110 kann z.B. ein Siliciumsubstrat oder Silicium-Germaniumsubstrat sein. Speziell wird eine nicht gezeigte Isolationsschicht auf der Oberfläche 118 des Substrats 110 gebildet. Die Isolationsschicht kann ein Oxid beinhalten. Eine nicht gezeigte leitfähige Schicht wird auf der Isolationsschicht gebildet. Die leitfähige Schicht kann ein Metall wie Wolfram beinhalten. Eine nicht gezeigte Hartmaskenschicht wird auf der leitfähigen Schicht gebildet. Die Hartmaskenschicht kann ein Nitrid wie Siliciumnitrid beinhalten. Eine nicht gezeigte Photoresiststruktur wird auf der Hartmaskenschicht gebildet. Die Hartmaskenschicht, die leitfähige Schicht und die Isolationsschicht werden unter Verwendung der Photoresiststruktur als Ätzmaske geätzt, um dadurch den Gateaufbau 130 auf der Oberfläche 118 des Substrats 110 zu bilden. Der Gateaufbau 130 beinhaltet die Isolationsschichtstruktur 132, die leitfähige Schichtstruktur 134 und die Hartmaskenschichtstruktur 136. Dann wird die Photoresiststruktur auf dem Gateaufbau 130 durch einen Veraschungsprozess und/oder einen Ablöseprozess entfernt.
  • Bezugnehmend auf 3 wird eine nicht gezeigte erste Nitridschicht auf dem Substrat 110 gebildet, um den Gateaufbau 130 zu bedecken. Die erste Nitridschicht wird teilweise geätzt, um die ersten Abstandshalter 142 an den Seitenwänden des Gateaufbaus 130 zu bilden. Die erste Nitridschicht beinhaltet zum Beispiel Siliciumnitrid.
  • Eine nicht gezeigte zweite Nitridschicht wird dann auf dem Substrat 110 gebildet, um die Gatestruktur 130 und die ersten Abstandshalter 142 zu bedecken. Die zweite Nitridschicht beinhaltet zum Beispiel Siliciumnitrid. Die zweite Nitridschicht wird teilweise geätzt, um die zweiten Abstandshalter 144 auf den ersten Abstandshaltern 142 zu bilden. Somit werden die Abstandshalter, welche die ersten und zweiten Abstandshalter 142 und 144 beinhalten, an den Seitenwänden des Gateaufbaus 130 gebildet. Als Ergebnis wird die Gatestruktur 120 mit dem Gateaufbau 130 und den Abstandshalterelementen 142, 144 auf dem Substrat 110 gebildet.
  • Bezugnehmend auf 4 werden die Teile des Substrats 110, die benachbart zu den beiden Seiten der Gatestruktur 120 sind, teilweise geätzt, um die Vertiefungen 112 zu bilden, welche die Seitenflächen 114 der {111}-Kristallebene und die Bodenflächen 116 der {100}-Kristallebene aufweisen. Die betreffenden Bereiche des Substrats 110 können z.B. mittels eines Trockenätzprozesses unter Verwendung eines Ätzgases geätzt werden, das Salzsäure (HCl) beinhaltet. Wenn die Vertiefungen 112 gebildet sind, sind die Bodenflächen der ersten und zweiten Abstandshalter 142 und 144 durch die Vertiefungen 112 freigelegt.
  • Allgemein ist es bekannt, ein Verfahren zum Ätzen eines Materials auf Siliciumbasis in einer Depositionskammer unter Verwendung eines HCl- Gases einzusetzen. In der vorliegenden Ausführungsform ätzt das HCl-Gas in einer Depositionskammer nicht das Material auf Siliciumbasis, sondern die besagten Bereiche des Substrats 110 mit Silicium. Daher erfordert der Ätzprozess der Erfindung keine Ätzkammer zusätzlich zu der Depositionskammer. Außerdem kann das HCl-Gas serienmäßig hergestellt und verbreitet verwendet werden, so dass der Ätzprozess zum teilweisen Ätzen des Substrats 110 stabil und einfach ausgeführt werden kann. Da des Weiteren sukzessive Ätzprozesse und Depositionsprozesse in-situ durchgeführt werden können, kann auf einen Zwischenprozess, wie einen Reinigungsprozess, verzichtet werden, wodurch die Zeit, die zur Fertigung des Transistors 120 erforderlich ist, beträchtlich reduziert wird.
  • In der vorliegenden Ausführungsform können die Teile des Substrats 110 bei einer Temperatur von etwa 850°C unter einem Partialdruck des HCl-Gases von etwa 10 Torr geätzt werden. Außerdem kann das Ätzgas des Weiteren ein zusätzliches Gas beinhalten, das Wasserstoff enthält, wie GeH4, SiH4, SiH2Cl2 (Dichlorsilan: DCS) etc. Wenn das Ätzgas das zusätzliche, wasserstoffhaltige Gas beinhaltet, dient das zusätzliche, wasserstoffhaltige Gas als Katalysator bezüglich des HCl-Gases, basierend auf einem thermischen Gleichgewicht zwischen den Gasen. Folglich kann das HCl-Gas Silicium an den Teilen des Substrats 110 aufgrund des thermischen Gleichgewichts zwischen den ätzenden Reaktionsgasen rasch ätzen. Wenn das Ätzgas das HCl-Gas und das zusätzliche, wasserstoffhaltige Gas in einem vorgegebenen Volumenverhältnis beinhaltet, kann das ätzende Gas Silicium mit einer Ätzrate von etwa 1 nm/Sekunde bei einer Temperatur von etwa 730°C ätzen. Somit kann jede der Vertiefungen 112 eine Tiefe von mehr als etwa 50nm aufweisen, wenn der Ätzprozess etwa eine Minute lang durchgeführt wird.
  • Der Ätzprozess zum Ätzen der Teile des Substrats 110 kann unter Verwendung eines ätzenden Gases, welches das HCl-Gas und das was serstoffhaltige Gas beinhaltet, wie GeH4-Gas, SiH4-Gas oder SiH2Cl2-Gas, bei einer Temperatur von etwa 500°C bis etwa 850°C ausgeführt werden, vorzugsweise bei einer Temperatur von etwa 500°C bis etwa 700°C.
  • Bezugnehmend auf 5 wird ein Quellengas, das Silicium-Germanium enthält, wie zum Beispiel GeH4, SiH4 und/oder SiH2Cl2, in die Vertiefungen 112 eingebracht. Silicium-Germanium in dem Quellengas wächst epitaxial von den Seitenflächen 114 und den Bodenflächen 116 der Vertiefungen 112 auf, um dadurch die epitaxialen Schichten 150 zu bilden, welche jeweils die Vertiefungen 112 auffüllen, wie durch Phantomlinien in 5 angedeutet. Die epitaxialen Schichten 150 zum Auffüllen der Vertiefungen 112 werden zum Beispiel durch einen chemischen Gasabscheidungsprozess (CVD-Prozess) gebildet. Da hierbei jede Vertiefung 112 die Seitenfläche 114 der {111}-Kristallebene und die Bodenfläche 116 der {100}-Kristallebene aufweist, besitzt jede der epitaxialen Schichten 150 eine Heterokristallstruktur, bei der eine erste kristalline Struktur 150a von der Seitenfläche 114 entlang der [111]-Richtung aufwächst und eine zweite kristalline Struktur 150b von der Bodenfläche 116 in der [100]-Richtung aufwächst.
  • Anschließend erfolgt die Störstellenimplantation in die epitaxialen Schichten 150, wie auch in 6 veranschaulicht. Alternativ können das Quellengas, das Silicium-Germanium enthält, und die Störstellen, die z.B. Kohlenstoff, Bor oder Phosphor beinhalten, gleichzeitig in die Vertiefungen 112 eingebracht werden, um dadurch die epitaxialen Schichten 150 dotiert mit den Störstellen zu bilden.
  • Als Ergebnis wird der Transistor 120, der die Störstellenbereiche beinhaltet, die jeweils ein Gebiet umfassen, das im Wesentlichen identisch mit jener der epitaxialen Schichten 150 ist, auf dem Substrat 110 gebildet. Das heißt, jeder Störstellenbereich weist eine seitliche Begrenzung auf, die im Wesentlichen der Seitenfläche 114 der epitaxialen Schicht 150 entspricht.
  • Ein Transistor einer zweiten Ausführungsform der Erfindung weist Elemente, auf, die im Wesentlichen identisch mit jenen des Transistors in 1 sind, mit Ausnahme von Störstellenbereichen 170 mit Seitenflächen, die sich von jenen der epitaxialen Schichten 150 unterscheiden, wie in 7 gezeigt. Die Seitenflächen der Störstellenbereiche 170 sind jeweils zwischen einem mittigen Teil des Gateaufbaus 130 und Seitenflächen der epitaxialen Schichten 150 positioniert. Die 6 und 7 sind Querschnittansichten, die ein Verfahren zur Herstellung des Transistors gemäß dieser Ausführungsform darstellen. In der vorliegenden Ausführungsform sind Prozesse zur Herstellung des Transistors im Wesentlichen identisch mit jenen, die unter Bezugnahme auf die 2 bis 5 beschrieben wurden, worauf verwiesen werden kann, mit Ausnahme eines Prozesses zur Bildung der Störstellenbereiche 170.
  • Bezugnehmend auf 6 werden Störstellen, die Kohlenstoff, Bor, Phosphor etc. beinhalten, mittels eines Ionenimplantationsprozesses in die epitaxialen Schichten 150 implantiert, wie durch die Pfeile in der Figur gezeigt. In einer anderen Ausführungsform werden, wie oben erwähnt, das Quellengas und die Störstellen gleichzeitig in den Vertiefungen 112 bereitgestellt, um die epitaxialen Schichten 150 dotiert mit den Störstellen zu bilden. Gemäß der vorliegenden Ausführungsform werden jedoch nach dem Aufwachsen von undotierten epitaxialen Schichten 150 zum Auffüllen der Vertiefungen 112 die Störstellen anschließend in die undotierten epitaxialen Schichten 150 implantiert.
  • Bezugnehmend auf 7 wird das Substrat 110 mit den epitaxialen Schichten 150 thermisch behandelt, so dass die Störstellen aus den epitaxialen Schichten 150 in das Substrat 110 diffundieren, um die Störstellenbereiche 170 zu bilden. Die Störstellenbereiche 170 entsprechen Source-/Drainbereichen des Transistors. Die Source-/Drainbereiche grenzen an beide Seiten der Gatestruktur 120 an. So wird der Transistor mit der Gatestruktur 120 und den Störstellenbereichen 170 auf dem Substrat 110 gebildet.
  • Wie vorstehend beschrieben, weisen die Störstellenbereiche 170 Seitenflächen auf, die sich wesentlich von jenen der epitaxialen Schichten 150 unterscheiden. Jede der Seitenflächen der Störstellenbereiche 170 ist zwischen dem mittigen Teil des Gateaufbaus 130 und der Seitenfläche der epitaxialen Schicht 150 positioniert. Die Störstellenbereiche 170 mit derartigen Seitenflächen werden durch Diffundieren der Störstellen in das Substrat 110 mittels eines Wärmebehandlungsprozesses zum Tempern des Substrats 110 gebildet. Alternativ können die Störstellenbereiche 170 Seitenflächen aufweisen, die im Wesentlichen identisch mit jenen der epitaxialen Schichten 150 sind, wie vorstehend beschrieben.
  • Ein Transistor einer dritten Ausführungsform der Erfindung weist eine Struktur auf, die im Wesentlichen identisch mit jener des Transistors in 1 ist. Ein Verfahren zur Herstellung des Transistors der vorliegenden Ausführungsform wird nun unter Bezugnahme auf die 8 bis 12 beschrieben. In dieser Ausführungsform werden nach der Bildung der ersten Abstandshalter 142 an den Seitenwänden des Gateaufbaus 130 die epitaxialen Schichten 150 in den Vertiefungen 112 gebildet, bevor die zweiten Abstandshalter 144 auf den ersten Abstandshaltern 142 gebildet werden.
  • Bezugnehmend auf 8 wird der Gateaufbau 130 mit der Isolationsschichtstruktur 132, der leitfähigen Schichtstruktur 134 und der Hartmaskenschichtstruktur 136 auf der Oberfläche 118 des Halbleitersubstrats 110 gebildet. Die Oberfläche 118 beinhaltet Silicium, das entlang der {100}-Ebene orientiert ist.
  • Bezugnehmend auf 9 werden die ersten Abstandshalter 142 mit einem Nitrid an den Seitenwänden des Gateaufbaus 130 gebildet. Die ersten Abstandshalter 142 beinhalten zum Beispiel Siliciumnitrid.
  • Bezugnehmend auf 10 werden dann die Bereiche der Oberfläche 118 geätzt, die an beide Seiten des Gateaufbaus 130 angrenzen, um dadurch die Vertiefungen 112 in diesen Bereichen der Oberfläche 118 zu bilden. Die Vertiefungen 112 können durch einen Trockenätzprozess unter Verwendung eines Ätzgases gebildet werden. Das Ätzgas kann z.B. HCl und eines von GeH4, SiH4 und SiH2Cl2 beinhalten. Der Trockenätzprozess zur Bildung der Vertiefungen 112 kann unter Ätzbedingungen ausgeführt werden, die im Wesentlichen identisch mit jenen sind, die oben zur ersten Ausführungsform beschriebenen wurden. Die Vertiefungen 112 weisen die Seitenflächen 114 der {111}-Ebene und die Bodenflächen 116 der {100}-Ebene auf. Wenn die Vertiefungen 112 durch teilweises Ätzen des Substrats 110 gebildet werden, werden die Bodenflächen der ersten Abstandshalter 142 durch die Vertiefungen 112 freigelegt.
  • Bezugnehmend auf 11 wird ein Quellengas, das Silicium-Germanium enthält, in die Vertiefungen 112 eingebracht. Silicium-Germanium wächst epitaxial von den Seitenflächen 114 und den Bodenflächen 116 der Vertiefungen 112 auf, um dadurch jeweils die epitaxialen Schichten 150 in den Vertiefungen 112 zu bilden. Da jede Vertiefung 112 die Seitenfläche 114 der {111}-Ebene und die Bodenfläche 116 der {100}-Ebene aufweist, weist jede der epitaxialen Schichten 150 eine Heterostruktur auf, bei der die erste kristalline Struktur 150a von der Seitenfläche 114 in der [111]-Richtung aufwächst und die zweite kristalline Struktur 150b von der Bodenfläche 116 in der [100]-Richtung aufwächst. Dabei können die Störstellen, die Kohlenstoff, Bor oder Phosphor beinhalten, gleichzeitig mit dem Quellengas, das Silicium-Germanium ent hält, in die Vertiefungen 112 eingebracht werden, um die epitaxialen Schichten 150 dotiert mit den Störstellen zu bilden.
  • Bezugnehmend auf 12 werden die zweiten Abstandshalter 144, die Nitrid beinhalten, auf den ersten Abstandshaltern gebildet, um die Abstandshalterelemente an den Seitenwänden des Gateaufbaus 130 zu bilden. Die Abstandshalterelemente beinhalten die ersten Abstandshalter 142 und die zweiten Abstandshalter 144. Somit wird die Gatestruktur 120 auf dem Substrat 110 gebildet, welche den Gateaufbau 130 und die Abstandshalterelemente 144 beinhaltet. Die zweiten Abstandshalterelemente 144 beinhalten zum Beispiel Siliciumnitrid. Bodenbereiche der zweiten Abstandshalter 144 sind auf den epitaxialen Schichten 150 positioniert. Daher weisen Störstellenbereiche des Transistors Begrenzungen auf, die im Wesentlichen identisch mit jenen der epitaxialen Schichten 150 sind. Insbesondere weist jeder der Störstellenbereiche eine Seitenfläche auf, die im Wesentlichen jener der epitaxialen Schicht 150 entspricht.
  • Alternativ können Störstellen, die Kohlenstoff, Bor oder Phosphor beinhalten, derart in die epitaxialen Schichten 150 implantiert werden, dass sich die Störstellenbereiche mit Seitenflächen bilden, die sich von jenen der epitaxialen Schichten 150 unterscheiden. Jede Seitenfläche des Störstellenbereichs ist dann wie im Beispiel von 7 zwischen einem mittigen Teil der Gatestruktur 130 und der Seitenfläche der epitaxialen Schicht 150 positioniert.
  • Bezugnehmend auf 13 beinhaltet eine Transistorstruktur 200 einer vierten Ausführungsform der Erfindung ein Halbleitersubstrat 210, eine auf dem Halbleitersubstrat 210 ausgebildete Gatestruktur 220, zwei an beide Seiten der Gatestruktur 220 angrenzend ausgebildete epitaxiale Schichten 250, Störstellenbereiche, die in den epitaxialen Schichten 250 ausgebildet sind, und Halo-Implantationsbereiche 260.
  • Das Halbleitersubstrat 210 weist eine Oberfläche 218 der {100}-Kristallebene auf. Zwei Vertiefungen 212 sind in Bereichen der Oberfläche 218 benachbart zu Seitenwänden der Gatestruktur 220 ausgebildet. Jede der Vertiefungen 212 beinhaltet eine Bodenfläche 216 der {100}-Kristallebene und eine Seitenfläche 214 der {111}-Kristallebene. Die Bodenfläche 216 liegt auf einem wesentlich niedrigeren Niveau als die Oberfläche 218. Die Seitenfläche 214 verbindet die Bodenfläche 216 mit der Oberfläche 218.
  • Die Gatestruktur 220 beinhaltet einen auf der Oberfläche 218 ausgebildeten Gateaufbau 230 sowie auf Seitenwänden des Gateaufbaus 230 ausgebildete Abstandshalterelemente. Der Gateaufbau 230 beinhaltet eine auf der Oberfläche 218 ausgebildete Gateisolationsschichtstruktur 232, eine auf der Gateisolationsschichtstruktur 232 ausgebildete leitfähige Schichtstruktur 234 sowie eine auf der leitfähigen Schichtstruktur 234 ausgebildete Hartmaskenschichtstruktur 236. Die Abstandshalterelemente können Doppelabstandshalterstrukturen aufweisen, die auf den Seitenwänden des Gateaufbaus 230 ausgebildete erste Abstandshalter 242 sowie auf den ersten Abstandshaltern 242 ausgebildete zweite Abstandshalter 244 beinhalten. Jede Seitenfläche 214 der Vertiefung 212 ist zwischen einem mittigen Teil des Gateaufbaus 230 und dem zweiten Abstandshalter 244 positioniert.
  • Die epitaxialen Schichten 250, die Silicium-Germanium beinhalten, sind in den Vertiefungen 212 ausgebildet und weisen Seitenflächen der {111}-Ebene beziehungsweise Bodenflächen der {100}-Ebene auf.
  • Störstellen werden in die epitaxialen Schichten 250 implantiert, um die Störstellenbereiche darin zu bilden. Die Störstellenbereiche der vorliegenden Ausführungsform weisen Seitenflächen auf, die im Wesentlichen jenen der epitaxialen Schichten 150 entsprechen.
  • Die Halo-Implantationsbereiche 260 sind in Teilen des Halbleitersubstrats 210 ausgebildet, die benachbart zu den Seitenflächen 214 der Vertiefungen 212 liegen. Somit kontaktieren die Halo-Implantationsbereiche 260 teilweise die Seitenflächen der epitaxialen Schichten 250. Die Halo-Implantationsbereiche 260 weisen Leitfähigkeitstypen auf, die sich wesentlich von jenen der Störstellenbereiche unterscheiden, um dadurch zu verhindern, dass Störstellen aus den Störstellenbereichen in das Halbleitersubstrat 210 diffundieren.
  • Im Folgenden wird ein Verfahren zur Bildung des Transistors von 13 unter Bezugnahme auf die 14 bis 18 detailliert beschrieben, die das Verfahren zur Herstellung des Transistors gemäß der vorliegenden Ausführungsform in aufeinanderfolgenden Herstellungsstufen darstellen.
  • Bezugnehmend auf 14 wird der Gateaufbau 230 mit der Gateisolationsschicht 232, der leitfähigen Schichtstruktur 234 und der Hartmaskenschichtstruktur 236 auf der Oberfläche 218 gebildet, die Silicium beinhaltet, das entlang der {100}-Ebene angeordnet ist, wie vorstehend beschrieben.
  • Bezugnehmend auf 15 werden Halo-Dopanden in die Bereiche des Halbleitersubstrats 210 implantiert, die an beide Seiten des Gateaufbaus 230 angrenzen, so dass vorläufige Halo-Implantationsbereiche 262 in den betreffenden Bereichen des Substrats 210 gebildet werden. Die vorläufigen Halo-Implantationsbereiche 262 weisen Leitfähigkeitstypen auf, die im Wesentlichen jenen des Halbleitersubstrats 210 entsprechen. Vor der Bildung der vorläufigen Halo-Implantationsbereiche 262 werden optional Störstellen in diese Bereiche des Halbleitersubstrats 210 mit einer relativ geringen Konzentration implantiert, um dadurch nicht gezeigte, schwach dotierte Drainbereiche (LDD-Bereiche) in diesen Bereichen des Substrats 210 zu bilden.
  • Bezugnehmend auf 16 werden die ersten Abstandshalter 242 an den Seitenwänden des Gateaufbaus 230 gebildet. Dann werden die zweiten Abstandshalter 244 auf den ersten Abstandshaltern 242 gebildet, um die Abstandshalterelemente an den Seitenwänden des Gateaufbaus 230 zu bilden. Die ersten und zweiten Abstandshalter 242 und 244 können ein Nitrid beinhalten, wie Siliciumnitrid. Damit ist die Gatestruktur 220 mit dem Gateaufbau 230 und den ersten und zweiten Abstandshaltern 242 und 244 auf dem Substrat 210 fertiggestellt.
  • Bezugnehmend auf 17 werden die vorläufigen Halo-Implantationsbereiche 262 teilweise geätzt, um die Vertiefungen 212 mit den Seitenflächen 214 der {111}-Ebene und den Bodenflächen 216 der {100}-Ebene zu bilden. Hierbei werden die Halo-Implantationsbereiche 260 angrenzend an die Seitenflächen 214 der Vertiefungen 212 gebildet. Das heißt, die verbleibenden vorläufigen Halo-Implantationsbereiche 262 entsprechen jeweils den Halo-Implantationsbereichen 260. Wenn die Vertiefungen 212 gebildet werden, werden Bodenflächen der ersten und zweiten Abstandshalter 242 und 244 durch die Vertiefungen 212 freigelegt. Die Halo-Implantationsbereiche 260 kontaktieren die Seitenflächen 214 der Vertiefungen 212. Die vorläufigen Halo-Implantationsbereiche 262 können unter Verwendung eines Ätzgases geätzt werden, das HCl und wenigstens eines von GeH4, SiH4 und SiH2Cl2 beinhaltet. Der Prozess des Ätzens der vorläufigen Halo-Implantationsbereiche 262 wird unter Ätzbedingungen durchgeführt, die im Wesentlichen identisch mit jenen des Ätzprozesses gemäß der ersten Ausführungsform sind.
  • In der vorliegenden Ausführungsform kann eine chemische Reaktion zwischen Silicium und HCl in den vorläufigen Halo-Implantationsbereichen 262 aktiver auftreten als in anderen Teilen des Halbleitersubstrats 210, in denen die Halo-Dotierstoffe nicht existieren. Die vorläufigen Halo-Implantationsbereiche 262 können in einer vertikalen Richtung relativ zu dem Substrat 210 rasch geätzt werden, so dass die Zeitspanne zur Bildung der Vertiefungen 212 in den vorläufigen Halo-Implantationsbereichen 262 entlang der vertikalen Richtung verkürzt werden kann. Als Ergebnis können die Seitenflächen 214 der {111}-Ebene ohne Weiteres unterhalb der Abstandshalterelemente gebildet werden.
  • Bezugnehmend auf 18 wird ein Quellengas, das Silicium-Germanium beinhaltet, in die Vertiefungen 212 eingebracht. Silicium-Germanium wächst epitaxial von den Seitenflächen 214 und den Bodenflächen 216 der Vertiefungen 212 auf, um jeweils die epitaxialen Schichten 250 in den Vertiefungen 212 zu bilden. Da die Vertiefungen 212 die Seitenflächen 214 der {111}-Ebene und die Bodenflächen 216 der {100}-Ebene aufweisen, weisen die epitaxialen Schichten 250 Heterostrukturen auf, in denen erste kristalline Strukturen 250a von den Seitenflächen 214 in der [111]-Richtung wachsen und zweite kristalline Strukturen 250b von den Bodenflächen 216 in der [100]-Richtung wachsen. Das Quellengas, das Silicium-Germanium enthält, und die Störstellen, die Kohlenstoff, Bor oder Phosphor beinhalten, können gleichzeitig in die Vertiefungen 212 eingebracht werden, um dadurch die epitaxialen Schichten 250 dotiert mit den Störstellen zu bilden.
  • Als Ergebnis weisen Störstellenbereiche des Transistors 200 Begrenzungen auf, die im Wesentlichen den Seitenflächen der epitaxialen Schichten 150 entsprechen.
  • Jeder der Störstellenbereiche weist einen Leitfähigkeitstyp auf, der sich wesentlich von jenem des Halo-Implantationsbereichs 260 unterscheidet. Wenn zum Beispiel die Halo-Implantationsbereiche 260 p-leitend sind, sind die Störstellenbereiche n-leitend und umgekehrt. Da die Halo-Implantationsbereiche 260 einen Leitfähigkeitstyp aufweisen, der sich von jenem der Störstellenbereiche unterscheidet, unterdrücken die Halo-Implantationsbereiche 260 die Diffusion der Störstellen in das Halbleiter substrat 210 hinein. Somit kann ein Kurzkanaleffekt des Transistors 200, der durch benachbartes Anordnen eines Sourcebereichs und eines Drainbereichs des Transistors 200 erzeugt wird, effektiv verhindert werden.
  • Ein Transistor einer fünften Ausführungsform der Erfindung weist Elemente auf, die im Wesentlichen identisch mit jenen des Transistors in 13 sind, mit Ausnahme von Störstellenbereichen 270 mit Seitenflächen, die sich von jenen der epitaxialen Schichten 250 unterscheiden. Jede Seitenfläche des Störstellenbereichs 270 ist zwischen einem mittigen Teil des Gateaufbaus 230 und den Seitenflächen der epitaxialen Schichten 250 positioniert. Im übrigen braucht jegliche detaillierte Beschreibung von bereits oben erwähnten Elementen des Transistors für die vorliegende Ausführungsform nicht wiederholt werden.
  • Die 19 und 20 veranschaulichen ein Verfahren zur Herstellung des Transistors gemäß dieser Ausführungsform darstellen. In der vorliegenden Ausführungsform sind Prozesse zur Bildung des Transistors im Wesentlichen identisch mit jenen der vierten Ausführungsform, die unter Bezugnahme auf die 14 bis 18 erläutert worden sind, mit Ausnahme eines Prozesses zur Bildung der Störstellenbereiche 270, wie er in 20 dargestellt ist. Daher werden nur die Prozesse nach der Bildung der epitaxialen Schichten 250 detailliert beschrieben.
  • Bezugnehmend auf 19 werden Störstellen, die Kohlenstoff, Bor oder Phosphor beinhalten, mittels eines Ionenimplantationsprozesses in die epitaxialen Schichten 250 implantiert. In der vierten Ausführungsform wurden das Quellengas und die Störstellen gleichzeitig den Vertiefungen 212 zugeführt, um die dotierten epitaxialen Schichten 250 zu bilden. In der vorliegenden Ausführungsform werden dagegen nach dem Aufwachsen undotierter epitaxialer Schichten 250 zum Auffüllen der Vertie fungen 212 die Störstellen in die undotierten epitaxialen Schichten 250 implantiert.
  • Bezugnehmend auf 20 wird das Substrat 210 mit den dotierten epitaxialen Schichten 250 thermisch behandelt, um die Störstellenbereiche 270 in den epitaxialen Schichten 250 zu bilden. Die Störstellenbereiche 270 entsprechen Source-/Drainbereichen des Transistors. Wenn die Störstellenbereiche 270 angrenzend an beiden Seiten einer Gatestruktur 220 gebildet wurden, ist der Transistor auf dem Substrat 210 fertiggestellt.
  • In der vorliegenden Ausführungsform weisen die Störstellenbereiche 270 Seitenflächen auf, die sich von jenen der epitaxialen Schichten 250 unterscheiden, wie sie vorstehend beschrieben sind. Das heißt, jede Seitenfläche des Störstellenbereichs 270 ist zwischen einem mittigen Teil des Gateaufbaus 230 und der jeweiligen Seitenfläche der epitaxialen Schicht 250 positioniert. Die Störstellenbereiche 270 mit derartigen Seitenflächen werden mittels Diffundieren der Störstellen in das Halbleitersubstrat 210 durch einen Temperprozess zur thermischen Behandlung des Substrats 210 gebildet. Alternativ können die Störstellenbereiche 270 Seitenflächen aufweisen, die im Wesentlichen jenen der epitaxialen Schichten 250 entsprechen.
  • Ein Transistor einer sechsten Ausführungsform der Erfindung weist eine Struktur auf, die im Wesentlichen identisch mit jener des Transistors in 13 ist, so dass insoweit auf die obige Beschreibung dieser Struktur des Transistors verwiesen werden kann.
  • Die 21 bis 26 sind Querschnittansichten, die ein Verfahren zur Herstellung des Transistors gemäß dieser Ausführungsform darstellen, in der nach der Bildung der ersten Abstandshalter 242 an den Seitenwänden des Gateaufbaus 230 die epitaxialen Schichten 250 vor der Bildung der zweiten Abstandshalter 244 auf den ersten Abstandshaltern 242 gebildet werden.
  • Bezugnehmend auf 21 wird der Gateaufbau 230, der die Gateisolationsschichtstruktur 232, die leitfähige Schichtstruktur 234 und die Hartmaskenschichtstruktur 236 beinhaltet, auf der Oberfläche 218 des Halbleitersubstrats 210 gebildet. Die Oberfläche 218 beinhaltet Silicium, das entlang der {100}-Ebene orientiert ist.
  • Bezugnehmend auf 22 werden die ersten Abstandshalter 242 an den Seitenwänden der Gatestruktur 230 gebildet. Die ersten Abstandshalter 242 werden zum Beispiel unter Verwendung eines Nitrids gebildet, wie Siliciumnitrid.
  • Bezugnehmend auf 23 werden Halo-Dotierstoffe in Bereiche des Halbleitersubstrats 210 angrenzend an beide Seiten des Gateaufbaus 230 unter Verwendung der ersten Abstandshalter 242 als Ionenimplantationsmasken implantiert, wodurch die vorläufigen Halo-Implantationsbereiche 262 in den Teilen des Substrats 210 gebildet werden. Die vorläufigen Halo-Implantationsbereiche 262 weisen einen Leitfähigkeitstyp auf, der im Wesentlichen identisch mit jenem des Halbleitersubstrats 210 ist. Vor der Bildung der vorläufigen Halo-Implantationsbereiche 262 können Störstellen in diese Bereiche des Substrats 210 mit einer relativ geringen Konzentration implantiert werden, so dass nicht gezeigte LDD-Bereiche in diesen Teilen des Substrats 210 gebildet werden können.
  • Bezugnehmend auf 24 werden die vorläufigen Halo-Implantationsbereiche 262 unter Verwendung eines Ätzgases teilweise geätzt, um Vertiefungen 212 mit Seitenflächen 214 der {111}-Ebene und Bodenflächen 216 der {100}-Ebene zu bilden. Gleichzeitig werden die Halo-Ionenimplantationsbereiche 260 angrenzend an die Seitenflächen 214 der Vertiefungen 212 gebildet. Die Bodenflächen der ersten Abstands halter 242 werden durch die Vertiefungen 212 freigelegt. Die Halo-Implantationsbereiche 260 kontaktieren die Seitenflächen 214 der Vertiefungen 212. Das Ätzgas kann HCl und wenigstens eines von GeH4, SiH4 und SiH2Cl2 beinhalten. Ein Prozess zum Ätzen der vorläufigen Ha-lo-Implantationsbereiche 262 wird unter Ätzbedingungen ausgeführt, die im Wesentlichen identisch mit jenen der ersten Ausführungsform sind.
  • Bezugnehmend auf 25 wird ein Quellengas, das Silicium-Germanium enthält, in die Vertiefungen 212 eingebracht, so dass Silicium-Germanium epitaxial von den Seitenflächen 214 und den Bodenflächen 216 der Vertiefungen 212 aufwächst. Folglich werden die epitaxialen Schichten 250 gebildet, um die Vertiefungen 212 aufzufüllen. Da die Vertiefungen 212 die Seitenflächen 214 der {111}-Ebene und die Bodenflächen 216 der {100}-Ebene aufweisen, weisen die epitaxialen Schichten 250 Heterostrukturen auf, in denen die ersten kristallinen Strukturen 250a von den Seitenflächen 214 in der [111]-Richtung aufwachsen und die zweiten kristallinen Strukturen 250b von den Bodenflächen 216 in der [100]-Richtung aufwachsen.
  • Das Quellengas, das Silicium-Germanium enthält, und die Störstellen, die Kohlenstoff, Bor oder Phosphor beinhalten, können gleichzeitig in die Vertiefungen 212 eingebracht werden, um dadurch die epitaxialen Schichten 250 dotiert mit den Störstellen zu bilden. Die epitaxialen Schichten 250 weisen dann Begrenzungen auf, die im Wesentlichen jenen der Störstellenbereiche entsprechen.
  • Alternativ können die Störstellen, die Kohlenstoff, Bor oder Phosphor beinhalten, so in die epitaxialen Schichten 250 implantiert werden, dass sich die Störstellenbereiche 270 mit Seitenflächen zu bilden, die sich wesentlich von jenen der epitaxialen Schichten 250 unterscheiden. Jede der Seitenflächen der Störstellenbereiche 270 ist dann zwischen dem mittigen Teil des Gateaufbaus 230 und der Seitenfläche der epitaxialen Schicht 250 positioniert.
  • Bezugnehmend auf 26 werden die zweiten Abstandshalter 244 auf den ersten Abstandshaltern 242 gebildet, um die Abstandshalterelemente an den Seitenwänden des Gateaufbaus 230 zu bilden. Jeder zweite Abstandshalter 244 wird unter Verwendung eines Nitrids gebildet, wie Siliciumnitrid. So wird die Gatestruktur 220 mit den Abstandshalterelementen und dem Gateaufbau 230 auf dem Substrat 210 gebildet. Die zweiten Abstandshalter 244 sind jeweils auf den epitaxialen Schichten 250 positioniert, und somit ist der Transistor dieser Ausführungsform auf dem Substrat 210 fertiggestellt.
  • Ein Transistor einer siebten Ausführungsform der Erfindung beinhaltet Elemente, die im Wesentlichen identisch mit jenen des Transistors in der ersten Ausführungsform sind, mit der Ausnahme erhöhter epitaxialer Schichten 155. Im übrigen wird auf die zugehörige obige detaillierte Beschreibung verwiesen. 27 zeigt den Transistor gemäß dieser Ausführungsform mit den erhöhten epitaxialen Schichten 155, die Oberflächen aufweisen, die höher als die Oberfläche 118 des Halbleitersubstrats 110 sind, während die epitaxialen Schichten 150 in der ersten Ausführungsform Oberflächen aufweisen, die im Wesentlichen identisch mit der Oberfläche 118 des Halbleitersubstrats 110 sind. Ein Verfahren zur Herstellung des Transistors von 27 ist im Wesentlichen identisch mit dem vorstehend unter Bezugnahme auf die 2 bis 4 beschriebenen Verfahren, mit der Ausnahme eines Prozesses zur Bildung der erhöhten epitaxialen Schichten 155.
  • Für den Transistor von 27 wird ein Quellengas, das Silicium-Germanium enthält, zum Beispiel ein Gas mit GeH4, SiH4 und/oder SiH2Cl2, während einer relativ langen Zeitspanne im Vergleich zur ersten Ausführungsform in die Vertiefungen 112 eingebracht. Silicium-Germanium wächst epitaxial von den Seitenflächen 114 und den Bodenflächen 116 der Vertiefungen 112 auf, so dass die angehobenen epitaxialen Schichten 155 gebildet werden, welche die Vertiefungen 112 auffüllen, und sich darüber hinaus nach oben erstrecken. Jede der angehobenen epitaxialen Schichten 155 weist eine Heterostruktur auf, bei der eine erste kristalline Struktur 155a von der Seitenfläche 114 in [111]-Richtung aufwächst und eine zweite kristalline Struktur 155b von der Bodenfläche 116 in [100]-Richtung aufwächst. Außerdem sind die Oberflächen der angehobenen epitaxialen Schichten 155 höher als die Oberfläche 118 des Halbleitersubstrats 110.
  • Das Quellengas, das Silicium-Germanium und Dotierstoffe enthält, die z.B. Kohlenstoff, Bor oder Phosphor umfassen, kann gleichzeitig in die Vertiefungen 112 eingebracht werden, um dadurch die angehobenen epitaxialen Schichten 155 dotiert mit den Dotierstoffen zu bilden.
  • Als Ergebnis wird der Transistor 100 auf dem Substrat 110 so gebildet, dass er Störstellenbereiche beinhaltet, die Begrenzungen aufweisen, die im Wesentlichen den Seitenflächen der angehobenen epitaxialen Schichten 155 entsprechen. Die Störstellenbereiche können Source/Drainbereichen des Transistors 100 entsprechen.
  • Alternativ werden die Störstellen nach der Bildung der angehobenen epitaxialen Schichten 155 ohne Dotierung der Störstellen, wie vorstehend beschrieben, in die angehobenen epitaxialen Schichten 155 implantiert, um dadurch die angehobenen Störstellenbereiche z.B. als Source/Drainbereiche zu bilden.
  • Gemäß der Erfindung weisen epitaxiale Schichten Heterostrukturen auf, bei denen erste kristalline Strukturen von Seitenflächen der {111}-Ebene in [111]-Richtung aufwachsen und zweite kristalline Strukturen von Bodenflächen der {100}-Ebene in [100]-Richtung aufwachsen. Daher kön nen Störstellenbereiche eines Transistors Seitenflächen der {111}-Ebene aufweisen, so dass ein Kurzkanaleffekt zwischen den Störstellenbereichen verhindert werden kann.

Claims (39)

  1. Transistorstruktur mit – einem Halbleitersubstrat (110) mit einer ersten Oberfläche einer {100}-Ebene, einer zweiten Oberfläche einer {100}-Ebene mit einer geringeren Höhe als jener der ersten Oberfläche und einer Seitenfläche einer {111}-Ebene, welche die erste Oberfläche mit der zweiten Oberfläche verbindet, gekennzeichnet durch – eine Gatestruktur (120), die auf der ersten Oberfläche ausgebildet ist, – eine epitaxiale Schicht (150), die auf der zweiten Oberfläche und der Seitenfläche ausgebildet ist, und – Störstellenbereiche, die benachbart zu beiden Seiten der Gatestruktur und/oder in den epitaxialen Schichten ausgebildet sind.
  2. Transistorstruktur nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Oberfläche des Halbleitersubstrats zwei zweite Flächen einer {100}-Ebene mit geringeren Höhen als jener der ersten Oberfläche beinhaltet, wobei zwei Seitenflächen einer {111}-Ebene die erste Oberfläche mit den zweiten Oberflächen verbindet und eine epitaxiale Schicht auf den zweiten Oberflächen und eine epitaxiale Schicht auf den Seitenflächen gebildet werden.
  3. Transistorstruktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Gatestruktur beinhaltet: – eine Gateisolationsschichtstruktur, die auf der ersten Oberfläche ausgebildet ist, und – eine leitfähige Schichtstruktur, die auf der Gateisolationsschichtstruktur ausgebildet ist.
  4. Transistorstruktur nach Anspruch 3, weiter gekennzeichnet durch eine Hartmaskenschichtstruktur, die auf der leitfähigen Schichtstruktur ausgebildet ist.
  5. Transistorstruktur nach einem der Ansprüche 1 bis 4, weiter gekennzeichnet durch ein jeweiliges Abstandshalterelement, das an einer entsprechenden Seitenwand der leitfähigen Schichtstruktur und/oder der Gatestruktur ausgebildet ist.
  6. Transistorstruktur nach Anspruch 5, dadurch gekennzeichnet, dass die jeweilige Seitenfläche unterhalb des entsprechenden Abstandshalterelements positioniert ist.
  7. Transistorstruktur nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass das jeweilige Abstandshalterelement beinhaltet: – einen ersten Abstandshalter, der an der Seitenwand der leitfähigen Schichtstruktur ausgebildet ist, und – einen zweiten Abstandshalter, der auf dem ersten Abstandshalter ausgebildet ist.
  8. Transistorstruktur nach Anspruch 7, dadurch gekennzeichnet, dass der erste und der zweite Abstandshalter ein im Wesentlichen identisches Material beinhalten.
  9. Transistorstruktur nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass der erste und der zweite Abstandshalter ein Nitrid beinhalten.
  10. Transistorstruktur nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die jeweilige epitaxiale Schicht Silicium-Germanium beinhaltet.
  11. Transistorstruktur nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Störstellenbereiche Seitenflächen beinhalten, die den jeweiligen Seitenflächen des Halbleitersubstrats im Wesentlichen entsprechen.
  12. Transistorstruktur nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Störstellenbereiche Seitenflächen zwischen der jeweiligen Seitenfläche des Halbleitersubstrats und einem mittigen Teil der Gatestruktur beinhalten.
  13. Transistorstruktur nach einem der Ansprüche 1 bis 12, weiter gekennzeichnet durch einen jeweiligen Halo-Implantationsbereich, der in einem Bereich des Halbleitersubstrats benachbart zu der entsprechenden Seitenfläche des Halbleitersubstrats ausgebildet ist und verhindert, dass Störstellen aus den Störstellenbereichen in das Halbleitersubstrat diffundieren.
  14. Transistorstruktur nach Anspruch 13, dadurch gekennzeichnet, dass der Halo-Implantationsbereich einen Leitfähigkeitstyp beinhaltet, der sich im Wesentlichen von jenem der Störstellenbereiche unterscheidet.
  15. Transistorstruktur nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die jeweilige epitaxiale Schicht eine erste kristalline Struktur, die von der Seitenfläche einer {111}-Ebene in [111]-Richtung aufwächst, und eine zweite kristalline Struktur beinhaltet, die von der zweiten Oberfläche einer {100}-Ebene in [100)-Richtung aufwächst.
  16. Transistorstruktur nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die jeweilige epitaxiale Schicht eine Oberfläche beinhaltet, die höher als die erste Oberfläche des Halbleitersubstrats ist.
  17. Transistorstruktur nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass die Störstellenbereiche mit Kohlenstoff, Bor oder Phosphor dotiert sind.
  18. Verfahren zur Herstellung einer Transistorstruktur, gekennzeichnet durch folgende Schritte: – Bereitstellen eines Halbleitersubstrats mit einer ersten Oberfläche einer {100}-Ebene, einer zweiten Oberfläche einer {100}-Ebene mit einer geringeren Höhe als jener der ersten Oberfläche und einer Seitenfläche einer {111}-Ebene, welche die erste Oberfläche mit der zweiten Oberfläche verbindet, – Bilden einer Gatestruktur auf der ersten Oberfläche, – Aufwachsen einer epitaxialen Schicht auf der zweiten Oberfläche und der Seitenfläche und – Implantieren von Störstellen in die epitaxiale Schicht, um Störstellenbereiche zu bilden.
  19. Verfahren nach Anspruch 18, weiter gekennzeichnet durch Bilden eines Abstandshalterelements an einer Seitenwand der Gatestruktur.
  20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass das Bilden des Abstandshalterelements folgende Schritte beinhaltet: – Bilden eines ersten Abstandshalters an der Seitenwand der Gatestruktur und – Bilden eines zweiten Abstandshalters auf dem ersten Abstandshalter.
  21. Verfahren nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass die zweite Oberfläche und die Seitenfläche durch teilweises Ätzen des Halbleitersubstrats gebildet werden.
  22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass vor einem teilweisen Ätzen des Halbleitersubstrats Halo-Dotierstoffe in das Halbleitersubstrat implantiert werden, um einen vorläufigen Halo-Implantationsbereich zu bilden, und der vorläufige Halo-Implantationsbereich während des teilweisen Ätzens des Halbleitersubstrats teilweise entfernt wird, um einen Halo-Implantationsbereich zu bilden, der einen Kontakt mit der Seitenfläche des Halbleitersubstrats herstellt, wobei der Halo-Implantationsbereich verhindert, dass die Störstellen in das Halbleitersubstrat hinein diffundieren.
  23. Verfahren zur Herstellung einer Transistorstruktur, gekennzeichnet durch folgende Schritte: – Bilden einer Gatestruktur auf einer ersten Oberfläche einer {100}-Ebene eines Halbleitersubstrats, – Bilden eines ersten Abstandshalters an einer Seitenwand der Gatestruktur, – Bilden eines zweiten Abstandshalters auf dem ersten Abstandshalter, – Ätzen von Bereichen des Halbleitersubstrats benachbart zu beiden Seiten der Gatestruktur, um eine Vertiefung mit einer Bodenfläche einer {100}-Ebene mit einer geringeren Höhe als jener der ersten Oberfläche und einer Seitenfläche einer {111}-Ebene zu bilden, welche die erste Oberfläche mit der Bodenfläche verbindet, wobei die Vertiefung einen Teil der Gatestruk tur, des ersten Abstandshalters und des zweiten Abstandshalters freilegt, – Aufwachsen einer epitaxialen Schicht in der Vertiefung und – Implantieren von Störstellen in die epitaxiale Schicht, um Störstellenbereiche zu bilden.
  24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass vor dem Bilden des zweiten Abstandshalters Halo-Dotierstoffe in das Halbleitersubstrat unter Verwendung des ersten Abstandshalters als Ionenimplantationsmaske implantiert werden, um einen vorläufigen Halo-Implantationsbereich zu bilden, und der vorläufige Ha-lo-Implantationsbereich während der Bildung der Vertiefung teilweise entfernt wird, um einen Halo-Implantationsbereich zu bilden, der einen Kontakt mit der Seitenfläche herstellt und verhindert, dass die Störstellen in das Halbleitersubstrat diffundieren.
  25. Verfahren zur Herstellung einer Transistorstruktur, gekennzeichnet durch folgende Schritte: – Bilden einer Gatestruktur auf einer ersten Oberfläche einer {100}-Ebene eines Halbleitersubstrats, – Bilden von ersten Abstandshaltern an Seitenwänden der Gatestruktur, – teilweises Ätzen von Bereichen des Halbleitersubstrats benachbart zu den Seitenwänden der Gatestruktur, um Vertiefungen mit Bodenflächen einer {100}-Ebene mit einer geringeren Höhe als jener der ersten Oberfläche und Seitenflächen einer {111}-Ebene zu bilden, welche die erste Oberfläche mit den Bodenflächen verbindet, wobei die Vertiefungen einen Teil der Gatestruktur und der ersten Abstandshalter freilegen, – Aufwachsen von epitaxialen Schichten in den Vertiefungen, – Bilden von zweiten Abstandshaltern auf den ersten Abstandshaltern und den epitaxialen Schichten und – Implantieren von Störstellen in die epitaxialen Schichten, um Störstellenbereiche zu bilden.
  26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass vor dem Ätzen der Bereiche des Halbleitersubstrats Halo-Dotierstoffe in das Halbleitersubstrat unter Verwendung der ersten Abstandshalter als Ionenimplantationsmasken implantiert werden, um vorläufige Halo-Implantationsbereiche zu bilden, und die vorläufigen Halo-Implantationsbereiche während der Bildung der Vertiefungen teilweise entfernt werden, um Halo-Implantationsbereiche zu bilden, welche einen Kontakt mit den Seitenflächen der Vertiefungen herstellen und verhindern, dass die Störstellen in das Halbleitersubstrat hinein diffundieren.
  27. Verfahren nach einem der Ansprüche 18 bis 26, dadurch gekennzeichnet, dass die jeweilige epitaxiale Schicht eine Oberfläche beinhaltet, die höher als die erste Oberfläche des Halbleitersubstrats ist.
  28. Verfahren nach einem der Ansprüche 18 bis 27, dadurch gekennzeichnet, dass das Bilden der Gatestruktur folgende Schritte beinhaltet: – Bilden einer Gateisolationsschichtstruktur auf der ersten Oberfläche und – Bilden einer leitfähigen Struktur auf der Gateisolationsschichtstruktur.
  29. Verfahren nach Anspruch 28, weiter gekennzeichnet durch Bilden einer Hartmaskenschichtstruktur auf der leitfähigen Schichtstruktur.
  30. Verfahren nach einem der Ansprüche 20 bis 29, dadurch gekennzeichnet, dass der erste und der zweite Abstandshalter ein im Wesentlichen identisches Material beinhalten.
  31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass der erste und der zweite Abstandshalter ein Nitrid beinhalten.
  32. Verfahren nach einem der Ansprüche 22, 24 und 26 bis 31, dadurch gekennzeichnet, dass die Halo-Dotierstoffe einen Leitfähigkeitstyp beinhalten, der sich im Wesentlichen von jenem der Störstellenbereiche unterscheidet.
  33. Verfahren nach einem der Ansprüche 18 bis 32, dadurch gekennzeichnet, dass die epitaxiale Schicht eine erste kristalline Struktur, die von der Seitenfläche einer {111}-Ebene in [111]-Richtung aufwächst, und eine zweite kristalline Struktur beinhaltet, die von der zweiten Oberfläche einer {100}-Ebene in [100]-Richtung aufwächst.
  34. Verfahren nach einem der Ansprüche 18 bis 33, dadurch gekennzeichnet, dass die Störstellen Kohlenstoff, Bor oder Phosphor beinhalten.
  35. Verfahren nach einem der Ansprüche 19 bis 34, dadurch gekennzeichnet, dass die Seitenfläche unterhalb des Abstandshalterelements oder des ersten und des zweiten Abstandshalters positioniert ist.
  36. Verfahren nach einem der Ansprüche 21 bis 35, dadurch gekennzeichnet, dass das Ätzen der Teile des Halbleitersubstrats unter Verwendung eines Gases ausgeführt wird, das HCl und wenigstens eines von GeH4, SiH4 und SiH2Cl2 beinhaltet.
  37. Verfahren nach einem der Ansprüche 21 bis 36, dadurch gekennzeichnet, dass das Ätzen der Bereiche des Halbleitersubstrats bei einer Temperatur von etwa 500°C bis etwa 700°C durchgeführt wird.
  38. Verfahren nach einem der Ansprüche 18 bis 37, dadurch gekennzeichnet, dass die epitaxiale Schicht Silicium-Germanium beinhaltet.
  39. Verfahren nach einem der Ansprüche 18 bis 38, dadurch gekennzeichnet, dass das Implantieren der Störstellen und das Aufwachsen der epitaxialen Schicht gleichzeitig durchgeführt wird.
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