DE112012002832B4 - Verfahren zum Bilden eines massiven FinFETs mit einheitlicher Höhe und Bodenisolierung - Google Patents
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Abstract
Description
- GEBIET DER OFFENBARUNG
- Die vorliegende Offenbarung betrifft Verfahren zum Bilden von Finnen-Feldeffekttransistoren (FinFETs) auf Halbleitersubstraten und von Substraten, welche diese aufweisen.
- HINTERGRUND
- In den letzten Jahren haben sich FinFETs als realisierbare Alternativen für herkömmliche Feldeffekttransistoren (FETs) in Halbleitereinheiten etabliert. Ein FinFET ist ein Doppel-Gate-FET, bei welchem der Transistorkanal eine halbleitende „Finne“ ist. Das Gate-Dielektrikum und die Gate-Zone sind derart um die Finne herum angeordnet, dass Strom auf den zwei Seiten der Finne den Kanal herunter fließt.
- Die FinFETs des Standes der Technik auf einem massiven Halbleitersubstrat (hierin im Folgenden als „massive FinFETs“ bezeichnet) weisen jedoch den Nachteil auf, dass die Kanalzone, d.h. die Finne, vom Rest des Substrats nicht elektrisch isoliert ist. Als Ergebnis können Source/Drain-Leckströme aufgrund des Kanaleffekts auftreten.
- Außerdem sind massive FinFETs des Standes der Technik bis heute noch nicht mit einer einheitlichen Höhe bereitgestellt worden. Insbesondere die FinFETs in Arrays weisen variierende Höhen auf, da aufgrund von Abweichungen der lokalen Ätzgeschwindigkeiten zwischen benachbarten FinFETs innerhalb desselben Arrays an verschiedenen Punkten des Arrays variierende Substratmengen entfernt werden. Überdies kann auch zwischen zwei benachbarten FinFETs mehr Substrat in einer Position in der Nähe des ersten FinFET und weniger in einer Position in der Nähe des zweiten FinFET geätzt werden, oder umgekehrt.
- Die
US 7 871 873 B2 betrifft ein Verfahren zur Herstellung von Halbleiterfinnen für ein Halbleitergerät. Das Verfahren kann damit beginnen, ein Bulk-Halbleitersubstrat bereitzustellen. Das Verfahren fährt fort mit dem Aufwachsen einer Schicht aus einem ersten epitaktischen Halbleitermaterial auf dem Bulk-Halbleitersubstrat, und mit dem Aufwachsen einer Schicht aus einem zweiten epitaktischen Halbleitermaterial auf der Schicht aus dem ersten epitaktischen Halbleitermaterial. Das Verfahren erzeugt dann eine Finnen-Muster-Maske auf der Schicht aus dem zweiten epitaktischen Halbleitermaterial. Die Finnen-Muster-Maske weist Merkmale auf, die einer Vielzahl von Finnen entsprechen. Als nächstes ätzt das Verfahren die Schicht aus dem zweiten epitaktischen Halbleitermaterial anisotrop, wobei die Finnen-Muster-Maske als Ätzmaske verwendet wird und die Schicht aus dem ersten epitaktischen Halbleitermaterial als Ätzstoppschicht dient. Dieser Ätzschritt führt zu einer Vielzahl von Rippen, die aus der Schicht des zweiten epitaktischen Halbleitermaterials gebildet werden. - Die
US 6 642 090 B1 betrifft ein Verfahren zum Bilden eines FinFET in einem Halbleitersubstrat, wobei das Verfahren die folgenden Schritte umfasst: a. Bilden einer Finne aus dem Halbleitersubstrat; b. Bereitstellen einer Sperrschicht oben auf der Finne, um eine Beschädigung der Finne zu verringern; c. Durchführen einer Ionenimplantation in zumindest einen Abschnitt des Halbleitersubstrats in Nachbarschaft zu der Finne, um den Abschnitt zu beschädigen, um die Oxidationsgeschwindigkeit für diesen Abschnitt im Verhältnis zu der Oxidationsgeschwindigkeit der Finne zu erhöhen, wobei die Sperrschicht oben auf der Finne bereitgestellt wird, um zu verhindern, dass das Implantat die Finne direkt beschädigt; d. Erzeugen eines Isolators auf dem Halbleitersubstrat durch Oxidation des Halbleitermaterials, derart, dass der Isolator in dem Abschnitt des Halbleitersubstrats mit einer größeren Dicke als auf einer Seitenwand einer Finne gebildet wird. - Die WO 2010/ 025 083 A1 betrifft ein Verfahren zur Herstellung einer Halbleiterstruktur zur Verwendung bei der Herstellung von dreidimensionalen Transistoren, wobei die Struktur ein Siliziumsubstrat und eine epitaktische Schicht umfasst, wobei die epitaktische Schicht einen epitaktischen Bereich zur Endpunkterkennung umfasst, der eine Verunreinigung zur Endpunkterkennung umfasst, die aus der Gruppe ausgewählt ist, die aus Kohlenstoff, Germanium oder einer Kombination besteht.
- Die US 2011 / 0 081 764 A1 betrifft ein Verfahren zur Herstellung eines Halbleitergeräts. Ein Verfahren umfasst das Formen einer Schicht aus einem ersten Halbleitermaterial, die über dem Bulk-Substrat liegt, und das Formen einer Schicht aus einem zweiten Halbleitermaterial, die über der Schicht aus dem ersten Halbleitermaterial liegt. Das Verfahren umfasst ferner das Erzeugen einer Finnen-Muster-Maske auf der Schicht aus dem zweiten Halbleitermaterial und das anisotrope Ätzen der Schicht aus dem zweiten Halbleitermaterial und der Schicht aus dem ersten Halbleitermaterial unter Verwendung der Finnen-Muster-Maske als Ätzmaske. Das anisotrope Ätzen resultiert in einer aus dem zweiten Halbleitermaterial geformten Finne und einem freigelegten Bereich des ersten Halbleitermaterials, der unter der Finne liegt. Das Verfahren umfasst ferner das Formen einer Isolationsschicht in dem freiliegenden Bereich des ersten Halbleitermaterials, der unter der Finne liegt.
- KURZDARSTELLUNG DER OFFENBARUNG
- Die Erfindung betrifft ein Verfahren des Anspruchs 1 zum Bilden von FinFETs auf einem Substrat, welches FinFETs mit einheitlicher Finnenhöhe und Isolierung am Boden der Finne aufweist. Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen angegeben. Beispielhafte Halbleiterstrukturen weisen ein Substrat und einen Finnen-Feldeffekttransistor (FinFET) auf dem Substrat auf, wobei der FinFET durch eine Isolierungszone von dem Substrat isoliert ist und wobei die Isolierungszone einen Dotierstoff aufweist, der aus der Gruppe ausgewählt ist, die aus Aluminium, Arsen, Bor, Gallium, Indium, Phosphor, Antimon, Schwefel, Selen, Germanium, Kohlenstoff, Argon, Xenon und Fluor oder einer Kombination dieser besteht.
- Eine beispielhafte Halbleiterstruktur weist eine Vielzahl von Finnen-Feldeffekttransistoren (FinFETs) auf einem Substrat auf, wobei die Vielzahl der FinFETs eine einheitliche Höhe aufweist und wobei die Vielzahl der FinFETs durch eine Isolierungszone von dem Substrat isoliert ist und wobei die Isolierungszone einen Dotierstoff aufweist, der aus der Gruppe ausgewählt ist, die aus Aluminium, Arsen, Bor, Gallium, Indium, Phosphor, Antimon, Schwefel, Selen, Germanium, Kohlenstoff, Argon, Xenon und Fluor oder einer Kombination dieser besteht.
- Ein weiteres beispielhaftes Verfahren zum Bilden eines Finnen-Feldeffekttransistors (FinFET) auf einem Substrat weist Bereitstellen eines Substrats, Bilden einer Ätzstoppschicht auf dem Substrat, Bilden einer Halbleiterschicht auf der Ätzstoppschicht, Bilden einer Finne durch Entfernen eines Abschnitts der Halbleiterschicht und eines Abschnitts der Ätzstoppschicht und Umwandeln eines verbleibenden Abschnitts der Ätzstoppschicht und eines Abschnitts des Substrats in eine isolierende Schicht auf.
- Figurenliste
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1 zeigt eine Halbleiterstruktur von Kontaktflecken110 des Standes der Technik auf einem Halbleitersubstrat100 . -
2 zeigt eine Halbleiterstruktur von FinFETs220 des Standes der Technik auf einem Halbleitersubstrat200 . -
3a bis3j zeigen ein Verfahren zur Herstellung einer FinFET-Halbleiterstruktur. -
3a zeigt ein Halbleitersubstrat300 . -
3b zeigt eine vergrabene Ätzstoppschicht310 , die innerhalb des Halbleitersubstrats300 ausgebildet ist. -
3c zeigt eine pad-Schicht320 auf dem Halbleitersubstrat300 . -
3d zeigt einen FinFET330 , der nach dem Entfernen eines Abschnitts des Halbleitersubstrats300 und eines Abschnitts der pad-Schicht320 auf der Isolatorschicht310 gebildet worden ist. -
3e zeigt die Bildung eines Seitenwand-Abstandhalters340 auf den FinFETs. -
3f zeigt die Umwandlung der Ätzstoppschicht310 in eine isolierende Schicht350 . -
3g zeigt die Halbleiterstruktur nach dem Entfernen des Seitenwand-Abstandhalters340 . -
3h zeigt ein Gate-Dielektrikum360 , welches auf den FinFETs bereitgestellt ist. -
3i zeigt Gate-Elektroden370 , welche auf dem Gate-Dielektrikum360 bereitgestellt sind. -
3j zeigt eine Draufsicht auf die Halbleiterstruktur entlang der Richtung des gestrichelten Doppelpfeils380 , der in3i abgebildet ist. Ferner weist die Halbleiterstruktur eine Source-Zone390 und eine Drain-Zone395 auf. -
4a bis4k zeigen ein beispielhaftes Verfahren zur Herstellung einer FinFET-Halbleiterstruktur. -
4a zeigt ein Halbleitersubstrat400 . -
4b zeigt eine Ätzstoppschicht410 , welche auf dem Halbleitersubstrat400 bereitgestellt ist. -
4c zeigt eine Halbleiterschicht420 , welche auf der Ätzstoppschicht410 bereitgestellt ist. -
4d zeigt eine pad-Schicht430 , welche auf der Halbleiterschicht420 bereitgestellt ist. -
4e zeigt einen FinFET440 , welcher nach dem Entfernen eines Abschnitts der Halbleiterschicht430 und eines Abschnitts der pad-Schicht430 auf der Isolationsschicht-Ätzstoppschicht420 gebildet worden ist. -
4f zeigt die Bildung eines Seitenwand-Abstandhalters450 auf dem FinFET440 . -
4g zeigt die Umwandlung der Ätzstoppschicht410 in eine isolierende Schicht460 . -
4h zeigt die Halbleiterstruktur nach dem Entfernen des Seitenwand-Abstandhalters450 . -
4i zeigt ein Gate-Dielektrikum470 , welches auf dem FinFET440 bereitgestellt ist. -
4j zeigt Gate-Elektroden480 , welche auf dem Gate-Dielektrikum470 bereitgestellt sind. -
4k zeigt eine Draufsicht auf die Halbleiterstruktur entlang der Richtung des gestrichelten Doppelpfeils485 , der in4j abgebildet ist. Ferner weist die Halbleiterstruktur eine Source-Zone490 und eine Drain-Zone495 auf. -
5a bis5f zeigen ein weiteres beispielhaftes Verfahren zur Herstellung einer FinFET-Halbleiterstruktur. -
5a zeigt eine Halbleiterstruktur, welche einen FinFET540 mit Seitenwand-Abstandhalter550 und pad530 auf einer Ätzstoppschicht510 aufweist, welche wiederum auf einem Substrat500 bereitgestellt ist. Der FinFET540 ist aus einem Halbleiter520 und dem pad530 zusammengesetzt. Diese Halbleiterstruktur kann durch die Schritte erhalten werden, die in3a bis3e oder4a bis4f durchgeführt werden. -
5b zeigt das Entfernen eines Abschnitts der Ätzstoppschicht510 durch vollständiges Entfernen der Ätzstoppschicht510 zwischen zwei benachbarten FinFETs bis zu dem Substrat500 . -
5c zeigt die Umwandlung der verbleibenden Abschnitte der Ätzstoppschicht510 und eines Abschnitts des Substrats500 in eine isolierende Zone570 , welche mit nicht umgewandeltem Substrat500 eine nicht ebene Fläche aufweist. -
5d zeigt die Halbleiterstruktur nach dem Entfernen des Seitenwand-Abstandhalters550 . -
5e zeigt ein Gate-Dielektrikum580 , welches auf dem FinFET540 bereitgestellt ist. -
5f zeigt Gate-Elektroden590 , welche auf dem Gate-Dielektrikum580 bereitgestellt sind. - BESCHREIBUNG DER BESTEN UND VERSCHIEDENER
- AUSFÜHRUNGSFORMEN
- Es versteht sich, dass, wenn ein Element oder eine Schicht als „auf“ einem anderen Element oder einer anderen Schicht angeordnet bezeichnet wird, die Elemente oder Schichten aneinander stoßen. Während sich ein Element oder eine Schicht über einem anderen Element oder einer anderen Schicht befinden kann, ist „auf“ nicht auf ein Element oder eine Schicht begrenzt, das/die sich über dem anderen Element oder der anderen Schicht befindet, sondern es/sie kann sich unter oder an einer Seite des anderen Elements oder der anderen Schicht befinden.
- In einer bevorzugten Ausführungsform weist die Finne eines FinFET eine Höhe von etwa 5 Nanometer bis etwa 50 Nanometer auf.
- In einer anderen bevorzugten Ausführungsform ist der FinFET aus der Gruppe ausgewählt, die aus Si, SiGe, Ge und GaAs besteht. Vorzugsweise handelt es sich bei dem FinFET um Si. Insbesondere handelt es sich bei dem Si um massives Si.
- Typischerweise weist die isolierende Zone eine Dicke von etwa 5 Nanometer bis etwa 200 Nanometer auf. Ebenso typischerweise weist die Finne eine Höhe von etwa 10 Nanometer bis etwa 50 Nanometer auf. Speziell weist die Finne eine Breite von etwa 5 Nanometer bis etwa 30 Nanometer auf.
- In einer typischen Ausführungsform handelt es sich bei der isolierenden Zone um Siliciumdioxid. In einer anderen typischen Ausführungsform ist eine Bodenzone der isolierenden Zone nicht eben.
- Typischerweise weist die Halbleiterstruktur ferner ein Gate-Dielektrikum auf der Finne und einen Gate-Leiter auf dem Gate-Dielektrikum auf. Ebenso typischerweise wird vor dem Umwandeln der Ätzstoppschicht in eine isolierende Schicht auf einer Seitenwand der Finne ein Abstandhalter gebildet.
- Speziell wird auf einerFläche des Substrats vor dem Ätzen der Fläche eine pad-Schicht gebildet, und das Entfernen eines Abschnitts der pad-Schicht und des Substrats während des Ätzens der Fläche zum Bilden der Finne weist das Durchführen eines reaktiven Ionenätzens (Reactive Ion Etching, RIE) auf, um die Finne zu bilden. Ebenso speziell handelt es sich bei der pad-Schicht um ein pad- Nitrid oder ein pad - Oxid.
- In einer bevorzugten Ausführungsform ist der Abstandhalter ein Nitrid-Abstandhalter. Ferner ist, ebenfalls in einer bevorzugten Ausführungsform, die Ätzstoppschicht innerhalb des Substrats eine Siliciumgermaniumschicht.
- Auf der Halbleiterschicht vor dem Bilden der Finne wird eine pad-Schicht gebildet; und die pad-Schicht wird strukturiert.
- Speziell wird auf der Finne vor dem Umwandeln des verbleibenden Abschnitts und des Abschnitts des Substrats ein Seitenwand-Abstandhalter gebildet, und der Seitenwand-Abstandhalter wird nach dem Umwandeln des verbleibenden Abschnitts und des Abschnitts des Substrats entfernt. Ebenso speziell lässt man die Halbleiterschicht auf der Ätzstoppschicht epitaxial anwachsen.
- In den Zeichnungen zeigt
1 eine Halbleiterstruktur des Standes der Technik von pads 110 auf einem Halbleitersubstrat100 . Die pads werden unter Verwendung einer Maske mit anschließendem Ätzen zum Bilden der Finnen der2 bereitgestellt, welche eine Halbleiterstruktur des Standes der Technik von FinFETs220 auf einem Halbleitersubstrat200 zeigt. Das Ätzverfahren führt jedoch zu hohen Schwankungen aufgrund eines nicht einheitlichen Voranschreitens des Ätzens zwischen den Finnen. -
3a bis3j zeigen ein Verfahren zur Herstellung einer FinFET-Halbleiterstruktur. Speziell zeigt3a ein Halbleitersubstrat300 , welches als Ausgangspunkt bereitgestellt wird. Zu Beginn wird innerhalb des Halbleitersubstrats300 eine vergrabene Ätzstoppschicht310 gebildet. Zum Beispiel wird ein Tracer wie Aluminium, Arsen, Bor, Gallium, Indium, Phosphor, Antimon, Schwefel, Selen, Germanium, Kohlenstoff, Argon, Xenon, Fluor oder eine beliebige Kombination dieser in das Substrat300 eingebracht (z.B. durch Ionenimplantation), um die Ätzstoppschicht310 zu bilden. Der Zweck des Tracers ist es entweder, einen Endpunkt des Ätzverfahrens anzuzeigen, typischerweise reaktives Ionenätzen zum Bilden der Finne (Finnen-RIE), oder die Substrateigenschaften so zu modifizieren, dass es dem Ätzen standhält, um eine Ätzstoppschicht zu bilden. - Gegebenenfalls kann nach der Implantation ein Temperverfahren durchgeführt werden, um etwaige mit der Implantation verbundene Defekte zu verringern oder zu eliminieren. Somit ist eine Ätzstoppschicht entweder eine Schicht, welche das Ätzen physisch stoppt, oder der Tracer innerhalb der Ätzstoppschicht stellt eine Endpunktspur für das Finnen-RIE bereit.
-
3c zeigt eine pad-Schicht320 auf dem Halbleitersubstrat300 . FinFETs enthalten Die Verwendung der pad-Schicht320 entspricht der erfindungsgemäßen Ausführungsform; die eine pad-Zone, die im folgenden Ätzschritt aus der pad-Schicht320 abgeleitet wird. Bei der pad-Schicht320 handelt es sich typischerweise um ein Dielektrikumsmaterial, wie zum Beispiel Siliciumdioxid. -
3d zeigt FinFETs330 , welche nach dem Entfernen eines Abschnitts des Halbleitersubstrats300 und eines Abschnitts der pad-Schicht320 in einem Ätzschritt auf der Isolationsschicht310 gebildet worden sind. Die Ätzstoppschicht310 stellt einen definierten Endpunkt für das Ätzverfahren bereit, welcher ermöglicht, FinFETs einheitlicher Höhe herzustellen, wenn eine Vielzahl von FinFETs gebildet wird. -
3e zeigt die Bildung eines erfindungsgemäßen Seitenwand-Abstandhalters340 auf den FinFETs. Der Seitenwand-Abstandhalter wird nur vorübergehend bereitgestellt, um die Finne während des folgenden Umwandlungsverfahrens zum Umwandeln der Ätzstoppschicht310 in eine isolierende Schicht350 , zum Beispiel durch thermische Oxidation, zu schützen, wie in3f gezeigt. Die isolierende Schicht350 ermöglicht, die Finnen elektrisch von dem Substrat zu isolieren, um die Leistung der Einheit zu erhöhen. - Anschließend wird der Seitenwand-Abstandhalter
340 entfernt, wie aus der resultierenden Halbleiterstruktur der3g zu ersehen ist. Um die fertige Halbleiterstruktur zu erhalten, wird ein Gate-Dielektrikum360 auf den FinFETs bereitgestellt (3h) , und anschließend wird auf dem Gate-Dielektrikum360 eine Gate-Elektrode370 bereitgestellt. - Das Gate-Dielektrikum
360 kann aus Materialien ausgewählt sein, die auf dem Fachgebiet bekannt sind. Zum Beispiel kann das Gate-Dielektrikum360 aus SiO2, SiON oder einem High-k-Dielektrikum einer höheren Dielektrizitätskonstante als 4,0 oder Mehrfachschichten daraus ausgewählt sein. Das High-k-Gate-Dielektrikum kann ferner ein Metalloxid oder ein gemischtes Metalloxid umfassen, welches eine Dielektrizitätskonstante aufweist. Einige Beispiele für High-k-Dielektrika, die in der vorliegenden Offenbarung verwendet werden können, umfassen, ohne darauf beschränkt zu sein: HfO2, ZrO2, Al2O3, TiO2, La2O3, SrTiO3, LaAlO3, CeO2, Y2O3 oder Mehrfachschichten daraus. - Das Gate-Dielektrikum kann durch ein herkömmliches Abscheidungsverfahren gebildet werden, wie zum Beispiel CVD, PECVD, ALD, metallorganische chemische Abscheidung aus der Gasphase (MOCVD), Verdampfen, reaktives Sputtern, chemische Lösungsabscheidung oder andere ähnliche Abscheidungsverfahren. Alternativ kann das Gate-Dielektrikum durch ein thermisches Verfahren gebildet werden. Die physische Dicke des Gate-Dielektrikums kann variieren, aber typischerweise weist das Gate-Dielektrikum eine Dicke von etwa 0,7 nm bis etwa 100 nm auf, wobei eine Dicke von etwa 1 nm bis etwa 7 nm noch typischer ist.
- Nach dem Bilden des Gate-Dielektrikums
360 wird die Gate-Elektrode370 gebildet, wobei ein herkömmliches Abscheidungsverfahren angewendet wird, umfassend zum Beispiel CVD, PECVD, ALD, MOCVD, chemische Lösungsabscheidung, reaktives Sputtern, Plattieren, Verdampfen oder andere ähnliche Abscheidungsverfahren. Bei der Gate-Elektrode370 kann es sich um ein beliebiges geeignetes leitfähiges Material handeln, wie zum Beispiel dotiertes PolySi, dotiertes SiGe, ein leitfähiges elementares Metall, eine Legierung eines leitfähigen elementaren Metalls, ein Nitrid oder Silicid eines leitfähigen elementaren Metalls oder Mehrfachschichten daraus. -
3j zeigt eine Draufsicht auf die Halbleiterstruktur entlang der Richtung des gestrichelten Doppelpfeils380 , der in3i abgebildet ist. Ferner weist die Halbleiterstruktur eine Source-Zone390 und eine Drain-Zone395 auf. -
4a bis4k zeigen ein beispielhaftes Verfahren zur Herstellung einer FinFET-Halbleiterstruktur. Speziell wird ein Halbleitersubstrat400 als Ausgangspunkt zum Bilden einer FinFET-Halbleiterstruktur bereitgestellt. - Zunächst wird auf dem Halbleitersubstrat
400 eine Ätzstoppschicht410 bereitgestellt. Anschließend wird auf der Ätzstoppschicht410 eine Halbleiterschicht420 bereitgestellt. Dementsprechend können das Halbleitersubstrat400 und die Halbleiterschicht420 aus demselben Material sein, können aber auch verschieden sein. Danach wird auf der Halbleiterschicht420 eine pad-Schicht430 bereitgestellt. Im Unterschied zu dem vorstehend beschriebenen Verfahren ermöglicht dieses Verfahren, eine Ätzstoppschicht durch epitaxiales Anwachsen zu bilden. - Danach wird auf der Isolationsschicht-Ätzstoppschicht
420 nach dem Entfernen eines Abschnitts der Halbleiterschicht430 und eines Abschnitts der pad-Schicht430 durch Ätzen ein FinFET440 gebildet. Dieses Verfahren ermöglicht auch, dass das Ätzverfahren fortgesetzt wird, bis ein definierter Endpunkt erreicht worden ist, wodurch sichergestellt wird, dass die FinFETs eine einheitliche Höhe aufweisen. -
4f zeigt die Bildung eines Seitenwand-Abstandhalters450 auf dem FinFET440 . In einem folgenden Umwandlungsschritt wird die Ätzstoppschicht410 in eine isolierende Schicht460 umgewandelt. Durch die Gegenwart der Seitenwand-Abstandhalter und den Abstand der Finnen von der resultierenden isolierenden Schicht wird die Diffusion von Verunreinigungen in die Finnen vermieden und deswegen die Leistung der Einheit verbessert. Nach der Umwandlung wird der Seitenwand-Abstandhalter450 entfernt. - Um die fertige Halbleiterstruktur zu erhalten, wird ein Gate-Dielektrikum
470 auf dem FinFET440 bereitgestellt, und anschließend wird auf dem Gate-Dielektrikum470 eine Gate-Elektrode480 bereitgestellt. -
4k zeigt eine Draufsicht auf die Halbleiterstruktur entlang der Richtung des gestrichelten Doppelpfeils485 , der in4j abgebildet ist. Ferner weist die Halbleiterstruktur eine Source-Zone490 und eine Drain-Zone495 auf. - In
5a bis5f ist ein weiteres beispielhaftes Verfahren zur Herstellung einer FinFET-Halbleiterstruktur dargestellt. Der Ausgangspunkt ist eine Halbleiterstruktur, welche einen FinFET540 mit Seitenwand-Abstandhalter550 und pad530 auf einer Ätzstoppschicht510 aufweist, welche wiederum auf einem Substrat500 bereitgestellt ist. Der FinFET540 ist aus einem Halbleiter520 und dem pad530 zusammengesetzt. Diese Halbleiterstruktur kann durch die Schritte erhalten werden, die in3a bis3e oder4a bis4f durchgeführt werden. - In diesem Fall ist die Entfernung eines Abschnitts der Ätzstoppschicht
510 zwischen zwei benachbarten FinFETs auf dem Substrat500 vollständig, was zu Finnen führt, welche einen Bodenabschnitt aufweisen, der aus einem anderen Material als die halbleitende Kanalzone in der Mitte der Finne hergestellt ist. - Anschließend erfolgt eine Umwandlung der verbleibenden Abschnitte der Ätzstoppschicht
510 und eines Abschnitts des Substrats500 in eine Isolationszone570 , was zu einer nicht ebenen Grenzfläche der Isolationszone570 und des nicht umgewandelten Substrats500 führt. - Der Seitenwand-Abstandhalter
550 wird in der fertigen Struktur nicht benötigt und wird vor dem Bereitstellen des Gate-Dielektrikums580 auf dem FinFET540 und anschließend der Gate-Elektroden590 auf dem Gate-Dielektrikum580 entfernt.
Claims (4)
- Verfahren zum Bilden eines Finnen-Feldeffekttransistors (FinFET) auf einem Substrat, in dieser Reihenfolge aufweisend: A: Bereitstellen eines Substrats (300); B: Bilden einer Ätzstoppschicht (310) innerhalb des Substrats; C: Bilden einer pad-Schicht (320) auf einer Fläche des Substrats; D: Ätzen der Fläche des Substrats bis zu der Ätzstoppschicht oder in diese hinein, um eine Finne (330) zu bilden, wobei ein Abschnitt der pad-Schicht während des Ätzens der Fläche zum Bilden der Finne und des Substrats entfernt wird, wobei das Ätzten ein Durchführen eines reaktiven Ionenätzens (RIE) zum Bilden der Finne aufweist; E: Bilden eines Abstandhalters (340) auf einer Seitenwand der Finne; und F: Umwandeln der Ätzstoppschicht in eine isolierende Schicht (350).
- Verfahren nach
Anspruch 1 , wobei es sich bei der pad-Schicht um ein pad-Nitrid oder ein pad-Oxid handelt. - Verfahren nach
Anspruch 1 , wobei der Abstandhalter ein Nitrid-Abstandhalter ist. - Verfahren nach
Anspruch 1 , wobei die Ätzstoppschicht innerhalb des Substrats eine Siliciumgermaniumschicht ist.
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---|---|---|---|---|
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US9041127B2 (en) | 2013-05-14 | 2015-05-26 | International Business Machines Corporation | FinFET device technology with LDMOS structures for high voltage operations |
US8816428B1 (en) | 2013-05-30 | 2014-08-26 | International Business Machines Corporation | Multigate device isolation on bulk semiconductors |
KR102098893B1 (ko) * | 2013-06-26 | 2020-04-08 | 인텔 코포레이션 | 상부 블로킹 층을 가진 자기 정렬 핀을 갖는 비평면 반도체 소자 |
CN104779163B (zh) * | 2014-01-15 | 2017-09-22 | 中国科学院微电子研究所 | 制造半导体器件的方法 |
CN105092324B (zh) * | 2014-05-07 | 2018-03-20 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET鳍片掺杂浓度分布的测量方法和测量样品制备方法 |
KR102395073B1 (ko) | 2015-06-04 | 2022-05-10 | 삼성전자주식회사 | 반도체 소자 |
CN106549054A (zh) * | 2015-09-17 | 2017-03-29 | 中国科学院微电子研究所 | Fet及其制作方法 |
CN106549055A (zh) * | 2015-09-18 | 2017-03-29 | 中国科学院微电子研究所 | Fet及其制作方法 |
KR102323943B1 (ko) | 2015-10-21 | 2021-11-08 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
US9627263B1 (en) * | 2015-11-30 | 2017-04-18 | International Business Machines Corporation | Stop layer through ion implantation for etch stop |
US10438972B2 (en) | 2016-09-12 | 2019-10-08 | International Business Machines Corporation | Sub-fin removal for SOI like isolation with uniform active fin height |
US9824934B1 (en) | 2016-09-30 | 2017-11-21 | International Business Machines Corporation | Shallow trench isolation recess process flow for vertical field effect transistor fabrication |
CN108305835A (zh) * | 2018-03-19 | 2018-07-20 | 中国科学院微电子研究所 | 一种鳍式晶体管器件的制造方法 |
US10665514B2 (en) | 2018-06-19 | 2020-05-26 | International Business Machines Corporation | Controlling active fin height of FinFET device using etch protection layer to prevent recess of isolation layer during gate oxide removal |
US10930734B2 (en) | 2018-10-30 | 2021-02-23 | International Business Machines Corporation | Nanosheet FET bottom isolation |
US10825917B1 (en) | 2019-04-09 | 2020-11-03 | International Business Machines Corporation | Bulk FinFET with fin channel height uniformity and isolation |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6642090B1 (en) | 2002-06-03 | 2003-11-04 | International Business Machines Corporation | Fin FET devices from bulk semiconductor and method for forming |
WO2010025083A1 (en) | 2008-08-28 | 2010-03-04 | Memc Electronic Materials, Inc. | Bulk silicon wafer product useful in the manufacture of three dimensional multigate mosfets |
US7871873B2 (en) | 2009-03-27 | 2011-01-18 | Global Foundries Inc. | Method of forming fin structures using a sacrificial etch stop layer on bulk semiconductor material |
US20110081764A1 (en) | 2009-10-07 | 2011-04-07 | Globalfoundries Inc. | Methods for forming isolated fin structures on bulk semiconductor material |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5960318A (en) * | 1995-10-27 | 1999-09-28 | Siemens Aktiengesellschaft | Borderless contact etch process with sidewall spacer and selective isotropic etch process |
WO2002019396A1 (en) | 2000-08-29 | 2002-03-07 | Boise State University | Damascene double gated transistors and related manufacturing methods |
US7074623B2 (en) | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
US6882025B2 (en) | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
US6919647B2 (en) | 2003-07-03 | 2005-07-19 | American Semiconductor, Inc. | SRAM cell |
US7026196B2 (en) | 2003-11-24 | 2006-04-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming field effect transistor and structure formed thereby |
KR100513405B1 (ko) | 2003-12-16 | 2005-09-09 | 삼성전자주식회사 | 핀 트랜지스터의 형성 방법 |
US6998684B2 (en) * | 2004-03-31 | 2006-02-14 | International Business Machines Corporation | High mobility plane CMOS SOI |
US7247570B2 (en) | 2004-08-19 | 2007-07-24 | Micron Technology, Inc. | Silicon pillars for vertical transistors |
US7285812B2 (en) | 2004-09-02 | 2007-10-23 | Micron Technology, Inc. | Vertical transistors |
US7230296B2 (en) * | 2004-11-08 | 2007-06-12 | International Business Machines Corporation | Self-aligned low-k gate cap |
US7101763B1 (en) | 2005-05-17 | 2006-09-05 | International Business Machines Corporation | Low capacitance junction-isolation for bulk FinFET technology |
KR100881818B1 (ko) * | 2006-09-04 | 2009-02-03 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
EP2037492A1 (de) * | 2007-09-11 | 2009-03-18 | S.O.I.Tec Silicon Insulator Technologies | Mehrfach-Gate Feldeffekttransistorstruktur und zugehöriges Herstellungsverfahren |
US7659157B2 (en) * | 2007-09-25 | 2010-02-09 | International Business Machines Corporation | Dual metal gate finFETs with single or dual high-K gate dielectric |
US7808042B2 (en) * | 2008-03-20 | 2010-10-05 | Micron Technology, Inc. | Systems and devices including multi-gate transistors and methods of using, making, and operating the same |
US7829466B2 (en) * | 2009-02-04 | 2010-11-09 | GlobalFoundries, Inc. | Methods for fabricating FinFET structures having different channel lengths |
-
2011
- 2011-07-05 US US13/176,456 patent/US8697522B2/en active Active
-
2012
- 2012-07-03 DE DE112012002832.5T patent/DE112012002832B4/de active Active
- 2012-07-03 CN CN201280033283.9A patent/CN103650146A/zh active Pending
- 2012-07-03 WO PCT/US2012/045389 patent/WO2013006612A1/en active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6642090B1 (en) | 2002-06-03 | 2003-11-04 | International Business Machines Corporation | Fin FET devices from bulk semiconductor and method for forming |
WO2010025083A1 (en) | 2008-08-28 | 2010-03-04 | Memc Electronic Materials, Inc. | Bulk silicon wafer product useful in the manufacture of three dimensional multigate mosfets |
US7871873B2 (en) | 2009-03-27 | 2011-01-18 | Global Foundries Inc. | Method of forming fin structures using a sacrificial etch stop layer on bulk semiconductor material |
US20110081764A1 (en) | 2009-10-07 | 2011-04-07 | Globalfoundries Inc. | Methods for forming isolated fin structures on bulk semiconductor material |
Also Published As
Publication number | Publication date |
---|---|
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