DE112012002832T5

DE112012002832T5 - Massiver Finfet mit einheitlicher Höhe und Bodenisolierung

Info

Publication number: DE112012002832T5
Application number: DE112012002832.5T
Authority: DE
Inventors: Kangguo Cheng; Bruce B. Doris
Original assignee: International Business Machines Corp
Current assignee: GlobalFoundries US Inc
Priority date: 2011-07-05
Filing date: 2012-07-03
Publication date: 2014-04-10
Anticipated expiration: 2032-07-04
Also published as: US20130009246A1; DE112012002832B4; WO2013006612A1; US8697522B2; CN103650146A

Abstract

Ein Finnen-Feldeffekttransistor (FinFET), ein Array von FinFETs und Verfahren zur Herstellung derselben. Die FinFETs werden auf einer isolierenden Zone bereitgestellt, welche gegebenenfalls Dotierstoffe enthalten kann. Ferner sind die FinFETs gegebenenfalls mit einem Kontaktfleck bedeckt. Die in einem Array bereitgestellten FinFETs weisen eine einheitliche Höhe auf.

Description

GEBIET DER OFFENBARUNG
Die vorliegende Offenbarung betrifft Verfahren zum Bilden von Finnen-Feldeffekttransistoren (FinFETs) auf Halbleitersubstraten und von Substraten, welche diese aufweisen. Insbesondere betrifft die vorliegende Offenbarung FinFETs mit einheitlicher Finnenhöhe und einer Isolierung am Boden der Finne.
HINTERGRUND
In den letzten Jahren haben sich FinFETs als realisierbare Alternativen für herkömmliche Feldeffekttransistoren (FETs) in Halbleitereinheiten etabliert. Ein FinFET ist ein Doppel-Gate-FET, bei welchem der Transistorkanal eine halbleitende „Finne” ist. Das Gate-Dielektrikum und die Gate-Zone sind derart um die Finne herum angeordnet, dass Strom auf den zwei Seiten der Finne den Kanal herunter fließt.
Die FinFETs des Standes der Technik auf einem massiven Halbleitersubstrat (hierin im Folgenden als „massive FinFETs” bezeichnet) weisen jedoch den Nachteil auf, dass die Kanalzone, d. h. die Finne, vom Rest des Substrats nicht elektrisch isoliert ist. Als Ergebnis können Source/Drain-Leckströme aufgrund des Kanaleffekts auftreten.
Außerdem sind massive FinFETs des Standes der Technik bis heute noch nicht mit einer einheitlichen Höhe bereitgestellt worden. Insbesondere die FinFETs in Arrays weisen variierende Höhen auf, da aufgrund von Abweichungen der lokalen Ätzgeschwindigkeiten zwischen benachbarten FinFETs innerhalb desselben Arrays an verschiedenen Punkten des Arrays variierende Substratmengen entfernt werden. Überdies kann auch zwischen zwei benachbarten FinFETs mehr Substrat in einer Position in der Nähe des ersten FinFET und weniger in einer Position in der Nähe des zweiten FinFET geätzt werden, oder umgekehrt.
KURZDARSTELLUNG DER OFFENBARUNG
Hierin werden Verfahren zum Bilden von FinFETs und Substraten offenbart, welche FinFETs mit einheitlicher Finnenhöhe und Isolierung am Boden der Finne aufweisen. Insbesondere werden Halbleiterstrukturen offenbart, welche ein Substrat und einen Finnen-Feldeffekttransistor (FinFET) auf dem Substrat aufweisen, wobei der FinFET durch eine Isolierungszone von dem Substrat isoliert ist und wobei die Isolierungszone einen Dotierstoff aufweist, der aus der Gruppe ausgewählt ist, die aus Aluminium, Arsen, Bor, Gallium, Indium, Phosphor, Antimon, Schwefel, Selen, Germanium, Kohlenstoff, Argon, Xenon und Fluor oder einer Kombination dieser besteht.
Ferner wird eine Halbleiterstruktur offenbart, welche eine Vielzahl von Finnen-Feldeffekttransistoren (FinFETs) auf einem Substrat aufweist, wobei die Vielzahl der FinFETs eine einheitliche Höhe aufweist und wobei die Vielzahl der FinFETs durch eine Isolierungszone von dem Substrat isoliert ist und wobei die Isolierungszone einen Dotierstoff aufweist, der aus der Gruppe ausgewählt ist, die aus Aluminium, Arsen, Bor, Gallium, Indium, Phosphor, Antimon, Schwefel, Selen, Germanium, Kohlenstoff, Argon, Xenon und Fluor oder einer Kombination dieser besteht.
Überdies wird ein Verfahren zum Bilden eines Finnen-Feldeffekttransistors (FinFET) auf einem Substrat offenbart, wobei das Verfahren Bereitstellen eines Substrats, Bilden einer Ätzstoppschicht innerhalb des Substrats, Ätzen einer Fläche auf dem Substrat bis zu der Ätzstoppschicht oder in diese hinein, um eine Finne zu bilden, und Umwandeln der Ätzstoppschicht in eine isolierende Schicht aufweist.
Außerdem wird ein Verfahren zum Bilden eines Finnen-Feldeffekttransistors (FinFET) auf einem Substrat offenbart, wobei das Verfahren Bereitstellen eines Substrats, Bilden einer Ätzstoppschicht auf dem Substrat, Bilden einer Halbleiterschicht auf der Ätzstoppschicht, Bilden einer Finne durch Entfernen eines Abschnitts der Halbleiterschicht und eines Abschnitts der Ätzstoppschicht und das Umwandeln eines verbleibenden Abschnitts der Ätzstoppschicht und eines Abschnitts des Substrats in eine isolierende Schicht aufweist.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 zeigt eine Halbleiterstruktur von Kontaktflecken 110 des Standes der Technik auf einem Halbleitersubstrat 100.
2 zeigt eine Halbleiterstruktur von FinFETs 220 des Standes der Technik auf einem Halbleitersubstrat 200.
3a bis 3j zeigen ein erstes Verfahren zur Herstellung einer FinFET-Halbleiterstruktur.
3a zeigt ein Halbleitersubstrat 300.
3b zeigt eine vergrabene Ätzstoppschicht 310, die innerhalb des Halbleitersubstrats 300 ausgebildet ist.
3c zeigt eine Kontaktfleckschicht 320 auf dem Halbleitersubstrat 300.
3d zeigt einen FinFET 330, der nach dem Entfernen eines Abschnitts des Halbleitersubstrats 300 und eines Abschnitts der Kontaktfleckschicht 320 auf der Isolatorschicht 310 gebildet worden ist.
3e zeigt die Bildung eines Seitenwand-Abstandhalters 340 auf den FinFETs.
3f zeigt die Umwandlung der Ätzstoppschicht 310 in eine isolierende Schicht 350.
3g zeigt die Halbleiterstruktur nach dem Entfernen des Seitenwand-Abstandhalters 340.
3h zeigt ein Gate-Dielektrikum 360, welches auf den FinFETs bereitgestellt ist.
3i zeigt Gate-Elektroden 370, welche auf dem Gate-Dielektrikum 360 bereitgestellt sind.
3j zeigt eine Draufsicht auf die Halbleiterstruktur entlang der Richtung des gestrichelten Doppelpfeils 380, der in 3i abgebildet ist. Ferner weist die Halbleiterstruktur eine Source-Zone 390 und eine Drain-Zone 395 auf.
4a bis 4k zeigen ein zweites Verfahren zur Herstellung einer FinFET-Halbleiterstruktur.
4a zeigt ein Halbleitersubstrat 400.
4b zeigt eine Ätzstoppschicht 410, welche auf dem Halbleitersubstrat 400 bereitgestellt ist.
4c zeigt eine Halbleiterschicht 420, welche auf der Ätzstoppschicht 410 bereitgestellt ist.
4d zeigt eine Kontaktfleckschicht 430, welche auf der Halbleiterschicht 420 bereitgestellt ist.
4e zeigt einen FinFET 440, welcher nach dem Entfernen eines Abschnitts der Halbleiterschicht 430 und eines Abschnitts der Kontaktfleckschicht 430 auf der Isolationsschicht-Ätzstoppschicht 420 gebildet worden ist.
4f zeigt die Bildung eines Seitenwand-Abstandhalters 450 auf dem FinFET 440.
4g zeigt die Umwandlung der Ätzstoppschicht 410 in eine isolierende Schicht 460.
4h zeigt die Halbleiterstruktur nach dem Entfernen des Seitenwand-Abstandhalters 450.
4i zeigt ein Gate-Dielektrikum 470, welches auf dem FinFET 440 bereitgestellt ist.
4j zeigt Gate-Elektroden 480, welche auf dem Gate-Dielektrikum 470 bereitgestellt sind.
4k zeigt eine Draufsicht auf die Halbleiterstruktur entlang der Richtung des gestrichelten Doppelpfeils 485, der in 4j abgebildet ist. Ferner weist die Halbleiterstruktur eine Source-Zone 490 und eine Drain-Zone 495 auf.
5a bis 5f zeigen ein drittes Verfahren zur Herstellung einer FinFET-Halbleiterstruktur.
5a zeigt eine Halbleiterstruktur, welche einen FinFET 540 mit Seitenwand-Abstandhalter 550 und Kontaktfleck 530 auf einer Ätzstoppschicht 510 aufweist, welche wiederum auf einem Substrat 500 bereitgestellt ist. Der FinFET 540 ist aus einem Halbleiter 520 und dem Kontaktfleck 530 zusammengesetzt. Diese Halbleiterstruktur kann durch die Schritte erhalten werden, die in 3a bis 3e oder 4a bis 4f durchgeführt werden.
5b zeigt das Entfernen eines Abschnitts der Ätzstoppschicht 510 durch vollständiges Entfernen der Ätzstoppschicht 510 zwischen zwei benachbarten FinFETs bis zu dem Substrat 500.
5c zeigt die Umwandlung der verbleibenden Abschnitte der Ätzstoppschicht 510 und eines Abschnitts des Substrats 500 in eine isolierende Zone 570, welche mit nicht umgewandeltem Substrat 500 eine nicht ebene Fläche aufweist.
5d zeigt die Halbleiterstruktur nach dem Entfernen des Seitenwand-Abstandhalters 550.
5e zeigt ein Gate-Dielektrikum 580, welches auf dem FinFET 540 bereitgestellt ist.
5f zeigt Gate-Elektroden 590, welche auf dem Gate-Dielektrikum 580 bereitgestellt sind.
BESCHREIBUNG DER BESTEN UND VERSCHIEDENER AUSFÜHRUNGSFORMEN
Die vorstehenden und andere Aufgaben, Erscheinungsformen und Vorteile werden aus der folgenden detaillierten Beschreibung der besten und verschiedener Ausführungsformen besser verständlich. Überall in den verschiedenen Ansichten und veranschaulichenden Ausführungsformen der vorliegenden Offenbarung werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu kennzeichnen.
Es versteht sich, dass, wenn ein Element oder eine Schicht als „auf” einem anderen Element oder einer anderen Schicht angeordnet bezeichnet wird, die Elemente oder Schichten aneinander stoßen. Während sich ein Element oder eine Schicht über einem anderen Element oder einer anderen Schicht befinden kann, ist „auf” nicht auf ein Element oder eine Schicht begrenzt, das/die sich über dem anderen Element oder der anderen Schicht befindet, sondern es/sie kann sich unter oder an einer Seite des anderen Elements oder der anderen Schicht befinden.
In einer bevorzugten Ausführungsform weist die Finne eines FinFET eine Höhe von etwa 5 Nanometer bis etwa 50 Nanometer auf.
In einer anderen bevorzugten Ausführungsform ist der FinFET aus der Gruppe ausgewählt, die aus Si, SiGe, Ge und GaAs besteht. Vorzugsweise handelt es sich bei dem FinFET um Si. Insbesondere handelt es sich bei dem Si um massives Si.
Typischerweise weist die isolierende Zone eine Dicke von etwa 5 Nanometer bis etwa 200 Nanometer auf. Ebenso typischerweise weist die Finne eine Höhe von etwa 10 Nanometer bis etwa 50 Nanometer auf. Speziell weist die Finne eine Breite von etwa 5 Nanometer bis etwa 30 Nanometer auf.
In einer typischen Ausführungsform handelt es sich bei der isolierenden Zone um Siliciumdioxid. In einer anderen typischen Ausführungsform ist eine Bodenzone der isolierenden Zone nicht eben.
Typischerweise weist die Halbleiterstruktur ferner ein Gate-Dielektrikum auf der Finne und einen Gate-Leiter auf dem Gate-Dielektrikum auf. Ebenso typischerweise wird vor dem Umwandeln der Ätzstoppschicht in eine isolierende Schicht auf einer Seitenwand der Finne ein Abstandhalter gebildet.
Speziell wird auf der Fläche des Substrats vor dem Ätzen der Fläche eine Kontaktfleckschicht gebildet, und das Entfernen eines Abschnitts der Kontaktfleckschicht und des Substrats während des Ätzens der Fläche zum Bilden der Finne weist das Durchführen eines reaktiven Ionenätzens (Reactive Ion Etching, RIE) auf, um die Finne zu bilden. Ebenso speziell handelt es sich bei der Kontaktfleckschicht um ein Kontaktfleckennitrid oder ein Kontaktfleckenoxid.
In einer bevorzugten Ausführungsform ist der Abstandhalter ein Nitrid-Abstandhalter. Ferner ist, ebenfalls in einer bevorzugten Ausführungsform, die Ätzstoppschicht innerhalb des Substrats eine vergrabene Oxidschicht. In noch einer anderen bevorzugten Ausführungsform ist die Ätzstoppschicht innerhalb des Substrats eine Siliciumgermaniumschicht.
In einer weiteren bevorzugten Ausführungsform wird auf der Halbleiterschicht vor dem Bilden der Finne eine Kontaktfleckschicht gebildet; und die Kontaktfleckschicht wird strukturiert.
Speziell wird auf der Finne vor dem Umwandeln des verbleibenden Abschnitts und des Abschnitts des Substrats ein Seitenwand-Abstandhalter gebildet, und der Seitenwand-Abstandhalter wird nach dem Umwandeln des verbleibenden Abschnitts und des Abschnitts des Substrats entfernt. Ebenso speziell lässt man die Halbleiterschicht auf der Ätzstoppschicht epitaxial anwachsen.
In den Zeichnungen zeigt 1 eine Halbleiterstruktur des Standes der Technik von Kontaktflecken 110 auf einem Halbleitersubstrat 100. Die Kontaktflecken werden unter Verwendung einer Maske mit anschließendem Ätzen zum Bilden der Finnen der 2 bereitgestellt, welche eine Halbleiterstruktur des Standes der Technik von FinFETs 220 auf einem Halbleitersubstrat 200 zeigt. Das Ätzverfahren führt jedoch zu hohen Schwankungen aufgrund eines nicht einheitlichen Voranschreitens des Ätzens zwischen den Finnen.
3a bis 3j zeigen ein erstes Verfahren zur Herstellung einer FinFET-Halbleiterstruktur. Speziell zeigt 3a ein Halbleitersubstrat 300, welches als Ausgangspunkt bereitgestellt wird. Zu Beginn wird innerhalb des Halbleitersubstrats 300 eine vergrabene Ätzstoppschicht 310 gebildet. Zum Beispiel wird ein Tracer wie Aluminium, Arsen, Bor, Gallium, Indium, Phosphor, Antimon, Schwefel, Selen, Germanium, Kohlenstoff, Argon, Xenon, Fluor oder eine beliebige Kombination dieser in das Substrat 300 eingebracht (z. B. durch Ionenimplantation), um die Ätzstoppschicht 310 zu bilden. Der Zweck des Tracers ist es entweder, einen Endpunkt des Ätzverfahrens anzuzeigen, typischerweise reaktives Ionenätzen zum Bilden der Finne (Finnen-RIE), oder die Substrateigenschaften so zu modifizieren, dass es dem Ätzen standhält, um eine Ätzstoppschicht zu bilden.
Gegebenenfalls kann nach der Implantation ein Temperverfahren durchgeführt werden, um etwaige mit der Implantation verbundene Defekte zu verringern oder zu eliminieren. Somit ist eine Ätzstoppschicht entweder eine Schicht, welche das Ätzen physisch stoppt, oder der Tracer innerhalb der Ätzstoppschicht stellt eine Endpunktspur für das Finnen-RIE bereit.
3c zeigt eine Kontaktfleckschicht 320 auf dem Halbleitersubstrat 300. Die Kontaktfleckschicht 320 ist optional; die FinFETs enthalten jedoch vorzugsweise eine Kontaktfleckenzone, die im folgenden Ätzschritt aus der Kontaktfleckschicht 320 abgeleitet wird. Bei der Kontaktfleckschicht 320 handelt es sich typischerweise um ein Dielektrikumsmaterial, wie zum Beispiel Siliciumdioxid.
3d zeigt FinFETs 330, welche nach dem Entfernen eines Abschnitts des Halbleitersubstrats 300 und eines Abschnitts der Kontaktfleckschicht 320 in einem Ätzschritt auf der Isolationsschicht 310 gebildet worden sind. Die Ätzstoppschicht 310 stellt einen definierten Endpunkt für das Ätzverfahren bereit, welcher ermöglicht, FinFETs einheitlicher Höhe herzustellen, wenn eine Vielzahl von FinFETs gebildet wird.
3e zeigt die Bildung eines optionalen Seitenwand-Abstandhalters 340 auf den FinFETs. Der Seitenwand-Abstandhalter wird nur vorübergehend bereitgestellt, um die Finne während des folgenden Umwandlungsverfahrens zum Umwandeln der Ätzstoppschicht 310 in eine isolierende Schicht 350, zum Beispiel durch thermische Oxidation, zu schützen, wie in 3f gezeigt. Die isolierende Schicht 350 ermöglicht, die Finnen elektrisch von dem Substrat zu isolieren, um die Leistung der Einheit zu erhöhen.
Anschließend wird der Seitenwand-Abstandhalter 340 entfernt, wie aus der resultierenden Halbleiterstruktur der 3g zu ersehen ist. Um die fertige Halbleiterstruktur zu erhalten, wird ein Gate-Dielektrikum 360 auf den FinFETs bereitgestellt (3h), und anschließend wird auf dem Gate-Dielektrikum 360 eine Gate-Elektrode 370 bereitgestellt.
Das Gate-Dielektrikum 360 kann aus Materialien ausgewählt sein, die auf dem Fachgebiet bekannt sind. Zum Beispiel kann das Gate-Dielektrikum 360 aus SiO₂, SiON oder einem High-k-Dielektrikum einer höheren Dielektrizitätskonstante als 4,0 oder Mehrfachschichten daraus ausgewählt sein. Das High-k-Gate-Dielektrikum kann ferner ein Metalloxid oder ein gemischtes Metalloxid umfassen, welches eine Dielektrizitätskonstante aufweist. Einige Beispiele für High-k-Dielektrika, die in der vorliegenden Offenbarung verwendet werden können, umfassen, ohne darauf beschränkt zu sein: HfO₂, ZrO₂, Al₂O₃, TiO₂, La₂O₃, SrTiO₃, LaAlO₃, CeO₂, Y₂O₃ oder Mehrfachschichten daraus.
Das Gate-Dielektrikum kann durch ein herkömmliches Abscheidungsverfahren gebildet werden, wie zum Beispiel CVD, PECVD, ALD, metallorganische chemische Abscheidung aus der Gasphase (MOCVD), Verdampfen, reaktives Sputtern, chemische Lösungsabscheidung oder andere ähnliche Abscheidungsverfahren. Alternativ kann das Gate-Dielektrikum durch ein thermisches Verfahren gebildet werden. Die physische Dicke des Gate-Dielektrikums kann variieren, aber typischerweise weist das Gate-Dielektrikum eine Dicke von etwa 0,7 nm bis etwa 100 nm auf, wobei eine Dicke von etwa 1 nm bis etwa 7 nm noch typischer ist.
Nach dem Bilden des Gate-Dielektrikums 360 wird die Gate-Elektrode 370 gebildet, wobei ein herkömmliches Abscheidungsverfahren angewendet wird, umfassend zum Beispiel CVD, PECVD, ALD, MOCVD, chemische Lösungsabscheidung, reaktives Sputtern, Plattieren, Verdampfen oder andere ähnliche Abscheidungsverfahren. Bei der Gate-Elektrode 370 kann es sich um ein beliebiges geeignetes leitfähiges Material handeln, wie zum Beispiel dotiertes PolySi, dotiertes SiGe, ein leitfähiges elementares Metall, eine Legierung eines leitfähigen elementaren Metalls, ein Nitrid oder Silicid eines leitfähigen elementaren Metalls oder Mehrfachschichten daraus.
3j zeigt eine Draufsicht auf die Halbleiterstruktur entlang der Richtung des gestrichelten Doppelpfeils 380, der in 3i abgebildet ist. Ferner weist die Halbleiterstruktur eine Source-Zone 390 und eine Drain-Zone 395 auf.
4a bis 4k zeigen ein alternatives Verfahren zur Herstellung einer FinFET-Halbleiterstruktur. Speziell wird ein Halbleitersubstrat 400 als Ausgangspunkt zum Bilden einer FinFET-Halbleiterstruktur bereitgestellt.
Zunächst wird auf dem Halbleitersubstrat 400 eine Ätzstoppschicht 410 bereitgestellt. Anschließend wird auf der Ätzstoppschicht 410 eine Halbleiterschicht 420 bereitgestellt. Dementsprechend können das Halbleitersubstrat 400 und die Halbleiterschicht 420 aus demselben Material sein, können aber auch verschieden sein. Danach wird auf der Halbleiterschicht 420 eine Kontaktfleckschicht 430 bereitgestellt. Im Unterschied zu dem vorstehend beschriebenen Verfahren ermöglicht dieses Verfahren, eine Ätzstoppschicht durch epitaxiales Anwachsen zu bilden.
Danach wird auf der Isolationsschicht-Ätzstoppschicht 420 nach dem Entfernen eines Abschnitts der Halbleiterschicht 430 und eines Abschnitts der Kontaktfleckschicht 430 durch Ätzen ein FinFET 440 gebildet. Dieses Verfahren ermöglicht auch, dass das Ätzverfahren fortgesetzt wird, bis ein definierter Endpunkt erreicht worden ist, wodurch sichergestellt wird, dass die FinFETs eine einheitliche Höhe aufweisen.
4f zeigt die Bildung eines Seitenwand-Abstandhalters 450 auf dem FinFET 440. In einem folgenden Umwandlungsschritt wird die Ätzstoppschicht 410 in eine isolierende Schicht 460 umgewandelt. Durch die Gegenwart der Seitenwand-Abstandhalter und den Abstand der Finnen von der resultierenden isolierenden Schicht wird die Diffusion von Verunreinigungen in die Finnen vermieden und deswegen die Leistung der Einheit verbessert. Nach der Umwandlung wird der Seitenwand-Abstandhalter 450 entfernt.
Um die fertige Halbleiterstruktur zu erhalten, wird ein Gate-Dielektrikum 470 auf dem FinFET 440 bereitgestellt, und anschließend wird auf dem Gate-Dielektrikum 470 eine Gate-Elektrode 480 bereitgestellt.
4k zeigt eine Draufsicht auf die Halbleiterstruktur entlang der Richtung des gestrichelten Doppelpfeils 485, der in 4j abgebildet ist. Ferner weist die Halbleiterstruktur eine Source-Zone 490 und eine Drain-Zone 495 auf.
In 5a bis 5f ist ein drittes Verfahren zur Herstellung einer FinFET-Halbleiterstruktur dargestellt. Der Ausgangspunkt ist eine Halbleiterstruktur, welche einen FinFET 540 mit Seitenwand-Abstandhalter 550 und Kontaktfleck 530 auf einer Ätzstoppschicht 510 aufweist, welche wiederum auf einem Substrat 500 bereitgestellt ist. Der FinFET 540 ist aus einem Halbleiter 520 und dem Kontaktfleck 530 zusammengesetzt. Diese Halbleiterstruktur kann durch die Schritte erhalten werden, die in 3a bis 3e oder 4a bis 4f durchgeführt werden.
In diesem Fall ist die Entfernung eines Abschnitts der Ätzstoppschicht 510 zwischen zwei benachbarten FinFETs auf dem Substrat 500 vollständig, was zu Finnen führt, welche einen Bodenabschnitt aufweisen, der aus einem anderen Material als die halbleitende Kanalzone in der Mitte der Finne hergestellt ist.
Anschließend erfolgt eine Umwandlung der verbleibenden Abschnitte der Ätzstoppschicht 510 und eines Abschnitts des Substrats 500 in eine Isolationszone 570, was zu einer nicht ebenen Grenzfläche der Isolationszone 570 und des nicht umgewandelten Substrats 500 führt.
Der Seitenwand-Abstandhalter 550 wird in der fertigen Struktur nicht benötigt und wird vor dem Bereitstellen des Gate-Dielektrikums 580 auf dem FinFET 540 und anschließend der Gate-Elektroden 590 auf dem Gate-Dielektrikum 580 entfernt.
Die hierin vorstehend beschriebenen Ausführungsformen sollen ferner die besten bekannten Arten der Ausübung erläutern und anderen Fachleuten ermöglichen, die Offenbarung in solchen oder anderen Ausführungsformen und mit den verschiedenen Modifikationen zu benutzen, die für die speziellen Anwendungen oder Verwendungen erforderlich sind. Dementsprechend soll die Beschreibung sie nicht auf die hierin offenbarte Form beschränken. Auch sollen die anhängenden Patentansprüche so ausgelegt werden, dass sie alternative Ausführungsformen umfassen.
Die vorstehende Beschreibung der Offenbarung veranschaulicht und beschreibt die Offenbarung. Außerdem zeigt und beschreibt die Offenbarung nur die bevorzugten Ausführungsformen, aber, wie oben erwähnt, versteht es sich, dass die Offenbarung in verschiedenen anderen Kombinationen, Modifikationen und Umgebungen verwendet werden kann und Veränderungen und Modifikationen innerhalb des Umfangs des Konzepts, wie es hierin ausgedrückt ist, im Einklang mit den obigen Lehren und/oder den Fähigkeiten oder dem Wissen auf dem einschlägigen Fachgebiet zugänglich ist.
Der Begriff „Aufweisen” (und seine grammatischen Variationen) wird, wenn er hierin verwendet wird, im einschließenden Sinn von „Haben” oder „Umfassen” und nicht im ausschließenden Sinn von „nur Bestehen aus” verwendet. Die Begriffe „ein”, „eine” und „der”, „die”, „das” sind, wenn sie hierin verwendet werden, so zu verstehen, dass sie den Plural ebenso wie den Singular umfassen.
Alle Veröffentlichungen, Patentschriften und Patentanmeldungen, die in dieser Beschreibung zitiert werden, werden durch Bezugnahme und für jeden Zweck hierin einbezogen, als ob jede einzelne Veröffentlichung, Patentschrift oder Patentanmeldung speziell und einzeln als durch Bezugnahme einbezogen angezeigt worden wären. Im Fall von Unvereinbarkeiten hat die vorliegende Offenbarung Vorrang.

Claims

Halbleiterstruktur, aufweisend: ein Substrat und einen Finnen-Feldeffekttransistor (FinFET) auf dem Substrat, wobei der FinFET durch eine isolierende Zone von dem Substrat isoliert ist und wobei die isolierende Zone einen Tracer aufweist, der aus der Gruppe ausgewählt ist, die aus Aluminium, Arsen, Bor, Gallium, Indium, Phosphor, Antimon, Schwefel, Selen, Fluor, Kohlenstoff, Germanium, Argon, Xenon und einer Kombination dieser besteht.
Halbleiterstruktur, aufweisend: eine Vielzahl von Finnen-Feldeffekttransistoren (FinFETs) auf einem Substrat, wobei die Vielzahl von FinFETs eine einheitliche Höhe aufweist, und wobei die Vielzahl von FinFETs durch eine isolierende Zone von dem Substrat isoliert ist, und wobei die isolierende Zone einen Tracer aufweist, der aus der Gruppe ausgewählt ist, die aus Aluminium, Arsen, Bor, Gallium, Indium, Phosphor, Antimon, Schwefel, Selen, Fluor, Kohlenstoff, Germanium, Argon und Xenon, und einer Kombination dieser besteht.
Halbleiterstruktur nach Anspruch 1, wobei die Finne eine Höhe von etwa 5 Nanometer bis etwa 50 Nanometer aufweist.
Halbleiterstruktur nach Anspruch 1, wobei der FinFET aus der Gruppe ausgewählt ist, die aus Si, SiGe, Ge und GaAs besteht.
Halbleiterstruktur nach Anspruch 4, wobei es sich bei dem FinFET um Si handelt.
Halbleiterstruktur nach Anspruch 5, wobei es sich bei dem Si um massives Si handelt.
Halbleiterstruktur nach Anspruch 1, wobei die isolierende Zone eine Dicke von etwa 5 Nanometer bis etwa 200 Nanometer aufweist.
Halbleiterstruktur nach Anspruch 1, wobei die Finne eine Höhe von etwa 10 Nanometer bis etwa 50 Nanometer aufweist.
Halbleiterstruktur nach Anspruch 1, wobei die Finne eine Breite von etwa 5 Nanometer bis etwa 30 Nanometer aufweist.
Halbleiterstruktur nach Anspruch 1, wobei es sich bei der isolierenden Zone um Siliciumdioxid handelt.
Halbleiterstruktur nach Anspruch 1, wobei eine Bodenzone der isolierenden Zone nicht eben ist.
Halbleiterstruktur nach Anspruch 1, welche ferner ein Gate-Dielektrikum auf der Finne und einen Gate-Leiter auf dem Gate-Dielektrikum aufweist.
Verfahren zum Bilden eines Finnen-Feldeffekttransistors (FinFET) auf einem Substrat, aufweisend: Bereitstellen eines Substrats; Bilden einer Ätzstoppschicht innerhalb des Substrats; Ätzen einer Fläche des Substrats bis zu der Ätzstoppschicht oder in diese hinein, um eine Finne zu bilden; und Umwandeln der Ätzstoppschicht in eine isolierende Schicht.
Verfahren nach Anspruch 13, ferner aufweisend: Bilden eines Abstandhalters auf einer Seitenwand der Finne vor dem Umwandeln der Ätzstoppschicht in eine isolierende Schicht.
Verfahren nach Anspruch 13, ferner aufweisend: Bilden einer Kontaktfleckschicht auf der Fläche des Substrats vor dem Ätzen der Fläche und Entfernen eines Abschnitts der Kontaktfleckschicht während des Ätzens der Fläche zum Bilden der Finne und des Substrats weist ein Durchführen eines reaktiven Ionenätzens (RIE) zum Bilden der Finne auf.
Verfahren nach Anspruch 13, wobei es sich bei der Kontaktfleckschicht um ein Kontaktflecknitrid oder ein Kontaktfleckoxid handelt.
Verfahren nach Anspruch 13, wobei der Abstandhalter ein Nitrid-Abstandhalter ist.
Verfahren nach Anspruch 13, wobei die Ätzstoppschicht innerhalb des Substrats eine vergrabene Oxidschicht ist.
Verfahren nach Anspruch 13, wobei die Ätzstoppschicht innerhalb des Substrats eine Siliciumgermaniumschicht ist.
Verfahren zum Bilden eines Finnen-Feldeffekttransistors (FinFET) auf einem Substrat, aufweisend: Bereitstellen eines Substrats; Bilden einer Ätzstoppschicht auf dem Substrat; Bilden einer Halbleiterschicht auf der Ätzstoppschicht; Bilden einer Finne durch Entfernen eines Abschnitts der Halbleiterschicht und eines Abschnitts der Ätzstoppschicht; und Umwandeln eines verbleibenden Abschnitts der Ätzstoppschicht und eines Abschnitts des Substrats in eine isolierende Schicht.
Verfahren nach Anspruch 20, ferner aufweisend: Bilden einer Kontaktfleckschicht auf der Halbleiterschicht vor dem Bilden der Finne; und Strukturieren der Kontaktfleckschicht.
Verfahren nach Anspruch 20, ferner aufweisend: Bilden eines Seitenwand-Abstandhalters auf der Finne vor dem Umwandeln des verbleibenden Abschnitts und des Abschnitts des Substrats; und Entfernen des Seitenwand-Abstandhalters nach dem Umwandeln des verbleibenden Abschnitts und des Abschnitts des Substrats.
Verfahren nach Anspruch 20, wobei das Bilden einer Halbleiterschicht auf der Ätzstoppschicht durch epitaxiales Anwachsen erfolgt.