DE112013001158T5 - Gate-all-around-Halbleiter-Nanodraht-FETs auf massiven Halbleiter-Wafern - Google Patents

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Abstract

Es werden nichtplanare Halbleitereinheiten bereitgestellt, welche mindestens einen Halbleiter-Nanodraht 18'' umfassen, der über einer Halbleiteroxidschicht (26) aufgehängt ist, die auf einem ersten Abschnitt (100) eines massiven Halbleitersubstrats vorhanden ist. Ein Endsegment des mindestens einen Halbleiter-Nanodrahts ist an einer ersten Halbleiterkontaktzone (20A) befestigt und ein anderes Endsegment des mindestens einen Halbleiter-Nanodrahts ist an einer zweiten Halbleiterkontaktzone (20B) befestigt. Die erste und zweite Halbleiterkontaktzone sind über einem zweiten Abschnitt (102) des massiven Halbleitersubstrats angeordnet, welcher von dem ersten Abschnitt (100) vertikal versetzt ist, und stehen in direktem Kontakt mit diesem. Die Struktur umfasst ferner ein Gate (27), welches einen Mittelabschnitt (18C) des mindestens einen Halbleiter-Nanodrahts umgibt, eine Source-Zone (40, 50A), welche auf einer ersten Seite des Gates angeordnet ist, und eine Drain-Zone (40', 50B), welche auf einer zweiten Seite des Gates angeordnet ist, die der ersten Seite des Gates gegenüber liegt.

Description

  • Hintergrund
  • Die vorliegende Offenbarung betrifft eine Halbleitereinheit und ein Verfahren zum Bilden derselben. Insbesondere betrifft die vorliegende Offenbarung Gate-all-around-Halbleiter-Nanodraht-Feldeffekttransistoren und ein Verfahren zum Bilden derselben.
  • Die Verwendung von nichtplanaren Halbleitereinheiten wie zum Beispiel Fin-FETs, Tri-Gate- und Gate-all-around-Halbleiter-Nanodraht-Feldeffekttransistoren (FETs) ist der nächste Schritt in der Entwicklung von Komplementär-Metalloxid-Halbleiter(Complementary Metal Oxide Semiconductor, CMOS)-Einheiten. Die Herstellung solcher nichtplanarer Halbleitereinheiten erfolgt typischerweise unter Verwendung eines Halbleiter-auf-Isolator(Semiconductor-On-Insulator, SOI)-Substrats, welches ein Trägersubstrat, eine vergrabene Isolatorschicht, die auf dem Trägersubstrat angeordnet ist, und eine Halbleiter-auf-Isolator(SOI)-Schicht umfasst, die auf der vergrabenen Isolatorschicht angeordnet ist. Obwohl SOI-Substrate beim Bilden nichtplanarer Halbleitereinheiten verwendet worden sind, sind die Kosten, die mit SOI-Substraten verbunden sind, ein Hauptantrieb für Bestrebungen zum Bilden nichtplanarer Halbleitereinheiten auf einem massiven Halbleitersubstrat.
  • Kurzdarstellung
  • Die vorliegende Offenbarung stellt ein Verfahren bereit, bei welchem nichtplanare Halbleitereinheiten, d. h. Gate-all-around-Halbleiter-Nanodraht-FETs, unter Verwendung eines massiven Halbleitersubstrats statt eines SOI-Substrats gebildet werden. Dadurch stellt die vorliegende Offenbarung eine kosteneffektive Alternative zum Bilden von Gate-all-around-Halbleiter-Nanodraht-FETs bereit.
  • In einer Erscheinungsform der vorliegenden Offenbarung wird eine nichtplanare Halbleitereinheit bereitgestellt. Die nichtplanare Halbleitereinheit der vorliegenden Offenbarung umfasst mindestens einen Halbleiter-Nanodraht, der über einer Halbleiteroxidschicht aufgehängt ist, die auf einem ersten Abschnitt eines massiven Halbleitersubstrats vorhanden ist. Ein Endsegment des mindestens einen aufgehängten Halbleiter-Nanodrahts ist an einer ersten Halbleiterkontaktzone befestigt und ein anderes Endsegment des mindestens einen aufgehängten Halbleiter-Nanodrahts ist an einer zweiten Halbleiterkontaktzone befestigt. Die erste und zweite Halbleiterkontaktzone sind über einem zweiten Abschnitt des massiven Halbleitersubstrats angeordnet und stehen in direktem Kontakt mit diesem. Der zweite Abschnitt des massiven Halbleitersubstrats ist vertikal versetzt und über dem ersten Abschnitt des massiven Halbleitersubstrats angeordnet. Die Halbleitereinheit der vorliegenden Offenbarung umfasst ferner ein Gate, welches einen Mittelabschnitt des mindestens einen aufgehängten Nanodrahts umgibt, eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist, und eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist, die der ersten Seite des Gates gegenüber liegt.
  • In einer anderen Erscheinungsform der vorliegenden Offenbarung wird ein Verfahren zur Herstellung einer nichtplanaren Halbleitereinheit bereitgestellt. Das Verfahren der vorliegenden Offenbarung umfasst Bilden mindestens einer Halbleiterverdrahtungszone innerhalb eines massiven Halbleitersubstrats. Anschließend wird an vertikalen Seitenwänden der mindestens einen Halbleiterverdrahtungszone ein Opfer-Abstandhalter bereitgestellt. Dann werden Abschnitte des massiven Halbleitersubstrats entfernt, um für einen Unterschnitt unterhalb des Opfer-Abstandhalters und einen vertikalen Halbleitersäulenabschnitt direkt unterhalb der mindestens einen Halbleiterverdrahtungszone zu sorgen. Anschließend wird ein Oxidationsverfahren durchgeführt, durch welches eine zurückgenommene Fläche des massiven Halbleitersubstrats in einen horizontalen Halbleiteroxidabschnitt umgewandelt wird, während der vertikale Halbleitersäulenabschnitt in einen vertikalen Halbleiteroxid-Säulenabschnitt umgewandelt wird. Zumindest der vertikale Halbleiteroxid-Säulenabschnitt und der Opfer-Abstandhalter werden danach entfernt, wobei mindestens ein aufgehängter Halbleiter-Nanodraht gebildet wird, während zumindest ein Abschnitt des horizontalen Halbleiteroxidabschnitts auf der zurückgenommenen Fläche des massiven Halbleitersubstrats behalten wird. Gemäß der vorliegenden Offenbarung weist der mindestens eine aufgehängte Halbleiter-Nanodraht ein Endsegment, welches an einer ersten Halbleiterkontaktzone befestigt ist, und ein anderes Endsegment auf, welches an einer zweiten Halbleiterkontaktzone befestigt ist, und die erste und zweite Halbleiterkontaktzone sind über einer nicht zurückgenommenen Fläche des massiven Halbleitersubstrats angeordnet und stehen mit dieser in direktem Kontakt. Als Nächstes wird auf dem mindestens einen aufgehängten Halbleiter-Nanodraht ein Wasserstoff-Tempern durchgeführt. Nach dem Durchführen des Wasserstoff-Temperns wird ein Gate bereitgestellt, welches einen Mittelabschnitt des mindestens einen aufgehängten Halbleiter-Nanodrahts umgibt, und danach werden auf gegenüberliegenden Seiten des Gates eine Source-Zone und eine Drain-Zone gebildet.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche eine Ausgangsstruktur veranschaulicht, welche eine Hartmaske umfasst, die auf einem massiven Halbleitersubstrat angeordnet ist, und welche in einer Ausführungsform der vorliegenden Offenbarung eingesetzt werden kann.
  • 2 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Ausgangsstruktur der 1 nach dem Strukturieren des massiven Halbleitersubstrats veranschaulicht, so dass es Grabenzonen und Halbleiterverdrahtungszonen umfasst, die in Nachbarschaft der Grabenzonen angeordnet sind.
  • 3 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 2 nach dem Bilden eines Opfer-Abstandhalters an vertikalen Seitenwänden jeder Halbleiterverdrahtungszone veranschaulicht.
  • 4 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 3 nach dem Durchführen eines Aussparungsätzens veranschaulicht, welches für einen Unterschnitt unterhalb des Opfer-Abstandhalters sorgt, der an den vertikalen Seitenwänden jeder der Halbleiterverdrahtungszonen vorhanden ist.
  • 5 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 4 nach dem Durchführen eines Oxidationsverfahrens veranschaulicht, durch welches eine Halbleiteroxidschicht an allen frei liegenden Flächen des massiven Halbleiter-Wafers bereitgestellt wird, umfassend einen vertikalen Halbleitersäulenabschnitt des massiven Halbleitersubstrats, der in Nachbarschaft des Unterschnitts und unterhalb jeder Halbleiterverdrahtungszone angeordnet ist.
  • 6 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 5 nach dem Entfernen zumindest des vertikalen Halbleiteroxid-Säulenabschnitts von der Struktur veranschaulicht, wodurch aufgehängte Halbleiter-Nanodrähte bereitgestellt werden, die ein Endsegment, welches mit einer ersten Halbleiterkontaktzone verbunden ist, und ein anderes Endsegment aufweisen, welches mit einer zweiten Halbleiterkontaktzone verbunden ist.
  • 7 ist eine perspektivische Ansicht der Struktur, die in 6 dargestellt ist.
  • 8 ist eine perspektivische Ansicht der Struktur, die in 7 dargestellt ist, nach dem Durchführen eines Wasserstoff-Temperns, durch welches jeder der aufgehängten Halbleiter-Nanodrähte geglättet und umgeformt wird.
  • 9 ist eine perspektivische Ansicht der Struktur, die in 8 dargestellt ist, nach einer Bildung eines Gates um einen Mittelabschnitt jedes der aufgehängten Nanodrähte herum, welche dem Wasserstoff-Tempern ausgesetzt wurden.
  • 10 ist eine Querschnittsansicht des Gates entlang der Linie A-A, die in 9 dargestellt ist.
  • 11 ist eine perspektivische Ansicht der Struktur, die in 10 dargestellt ist, nach der Bildung von Abstandhaltern.
  • 12 ist eine perspektivische Ansicht der Struktur, die in 10 dargestellt ist, nach der Bildung einer Source-Zone und einer Drain-Zone.
  • 13 ist eine perspektivische Ansicht der Struktur, die in 12 dargestellt ist, nach der Bildung einer Metall-Halbleiter-Legierungsschicht auf der Source-Zone und der Drain-Zone.
  • Detaillierte Beschreibung
  • Die vorliegende Offenbarung wird nun unter Bezugnahme auf die folgende Erörterung und die folgenden Zeichnungen, welche die vorliegende Offenbarung begleiten, detaillierter beschrieben. Es sei angemerkt, dass die Zeichnungen der vorliegenden Offenbarung lediglich Veranschaulichungszwecken dienen und die Zeichnungen daher nicht maßstabsgetreu sind. Es sei auch angemerkt, dass gleiche und entsprechende Elemente mit gleichen Bezugszahlen gekennzeichnet sind.
  • In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten ausgeführt, wie z. B. bestimmte Strukturen, Komponenten, Materialien, Abmessungen, Verarbeitungsschritte und Techniken, um ein Verständnis der verschiedenen Ausführungsformen der vorliegenden Offenbarung zu schaffen. Der Fachmann wird jedoch erkennen, dass die verschiedenen Ausführungsformen der vorliegenden Offenbarung ohne diese speziellen Einzelheiten ausgeführt werden können. In anderen Fällen sind wohlbekannte Strukturen oder Verarbeitungsschritte nicht detailliert beschrieben worden, um eine Verschleierung der vorliegenden Offenbarung zu vermeiden.
  • In Verfahren des Standes der Technik werden Gate-all-around-Halbleiter-Nanodraht-FETs unter Verwendung eines SOI-Substrats hergestellt. Obwohl SOI-Substrate in Verfahren des Standes der Technik beim Bilden nichtplanarer Halbleitereinheiten verwendet worden sind, sind die Kosten, die mit SOI-Substraten verbunden sind, ein Hauptantrieb für Bestrebungen zum Bilden nichtplanarer Halbleitereinheiten auf einem massiven Halbleitersubstrat. Der Begriff „nichtplanar”, wie er verwendet wird, um eine Halbleitereinheit zu beschreiben, bezeichnet Einheiten, die in anderen Zonen als der oberen Schicht des Substrats gebildet werden. Die vorliegende Offenbarung stellt somit ein Verfahren bereit, bei welchem Gate-all-around-Halbleiter-Nanodraht-FETs auf einem massiven Halbleitersubstrat gebildet werden. Somit stellt das Verfahren der vorliegenden Offenbarung ein kosteneffektives Mittel zur Herstellung von Gate-all-around-Halbleiter-Nanodraht-FETs bereit, ohne dass die Verwendung von SOI-Substraten erforderlich ist.
  • Bezug nehmend nun auf 1, ist dort eine Anfangsstruktur 10 veranschaulicht, welche in einer Ausführungsform der vorliegenden Offenbarung eingesetzt werden kann. Die Anfangsstruktur 10 umfasst ein massives Halbleitersubstrat 12 und eine Hartmaske 14, welche auf dem massiven Halbleitersubstrat 12 angeordnet ist.
  • Der Begriff „massives Halbleitersubstrat”, wie er überall in der vorliegenden Offenbarung verwendet wird, bezeichnet ein Substrat, bei welchem die Gesamtheit des Substrats, welche sich z. B. von einer untersten Fläche bis zu einer obersten Fläche erstreckt und von einem vertikalen Rand bis zu einem anderen vertikalen Rand erstreckt, aus einem Halbleitermaterial besteht. In einem massiven Halbleitersubstrat ist das Halbleitermaterial in allen Richtungen zusammenhängend ohne Unterbrechung vorhanden, deswegen ist in dem massiven Halbleitersubstrat, welches in der vorliegenden Offenbarung eingesetzt wird, kein Nicht-Halbleitermaterial wie z. B. ein Isolator vorhanden.
  • Das massive Halbleitersubstrat 12, welches in der vorliegenden Offenbarung eingesetzt werden kann, umfasst ein erstes Halbleitermaterial, welches, ohne darauf beschränkt zu sein, aus Silicium, Germanium, Silicium-Germanium-Legierung, Silicium-Kohlenstoff-Legierung, Silicium-Germanium-Kohlenstoff-Legierung, Galliumarsenid, Indiumarsenid, Indiumphosphid, III-V-Verbindungs-Halbleitermaterialien, II-VI-Verbindungs-Halbleitermaterialien, organischen Halbleitermaterialien und anderen Verbindungs-Halbleitermaterialien ausgewählt werden kann. In einigen Ausführungsformen der vorliegenden Offenbarung kann das Material des massiven Halbleitersubstrats 12 ein monokristallines, d. h. epitaxiales, Halbleitermaterial sein. Der Begriff „monokristallin”, wie er überall in der vorliegenden Beschreibung verwendet wird, bezeichnet ein Material, in welchem das Kristallgitter der gesamten Probe bis zu den Rändern der Probe ohne Korngrenzen durchgängig und ununterbrochen ist. In einem Beispiel kann das massive Halbleitersubstrat 12 ein monokristallines Siliciummaterial sein. Die Dicke des massiven Halbleitersubstrats 12 kann 50 Mikrometer bis 1 mm betragen, obwohl auch geringere und größere Dicken eingesetzt werden können.
  • Das gesamte massive Halbleitersubstrat 12 oder Abschnitte desselben können dotiert sein, um mindestens eine (nicht dargestellte) global oder lokal leitfähige Zone bereitzustellen, welche unterhalb der Grenzfläche zwischen der obersten Fläche des massiven Halbleitersubstrats 12 und der darüber liegenden Hartmaske 14 angeordnet ist. Die Dotierung kann durch Ionenimplantation, Gasphasendotierung oder Herausdiffundieren aus einem Opfermaterial, welches einen Dotierstoff umfasst, bereitgestellt werden. In einer Ausführungsform kann ein oberer Abschnitt des massiven Halbleitersubstrats 12 einen ersten Leitfähigkeitstyp (d. h. n- oder p-Typ) aufweisen, während ein unterer Abschnitt des massiven Halbleitersubstrats 12 einen zweiten Leitfähigkeitstyp (d. h. n- oder p-Typ) aufweisen kann, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. Die Dotierstoffkonzentration in den dotierten Zonen des massiven Halbleitersubstrats 12 kann für die Leistungsfähigkeit einer Einheit optimiert werden. Der obere und der untere Abschnitt können an diesem Punkt der vorliegenden Offenbarung oder später im Verfahren gebildet werden, umfassend zum Beispiel die Bildung der Source- und Drain-Zonen.
  • Die Hartmaske 14, welche sich auf dem massiven Halbleitersubstrat 12 der Ausgangsstruktur 10 befindet, kann aus einem dielektrischen Hartmaskenmaterial wie zum Beispiel einem Oxid, Nitrid und/oder Oxynitrid bestehen. In einer Ausführungsform besteht die Hartmaske 14 aus Siliciumoxid, einem Siliciumnitrid und/oder einem Siliciumoxynitrid. In einer Ausführungsform kann die Hartmaske 14 unter Anwendung eines thermischen Verfahrens wie zum Beispiel eines thermischen Oxidationsverfahrens oder eines thermischen Nitrierungsverfahrens gebildet werden. In einer anderen Ausführungsform kann die Hartmaske 14 durch ein Abscheidungsverfahren wie zum Beispiel chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD) und plasmaunterstützte chemische Abscheidung aus der Gasphase (Plasma Enhanced CVD, PECVD) gebildet werden. Die Dicke der Hartmaske 14 kann 5 nm bis 50 nm betragen, obwohl auch geringere und größere Dicken eingesetzt werden können.
  • Bezug nehmend nun auf 2, ist dort die Ausgangsstruktur 10 der 1 veranschaulicht, nachdem das massive Halbleitersubstrat 12 so strukturiert worden ist, dass es Grabenzonen 16 und Halbleiterverdrahtungszonen 18 umfasst, welche in Nachbarschaft der Grabenzonen 16 angeordnet sind. Wie veranschaulicht, ist jede Halbleiterverdrahtungszone 18, die gebildet wird, ein sich vertikal erstreckender zusammenhängender Abschnitt des massiven Halbleitersubstrats 12 und ist daher aus demselben Halbleitermaterial wie das massive Halbleitersubstrat 12 aufgebaut. Wie ebenfalls dargestellt, gibt es an diesem Punkt der vorliegenden Offenbarung keine Grenzfläche und kein Isolatormaterial, welche(s) jede Halbleiterverdrahtungszone 18 von dem massiven Halbleitersubstrat 12 trennt.
  • Jede Halbleiterverdrahtungszone 18, die gebildet wird, und wie in 2 dargestellt, ist von einem verbleibenden Abschnitt der Hartmaske 14 bedeckt. Der verbleibende Abschnitt der Hartmaske 14, der auf jeder Halbleiterverdrahtungszone 18 angeordnet ist, kann hierin als strukturierte Hartmaske 14' bezeichnet werden.
  • In einer Ausführungsform beträgt der Abstand d1 zwischen einem Mittelabschnitt jeder Halbleiterverdrahtungszone 18, d. h. der Mittenabstand, typischerweise 10 nm bis 40 nm. In einer anderen Ausführungsform beträgt der Abstand zwischen einem Mittelabschnitt jeder Halbleiterverdrahtungszone 18, d. h. der Mittenabstand, typischerweise 40 nm bis 100 nm.
  • In einer Ausführungsform beträgt die Breite jeder Halbleiterverdrahtungszone 18, gemessen von einer vertikalen Seitenwand bis zu einer anderen vertikalen Seitenwand, 5 nm bis 10 nm. In einer anderen Ausführungsform beträgt die Breite jeder Halbleiterverdrahtungszone 18, gemessen von einer vertikalen Seitenwand bis zu einer anderen vertikalen Seitenwand, 10 nm bis 30 nm.
  • Die Struktur, die in 2 gebildet ist, kann unter Anwendung eines Strukturierungsverfahrens bereitgestellt werden, welches Lithograhie und Ätzen umfasst. Der Lithographieschritt kann Bilden eines Photoresists (nicht dargestellt) auf der Hartmaske 14, Bestrahlen des Photoresists mit einer gewünschten Struktur, d. h. einer Grabenstruktur, einer Strahlung und anschließend Entwickeln des bestrahlten Photoresists unter Verwendung eines herkömmlichen Resistentwicklers umfassen. Die Struktur innerhalb des Photoresists wird dann durch die Hartmaske 14 und in das darunter liegende massive Halbleitersubstrat übertragen. Ein einfaches Ätzen oder mehrfaches Ätzen können angewendet werden, um die Struktur bereitzustellen, die in 2 veranschaulicht ist. Das Ätzen oder mehrfache Ätzen können ein Trockenätzverfahren, ein chemisches Nassätzverfahren oder eine beliebige Kombination daraus umfassen. Wenn ein Trockenätzen angewendet wird, kann es sich bei dem Trockenätzen um ein Reaktivionen-Ätzverfahren, ein Plasmaätzverfahren, Ionenstrahlätzen oder Laserabtragung handeln. Das strukturierte Photoresistmaterial kann jedes Mal nach dem Übertragen der Struktur zumindest in die Hartmaske 14 unter Anwendung eines herkömmlichen Abzugverfahrens entfernt werden.
  • Jede Halbleiterverdrahtungszone 18, die an diesem Punkt der vorliegenden Offenbarung gebildet ist, weist ein Endsegment, welches mit einer ersten Halbleiterkontaktzone verbunden ist, und ein anderes Endsegment auf, welches mit einer zweiten Halbleiterkontaktzone verbunden ist. Die erste und zweite Halbleiterkontaktzone sind in der Querschnittsansicht der 2 nicht dargestellt, da die Kontaktzonen in die Seite, in welcher 2 veranschaulicht ist, hineinlaufen und aus dieser herauskommen.
  • Bezug nehmend nun auf 3, ist dort die Struktur der 2 nach dem Bilden eines Opfer-Abstandhalters 22 an vertikalen Seitenwänden jeder Halbleiterverdrahtungszone 18 veranschaulicht. Der Opfer-Abstandhalter 22 kann aus einem Dielektrikumsmaterial bestehen, umfassend zum Beispiel ein Oxid, ein Nitrid und/oder ein Oxynitrid. In einer Ausführungsform besteht der Opfer-Abstandhalter 22 aus einem gleichen Dielektrikumsmaterial wie die Hartmaske 14. In einer anderen Ausführungsform besteht der Opfer-Abstandhalter 22 aus einem Dielektrikumsmaterial, welches sich von dem Dielektrikumsmaterial der Hartmaske 14 unterscheidet. Ein typisches Dielektrikumsmaterial für den Opfer-Abstandhalter 22 ist Siliciumnitrid.
  • Der Opfer-Abstandhalter 22 kann durch Abscheiden einer überdeckenden Dielektrikums-Dünnschicht und anschließendes Ätzen der Dielektrikums-Dünnschicht von allen horizontalen Flächen gebildet werden. In einer Ausführungsform kann beim Bilden des Opfer-Abstandhalters 22 ein Reaktivionenätzen angewendet werden. Die Breite jedes Opfer-Abstandhalters 22, gemessen an seiner Basis, beträgt 2 nm bis 15 nm.
  • Bezug nehmend nun auf 4, ist dort die Struktur der 3 nach dem Durchführen eines Aussparungsätzens veranschaulicht, durch welches ein Unterschnitt 23 unterhalb des Opfer-Abstandhalters 22 bereitgestellt wird, der an den vertikalen Seitenwänden jeder Halbleiterverdrahtungszone 18 vorhanden ist. Jeder Unterschnitt 23 weist eine Breite auf, die im Wesentlichen dieselbe wie die Breite des vorstehend erwähnten Opfer-Abstandhalters 22 ist. Der verbleibende Abschnitt des massiven Halbleitersubstrats 12, der direkt unterhalb jeder Halbleiterverdrahtungszone 18 und in Nachbarschaft zu dem Unterschnitt 23 angeordnet ist, wird hierin als ein vertikaler Halbleitersäulenabschnitt 24 des massiven Halbleitersubstrats 12 bezeichnet. Der vertikale Halbleitersäulenabschnitt 24 erstreckt sich von einer horizontalen zurückgenommenen Fläche 13 des massiven Halbleitersubstrats 12 bis zu einem unteren Abschnitt jeder Halbleiterverdrahtungszone 18. Die Höhe h des vertikalen Halbleitersäulenabschnitts 24, gemessen von der vertikalen zurückgenommenen Fläche 13 des massiven Halbleitersubstrats 12 bis zu der Basis der Halbleiterverdrahtungszone 18 (und der Basis des Opfer-Abstandhalters 22) beträgt typischerweise 20 nm bis 50 nm.
  • Bezug nehmend nun auf 5, ist dort die Struktur der 4 nach dem Durchführen eines Oxidationsverfahrens veranschaulicht, durch welches an allen frei liegenden Flächen des massiven Halbleitersubstrats 12, umfassend die horizontale zurückgenommene Fläche 13 des massiven Halbleitersubstrats 12 und jeden vertikalen Halbleitersäulenabschnitt 24, eine Halbleiteroxidschicht bereitgestellt wird. Die Halbleiteroxidschicht, die auf der horizontalen zurückgenommenen Fläche 13 des massiven Halbleitersubstrats 12 gebildet wird, ist in den Zeichnungen als Element 26 gekennzeichnet und kann als ein horizontaler Halbleiteroxidabschnitt bezeichnet werden. In Bezug auf den vertikalen Halbleitersäulenabschnitt 24 wird durch das Oxidationsverfahren die Gesamtheit des Halbleitermaterials verbraucht, das in dem vertikalen Säulenabschnitt 24 vorhanden ist, und in einen vertikalen Halbleiteroxid-Säulenabschnitt 26' umgewandelt. Der horizontale Halbleiteroxidabschnitt 26 und der vertikale Halbleiteroxid-Säulenabschnitt 26' sind zusammenhängende Oxidmaterialien und bilden zusammen eine Halbleiteroxidschicht in der Struktur. In einer Ausführungsform bestehen der horizontale Halbleiteroxidabschnitt 26 und der vertikale Halbleiteroxid-Säulenabschnitt 26' aus einem Siliciumoxid. Es sei angemerkt, dass es sich bei der Halbleiteroxidschicht, d. h. bei dem horizontalen Halbleiteroxidabschnitt 26 und dem vertikalen Halbleiteroxid-Säulenabschnitt 26', um ein Isolatormaterial handelt.
  • In einer Ausführungsform wird das Oxidationsverfahren, durch welches der horizontale Halbleiteroxidabschnitt 26 und der vertikale Halbleiteroxid-Säulenabschnitt 26' bereitgestellt werden, bei einer Temperatur von 700°C oder mehr durchgeführt. In einer anderen Ausführungsform der vorliegenden Offenbarung wird das Oxidationsverfahren, welches beim Bereitstellen des horizontalen Halbleiteroxidabschnitts 26 und des vertikalen Halbleiteroxid-Säulenabschnitts 26' angewendet wird, bei einer Temperatur von 700°C bis 1.200°C durchgeführt. Das Oxidationsverfahren kann in einer beliebigen sauerstoffhaltigen Umgebung durchgeführt werden, umfassend zum Beispiel Sauerstoff, Luft und Dampf. In einigen Ausführungsformen kann ein einziges Oxidationsverfahren durchgeführt werden, um die Struktur bereitzustellen, die in 5 dargestellt ist. In anderen Ausführungsformen können mehrere Oxidationsverfahren durchgeführt werden.
  • Bezug nehmend nun auf 6 bis 7, ist dort die Struktur der 5 nach dem Entfernen zumindest des vertikalen Halbleiteroxid-Säulenabschnitts 26' aus der Struktur veranschaulicht, wodurch aufgehängte Halbleiter-Nanodrähte 18' bereitgestellt werden, welche ein Endsegment 18'A, das mit einer ersten Halbleiterkontaktzone 20A verbunden ist, und ein anderes Endsegment 18'B aufweisen, das mit einer zweiten Halbleiterkontaktzone 20B verbunden ist. Es sei angemerkt, dass die erste und zweite Halbleiterkontaktzone 20A, 20B in der Querschnittsansicht der 6 nicht dargestellt sind, da die Kontaktzonen 20A, 20B in die Seite, in welcher die 6 veranschaulicht ist, hineinlaufen und aus dieser herauskommen.
  • Während des Verfahrens des Entfernens und da der horizontale Halbleiteroxidabschnitt 26 eine Dicke aufweist, die größer als die Dicke des vertikalen Halbleiteroxid-Säulenabschnitts 26' ist, wird der Halbleiteroxidabschnitt 26 teilweise aus der Struktur entfernt. In einigen Ausführungsformen und während dieses Verfahrens des Entfernens wird auch der Opfer-Abstandhalter 22 aus der Struktur entfernt. In anderen Ausführungsformen kann der Opfer-Abstandhalter 22 vor oder nach dem Entfernen zumindest des vertikalen Halbleiteroxid-Säulenabschnitts 26' aus der Struktur entfernt werden, wobei ein separates Ätzen gegenüber jenem angewendet wird, welches beim Entfernen zumindest des vertikalen Halbleiteroxid-Säulenabschnitts 26' aus der Struktur angewendet wird. In einigen Ausführungsformen der vorliegenden Offenbarung wird durch das Ätzen, welches beim Entfernen des vertikalen Halbleiteroxid-Säulenabschnitts 26' angewendet wird, der vertikale Halbleiteroxid-Säulenabschnitt 26 nur teilweise entfernt und dann können die Oxidation und das Ätzen wiederholt werden, um den vertikalen Halbleiteroxid-Säulenabschnitt 26' vollständig aus der Struktur zu entfernen.
  • Das Entfernen zumindest des vertikalen Halbleiteroxid-Säulenabschnitts 26' aus der Struktur kann unter Anwendung eines anisotropen, d. h. gerichteten, Ätzverfahrens durchgeführt werden. In einer Ausführungsform umfasst das anisotrope Ätzen eine verdünnte Fluorwasserstoffsäure (Diluted Hydrofluoric Acid, DHF). In einer Ausführungsform werden mit 100:1-DHF bei Raumtemperatur ungefähr 2 nm bis 3 nm einer Halbleiteroxidschicht je Minute geätzt.
  • Wie in 7 dargestellt, stehen die erste und zweite Halbleiterkontaktzone (20A, 20B) mit einer nicht zurückgenommenen Fläche eines massiven Halbleitersubstrats 12 in direktem Kontakt. In Strukturen des Standes der Technik, bei denen SOI-Substrate verwendet werden, wäre die Halbleiterkontaktzone zumindest teilweise auf einer oberen Fläche einer vergrabenen Isolatorschicht des SOI-Substrats angeordnet.
  • In einigen Ausführungsformen, bei denen das massive Halbleitersubstrat zuvor so dotiert wurde, dass es einen oberen Abschnitt eines ersten Leitfähigkeitstyps (d. h. n- oder p-Typ) und einen unteren Abschnitt eines zweiten Leitfähigkeitstyps (d. h. n- oder p-Typ) umfasst, der dem ersten Leitfähigkeitstyp des oberen Abschnitts entgegengesetzt ist, weisen die erste und zweite Halbleiterkontaktzone (20A, 20B), welche in dem oberen Abschnitt des massiven Halbleitersubstrats gebildet werden, die erste Leitfähigkeit auf, während das verbleibende massive Halbleitermaterial unterhalb der ersten und zweiten Halbleiterkontaktzone einen zweiten Leitfähigkeitstyp aufweisen, der der ersten Leitfähigkeit entgegengesetzt ist. Somit sind die erste und zweite Halbleiterkontaktzone (20A, 20B) des ersten Leitfähigkeitstyps auf einer nicht zurückgenommenen Fläche des massiven Halbleitersubstrats 12 angeordnet, die den zweiten Leitfähigkeitstyp aufweist, und stehen mit dieser in direktem Kontakt. Zum Beispiel können die erste und zweite Halbleiterkontaktzone (20A, 20B) gemäß dem n-Typ dotiert sein und können auf einem massiven Halbleitermaterial des p-Typs angeordnet sein und mit diesem in direktem Kontakt stehen. In einem anderen Beispiel können die erste und zweite Halbleiterkontaktzone (20A, 20B) gemäß dem p-Typ dotiert sein und können auf einem massiven Halbleitermaterial des n-Typs angeordnet sein und mit diesem in direktem Kontakt stehen.
  • Bezug nehmend auf 8, ist dort die in 6 bis 7 dargestellte Struktur nach dem Durchführen eines Wasserstofftemperns dargestellt, durch welches jeder der aufgehängten Halbleiter-Nanodrähte 18' geglättet und umgeformt wird, wodurch elliptisch geformte oder zylindrisch geformte aufgehängte Halbleiter-Nanodrähte 18'' gebildet werden. Die elliptisch geformten oder zylindrisch geformten aufgehängten Halbleiter-Nanodrähte 18'' weisen eine Breite auf, die geringer als die Breite der aufgehängten Halbleiter-Nanodrähte 18' vor dem Durchführen des Wasserstofftemperns ist. Die Oberflächenrauheit der elliptisch geformten oder zylindrisch geformten aufgehängten Halbleiter-Nanodrähte 18'' ist im Vergleich zu der Oberflächenrauheit der aufgehängten Halbleiter-Nanodrähte 18' vor dem Durchführen des Wasserstofftemperns verringert.
  • Das Wasserstofftempern, das in der vorliegenden Offenbarung eingesetzt wird, kann bei einer Temperatur von 600°C bis 1.000°C durchgeführt werden. Der Wasserstoffdruck, der während des Wasserstofftemperns verwendet wird, kann im Bereich von 7 Torr bis 600 Torr liegen.
  • In einigen Ausführungsformen können die geformten Halbleiter-Nanodrähte 18'' für eine zusätzliche Verringerung der kritischen Abmessung noch dünner gemacht werden. Dieser Schritt des noch dünner Machens kann durchgeführt werden, indem die Gesamtheit jedes der geformten Halbleiter-Nanodrähte 18'' einer Hochtemperaturoxidation (mehr als 700°C) unterzogen wird, gefolgt vom Ätzen des angewachsenen Oxids. Die Oxidation und das Ätzen können an der Gesamtheit der mindestens einen geformten Halbleiter-Nanodrähte 18'' wiederholt werden, um für eine gewünschte kritische Abmessung der mindestens einen geformten Halbleiter-Nanodrähte 18'' zu sorgen.
  • Bezug nehmend nun auf 9 und 10, ist dort die Struktur der 8 nach der Gate-Bildung um einen Mittelabschnitt 18C'' des aufgehängten mindestens einen Halbleiter-Nanodrahts 18'' herum dargestellt, welcher dem Wasserstofftempern unterzogen wurde. Speziell veranschaulichen 9 bis 10 die Struktur der 8, nachdem ein Gate 27 gebildet ist, welches einen Mittelabschnitt 18C'' jedes Halbleiter-Nanodrahts 18'' umgibt. Insbesondere veranschaulichen 9 bis 10 eine Struktur, in welcher das Gate 27 vollständig um den Mittelabschnitt 18C'' jedes Halbleiter-Nanodrahts 18'' gewickelt ist.
  • Die in 9 dargestellte Struktur umfasst auch eine Polysiliciumleitung 34, welche jedes der Gates 27 abdeckt, und eine Hartmaskenleitung 36, welche auf der Polysiliciumleitung 34 angeordnet ist. Obwohl auf jedem Halbleiter-Nanodraht 18'' ein einziges Gate 27 dargestellt ist, kann auf jedem Halbleiter-Nanodraht 18'' eine Vielzahl von Gates 27 gebildet werden.
  • Die in 9 dargestellte Struktur kann gebildet werden, indem zunächst überdeckende Schichten der verschiedenen Materialschichten des Gates 27 (die hierin nachfolgend noch detaillierter beschrieben werden) auf der gesamten Struktur abgeschieden werden, die in 8 dargestellt ist. Anschließend wird auf den verschiedenen Schichten des Gates 27 eine überdeckende Polysiliciumschicht gebildet und danach wird auf der gesamten Fläche der überdeckenden Polysiliciumschicht eine überdeckende Hartmaskenmaterialschicht gebildet. Der gesamte Materialstapel, umfassend die Materialschichten des Gates 27, die überdeckende Polysiliciumschicht und die überdeckende Hartmaskenmaterialschicht, wird dann durch Lithographie und Ätzen strukturiert, wodurch die Struktur bereitgestellt wird, die in 9 dargestellt ist. Das Ätzen, das beim Bilden der in 9 dargestellten Struktur angewendet wird, kann ein Trockenätzverfahren wie zum Beispiel Reaktivionenätzen, Plasmaätzen oder Ionenstrahlätzen aufweisen.
  • Jedes Gate 27, wie zum Beispiel in 10 dargestellt, kann ein erstes Dielektrikumsmaterial 28, ein optionales zweites Dielektrikumsmaterial 30 und eine Metall-Gate-Dünnschicht 32 aufweisen. Es sei angemerkt, dass der Mittelabschnitt 18C'' des mindestens einen Halbleiter-Nanodrahts 18'', der sich direkt unterhalb des Gates 27 befindet, als ein Kanal des Halbleiter-Nanodraht-FET der vorliegenden Offenbarung dient. Der Kanal 18C'' der Halbleiter-Nanodraht-Kanal-FETs der vorliegenden Offenbarung bildet sich an einer Fläche eines Abschnitts des mindestens einen Halbleiter-Nanodrahts 18'', die sich unter dem Gate (oder in der Masse des Nanodrahts, wenn der Nanodraht einen geringeren Durchmesser als 5 nm aufweist) befindet. Da das Gate 27 den mindestens einen Halbleiter-Nanodraht 18'' vollständig umgibt, kann die nichtplanare Halbleitereinheit der vorliegenden Offenbarung hierin als ein Gate-all-around-FET bezeichnet werden.
  • Das erste Dielektrikumsmaterial 28 kann ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid oder ein High-k-Material aufweisen, welches eine höhere Dielektrizitätskonstante als Siliciumoxid aufweist. Beispielhafte High-k-Dielektrika umfassen, ohne darauf beschränkt zu sein, HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, SiON, SiNx, ein Silicat davon und eine Legierung dieser. Jeder Wert von x beträgt unabhängig 0,5 bis 3 und jeder Wert von y beträgt unabhängig 0 bis 2.
  • Das erste Dielektrikumsmaterial 28 kann durch eine beliebige herkömmliche Technik gebildet werden, zum Beispiel Abscheiden und thermisches Anwachsen, was dem Fachmann wohlbekannt ist. In einer Ausführungsform der vorliegenden Offenbarung weist das erste Dielektrikumsmaterial 28 eine Dicke in einem Bereich von 1 nm bis 10 nm auf.
  • Das optionale zweite Dielektrikumsmaterial 30 kann eines der vorstehend für das erste Dielektrikumsmaterial 28 erwähnten Dielektrikumsmaterialien aufweisen. In einer Ausführungsform besteht das optionale zweite Dielektrikumsmaterial 30 aus einem gleichen Dielektrikumsmaterial wie das erste Dielektrikumsmaterial 28. In einer anderen Ausführungsform besteht das optionale zweite Dielektrikumsmaterial 30 aus einem anderen Dielektrikumsmaterial als das erste Dielektrikumsmaterial 28. Zum Beispiel und in dieser Ausführungsform kann das erste Dielektrikumsmaterial 28 Siliciumoxid aufweisen, während das optionale zweite Dielektrikumsmaterial 30 ein High-k-Gate-Dielektrikum wie zum Beispiel HfO2 aufweisen kann. Das optionale zweite Dielektrikumsmaterial 30 kann unter Anwendung einer der vorstehend beim Bilden des ersten Dielektrikumsmaterials 28 erwähnten Techniken gebildet werden. In einer Ausführungsform kann die Dicke des optionalen zweiten Dielektrikums 30 in einem Bereich von 1 nm bis 3 nm liegen.
  • Die Metall-Gate-Dünnschicht 32, die gebildet wird, kann ein elementares Metall (z. B. Wolfram, Titan, Tantal, Aluminium, Nickel, Ruthenium, Palladium und Platin), eine Legierung von mindestens einem elementaren Metall, ein Nitrid eines elementaren Metalls (z. B. Wolframnitrid, Aluminiumnitrid und Titannitrid), ein Silicid eines elementaren Metalls (z. B. Wolframsilicid, Nickelsilicid und Titansilicid) und mehrschichtige Kombinationen dieser aufweisen. Die Metall-Gate-Dünnschicht 32 kann unter Anwendung eines herkömmlichen Abscheidungsverfahrens gebildet werden, umfassend zum Beispiel chemische Abscheidung aus der Gasphase (CVD), plasmaunterstützte chemische Abscheidung aus der Gasphase (PECVD), physikalische Abscheidung aus der Gasphase (Physical Vapor Deposition, PVD), Sputtern, Atomschichtabscheidung (Atomic Layer Deposition, ALD) oder andere ähnliche Abscheidungsverfahren. Wenn ein Metallsilicid gebildet wird, wird ein herkömmliches Silicidierungsverfahren angewendet. In einer Ausführungsform weist die Metall-Gate-Dünnschicht 32 eine Dicke von 1 nm bis 100 nm auf.
  • Wie oben angegeben, wird dann eine überdeckende Polysiliciumschicht auf der Metall-Gate-Dünnschicht 32 gebildet, wobei Techniken angewendet werden, die auf dem Fachgebiet wohlbekannt sind. Die überdeckende Polysiliciumschicht, welche anschließend zu einer Polysiliciumleitung 34 strukturiert wird, kann im Rahmen einer geeigneten Verunreinigung dotiert werden, entweder unter Anwendung eines In-situ-Dotierungs-Abscheidungsverfahrens oder unter Anwendung einer Abscheidung, gefolgt von einem Schritt wie Ionenimplantation oder Gasphasendotierung, in welchem die geeignete Verunreinigung in die überdeckende Polysiliciumschicht eingeführt wird.
  • Nach dem Bilden der überdeckenden Polysiliciumschicht wird auf der überdeckenden Polysiliciumschicht eine überdeckende Hartmaskenmaterialschicht gebildet. Das Hartmaskenmaterial kann ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid aufweisen oder es kann ein beliebiger mehrschichtiger Stapel daraus verwendet werden. In einer Ausführungsform ist das eingesetzte Hartmaskenmaterial Siliciumnitrid. Die überdeckende Hartmaskenmaterialschicht kann unter Anwendung eines beliebigen herkömmlichen Abscheidungsverfahrens oder Verfahrens des thermischen Abscheidens gebildet werden, welches dem Fachmann wohlbekannt ist.
  • Bezug nehmend auf 11, ist dort die Struktur der 9 nach dem Bilden eines Abstandhalters 38 veranschaulicht. Wie dargestellt, wird der Abstandhalter 38 auf gegenüberliegenden Seiten der Polysiliciumleitung 34 und auf Abschnitten jedes Halbleiter-Nanodrahts 18'' gebildet, welche nicht von dem Gate bedeckt sind. Der Abstandhalter 38 kann durch Abscheiden einer überdeckenden Dielektrikums-Dünnschicht wie z. B. Siliciumnitrid und anschließendes Ätzen der Dielektrikums-Dünnschicht von allen horizontalen Flächen gebildet werden. In einer Ausführungsform kann beim Bilden des Abstandhalters 38 ein Reaktivionenätzen angewendet werden.
  • Bezug nehmend auf 12, ist dort die Struktur der 11 nach dem Bilden einer Source-Zone auf einer Seite des Gates und einer Drain-Zone auf der anderen Seite des Gates veranschaulicht. Die Source- und Darin-Zone werden durch ein Verfahren des selektiven epitaxialen Anwachsens gebildet, durch welches die frei liegenden Flächen des Halbleiter-Nanodrahts 18'' dicker gemacht werden, wobei ein erster dicker gemachter Halbleiter-Nanodraht-Abschnitt 50A und ein zweiter dicker gemachter Halbleiter-Nanodraht-Abschnitt 50B gebildet werden, welche nicht von dem Gate und den Abstandhaltern bedeckt sind. Durch das epitaxiale Anwachsen werden auch die Halbleiterkontaktzonen 20A, 20B dicker gemacht. In einigen Ausführungsformen wird die Hartmaskenleitung 36 vor dem selektiven epitaxialen Anwachsen unter Anwendung eines herkömmlichen Abzugverfahrens von der Polysiliciumleitung 34 entfernt. In einer solchen Ausführungsform und wie in 12 dargestellt, bildet sich auf der Polysiliciumleitung 34 eine epitaxiale Halbleiterschicht 50C.
  • In der Zeichnung bezeichnet die Bezugszahl 40 die epitaxiale Halbleiterschicht, welche auf der ersten Kontaktzone 20A gebildet wird, während die Bezugszahl 40' die epitaxiale Halbleiterschicht bezeichnet, welche auf der zweiten Kontaktzone 20B gebildet wird. Gemäß der vorliegenden Offenbarung umfasst die Source-Zone die epitaxiale Halbleiterschicht 40 sowie den ersten dicker gemachten Halbleiter-Nanodraht-Abschnitt 50A, während die Drain-Zone die epitaxiale Halbleiterschicht 40' sowie den zweiten dicker gemachten Halbleiter-Nanodraht-Abschnitt 50B umfasst.
  • Durch das epitaxiale Anwachsen können die benachbarten Halbleiterabschnitte zusammenwachsen. In einer Ausführungsform werden die dicker gemachten/zusammengewachsenen Nanodraht-Abschnitte 50A, 50B und die Halbleiterkontaktzonen 20A, 20B durch epitaxiales Anwachsen von zum Beispiel in-situ-dotiertem Silicium (Si) oder einem Siliciumgermanium (SiGe) gebildet, welches entweder gemäß dem n-Typ oder gemäß dem p-Typ dotiert sein kann. Durch das In-Situ-Dotierungs-Epi-Verfahren werden die Source-Zone und die Drain-Zone des Nanodraht-FET gebildet. Als ein Beispiel kann ein Reaktor für chemische Abscheidung aus der Gasphase (CVD) benutzt werden, um das epitaxiale Anwachsen durchzuführen. Vorstufen für die Silicium-Epitaxie umfassen SiCl4, SiH4 in Kombination mit HCl. Die Verwendung von Chlor ermöglicht ein selektives Abscheiden von Silicium nur auf frei liegenden Siliciumflächen. Eine Vorstufe für SiGe kann GeH4 sein, mit welchem man ohne HCl Abscheidungsselektivität erhalten kann. Vorstufen für Dotierstoffe können PH3 oder AsH3 für eine Dotierung des n-Typs und B2H6 für eine Dotierung des p-Typs umfassen. Abscheidungstemperaturen können im Bereich von 550°C bis 1.000°C für die Abscheidung von reinem Silicium liegen und lediglich 300°C für die Abscheidung von reinem Ge betragen.
  • In einigen Ausführungsformen, und falls nicht zuvor durchgeführt, können die Kontaktzonen 20A und 20B nun so dotiert werden, dass sie einen Leitfähigkeitstyp aufweisen, welcher sich von dem Leitfähigkeitstyp des verbleibenden massiven Halbleitersubstrats 12 unterscheidet. Dies kann durch Ionenimplantation oder durch Diffundieren des Dotierstoffs aus den epitaxialen Schichten 40 und 40' in die Kontaktzonen 20A, 20B durch Tempern bei einer Temperatur von mehr als 800°C erreicht werden.
  • Bezug nehmend auf 13, ist dort die in 12 dargestellte Struktur nach dem Bilden einer Metall-Halbleiter-Legierungs-Schicht auf der Source-Zone und der Drain-Zone veranschaulicht. Die Metall-Halbleiter-Legierungs-Schicht kann gebildet werden, indem zunächst auf der Fläche der epitaxial angewachsenen Halbleiterschicht, umfassend die Schichten 50A, 50B, 50C, 40 und 40', ein eine Metall-Halbleiter-Legierung bildendes Metall, wie zum Beispiel Ni, Pt, Co und Legierungen wie NiPt, abgeschieden wird. Anschließend wird ein Tempern durchgeführt, welches eine Reaktion zwischen dem eine Metall-Halbleiter-Legierung bildenden Metall und der epitaxialen Halbleiterschicht bewirkt. Nach dem Tempern kann alles nicht umgesetzte Metall entfernt werden. Wenn Ni verwendet wird, wird die NiSi-Phase aufgrund ihres niedrigen spezifischen Widerstands gebildet. Bildungstemperaturen umfassen zum Beispiel 400°C bis 600°C.
  • In der Zeichnung bezeichnen die Bezugszahlen 42 und 42' eine Metall-Halbleiter-Legierung, welche auf dem ersten bzw. zweiten Halbleiterkontakt 20A bzw. 20B gebildet wird, die Bezugszahl 44A bezeichnet die Metall-Halbleiter-Legierung, welche auf dem ersten dicker gemachten Halbleiter-Nanodraht-Abschnitt 50A gebildet wird, und die Bezugszahl 44B bezeichnet die Metall-Halbleiter-Legierung, welche auf dem zweiten dicker gemachten Halbleiter-Nanodraht-Abschnitt 50B gebildet wird. In Ausführungsformen, bei denen die Hartmaskenleitung 36 entfernt wurde, kann sich auf der Polysiliciumleitung 34 eine Metall-Halbleiter-Legierungs-Schicht 44C bilden, wie in 13 dargestellt.
  • Sobald die Metall-Halbleiter-Legierungs-Schicht gebildet ist, können Deckschichten und Durchkontaktierungen für Verbindungsmöglichkeiten (nicht dargestellt) gebildet werden.
  • Das Verfahren der vorliegenden Offenbarung stellt eine nichtplanare Halbleitereinheit bereit, wie zum Beispiel in den verschiedenen Zeichnungen der vorliegenden Offenbarung dargestellt. Die nichtplanare Halbleitereinheit umfasst mindestens einen Halbleiter-Nanodraht 18'', welcher über einer Halbleiteroxidschicht 26 aufgehängt ist, die auf einem ersten Abschnitt 100 eines massiven Halbleitersubstrats 12 vorhanden ist, wobei ein Endsegment des mindestens einen aufgehängten Halbleiter-Nanodrahts 18'' an einer ersten Halbleiterkontaktzone 20A befestigt ist und ein anderes Endsegment des mindestens einen aufgehängten Halbleiter-Nanodrahts 18'' an einer zweiten Halbleiterkontaktzone 20B befestigt ist. Die erste und zweite Halbleiterkontaktzone (20A, 20B) sind über einem zweiten Abschnitt 102 des massiven Halbleitersubstrats 12 angeordnet und stehen in direktem Kontakt mit diesem. Der zweite Abschnitt 102 des massiven Halbleitersubstrats 12 ist vertikal versetzt und über dem ersten Abschnitt 100 des massiven Halbleitersubstrats 12 angeordnet. Die Einheit umfasst ferner ein Gate 27, welches einen Mittelabschnitt 18''C des mindestens einen aufgehängten Halbleiter-Nanodrahts 18'' umgibt, eine Source-Zone (epitaxiale Halbleiterschichten 40, 50A), welche auf einer ersten Seite des Gates 27 angeordnet ist, und eine Drain-Zone (epitaxiale Halbleiterschichten 40', 50B), welche auf einer zweiten Seite des Gates 27 angeordnet ist, die der ersten Seite des Gates gegenüber liegt. Der zweite Abschnitt 102 des massiven Halbleitersubstrats 12 kann hierin als eine nicht zurückgenommene Fläche bezeichnet werden.
  • Obwohl die vorliegende Offenbarung speziell in Bezug auf verschiedene Ausführungsformen dargestellt und beschrieben worden ist, versteht der Fachmann, dass die vorstehenden und andere Veränderungen in Form und Einzelheiten vorgenommen werden können, ohne von der Idee und dem Umfang der vorliegenden Offenbarung abzuweichen. Die vorliegende Offenbarung soll daher nicht auf die beschriebenen und veranschaulichten genauen Formen und Einzelheiten beschränkt sein, sondern durch den Umfang der anhängenden Patentansprüche bestimmt sein.
  • Industrielle Anwendbarkeit
  • Die vorliegende Erfindung findet industrielle Anwendung in der Entwicklung und Herstellung von Nanodraht-Halbleiter-Feldeffekttransistor(FET)-Einheiten, die in Halbleiter-Wafer eingebaut werden, welche in einer großen Vielfalt von elektronischen und elektrischen Vorrichtungen breite Anwendung finden.

Claims (21)

  1. Nichtplanare Halbleitereinheit, aufweisend: mindestens einen Halbleiter-Nanodraht (18''), welcher über einer Halbleiteroxidschicht (26) aufgehängt ist, die auf einem ersten Abschnitt (100) eines massiven Halbleitersubstrats (12) vorhanden ist, wobei ein Endsegment des mindestens einen aufgehängten Halbleiter-Nanodrahts an einer ersten Halbleiterkontaktzone (20A) befestigt ist und ein anderes Endsegment des mindestens einen aufgehängten Halbleiter-Nanodrahts an einer zweiten Halbleiterkontaktzone (20B) befestigt ist, wobei die erste und zweite Halbleiterkontaktzone über einem zweiten Abschnitt (102) des massiven Halbleitersubstrats angeordnet sind und in direktem Kontakt mit diesem stehen, wobei der zweite Abschnitt des massiven Halbleitersubstrats vertikal versetzt und über dem ersten Abschnitt des massiven Halbleitersubstrats (12) angeordnet ist; ein Gate (27), welches einen Mittelabschnitt (18C) des mindestens einen aufgehängten Halbleiter-Nanodrahts (18'') umgibt; eine Source-Zone (40, 50A), welche auf einer ersten Seite des Gates angeordnet ist; und eine Drain-Zone (40', 50B), welche auf einer zweiten Seite des Gates angeordnet ist, die der ersten Seite des Gates gegenüber liegt.
  2. Nichtplanare Halbleitereinheit nach Anspruch 1, ferner aufweisend einen Abstandhalter, der auf jeder Seite des Gates angeordnet ist.
  3. Nichtplanare Halbleitereinheit nach Anspruch 1, wobei die Source-Zone und die Drain-Zone ein epitaxiales Halbleitermaterial aufweisen, welches auf der ersten und zweiten Halbleiterkontaktzone und auf frei liegenden Flächen des mindestens einen aufgehängten Halbleiter-Nanodrahts angeordnet ist.
  4. Nichtplanare Halbleitereinheit nach Anspruch 1, wobei auf der Source-Zone und der Drain-Zone ein Metall-Halbleiter-Legierungsmaterial angeordnet ist.
  5. Nichtplanare Halbleitereinheit nach Anspruch 1, wobei das Gate einen Gate-Stapel aufweist, welcher mindestens ein Gate-Dielektrikums-Material und eine Metall-Gate-Dünnschicht aufweist, die auf dem mindestens einen Gate-Dielektrikums-Material angeordnet ist.
  6. Nichtplanare Halbleitereinheit nach Anspruch 1, wobei der mindestens eine aufgehängte Halbleiter-Nanodraht elliptisch oder zylindrisch geformt ist.
  7. Nichtplanare Halbleitereinheit nach Anspruch 1, ferner aufweisend eine Polysiliciumleitung auf dem Gate, wobei die Polysiliciumleitung senkrecht zu dem mindestens einen aufgehängten Halbleiter-Nanodraht ausgerichtet ist.
  8. Nichtplanare Halbleitereinheit nach Anspruch 7, ferner aufweisend eine Metall-Halbleiter-Legierung auf der Polysiliciumleitung.
  9. Nichtplanare Halbleitereinheit nach Anspruch 1, wobei die erste und zweite Halbleiterkontaktzone einen ersten Leitfähigkeitstyp aufweisen und das massive Halbleitersubstrat einen zweiten Leitfähigkeitstyp aufweist, wobei sich der erste Leitfähigkeitstyp von dem zweiten Leitfähigkeitstyp unterscheidet.
  10. Nichtplanare Halbleitereinheit nach Anspruch 1, wobei der mindestens eine aufgehängte Halbleiter-Nanodraht eine Vielzahl von aufgehängten Halbleiter-Nanodrähten aufweist, welche parallel zueinander ausgerichtet sind.
  11. Verfahren zum Bilden einer nichtplanaren Halbleitereinheit, aufweisend: Bilden mindestens einer Halbleiterverdrahtungszone (18'') innerhalb eines massiven Halbleitersubstrats (12); Bereitstellen eines Opfer-Abstandhalters (22) für vertikale Seitenwände der mindestens einen Halbleiterverdrahtungszone; Entfernen von Abschnitten des massiven Halbleitersubstrats (12), um einen Unterschnitt unterhalb des Opfer-Abstandhalters und einen vertikalen Halbleitersäulenabschnitt direkt unterhalb der mindestens einen Halbleiterverdrahtungszone bereitzustellen; Durchführen eines Oxidationsverfahrens, durch welches eine zurückgenommene Fläche des massiven Halbleitersubstrats in einen horizontalen Halbleiteroxidabschnitt umgewandelt wird und der vertikale Halbleitersäulenabschnitt in einen vertikalen Halbleiteroxid-Säulenabschnitt umgewandelt wird; Entfernen zumindest des vertikalen Halbleiteroxid-Säulenabschnitts und des Opfer-Abstandhalters (22), wobei mindestens ein aufgehängter Halbleiter-Nanodraht gebildet wird, während zumindest ein Abschnitt des horizontalen Halbleiteroxidabschnitts auf der zurückgenommenen Fläche des massiven Halbleitersubstrats behalten wird, wobei der mindestens eine aufgehängte Halbleiter-Nanodraht ein Endsegment, welches an einer ersten Halbleiterkontaktzone (20A) befestigt ist, und ein anderes Endsegment aufweist, welches an einer zweiten Halbleiterkontaktzone (20B) befestigt ist, wobei die erste und zweite Halbleiterkontaktzone über einem nicht zurückgenommenen Abschnitt des massiven Halbleitersubstrats angeordnet sind und mit diesem in direktem Kontakt stehen; Durchführen eines Wasserstoff-Temperns auf dem mindestens einen aufgehängten Halbleiter-Nanodraht; Bereitstellen eines Gates (27), welches einen Mittelabschnitt des mindestens einen aufgehängten Halbleiter-Nanodrahts (18'') umgibt; und Bilden einer Source-Zone (40, 50A), welche auf einer ersten Seite des Gates angeordnet ist, und einer Drain-Zone (40', 50B), welche auf einer zweiten Seite des Gates angeordnet ist, die der ersten Seite des Gates gegenüber liegt.
  12. Verfahren nach Anspruch 11, ferner aufweisend Bilden eines Abstandhalters auf jeder Seite des Gates vor dem Bilden der Source-Zone und der Drain-Zone.
  13. Verfahren nach Anspruch 11, wobei das Bilden der Source-Zone und der Drain-Zone epitaxiales Anwachsen eines Halbleitermaterials auf der ersten und zweiten Halbleiterkontaktzone und frei liegenden Flächen des mindestens einen aufgehängten Halbleiter-Nanodrahts aufweist.
  14. Verfahren nach Anspruch 11, ferner aufweisend Bilden eines Metall-Halbleiter-Legierungs-Materials, welches auf der Source-Zone und der Drain-Zone angeordnet ist.
  15. Verfahren nach Anspruch 11, wobei durch das Wasserstofftempern mindestens ein elliptisch oder zylindrisch geformter aufgehängter Halbleiter-Nanodraht bereitgestellt wird.
  16. Verfahren nach Anspruch 11, ferner aufweisend Bilden einer Polysiliciumleitung auf dem Gate vor dem Bilden der Source-Zone und der Drain-Zone, wobei die Polysiliciumleitung senkrecht zu dem mindestens einen aufgehängten Halbleiter-Nanodraht ausgerichtet ist.
  17. Verfahren nach Anspruch 11, ferner aufweisend Bilden einer Metall-Halbleiter-Legierung auf der Polysiliciumleitung.
  18. Verfahren nach Anspruch 11, wobei die erste und zweite Halbleiterkontaktzone einen ersten Leitfähigkeitstyp aufweisen und das massive Halbleitersubstrat einen zweiten Leitfähigkeitstyp aufweist, wobei sich der erste Leitfähigkeitstyp von dem zweiten Leitfähigkeitstyp unterscheidet.
  19. Verfahren nach Anspruch 11, wobei das Entfernen von Abschnitten des massiven Halbleitersubstrats zum Bereitstellen des Unterschnitts und des vertikalen Halbleitersäulenabschnitts ein Aussparungsätzen aufweist.
  20. Verfahren nach Anspruch 11, wobei das Entfernen zumindest des vertikalen Halbleiteroxid-Säulenabschnitts unterhalb der mindestens einen Halbleiterverdrahtungszone ein anisotropes Ätzen aufweist.
  21. Verfahren nach Anspruch 11, ferner aufweisend Dünnermachen des mindestens einen aufgehängten Halbleiter-Nanodrahts nach dem Durchführen des Wasserstofftemperns, wobei das Dünnermachen eine Oxidation, gefolgt von einem Ätzen, aufweist.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219384B (zh) * 2013-04-03 2015-05-20 北京大学 一种抗单粒子辐射的多栅器件及其制备方法
CN103872140B (zh) * 2014-03-06 2017-09-29 北京大学 一种基于纳米线的平面环栅晶体管及其制备方法
CN105590856B (zh) * 2014-10-24 2019-01-25 中芯国际集成电路制造(上海)有限公司 一种纳米线器件的制作方法
CN106033725B (zh) * 2015-03-13 2020-10-16 联华电子股份有限公司 半导体元件及其制作工艺
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9349868B1 (en) 2015-06-26 2016-05-24 International Business Machines Corporation Gate all-around FinFET device and a method of manufacturing same
KR102373620B1 (ko) 2015-09-30 2022-03-11 삼성전자주식회사 반도체 장치
CN108701653B (zh) * 2016-02-25 2022-07-29 株式会社索思未来 半导体集成电路装置
US9643179B1 (en) 2016-06-24 2017-05-09 International Business Machines Corporation Techniques for fabricating horizontally aligned nanochannels for microfluidics and biosensors
US10164041B1 (en) 2017-10-23 2018-12-25 Globalfoundries Inc. Method of forming gate-all-around (GAA) FinFET and GAA FinFET formed thereby

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894359B2 (en) * 2002-09-04 2005-05-17 Nanomix, Inc. Sensitivity control for nanotube sensors
DE102004001340A1 (de) * 2004-01-08 2005-08-04 Infineon Technologies Ag Verfahren zum Herstellen eines Nanoelement-Feldeffektransistors, Nanoelement-Feldeffekttransistor und Nanoelement-Anordnung
KR101272012B1 (ko) 2007-11-28 2013-06-07 삼성전자주식회사 반도체 장치의 제조 방법
US7560358B1 (en) 2007-12-31 2009-07-14 Intel Corporation Method of preparing active silicon regions for CMOS or other devices
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US7893492B2 (en) 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US7871873B2 (en) 2009-03-27 2011-01-18 Global Foundries Inc. Method of forming fin structures using a sacrificial etch stop layer on bulk semiconductor material
US7902541B2 (en) 2009-04-03 2011-03-08 International Business Machines Corporation Semiconductor nanowire with built-in stress
US8455334B2 (en) 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8536563B2 (en) * 2010-09-17 2013-09-17 International Business Machines Corporation Nanowire field effect transistors

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