DE102016119017B4 - Verfahren zur Halbleitervorrichtungsherstellung mit verbesserter Source-Drain-Epitaxie - Google Patents

Verfahren zur Halbleitervorrichtungsherstellung mit verbesserter Source-Drain-Epitaxie Download PDF

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Abstract

Verfahren zum Bilden einer Halbleitervorrichtung, aufweisend:Empfangen eines Vorläufers mit einem Substrat (202) und ersten (208a) und zweiten Gatestrukturen (208b) über dem Substrat (202), wobei die ersten Gatestrukturen (208a) eine größere Teilung aufweisen als die zweiten Gatestrukturen (208b);Abscheiden einer ersten Dielektrikumschicht (232), die das Substrat (202) und die ersten Gatestrukturen (208a) und zweiten Gatestrukturen (208b) abdeckt;Ausführen eines ersten Ätzprozesses an der ersten Dielektrikumschicht (232), wodurch ein erster Abschnitt der ersten Dielektrikumschicht (232) über dem Substrat (202) neben den ersten und den zweiten Gatestrukturen (208a, 208b) entfernt wird, während ein zweiter Abschnitt der ersten Dielektrikumschicht (232) über Seitenwänden der ersten (208a) und zweiten Gatestrukturen (208b) verbleibt, wobei der zweite Abschnitt der ersten Dielektrikumschicht (232) über den Seitenwänden der zweiten Gatestrukturen (208b) dicker ist als über den Seitenwänden der ersten Gatestrukturen (208a);Ätzen des Substrats (202), um dritte Aussparungen (240a) neben den ersten (208a) Gatestrukturen (208a) und vierte Aussparungen (240b) neben den zweiten Gatestrukturen (208b) zu bilden; undepitaktisches Wachsen fünfter Halbleitermerkmale (242a) in den dritten Aussparungen (240a) und sechster Halbleitermerkmale (242b) in den vierten Aussparungen (240b).

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie für integrierte Schaltungen (IC) ist exponentiell gewachsen. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die geometrische Größe (d. h. die kleinste Komponente (oder Leitung), die sich mit einem Herstellungsprozess erreichen lässt) abgenommen hat. Dieser Abwärtsskalierungsprozess bietet allgemein Vorteile durch Steigerung der Produktionseffizienz und Senkung der damit verbundenen Kosten. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Während Halbleitervorrichtungen wie Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) durch verschiedene Technologieknoten verkleinert wurden, wurden beispielsweise gespannte Source/Drain-Merkmale (z. B. Stressorregionen) unter Verwendung von epitaktischem (epi) Halbleitermaterial implementiert, um die Ladungsträgerbeweglichkeit und die Vorrichtungsperformance zu verbessern. Das Bilden eines MOSFET mit Stressorregionen wächst häufig epitaktisch Silizium (Si), um erhöhte Source- und Drain- (S/D) -Merkmale für eine n-Vorrichtung zu bilden und wächst epitaktisch Siliziumgermanium (SiGe), um erhöhte S/D-Merkmale für eine p-Vorrichtung zu bilden. Verschiedene Techniken, die an Formen, Konfigurationen und Materialien dieser S/D-Merkmale gerichtet sind, sind implementiert worden, um die Transistorvorrichtungsperformance weiter zu verbessern. Obwohl existierende Herangehensweisen für ihre Verwendungszwecke generell geeignet gewesen sind, waren sie nicht in jeder Hinsicht vollständig zufriedenstellend. Bei einer Vorrichtung mit Speichervorrichtungen und Logikvorrichtungen sind beispielsweise die Transistordichten in der Speichervorrichtungsregion generell höher als in der Logikvorrichtungsregion, was den erhöhten S/D-Merkmalen unterschiedliche Anforderungen in den zwei Regionen auferlegt und Herausforderungen beim gleichzeitigen Wachsen der erhöhten S/D-Merkmale in beiden Regionen hervorbringt.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in DE 10 2013 103 798 A1 und US 2014 / 0 239255 A1 . Diese lehren, dass ein erster Fin-Transistor in einem SRAM-Bereich und ein zweiter Fin-Transistor in einem Logik-Bereich verschiedene Spannungs-Umgebungen haben, wobei die Source/Drain-Bereiche die Spannung auf den jeweiligen Kanal ausüben.
  • Die Erfindung wird durch den Hauptanspruch und den nebengeordneten Patentanspruch definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung wird aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß der üblichen Praxis in der Branche verschiedene Merkmale nicht maßstäblich gezeichnet sind und nur für Veranschaulichungszwecke verwendet werden. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder verkleinert sein.
    • Die 1A und 1B zeigen ein Blockdiagramm eines Verfahrens zur Bildung einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2A veranschaulicht eine Draufsicht eines Abschnitts einer Halbleiterstruktur bei einer Herstellungsstufe gemäß dem Verfahren der 1A und 1B, gemäß einigen Ausführungsformen.
    • 2B veranschaulicht abschnittsweise perspektivische Ansichten der Halbleiterstruktur von 2A gemäß einigen Ausführungsformen.
    • Die 2C und 2D veranschaulichen abschnittsweise Querschnittansichten der Halbleiterstruktur von 2A gemäß einigen Ausführungsformen.
    • Die 3, 4A, 4B, 5, 6, 7, 8, 9, 10A, 10B, 11, 12, 13, 14 veranschaulichen abschnittsweise Querschnittansichten der Halbleiterstruktur von 2A bei verschiedenen Herstellungsstufen gemäß dem Verfahren der 1A und 1B, gemäß einigen Ausführungsformen.
    • 15 zeigt ein Blockdiagramm eines nicht anspruchsgemäßen Verfahrens zum Bilden einer Halbleitervorrichtung.
    • Die 16 und 17 veranschaulichen abschnittsweise Querschnittansichten der Halbleiterstruktur von 2A bei verschiedenen Herstellungsstufen gemäß dem Verfahren der 15.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Die vorliegende Offenbarung betrifft generell Verfahren für die Halbleitervorrichtungsherstellung und insbesondere Verfahren zum Bilden von Feldeffekttransistoren (FETs) mit erhöhten epitaktischen S/D-Merkmalen in Speichervorrichtungen (z. B. SRAM-Zellen) und Logikvorrichtungen wie Ein-/Ausgabe-(I/O) -Vorrichtungen und Logikgatter einschließlich UND, ODER, NOR und Invertern. Generell befinden sich Speichervorrichtungen und Logikvorrichtungen in getrennten Regionen eines ICs. Ferner weisen Speichervorrichtungen generell eine höhere Transistordichte (d. h., eine kleinere Transistorteilung) auf als Logikvorrichtungen, um eine erhöhte Speicherkapazität des ICs bereitzustellen. Dies bringt einige Herausforderungen hervor, um die erhöhten S/D-Merkmale in beiden Arten von Vorrichtungen zur gleichen Zeit zu bilden. Einerseits ist gewünscht, dass die S/D-Merkmale in den Logikvorrichtungen ein großes Volumen aufweisen, um die Kanalregionen der Vorrichtungen zugunsten verbesserter Ladungsträgerbeweglichkeit zu beanspruchen oder zu spannen. Anderseits könnten die S/D-Merkmale in den Speichervorrichtungen, wenn sie zu hoch gewachsen werden, dort, wo getrennte S/D-Merkmale gewünscht sind, verschmelzen. Verfahren, die Anforderungen für die Speichervorrichtungen als auch für die Logikvorrichtungen gleichzeitig erfüllen, sind aufgrund ihrer verbesserten Produktionseffizienz gewünscht. Diese sind die Aufgabe der vorliegenden Offenbarung.
  • Unter Bezugnahme auf die 1A und 1B ist ein Verfahren 100 zum Bilden einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung gezeigt. Das Verfahren 100 ist ein Beispiel. Zusätzliche Arbeitsvorgänge können vor, während und nach dem Verfahren 100 vorgesehen sein und einige beschriebene Arbeitsvorgänge können für zusätzliche Ausführungsformen des Verfahrens ausgetauscht, eliminiert oder verschoben werden. Das Verfahren 100 wird nachfolgend in Verbindung mit den 2A bis 14 beschrieben, die unterschiedliche Ansichten einer Halbleiterstruktur 200 gemäß verschiedenen Aspekten der vorliegenden Offenbarung sind.
  • Wie gezeigt wird, veranschaulicht die Halbleiterstruktur 200 verschiedene FinFETs in zwei Vorrichtungsregionen eines Substrats: eine erste Vorrichtungsregion zum Bilden von p-FinFETs und eine zweite Vorrichtungsregion zum Bilden von n-FinFETs. Weiter umfassen die verschiedenen FinFETs für Speichervorrichtungen und FinFETs für Logikvorrichtungen in jeder von den ersten und zweiten Vorrichtungsregionen. Die Anzahl und Arten der Vorrichtungsregionen und die Anzahl und Arten von FinFETs werden zur Vereinfachung und Erleichterung des Verständnisses bereitgestellt und begrenzen nicht zwangsläufig die Ausführungsformen auf irgendwelche Arten von Vorrichtungen, irgendeine Anzahl von Vorrichtungen, irgendeine Anzahl von Regionen oder irgendeine Konfiguration von Strukturen von Regionen. Beispielsweise kann das gleiche erfindungsgemäße Konzept beim Herstellen planarer FET-Vorrichtungen angewandt werden. Des Weiteren kann die Halbleiterstruktur 200 eine Zwischenvorrichtung sein, die während des Verarbeitens eines ICs oder eines Abschnitts davon hergestellt wird, die Static Random Access Memory (SRAM) und/oder andere Logikschaltungen, passive Bauelemente, wie Widerstände, Kondensatoren und Induktoren, und aktive Bauelemente wie p-FETs (PFETs), n-FETs (NFETs), FinFETs, Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), Komplementär-Metalloxid-Halbleiter- (CMOS) -Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon umfassen kann.
  • Unter Bezugnahme auf 1A empfängt bei Arbeitsvorgang 102 das Verfahren 100 einen Vorläufer der Halbleiterstruktur 200 oder er wird bereitgestellt. Zur Erleichterung der Beschreibung wird der Vorläufer auch als die Halbleiterstruktur 200 bezeichnet. Unter Bezugnahme auf 2A in einer Draufsicht umfasst die Halbleiterstruktur 200 eine erste Vorrichtungsregion 200a und eine zweite Vorrichtungsregion 200b. Die erste Vorrichtungsregion 200a umfasst verschiedene aktive Finnenregionen (oder Finnen) 204a und 204b (zwei jeweils gezeigt) und die zweite Vorrichtungsregion 200b umfasst verschiedene aktive Finnenregionen (oder Finnen) 204c und 204d (zwei jeweils gezeigt). Bei einer Ausführungsform sind die Finnen 204a und 204b geeignet, um p-FinFETs zu bilden, und die Finnen 204c und 204d sind geeignet, um n-FinFETs zu bilden. Bei einer weiteren Ausführungsform sind die Finnen 204a und 204b geeignet, um n-FinFETs zu bilden, und die Finnen 204c und 204d sind geeignet, um p-FinFETs zu bilden. Die Halbleiterstruktur 200 umfasst weiter verschiedene Gatestrukturen 208a, 208b, 208c und 208d. Die Gatestrukturen 208a-d können unterschiedliche Teilungen aufweisen. Eine Teilung ist ein Abstand von einer Gatestruktur zu einer benachbarten Gatestruktur. Eine Teilung kann als von einem Rand einer Gatestruktur zu einem entsprechenden Rand der benachbarten Gatestruktur (wie gezeigt in 2A) oder von einer Mittellinie einer Gatestruktur zur entsprechenden Mittellinie einer benachbarten Struktur (nicht gezeigt) definiert werden. Insbesondere greifen die Gatestrukturen 208a in die Finnen 204a ein und weisen eine erste Teilung P1 auf und die Gatestrukturen 208b greifen in die Finnen 204b ein und weisen eine zweite Teilung P2 auf. Bei der vorliegenden Ausführungsform ist P1 größer als P2. Bei einer Ausführungsform bilden die Gatestrukturen 208a (oder ihre Ableitungen) und die Finnen 204a gemeinsam FinFETs für eine oder mehrere Logikvorrichtungen, während die Gatestrukturen 208b (oder ihre Ableitungen) und die Finnen 204b gemeinsam FinFETs für eine oder mehrere Speichervorrichtungen bilden. Ähnlich greifen die Gatestrukturen 208c in die Finnen 204c ein und weisen eine dritte Teilung P3 auf und die Gatestrukturen 208d greifen in die Finnen 204d ein und weisen eine vierte Teilung P4 auf. Bei der vorliegenden Ausführungsform ist P3 größer als P4. Bei einer Ausführungsform bilden die Gatestrukturen 208c (oder ihre Ableitungen) und die Finnen 204c gemeinsam FinFETs für eine oder mehrere Logikvorrichtungen, während die Gatestrukturen 208d (oder ihre Ableitungen) und die Finnen 204d gemeinsam FinFETs für eine oder mehrere Speichervorrichtungen bilden.
  • Unter Bezugnahme auf 2B ist abschnittsweise eine perspektivische Ansicht der Halbleiterstruktur 200 gezeigt, wobei zwei Gatestrukturen 208a über zwei Finnen 204a in der Vorrichtungsregion 200a gezeigt sind. Die Halbleiterstruktur 200 umfasst ein Substrat 202, das sich sowohl in den Vorrichtungsregionen 200a und 200b als auch einer Isolierungsstruktur 206 über dem Substrat 202 erstreckt. Die Finnen 204a (und die anderen Finnen 204b-d, obwohl hier nicht gezeigt) erstrecken sich vom Substrat 202 nach oben und durch die Isolierungsstruktur 206. Das Substrat 202 ist in der vorliegenden Ausführungsform ein Siliziumsubstrat. Alternativ kann das Substrat 202 einen weiteren Elementhalbleiter wie Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen. Bei noch einer weiteren Alternative ist das Substrat 202 ein Halbleiter auf Isolator (SOI), wie ein Halbleitersubstrat mit einer vergrabenen Dielektrikumschicht, auf der die Finnen 204a-d stehen. Die Isolierungsstruktur 206 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, fluordotiertes Silikatglas (FSG), ein Low-k-Dielektrikum, einen Luftspalt und/oder ein anderes geeignetes Isoliermaterial umfassen. Die Isolierungsstruktur 206 kann eine flache Grabenisolation (STI), Feldoxid und/oder andere geeignete Strukturen sein. Die Isolierungsstruktur 206 kann eine Mehrschichtstruktur umfassen, die beispielsweise eine oder mehrere Auskleidungsschichten aus thermischem Oxid aufweist.
  • Die Finnen 204a-d können unter Verwendung einer geeigneten Verfahrensweise hergestellt sein, die Fotolithografie und Ätzprozesse umfasst. Bei einigen Ausführungsformen werden die Finnen 204a-d durch eine Verfahrensweise gebildet, die das Bilden von flache Grabenisolation- (STI) -Merkmalen 206; und das epitaktische Wachsen eines Halbleitermaterials, um die Finnen 204a-d zu bilden, umfasst. Bei einigen Ausführungsformen werden die Finnen 204a-d durch eine Verfahrensweise gebildet, die das Bilden von flache Grabenisolation- (STI) -Merkmalen 206 und das Aussparen der STI-Merkmale 206, um die Finnen 204a-d zu bilden, umfasst. Bei einigen Beispielen umfasst das Bilden der STI-Merkmale 206 einen Fotolithographieprozess, um eine strukturierte Resistschicht zu bilden; das Ätzen einer darunterliegenden Hartmaske durch die Öffnungen der strukturierten Resistschicht; das Ätzen des Substrats 202 durch die Öffnungen der Maske, um Gräben im Substrat 202 zu bilden; das Füllen der Gräben mit einem oder mehreren Dielektrika; und das Ausführen eines chemisch-mechanischen Polieren- (CMP) -Prozesses, um die STI-Merkmale 206 zu bilden. Der Fotolithographieprozess kann das Bilden einer Fotoresist- (Resist-) -Schicht über dem Substrat 202; das Belichten der Resistschicht gegenüber einer Struktur, das Ausführen von Härten nach Belichten; und das Entwickeln der Resistschicht, um die strukturierte Resistschicht zu bilden, umfassen. In verschiedenen Beispielen kann der Ätzprozess Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen. Ein Trockenätzprozess kann beispielsweise ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCL4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmas und/oder Kombinationen davon implementieren. Ein Nassätzprozess kann beispielsweise Ätzen in verdünnter Fluorwasserstoffsäure (DHF); Kaliumhydroxid- (KOH) -Lösung; Ammoniak; einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Ethansäure (CH3COOH) enthält; oder einem anderen geeigneten Nassätzmittel umfassen. Es können viele andere Ausführungsformen von Verfahren, um die Finnen 204a-d auf dem Substrat 202 zu bilden, sein.
  • 2C zeigt eine Querschnittansicht der Halbleiterstruktur 200 entlang den Linien „AA“, „BB“, „CC“ und „DD“ von 2A, während 2D eine Querschnittansicht der Halbleiterstruktur 200 entlang den Linien „EE“ und „FF“ von 2A zeigt. Unter gemeinsamer Bezugnahme auf die 2C und 2D umfassen die Finnen 204a, 204b, 204c und 204d entsprechend die Source- und Drain- (S/D) - Regionen 210a, 210b, 210c und 210d und die Kanalregionen 212a, 212b, 212c und 212d. Die Gatestrukturen 208a-d sind entsprechend über den Kanalregionen 212a-d angeordnet. Jede der Gatestrukturen 208a-d kann eine Gatedielektrikumschicht 222, eine Gateelektrodenschicht 224 und eine Hartmaskenschicht 226 umfassen. Die Gatestrukturen 208a-d können eine oder mehrere zusätzliche Schichten umfassen. Bei einer Ausführungsform umfasst die Gateelektrodenschicht 224 Polysilizium. Bei der vorliegenden Ausführungsform sind die Gatestrukturen 208a-d Opfergatestrukturen, d. h., Platzhalter für endgültige Gatestapel.
  • Die Gatedielektrikumschicht 222 kann ein Dielektrikum wie Siliziumoxid umfassen und kann durch chemische Oxidation, Thermooxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder andere geeignete Verfahren gebildet sein. Die Gateelektrodenschicht 224 kann eine einzelne Schicht oder eine Mehrschichtstruktur umfassen. Bei einer Ausführungsform umfasst die Gateelektrodenschicht 224 polykristallines Silizium (Polysilizium) oder amorphes Silizium. Die Gateelektrodenschicht 224 kann durch geeignete Abscheidungsprozesse wie chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD) und plasmaverstärkte CVD (PECVD) gebildet sein. Bei einer Ausführungsform ist die Hartmaskenschicht 226 eine Schicht aus Siliziumnitrid oder Siliziumoxid. Bei einigen Beispielen kann die Hartmaskenschicht 226 zwei oder mehr Filme, wie beispielsweise einen Siliziumoxidfilm und einen Siliziumnitridfilm umfassen. Die Hartmaskenschicht 226 kann durch Abscheidungs- und Ätzprozesse gebildet sein, die denjenigen für das Bilden der Gatedielektrikumschicht 222 und der Gateelektrodenschicht 224 ähnlich sind. Bei einer Ausführungsform werden die Schichten 222, 224 und 226 zuerst als Deckschichten über dem Substrat 202 mit den aktiven Finnenregionen 204a-d abgeschieden. Dann werden die Deckschichten durch einen Prozess gebildet, der Fotolithografieprozesse und Ätzprozesse umfasst, wodurch Abschnitte der Deckschichten entfernt und die verbleibenden Abschnitte über dem Substrat 202 als die Schichten 222, 224, 226 bewahrt werden.
  • Bei Arbeitsvorgang 104 führt das Verfahren 100 (1A) eine schwach dotierte Source/Drain- (LDD) -Ionenimplantation 228 aus. Unter Bezugnahme auf 3 wird die Ionenimplantation 228 ausgeführt, um LDD-Regionen im Substrat 202 zu bilden. Der LDD-Implantierprozess 228 kann n-Dotierstoffe, wie Phosphor (P) oder Arsen (As), für die NFETs oder p-Dotierstoffe, wie Bor (B) oder Indium (In), für die PFETs einsetzen. Der Arbeitsvorgang 104 kann beispielsweise einen n-Dotierstoff bzw. n-Dotierstoffe in die Region 200a und einen p-Dotierstoff bzw. p-Dotierstoffe in die Region 200b oder umgekehrt implantieren. Die LDD-Regionen sind selbstausrichtend mit den Gatestrukturen 208a-b. Eine Maskenschicht (nicht gezeigt) kann verwendet werden, um die Region 200b abzudecken, wenn die Region 200a dem Ionenimplantationsprozess 228 unterworfen wird. Bei einigen Ausführungsformen ist die Maskenschicht ein strukturierter Fotoresist. Bei einigen Ausführungsformen ist die Maskenschicht eine strukturierte Hartmaske aus einem Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder einer Kombination davon. Die Maskenschicht wird entfernt, nachdem die LDD-Implantation in der Region 200a abgeschlossen ist. Ähnlich führt der Arbeitsvorgang 104 Ionenimplantation in der Region 200b aus, während eine Maskenschicht die Region 200a abdeckt, obwohl dies nicht gezeigt ist. Die Maskenschicht wird entfernt, nachdem die LDD-Implantation in der Region 200b abgeschlossen ist.
  • Bei Arbeitsvorgang 106 bildet das Verfahren 100 (1A) Abstandselemente 230 über dem Substrat 202 und auf Seitenwänden der Gatestrukturen 208a-d und den aktiven Finnenregionen 204a-d. Unter Bezugnahme auf 4A werden die Abstandselemente 230 auf Seitenwänden der Gatestrukturen 208a-d gebildet. Unter Bezugnahme auf 4B werden die Abstandselemente 230 auf Seitenwänden der aktiven Finnenregionen 204a-b gebildet. Obwohl dies nicht gezeigt ist, werden die Abstandselemente 230 auch auf Seitenwänden der aktiven Finnenregionen 204c-d gebildet. Die Abstandselemente 230 auf den Seitenwänden der aktiven Finnenregionen 204a-d werden auch als Finnenseitenwand- (FSW) -Abstandselemente 230 bezeichnet, während die Abstandselemente 230 auf den Seitenwänden der Gatestrukturen 208a-d auch als Gateseitenwand- (GSW) -Abstandselemente 230 bezeichnet werden. Die Abstandselemente 230 umfassen ein Dielektrikum wie Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonitrid, ein Low-k-Nitrid oder eine Kombination davon. Die Abstandselemente 230 können mehrere Filme wie einen Siliziumoxidfilm und einen Siliziumnitridfilm umfassen. Bei einer Ausführungsform weisen die Abstandselemente 230 eine Dicke in einem Bereich von ungefähr 2 bis zu ungefähr 10 nm auf. Das Bilden der Abstandselemente 230 kann Abscheiden und anisotropes Ätzen umfassen. Bei einigen Beispielen kann das Abscheiden CVD, ALD oder andere geeignete Verfahren umfassen. Bei einigen Beispielen kann das anisotrope Ätzen ein Trockenätzen wie ein Plasmaätzen mit einer Vorspannung und einem geeigneten Ätzmittel wie CF4, SF6, NF3, CH2F2 oder eine Kombination davon umfassen. Bei einer Ausführungsform sind die FSW-Abstandselemente 230 optional, d. h., sie können durch einen oder mehrere selektive Ätzprozesse entfernt werden.
  • Bei Arbeitsvorgang 108 scheidet das Verfahren 100 (1A) eine erste Dielektrikumschicht 232 ab, die das Substrat 202, die Isolierungsstruktur 206 und die Gatestrukturen 208a-d abdeckt. Unter Bezugnahme auf 5 wird die erste Dielektrikumschicht 232 über den oberen Flächen des Substrats 202 und den Gatestrukturen 208a-d und über den Seitenwänden der aktiven Finnenregionen 204a-d und den Gatestrukturen 208a-d abgeschieden. Insbesondere wird die erste Dielektrikumschicht 232 über beiden Regionen 200a und 200b abgeschieden. Bei einer Ausführungsform umfasst die erste Dielektrikumschicht 232 ein Nitrid, wie Siliziumnitrid oder Siliziumoxinitrid. Die erste Dielektrikumschicht 232 kann als eine konforme Schicht, d. h., mit einer im Wesentlichen gleichförmigen Dicke, als eine Überdeckung über den verschiedenen Strukturen abgeschieden werden. Alternativ kann die Dicke von der ersten Dielektrikumschicht 232 uneinheitlich sein. Bei einigen Ausführungsformen liegt die Dicke von der ersten Dielektrikumschicht 232 in einem Bereich von ungefähr 2 nm bis zu ungefähr 10 nm, wie ungefähr 4 nm. Wie später gezeigt wird, beeinflusst die Dicke von der ersten Dielektrikumschicht 232 auf den Seitenwänden der Gatestruktur 208a-d die Nähe der S/D-Epitaxie zu den Kanalregionen 212a-d. Die erste Dielektrikumschicht 232 kann unter Verwendung von CVD, ALD oder anderen geeigneten Verfahren abgeschieden werden.
  • Bei Arbeitsvorgang 110 bildet das Verfahren 100 (1A) ein Maskierelement 234 über der Region 200b. Unter Bezugnahme auf 6 wird das Maskenelement 234 über den verschiedenen Strukturen in der Region 200b abgeschieden, während die erste Dielektrikumschicht 232 in der Region 200a freigelegt wird. Bei einer Ausführungsform ist das Maskierelement 234 ein strukturierter Resist und wird durch einen Prozess gebildet, der Aufschleudern eines Resist über der Vorrichtung 200, Vorhärten des Resists, das Belichten des Resists gegenüber einer Struktur, das Ausführen von Einbrennprozessen nach dem Belichten und Entwickeln des Resists, um das Maskierelement 234 einschließlich des Resists zu bilden, umfasst.
  • Bei Arbeitsvorgang 112 führt das Verfahren 100 (1A) einen Ätzprozess 236 an der ersten Dielektrikumschicht 232 in der Region 200a aus, während das Maskierelement 234 die erste Dielektrikumschicht 232 in der Region 200b schützt. Unter Bezugnahme auf 7 entfernt der Ätzprozess 236 die erste Dielektrikumschicht 232 von den oberen Flächen des Substrats 202 und den Gatestrukturen 208a-d, während er entsprechend einen vertikalen Abschnitt 232a und 232b von der ersten Dielektrikumschicht 232 auf den Seitenwänden der Gatestrukturen 208a und 208b hinterlässt. Bei einer Ausführungsform ist der Ätzprozess 236 zu Material(ien) von der ersten Dielektrikumschicht 232 selektiv. Während des Ätzens der ersten Dielektrikumschicht 232 ätzt mit anderen Worten der Ätzprozess 236 die Hartmaskenschicht 226 und das Substrat 202 nicht (oder ätzt sie unwesentlich). Bei einer Ausführungsform ist der Ätzprozess 236 ein anisotroper Trockenätzprozess, der geeignet vorgespannt ist, um vertikal eine viel schnellere Ätzrate bereitzustellen als seitlich.
  • Wie in Bezug auf 2A beschrieben, unterscheidet sich die Vorrichtungsdichte in Speichervorrichtungsregionen und in Logikvorrichtungsregionen in der Halbleiterstruktur 200. Die Speichervorrichtungsregionen weisen generell eine höhere Vorrichtungsdichte auf als die Logikvorrichtungsregionen. Beispielsweise ist die Gateteilung P2 kleiner als die Gateteilung P1-in 2A. Obwohl dies nicht gezeigt ist, können die Finnenteilungen (Abstand von einer aktiven Finnenregion zu einer benachbarten aktiven Finnenregion) auch in den zwei Regionen unterschiedlich sein, wobei die Finnenteilung in den Speichervorrichtungsregionen kleiner ist als in den Logikvorrichtungsregionen. Die unterschiedliche Packungsdichte verbunden mit der Topographie der aktiven Finnenregionen 204a-b und der Gatestrukturen 208a-b erzeugt Belastungseffekte beim Ätzprozess 236. Der Ätzprozess 236 kann mit anderen Worten die erste Dielektrikumschicht 232 mit geringfügig unterschiedlichen Ätzraten in der Speichervorrichtungsregion und in der Logikvorrichtungsregion entfernen. In der vorliegenden Offenbarung ist der Ätzprozess 236 derart angepasst, dass er unterschiedliche seitliche Ätzraten an der ersten Dielektrikumschicht 232 aufweist, während er die erste Dielektrikumschicht 232 von der oberen Fläche des Substrats 202 vollständig entfernt. Ein Endergebnis ist, dass die ersten Dielektrikumschichten 232a und 232b entsprechend unterschiedliche Dicken T1 und T2 aufweisen. Die Vorteile dieses Anpassens werden in einem späteren Abschnitt der vorliegenden Offenbarung offensichtlich.
  • Bei einer Ausführungsform umfasst der Ätzprozess 236 einen zyklischen Prozess, der Wiederholungen eines Ätzzyklus und eines Abscheidungszyklus aufweist. Er kann beispielsweise einen Ätzzyklus gefolgt von einem Abscheidungszyklus ausführen und die Ätz- und Abscheidungszyklen wiederholen. Während des Ätzzyklus führt er ein Ätzmittelgas wie ein Gas, das Fluor, Chlor, Sauerstoff, Brom oder Iod enthält, ein, um die erste Dielektrikumschicht 232 zu entfernen. Während des Abscheidungszyklus führt er ein Abscheidungsgas wie ein kohlenstoffhaltiges Gas ein, um ein Polymermaterial über der Fläche der Halbleiterstruktur 200 zu bilden. Das Polymermaterial, das während des bzw. der Abscheidungszyklen abgeschieden wird, deckt generell sowohl die obere Fläche (horizontaler Abschnitt) als auch die Seitenwände (vertikaler Abschnitt) von der ersten Dielektrikumschicht 232 ab. Der Abschnitt des Polymermaterials, das über den Seitenwänden von der ersten Dielektrikumschicht 232 abgeschieden wird, schützt zeitlich die vertikalen Abschnitte von der ersten Dielektrikumschicht 232 vor dem nächsten Ätzzyklus. Der Abschnitt des Polymermaterials, das über der oberen Fläche von der ersten Dielektrikumschicht 232 abgeschieden wird, stellt nicht so viel Schutz für den horizontalen Abschnitt von der ersten Dielektrikumschicht 232 bereit, da das Ätzen vertikal ausgerichtet ist und das Polymermaterial nicht viel Ätzwiderstand bereitstellt. Die Erfinder der vorliegenden Offenbarung haben entdeckt, dass durch Anpassen der Parameter der Ätzzyklen und der Abscheidungszyklen der Ätzprozess 236 derart gesteuert werden kann, dass er unterschiedliche Dicken T1 und T2 erzeugt. Bei der vorliegenden Ausführungsform ist der Ätzprozess 236 derart angepasst, dass er darin resultiert, dass T1 kleiner ist als T2. Die anzupassenden Parameter, umfassen, sind aber nicht beschränkt auf, die Chemikalie des Ätzgases und des Abscheidungsgases sowie der Volumenströme davon, den Ätzdruck, die Ätzzyklusdauer, Abscheidungszyklusdauer und die Anzahl der Wiederholungen.
  • Bei einer Ausführungsform ist die erste Dielektrikumschicht 232 eine Schicht aus Siliziumnitrid von ungefähr 4 nm und der Ätzprozess 236 kann mehr als vier Wiederholungen eines Ätzzyklus und eines Abscheidungszyklus in einer zyklischen Weise umfassen. Während des Ätzzyklus kann das Ätzmittelgas eine fluorhaltige Chemikalie wie CF4 oder CH3F beinhalten. Der Ätzzyklus kann zusätzlich Sauerstoff als Ätzbeschleuniger verwenden. Er kann beispielsweise CH3F-Gas und Sauerstoffgas zusammen verwenden. Während des Abscheidungszyklus kann ein Abscheidungsgas, das Kohlenstoff und Wasserstoff enthält, wie beispielsweise CH4, verwendet werden. Jeder der Ätzzyklen und der Abscheidungszyklen kann für ungefähr 10 Sekunden bis 20 Sekunden laufen und die vorstehenden Ätz- und Abscheidungsgase können mit einem Volumenstrom von ungefähr 15 bis 25 Standardkubikzentimeter pro Minute (SCCM) eingeführt werden. Der Prozessdruck kann bei ungefähr 20 mTorr bis zu ungefähr 60 mTorr gehalten werden. Bei dieser Ausführungsform ist T2 um beispielsweise 1 bis 2 nm größer als T1, wenn der Ätzprozess 236 endet.
  • Bei einer Ausführungsform umfasst der Ätzprozess 236 einen Hauptätzprozess und einen Überätzprozess. Beispielsweise kann der Hauptätzprozess zum Durchbrechen und Entfernen des Großteils des horizontalen Abschnitts von der ersten Dielektrikumschicht 236 verwendet werden. Dies kann insbesondere in der Logikvorrichtungsregion effektiv sein. Der Überätzprozess kann verwendet werden, um Reste des horizontalen Abschnitts von der ersten Dielektrikumschicht 236 insbesondere in der Speichervorrichtungsregion zu entfernen. Der Hauptätzprozess kann einen niedrigeren Druck, eine höhere Vorspannung und stärkere Ätzmittelgase verwenden als der Überätzprozess. Der Hauptätzprozess kann für kürzere Zeit laufen als der Überätzprozess. Beispielsweise kann der Hauptätzprozess für ungefähr 10 bis 12 Sekunden laufen, während der Überätzprozess 60 Sekunden oder länger laufen kann. Bei einer Ausführungsform wird der vorstehende zyklische Prozess im Überätzprozess zur Feinabstimmung der Dicken T1 und T2 implementiert.
  • Bei Arbeitsvorgang 114 ätzt das Verfahren 100 (1B) das Substrat 202 und insbesondere die aktiven Finnenregionen 204a-b neben den Gatestrukturen 208ab. Unter Bezugnahme auf 8 führt der Arbeitsvorgang 114 einen Ätzprozess 238 aus und bildet dadurch entsprechend die Aussparungen 240a und 240b neben den Gatestrukturen 208a und 208b. Der Ätzprozess 238 kann ein Trockenätzprozess, ein Nassätzprozess oder andere geeignete Ätzprozesse sein. Aufgrund einer verhältnismäßig größeren Vorrichtungsteilung in der Logikvorrichtungsregion als in der Speichervorrichtungsregion erreicht verhältnismäßig mehr Ätzmittel die aktiven Finnenregionen 204a als die aktive Finnenregion 204b. Daher werden die Aussparungen 240a tiefer geätzt als die Aussparungen 240b. Mit anderen Worten ist eine Tiefe D1 der Aussparungen 240a größer als eine Tiefe D2 der Aussparungen 240b. Die Schichten 232a-b tragen weiter zum Unterschied in den Tiefen der Aussparungen 240a-b bei, da die dickere Schicht 232b den Betrag an Ätzmittel weiter begrenzt, das die aktive Finnenregion 204b erreicht. Bei verschiedenen Ausführungsformen kann der Ätzprozess 238 (mit Unterstützung der Vorrichtungsteilungen P1 und P2 und der Dicken T1 und T2) derart angepasst werden, dass die Tiefe D1 in einem Bereich von ungefähr 50 bis zu ungefähr 60 nm und die Tiefe D2 in einem Bereich von ungefähr 35 bis zu ungefähr 45 nm erzeugt wird. Bei der vorliegenden Ausführungsform ist D1 um mindestens 15 nm größer als D2, um ausreichend Tiefenladung für einen anschließenden Aufwachsprozess zu schaffen.
  • Bei der vorliegenden Ausführungsform ätzt der Ätzprozess 238 zudem seitlich die aktiven Finnenregionen 204a-b derart, dass sich die Aussparungen 240a-b seitlich unter den ersten Dielektrikumschichten 232a-b und selbst unter den GSW-Abstandselementen 230 bei einigen Ausführungsformen ausdehnen. Eine Nähe X1 ist als ein horizontaler Abstand von einer vertikalen Erweiterung der Gatestruktur 208a zum nahesten Rand (oder Fläche) von der Aussparung 240a definiert. Eine Nähe X2 ist als ein horizontaler Abstand von einer vertikalen Erweiterung der Gatestruktur 208b zum nahesten Rand (oder Fläche) von der Aussparung 240b definiert. Bei der vorliegenden Ausführungsform ist X2 größer als X1. X2 kann beispielsweise im Bereich von ungefähr 5 nm bis zu ungefähr 8 nm liegen, während X1 im Bereich von ungefähr 3 nm bis zu ungefähr 6 nm liegen kann. Die Differenz zwischen X1 und X2 ist neben anderen Faktoren ein Resultat von unterschiedlichen Vorrichtungsteilungen P2 und P1, unterschiedlichen Dicken T1 und T2 von der ersten Dielektrikumschicht 232.
  • Bei Arbeitsvorgang 116 entfernt das Verfahren 100 (1B) das Maskierelement 234 von der Vorrichtungsregion 200b (9). Bei einer Ausführungsform ist das Maskierelement 234 ein strukturierter Resist und kann durch einen Resistablösungsprozess oder einen Plasmaveraschungsprozess entfernt werden. Das Entfernen des Maskierelements 234 ist wünschenswert, um eine Verunreinigung in einem anschließenden Aufwachsprozess (wie dem zu beschreibenden Arbeitsvorgang 118) zu verhindern. Der Arbeitsvorgang 116 kann anschließend ein Reinigungsverfahren ausführen, um die Aussparungen 240a-b zu reinigen.
  • Bei Arbeitsvorgang 118 wächst das Verfahren 100 (1B) epitaktisch entsprechend Source- und Drain- (S/D) -Merkmale 242a und 242b in den Aussparungen 240a und 240b. Unter Bezugnahme auf 10A und 10B füllen die S/D-Merkmale 242a-b die Aussparungen 240a-b und wachsen weiter über eine obere Fläche der aktiven Finnenregionen 204a-b hinaus. Bei der vorliegenden Ausführungsform werden die S/D-Merkmale 242a-b weiter über eine obere Fläche der Gatedielektrikumschicht 222 hinaus erhöht. Die erhöhten S/D-Merkmale 242a-b stellen zugunsten verbesserter Vorrichtungsperformance Spannung an die Kanalregion 212a-b bereit. Des Weiteren sind die S/D-Merkmale 242a tiefer und weisen ein größeres Volumen auf als die S/D-Merkmale 242b, was eine verhältnismäßig größere Spannung an die Kanalregion 212a bereitstellt. Zur gleichen Zeit werden zwei benachbarte S/D-Merkmale 242b richtig voneinander getrennt (10B). Daher erfüllt Arbeitsvorgang 118 gleichzeitig Anforderungen sowohl für Logikvorrichtungen als auch für Speichervorrichtungen. Eine Erklärung für dieses Phänomen lautet wie folgt. Da die Aussparungen 240b verhältnismäßig flacher und kleiner sind, sind die Sliliziumbereiche zum epitaktischen Aufwachsen verhältnismäßig kleiner. Daher ist das Wachstumstempo der epitaktischen Merkmale 242b verhältnismäßig langsamer als bei den epitaktischen Merkmalen 242a, und wenn die epitaktischen Merkmale 242a richtig erhöht werden, bleiben die epitaktischen Merkmale 242b immer noch getrennt.
  • Bei einer Ausführungsform ist das Aufwachsverfahren ein chemischer Niderdruck-Gasphasenabscheidungs- (LPCVD) -Prozess unter Verwendung eines siliziumbasierten Vorläufergases. Weiter dotiert der Aufwachsprozess im vorhandenen Beispiel in situ die gewachsenen S/D-Merkmale 242a-b mit einem n-Dotierstoff wie P, As oder Kombinationen davon, um die Source/Drain-Merkmale für NFETs zu bilden, oder einen p-Dotierstoff wie B, um die Source/Drain-Merkmale für PFETs zu bilden. Bei einigen Beispielen beinhalten für PFETs die S/D-Merkmale 242a-b Siliziumgermanium, Germanium oder eine Kombination. Für NFETs beinhalten die S/D-Merkmale 242a-b Siliziumkohlenstoff, Silizium oder eine Kombination.
  • Bei Arbeitsvorgang 120 entfernt das Verfahren 100 (1B) die erste Dielektrikumschicht 232 von der Halbleiterstruktur 200 unter Verwendung eines selektiven Ätzprozesses. Bei einer Ausführungsform umfasst die erste Dielektrikumschicht 232 Siliziumnitrid und der Arbeitsvorgang 120 kann eine Chemikalie, die H3PO4 enthält, verwenden, um die erste Dielektrikumschicht 232 zu entfernen, während verschiedene andere Strukturen im Wesentlichen intakt gehalten werden, wie gezeigt in 11.
  • Bei Arbeitsvorgang 122 kann das Verfahren 100 (1B) Schritte ausführen, die den Arbeitsvorgängen 108, 110, 112, 114, 116 und 118 wie vorstehend beschrieben ähnlich sind, um die S/D-Merkmale 242c und 242d entsprechend neben den Gatestrukturen 208c und 208d zu bilden, wie gezeigt in 12. Beispielsweise kann es eine zweite Dielektrikumschicht abscheiden, welche die Halbleiterstruktur 200 einschließlich des Substrats 202 und der Gatestrukturen 208a-d abdeckt. Die zweite Dielektrikumschicht kann ein Material verwenden, das der ersten Dielektrikumschicht 232 ähnlich ist, wie beispielsweise Siliziumnitrid. Dann bildet der Arbeitsvorgang 122 ein zweites Maskierelement über der zweiten Dielektrikumschicht in der ersten Region 200a und führt einen zweiten Ätzprozess für die zweite Dielektrikumschicht in der zweiten Region 200b aus. Der zweite Ätzprozess kann dem ersten Ätzprozess 236 ähnlich sein. Beispielsweise kann der zweite Ätzprozess einen zyklischen Prozess umfassen, der Wiederholungen eines Ätzzyklus und eines Abscheidungszyklus wie vorstehend beschrieben aufweist. Der zweite Ätzprozess resultiert in einem dickeren Abschnitt der zweiten Dielektrikumschicht auf den Seitenwänden der Gatestrukturen 208d als auf den Seitenwänden der Gatestrukturen 208c aufgrund dessen, dass die Teilungen P3 größer als P4 sind. Dann ätzt der Arbeitsvorgang 122 das Substrat 202 neben den Gatestrukturen 208c-d, um Aussparungen zu bilden. Die Aussparungen sind neben den Gatestrukturen 208c tiefer als neben den Gatestrukturen 208d. Außerdem befinden sich die Aussparungen näher an den Gatestrukturen 208c als an den Gatestrukturen 208d. Dann entfernt der Arbeitsvorgang 122 das zweite Maskierelement und wächst epitaktisch die S/D-Merkmale 242c-d in den Aussparungen wie gezeigt in 12.
  • Bei Arbeitsvorgang 124 führt das Verfahren 100 (1B) weitere Schritte aus, um eine endgültige IC-Vorrichtung herzustellen. Bei einer Ausführungsform ersetzt das Verfahren 100 die Gatestruktur 208a-d mit High-k-Metallgatestapeln. Unter Bezugnahme auf 13 wird eine Zwischenschichtdielektrikum- (ILD) -Schicht 244 über dem Substrat 202 mittels einer Verfahrensweise wie Abscheiden und CMP gebildet. Bei einer Ausführungsform wird die ILD-Schicht 244 durch einen fließfähige CVD- (FCVD) -Prozess gebildet. Der FCVD-Prozess umfasst das Abscheiden eines fließfähigen Materials (wie eine flüssige Verbindung) auf dem Substrat 202, um die Lücken zwischen den verschiedenen Strukturen zu füllen, und das Umwandeln des fließfähigen Materials in einen Feststoff durch eine geeignete Technik wie beispielsweise Tempern. Dann wird ein CMP-Prozess an der ILD-Schicht 244 ausgeführt, um die Gatestrukturen 208a-d freizulegen. Anschließend werden die Gatestrukturen 208a-d durch einen oder mehrere selektive Ätzprozesse entfernt, wodurch erste Öffnungen 246a, 246b, 246c und 246d in den Regionen 200a und 200b gebildet werden. Die Abstandselemente 230 verbleiben während der Ätzprozesse. Die Öffnungen sind mindestens teilweise 246a-d von den entsprechenden Abstandselementen 230 umgeben. Unter Bezugnahme auf 14 werden eine oder mehrere Materialschichten in die Öffnungen 246a-d abgeschieden, um entsprechend die High-k-Metallgates 248a, 248b, 248c und 248d zu bilden. Bei verschiedenen Ausführungsformen wird das Ersetzen der Gatestrukturen 208a-b separat vom Ersetzen der Gatestrukturen 208c-d ausgeführt, um eine getrennte n- und p-Vorrichtungsanpassung zu ermöglichen.
  • Im gezeigten Beispiel in 14, umfassen die endgültigen Gatestapel 248a-b und 248c-d entsprechend die Zwischenschichten 249a und 249b, Dielektrikumschichten 250a und 250b, Austrittsarbeitsmetallschichten 252a und 252b und Füllschichten 254a und 254b. Die Zwischenschichten 249a-b können ein Dielektrikum wie Siliziumoxid oder Siliziumoxinitrid umfassen und können durch chemische Oxidation, Thermooxidation, ALD, CVD und/oder ein anderes geeignetes Dielektrikum gebildet werden. Die Dielektrikumschicht 250a-b kann eine High-k-Dielektrikumschicht wie Hafniumoxid (HfO2), Zirkonoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3), andere geeignete Metalloxide oder Kombinationen davon umfassen. Die Dielektrikumschichten 250a-b können mittels ALD und/oder andere geeignete Verfahren gebildet werden. Die Austrittsarbeitsmetallschichten 252a-b können eine n-Austrittsarbeitschicht für NFETs oder eine p-Austrittsarbeitschicht für PFETs sein und können durch CVD, PVD und/oder einen anderen geeigneten Prozess abgeschieden werden. Die p-Austrittsarbeitschicht umfasst ein Metall mit einer ausreichend großen effektiven Austrittsarbeit, das aus der Gruppe von Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolfram (W), Platin (Pt) oder Kombinationen davon ausgewählt ist, aber nicht darauf beschränkt ist. Die n-Austrittsarbeitschicht umfasst ein Metall mit einer ausreichend niedrigen effektiven Austrittsarbeit, das aus der Gruppe von Titan (Ti), Aluminium (Al), Tantalkarbid (TaC), Tantalkarbidnitrid (TaCN), Tantalsiliziumnitrid (TaSiN) oder Kombinationen davon ausgewählt ist, aber nicht darauf beschränkt ist. Die Füllschichten 254a-b können Aluminium (Al), Wolfram (W) oder Kupfer (Cu) und/oder andere geeignete Materialien umfassen und können durch CVD, PVD, Plattieren und/oder andere geeignete Prozesse gebildet werden. Es kann ein CMP-Prozess ausgeführt werden, um überschüssige Materialien von den Gatestapeln 248a-d zu entfernen und eine obere Fläche der Halbleiterstruktur 200 zu planarisieren. Es können anschließend weitere Prozesse wie Kontakt- und Durchkontaktierungsbildung, Kopplungsstrukturverarbeitung usw. ausgeführt werden, um die Herstellung der Halbleiterstruktur 200 abzuschließen.
  • Unter Bezugnahme auf 15 ist ein Verfahren 300 zum Bilden der Halbleiterstruktur 200 gezeigt. Das Verfahren 300 ist ein Beispiel. Zusätzliche Arbeitsvorgänge können vor, während und nach dem Verfahren 300 vorgesehen sein und einige beschriebene Arbeitsvorgänge können für zusätzliche Ausführungsformen des Verfahrens ausgetauscht, eliminiert oder verschoben werden. Das Verfahren 300 wird in Verbindung mit den 16 bis 17 nachfolgend beschrieben, welche die Querschnittansichten der Halbleiterstruktur 200 gemäß verschiedenen Aspekten der vorliegenden Offenbarung zeigen.
  • Das Verfahren 300 ist dem Verfahren 100 in vieler Hinsicht ähnlich, unterscheidet sich aber vom Verfahren 100 im Ätzen von der ersten Dielektrikumschicht 232 und dem Substrat 202. Unter Bezugnahme auf 15 umfasst das Verfahren 300 zudem die Arbeitsvorgänge 102, 104, 106, 108 und 110 wie vorstehend beschrieben. Von Arbeitsvorgang 110 schreitet das Verfahren 300 zu Arbeitsvorgang 302 fort, um ein erstes Maskierelement 256 zu bilden, welches das Substrat 202 und die Gatestrukturen 208b in der Speichervorrichtungsregion wie gezeigt in 16 abdeckt. Das erste Maskierelement 256 ist bei einer Ausführungsform ein strukturierter Resist. Dann schreitet das Verfahren 300 zu Arbeitsvorgang 304 fort, um Aussparungen 240a neben den Gatestrukturen 208a zu bilden. Der Arbeitsvorgang 304 umfasst Ätzen der ersten Dielektrikumschicht 232 und Ätzen des Substrats 202 in der Logikvorrichtungsregion. Da der Arbeitsvorgang 304 nur die Logikvorrichtungsregion ätzt, ist die Packungsdichte kein Anliegen mehr für die Ätzbelastung und die Ätzprozesse können angepasst werden, um ein gewünschtes Profil in den Aussparungen 240a einschließlich einer gewünschten Tiefe D1 und einer gewünschten Nähe X1 herzustellen. Danach entfernt das Verfahren 300 das erste Maskierelement 256 im Arbeitsvorgang 306 und bildet ein zweites Maskierelement 258, welches das Substrat 202 und die Gatestrukturen 208a in der Logikvorrichtungsregion wie gezeigt in 17 abdeckt. Dann schreitet das Verfahren 300 zu Arbeitsvorgang 310 fort, um Aussparungen 240b neben den Gatestrukturen 208b zu bilden. Der Arbeitsvorgang 310 umfasst Ätzen der ersten Dielektrikumschicht 232 und Ätzen des Substrats 202 in der Speichervorrichtungsregion. Da der Arbeitsvorgang 310 nur die Speichervorrichtungsregion ätzt, ist die Packungsdichte kein Anliegen mehr für die Ätzbelastung und die Ätzprozesse können angepasst werden, um ein gewünschtes Profil in den Aussparungen 240b einschließlich einer gewünschten Tiefe D2 und einer gewünschten Nähe X2 herzustellen. Bei der vorliegenden Ausführungsform werden die Ätzprozesse derart gesteuert, dass D1 größer als D2 und X2 größer als X1 ist. Danach entfernt das Verfahren 300 das zweite Maskierelement 258 in Arbeitsvorgang 312 und schreitet zu Arbeitsvorgang 118 wie vorstehend beschrieben fort.
  • Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung stellen viele Vorteile an einer Halbleitervorrichtung und deren Bildung bereit. Die Ausführungsformen der vorliegenden Offenbarung stellen beispielsweise Verfahren zum gleichzeitigen Bilden erhöhter epitaktischer S/D-Merkmale sowohl für Logikvorrichtungen als auch für Speichervorrichtungen bereit, während sie unterschiedliche Anforderungen für die zwei Arten von Vorrichtungen erfüllen. Die S/D-Merkmale in den Logikvorrichtungen weisen beispielsweise ein großes Volumen auf, um die Kanalregionen der Vorrichtungen zugunsten einer verbesserten Ladungsträgerbeweglichkeit zu beanspruchen oder zu spannen, während die S/D-Merkmale in den Speichervorrichtungen zwischen benachbarten S/D-Merkmalen getrennt verbleiben können, um unbeabsichtigte Kurzschlüsse zu vermeiden. Ausführungsformen der vorliegenden Offenbarung stellen die vorstehenden Unterschiede durch Schaffen unterschiedlicher S/D-Aussparungsprofile in den zwei Arten von Vorrichtungen bereit. Eine weitere Ausführungsform schafft die unterschiedlichen S/D-Aussparungsprofile unter Verwendung eines Ätzprozesses für die zwei Arten von Vorrichtungen anstatt von separaten Ätzprozessen. Dies verbessert die Produktionseffizienz.

Claims (16)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, aufweisend: Empfangen eines Vorläufers mit einem Substrat (202) und ersten (208a) und zweiten Gatestrukturen (208b) über dem Substrat (202), wobei die ersten Gatestrukturen (208a) eine größere Teilung aufweisen als die zweiten Gatestrukturen (208b); Abscheiden einer ersten Dielektrikumschicht (232), die das Substrat (202) und die ersten Gatestrukturen (208a) und zweiten Gatestrukturen (208b) abdeckt; Ausführen eines ersten Ätzprozesses an der ersten Dielektrikumschicht (232), wodurch ein erster Abschnitt der ersten Dielektrikumschicht (232) über dem Substrat (202) neben den ersten und den zweiten Gatestrukturen (208a, 208b) entfernt wird, während ein zweiter Abschnitt der ersten Dielektrikumschicht (232) über Seitenwänden der ersten (208a) und zweiten Gatestrukturen (208b) verbleibt, wobei der zweite Abschnitt der ersten Dielektrikumschicht (232) über den Seitenwänden der zweiten Gatestrukturen (208b) dicker ist als über den Seitenwänden der ersten Gatestrukturen (208a); Ätzen des Substrats (202), um dritte Aussparungen (240a) neben den ersten (208a) Gatestrukturen (208a) und vierte Aussparungen (240b) neben den zweiten Gatestrukturen (208b) zu bilden; und epitaktisches Wachsen fünfter Halbleitermerkmale (242a) in den dritten Aussparungen (240a) und sechster Halbleitermerkmale (242b) in den vierten Aussparungen (240b).
  2. Verfahren nach Anspruch 1, wobei der erste Ätzprozess ein zyklischer Prozess ist, der Wiederholungen eines Ätzzyklus und eines Abscheidungszyklus aufweist.
  3. Verfahren nach Anspruch 2, wobei der Abscheidungszyklus ein Polymer über dem zweiten Abschnitt der ersten Dielektrikumschicht abscheidet.
  4. Verfahren nach Anspruch 2 oder 3, wobei: die erste Dielektrikumschicht (232) Siliziumnitrid aufweist; und der Ätzzyklus ein Ätzgas mit einer fluorhaltigen Chemikalie und der Abscheidungszyklus ein Abscheidungsgas mit Kohlenstoff und Wasserstoff verwendet.
  5. Verfahren nach Anspruch 4, wobei das Ätzgas CH3F oder CF4 aufweist und das Abscheidungsgas CH4 aufweist.
  6. Verfahren nach einem von Anspruch 2 bis 5, wobei der erste Ätzprozess mehr als vier Wiederholungen der Ätz- und Abscheidungszyklen aufweist.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei die dritten Aussparungen (240a) tiefer sind als die vierten Aussparungen (240b).
  8. Verfahren nach Anspruch 7, wobei die dritten Aussparungen (240a) um mindestens 15 Nanometer tiefer sind als die vierten Aussparungen (240b).
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei eine erste Nähe der dritten Aussparungen (240a) zu den entsprechenden ersten Gatestrukturen (208a) kleiner ist als eine zweite Nähe der vierten Aussparungen (240b) zu den entsprechenden zweiten Gatestrukturen (208b).
  10. Verfahren nach einem der vorstehenden Ansprüche, wobei das Substrat (202) aktive Finnenregionen aufweist, die ersten (208a) und zweiten Gatestrukturen (208b) in die aktiven Finnenregionen eingreifen und die dritten (240a) und vierten Aussparungen (240b) in die aktiven Finnenregionen geätzt werden.
  11. Verfahren nach einem der vorstehenden Ansprüche, wobei die fünften Halbleitermerkmale (242a) Source- und Drain- (S/D) -Merkmale für Logikvorrichtungen sind und die sechsten Halbleitermerkmale (242b) S/D-Merkmale für Speichervorrichtungen sind.
  12. Verfahren nach einem der vorstehenden Ansprüche, weiter aufweisend: Bilden von Gateabstandselementen (230) auf Seitenwänden der ersten (208a) und zweiten Gatestrukturen (208b) vor dem Abscheiden der ersten Dielektrikumschicht (232).
  13. Verfahren zum Bilden einer Halbleitervorrichtung, aufweisend: Empfangen eines Vorläufers mit einer ersten (200a) und einer zweiten Region (200b) und einem Substrat (202), das sich in die erste (200a) und die zweite Region (200b) erstreckt, wobei der Vorläufer weiter erste (208a) und zweite Gatestrukturen (208b) über dem Substrat (202) in der ersten Region (200a) aufweist, die ersten Gatestrukturen (208a) eine größere Teilung aufweisen als die zweiten Gatestrukturen (208b), der Vorläufer weiter dritte (208c) und vierte Gatestrukturen (208d) über dem Substrat (202) in der zweiten Region (200b) aufweist und die dritten Gatestrukturen (208c) eine größere Teilung aufweisen als die vierten Gatestrukturen (208d); Abscheiden einer ersten Dielektrikumschicht (232), die das Substrat (202) und die ersten (208a), zweiten (208b), dritten (208c) und vierten Gatestrukturen (208d) abdeckt; Bilden eines Maskierelements über der ersten Dielektrikumschicht (232) in der zweiten Region (200b); Ausführen eines ersten Ätzprozesses an der ersten Dielektrikumschicht (232) in der ersten Region (200a), um das Substrat (202) neben den ersten und den zweiten Gatestrukturen (208a, 208b) freizulegen, wobei ein Abschnitt der ersten Dielektrikumschicht (232) über Seitenwänden der ersten (208a) und zweiten Gatestrukturen (208b) verbleibt, wobei der Abschnitt der ersten Dielektrikumschicht (232) über den Seitenwänden der zweiten Gatestrukturen (208b) dicker ist als über den Seitenwänden der ersten Gatestrukturen (208a); Ätzen des Substrats (202), um fünfte Aussparungen (240a) neben den ersten Gatestrukturen (208a) und sechste Aussparungen (240b) neben den zweiten Gatestrukturen (208b) zu bilden; und epitaktisches Wachsen von Source- und Drainmerkmalen (242a, 242b) jeweils in den fünften (240a) und sechsten Aussparungen (240b) unter Verwendung eines ersten Halbleitermaterials.
  14. Verfahren nach Anspruch 13, weiter aufweisend: Entfernen des Maskierelements nach dem Ätzen des Substrats (202) und vor dem epitaktischen Wachsen der Source- und Drainmerkmale (242a, 242b) in den fünften (240a) und sechsten Aussparungen (240b).
  15. Verfahren nach Anspruch 13 oder 14, weiter aufweisend: Entfernen der ersten Dielektrikumschicht (232) von der ersten (200a) und zweiten Region (200b) nach dem epitaktischen Wachsen der Source- und Drainmerkmale (242a, 242b) in den fünften (240a) und sechsten Aussparungen (240b).
  16. Verfahren nach Anspruch 15, weiter aufweisend: Abscheiden einer zweiten Dielektrikumschicht, die das Substrat (202) und die ersten (208a), zweiten (208b), dritten (208c) und vierten Gatestrukturen (208d) abdeckt; Bilden eines weiteren Maskierelements über der zweiten Dielektrikumschicht in der ersten Region; Ausführen eines zweiten Ätzprozesses an der zweiten Dielektrikumschicht in der zweiten Region (200b), um das Substrat (202) freizulegen, wobei ein Abschnitt der zweiten Dielektrikumschicht über Seitenwänden der dritten (208c) und vierten Gatestrukturen (208d) verbleibt, wobei der Abschnitt der zweiten Dielektrikumschicht über den Seitenwänden der dritten Gatestrukturen (208c) dicker ist als über den Seitenwänden der vierten Gatestrukturen (208d); Ätzen des Substrats (202), um siebte Aussparungen neben den dritten Gatestrukturen (208c) und achte Aussparungen neben den vierten Gatestrukturen (2o8d) zu bilden; und epitaktisches Wachsen von Source- und Drainmerkmalen jeweils in den siebten und achten Aussparungen unter Verwendung eines zweiten Halbleitermaterials, das sich vom ersten Halbleitermaterial unterscheidet.
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