CN107230674B - 半导体结构和半导体器件的制造方法 - Google Patents

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Abstract

一种方法包括接收具有衬底及多个第一栅极结构和多个第二栅极结构的前体，多个第一栅极结构的间距大于多个第二栅极结构的间距，还包括沉积覆盖衬底以及多个第一和第二栅极结构的介电层；并对介电层实施蚀刻工艺。蚀刻工艺去除介电层的位于衬底上方的第一部分，而介电层的第二部分保留在多个第一和第二栅极结构的侧壁上方。介电层的的第二部分在多个第二栅极结构的侧壁上方比在多个第一栅极结构的侧壁上方厚。还包括蚀刻衬底以形成分别邻近多个第一和第二栅极结构的多个第三和第四凹槽；以及分别在多个第三和第四凹槽中外延生长多个第五和第六半导体部件。本发明实施例涉及用于具有改进的源极漏极外延的半导体器件制造的方法。

Description

半导体结构和半导体器件的制造方法
技术领域
本发明实施例涉及用于具有改进的源极漏极外延的半导体器件制造的方法。
背景技术
半导体集成电路(IC)产业经历了指数增长。IC材料和设计的技术进步产生了多个IC时代，其中，每个时代都具有比先前时代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了加工和制造IC的复杂度。
例如，作为半导体器件，诸如金属氧化物半导体场效应晶体管(MOSFET)，通过各种技术节点被缩放，已经使用外延(epi)半导体材料实施应变的源极/漏极部件(例如，应力源区)以提高载流子的迁移率和提高器件的性能。形成具有应力源区的MOSFET经常外延地生长硅(Si)以形成用于n型器件的突出的源极和漏极部件，和外延地生长硅锗(SiGe)以形成用于p型器件的突出的S/D部件。已经实现针对这些S/D部件的形状、配置、和材料的各种技术以进一步改善晶体管器件性能。尽管现有方法通常适用于它们的预期目的，但它们并非在所有方面完全满足要求。例如，在具有存储器件和逻辑器件的器件中，在存储器件区中的晶体管密度通常高于在逻辑器件区中，对两个区中的突出的S/D部件强加不同的要求且对两个区中同时生长突出的S/D部件造成挑战。
发明内容
根据本发明的一个实施例，提供了一种形成半导体器件的方法，包括：接收前体,所述前体具有衬底以及位于所述衬底上方的多个第一栅极结构和多个第二栅极结构，所述多个第一栅极结构具有比所述多个第二栅极结构的间距更大的间距；沉积覆盖所述衬底和所述多个第一栅极结构和所述多个第二栅极结构的第一介电层；对所述第一介电层实施第一蚀刻工艺，从而去除所述第一介电层的位于所述衬底上方的第一部分，同时所述第一介电层的第二部分保留在所述多个第一栅极结构的侧壁和所述多个第二栅极结构的侧壁上方，其中，所述第一介电层的在所述多个第二栅极结构的所述侧壁上方的所述第二部分厚于所述第一介电层的在所述多个第一栅极结构的所述侧壁上方的所述第二部分；蚀刻所述衬底以分别形成邻近所述多个第一栅极结构和所述多个第二栅极结构的多个第三凹槽和多个第四凹槽；以及在所述多个第三凹槽和所述多个第四凹槽中分别外延生长多个第五半导体部件和多个第六半导体部件。
根据本发明的另一实施例，还提供了一种形成半导体器件的方法，包括：接收前体，所述前体具有第一区域和第二区域以及在所述第一区域和所述第二区域中延伸的衬底，所述前体还具有位于所述第一区域中的所述衬底上方的多个第一栅极结构和多个第二栅极结构，所述多个第一栅极结构具有比所述多个第二栅极结构的间距大的间距，所述前体还具有位于所述第二区域中的所述衬底上方的多个第三栅极结构和多个第四栅极结构，所述多个第三栅极结构具有比所述多个第四栅极结构的间距大的间距；沉积覆盖所述衬底与所述多个第一栅极结构、所述多个第二栅极结构、所述多个第三栅极结构和所述多个第四栅极结构的第一介电层；在所述第二区域中的所述第一介电层上方形成掩蔽元件；对所述第一区域中的所述第一介电层实施第一蚀刻工艺以暴露所述衬底，其中，所述第一介电层的部分保留在所述多个第一栅极结构的侧壁和所述多个第二栅极结构的侧壁上方，其中，所述第一介电层的在所述多个第二栅极结构的所述侧壁上方的所述部分厚于所述第一介电层的在所述多个第一栅极结构的所述侧壁上方的所述部分；蚀刻所述衬底以形成邻近所述多个第一栅极结构和所述多个第二栅极结构的多个第五凹槽和多个第六凹槽；以及使用第一半导体材料分别在所述多个第五凹槽和所述多个第六凹槽中外延生长源极和漏极部件。
根据本发明的又一实施例，还提供了一种半导体结构，包括：衬底，具有鳍有源区；多个第一栅极结构和多个第二栅极结构，位于所述衬底上方并且接合所述鳍有源区，所述多个第一栅极结构具有比所述多个第二栅极结构的间距大的间距；多个第三凹槽和多个第四凹槽，分别至接近所述多个第一栅极结构和所述多个第二栅极结构的所述鳍有源区内，其中，所述多个第三凹槽至相应的所述多个第一栅极结构的第一接近度小于所述多个第四凹槽至相应的所述多个第二栅极结构的第二接近度；以及多个第五半导体部件和多个第六半导体部件，分别位于所述多个第三凹槽和所述多个第四凹槽中并且突出于所述鳍有源区的顶面之上。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1A和图1B示出了根据本发明的各个方面的形成半导体器件的方法的框图。
图2A是根据一些实施例的根据图1A和图1B的方法的在制造阶段的半导体结构的部分的立体图。
图2B示出了根据本发明的一些实施例的图2A的半导体器件的部分的立体图。
图2C和图2D是根据一些实施例的图2A的半导体结构的部分的截面图。
图3、图4A、图4B、图5、图6、图7、图8、图9、图10A、图10B、图11、图12、图13、图14示出了根据一些实施例的根据图1A和图1B的方法的在各个制造阶段的图2A的半导体结构的部分的截面图。
图15示出了根据本发明的各个方面的形成半导体器件的另一方法的框图。
图16和图17是根据一些实施例的根据图15的方法的在各个制造阶段的图2A的半导体结构的部分的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
本发明大体地涉及用于半导体器件制造的方法，以及更具体地涉及形成场效应晶体管(FET)的方法，场效应晶体管(FET)在存储器件(例如，SRAM单元)和逻辑器件(诸如输入/输出(I/O)器件和包括AND、OR、NOR、以及变频器的逻辑栅极)中具有突出的外延S/D部件。大体地，存储器件和逻辑器件在IC的分离的区域中。此外，存储器件大体地具有比逻辑器件更高的晶体管密度(即，更小的晶体管间距)，以用于提供IC的增加的存储器体积。这对同时在两种类型的器件中形成突出的S/D部件造成一些挑战。一方面，期望在逻辑器件中的S/D部件被具有较大的体积以应力或应变器件的沟道区以用于改善的载流子迁移率。另一方面，如果生长太地高，在存储器件中的S/D部件可能在期望S/D部件分离的地方合并。期望同时满足存储器件和逻辑器件的要求的方法对于它们改进生成效率，这是本发明的目的。
参照图1A和图1B，其中示出了根据本发明的各个方面的形成半导体器件的方法100。方法100是实例，并且除了权利要求中明确列举的内容之外，不意欲限制本发明的范围。可在方法100之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可将描述的一些操作替换、消除或转移。结合图2A至图14在下面描述方法100,其是根据本发明的各个方面的半导体结构200的不同的图。
将如所示，半导体结构200示出了在衬底的两个器件区(用于形成p型FinFET的第一器件区和用于形成n型FinFET的第二器件区)中的各个FinFET。此外，各个FinFET包括在第一和第二器件区的每个中的用于存储器件的FinFET和用于逻辑器件的FinFET。为了简洁和易于理解，提供了器件区的数量和类型以及FinFET的数量和类型，并且不必限制实施例为任何类型的器件、任何数量的器件、任何数量的区域、或任何配置的区域结构。例如，相同的发明概念可适用于制造平坦的FET器件。此外，半导体结构200可以是在IC或其部分的处理期间制造的中间器件，IC或其部分可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路；诸如电阻器、电容器和电感器的无源组件；以及诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和它们的组合的有源组件。
参照图1A，在操作102中，方法100接收或提供有半导体结构200的前体。为了讨论的方便，前体又称为半导体结构200。参照图2A，在顶视图中，半导体结构200包括第一器件区200a和第二器件区200b。第一器件区200a包括各个鳍有源区(或鳍)204a和204b(为每个示出两个)，以及第二器件区200b包括各个鳍有源区(或鳍)204c和204d(为每个示出两个)。在实施例中，鳍204a和204b适合用于形成p型FinFET，并且鳍204c和204d适合用于形成n型FinFET。在另一实施例中，鳍204a和204b适合用于形成n型FinFET，并且鳍204c和204d适合用于形成p型FinFET。半导体结构200还包括各个栅极结构208a、208b、208c、和208d。栅极结构208a、208b、208c、和208d可以具有不同的间距。间距是从栅极结构至邻近的栅极结构的距离。间距可以限定为从栅极结构的边缘至邻近栅极结构的对应边缘(诸如在图2A中示出的)或从栅极结构的中线至邻近的结构(未示出)的对应中线。特别地，栅极结构208a接合鳍204a且具有第一间距P1，以及栅极结构208b接合鳍204b且具有第二间距P2。在本实施例中，P1大于P2。在实施例中，栅极结构208a(或它们的衍生物)和鳍204a共同地形成FinFET以用于一个或多个逻辑器件，而栅极结构208b(或它们的衍生物)和鳍204b共同地形成FinFET以用于一个或多个存储器件。同样地，栅极结构208c接合鳍204c且具有第三间距P3，以及栅极结构208d接合鳍204d且具有第四间距P4。在本实施例中，P3大于P4。在实施例中，栅极结构208c(或它们的衍生物)和鳍204c共同地形成FinFET以用于一个或多个逻辑器件，而栅极结构208d(或它们的衍生物)和鳍204d共同地形成FinFET以用于一个或多个存储器件。
参照图2B,其中示出的是示出位于器件区200a中的两个鳍204a上方的两个栅极结构208a的半导体结构200的部分的立体图。半导体结构200包括在两个器件区200a和200b中延伸的衬底202，以及在衬底202上方的隔离结构206。鳍204a(和其它鳍204b至204d，尽管在此未示出)从衬底202且穿过隔离结构206向上延伸。衬底202是在本实施例中的硅衬底。可选地，衬底202可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或它们的组合。在又另一可选实施例中，衬底202是诸如半导体衬底的绝缘体上半导体(SOI)，其中，该半导体衬底具有其上矗立有鳍204a至204d的掩埋介电层。隔离结构206可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、气隙、和/或其他合适的绝缘材料。隔离结构206可以是浅沟槽隔离(STI)、场氧化物、和/或其它合适的结构。隔离结构206可包括多层结构，例如，具有一个或多个热氧化物衬垫层。
鳍204a至204d可以使用包括光刻和蚀刻工艺的合适的过程来制造。在一些实施例中，通过包括形成浅沟槽隔离(STI)部件206以及外延生长半导体材料以形成鳍204a至204d的过程来形成鳍204a至204d。在一些实施例中，通过包括形成浅沟槽隔离(STI)部件206且凹进STI部件206以形成鳍204a至204d的过程来形成鳍204a至204d。在一些实例中，STI部件206的形成包括形成图案化的光刻胶层的光刻工艺；通过图案化的光刻胶层的开口蚀刻下面的硬掩模；通过掩模的开口蚀刻衬底202以在衬底202中形成沟槽；在沟槽中填充一种或多种介电材料；以及实施化学机械抛光(CMP)工艺以形成STI部件206。光刻工艺可以包括：在衬底202上方形成光刻胶(或抗蚀剂)层；将光刻胶层暴露于图案，实施曝光后烘烤；以及显影光刻胶层以形成图案化的光刻胶层。在各个实例中，蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他适合的工艺。例如，干蚀刻工艺可执行含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸(HNO3)和/或醋酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。在衬底202上形成鳍204a至204d的方法的许多其他的实施例也是合适的。
图2C示出了沿图2A的“AA”、“BB”、“CC”和“DD”线的半导体结构200的截面图，而图2D示出了沿图2A的“EE”和“FF”线的半导体结构200的截面图。共同参照图2C和图2D，鳍204a、204b、204c、和204d分别包括源极和漏极(S/D)区210a、210b、210c、和210d以及沟道区212a、212b、212c、和212d。在沟道区212a至212d上方分别设置栅极结构208a至208d。栅极结构208a至208d的每个可具有栅极介电层222、栅电极层224和硬掩模层226。栅极结构208a至208d可以包括一个或多个附加层。在实施例中，栅电极层224包括多晶硅。在本实施例中，栅极结构208a至208d是牺牲栅极结构，即，最终栅极堆叠件的预留位置。
栅极介电层222可以包括诸如氧化硅的介电材料，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成。栅电极层224可以包括单层或多层结构。在实施例中，栅电极层224包括多晶硅(多晶硅)或非晶硅。可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺形成栅电极层224。在一些实施例中，硬掩模层226是氮化硅或氧化硅的层。在一些实例中，硬掩模层226可包括两种或多种膜，诸如氧化硅膜和氮化硅膜。硬掩模层226可以由类似于形成栅极介电层222和栅电极层224的沉积和蚀刻工艺形成。在实施例中，层222、224、和226首先在具有鳍有源区204a至204d的衬底202上方沉积为毯式层。然后，通过包括光刻工艺和蚀刻工艺的工艺图案化毯式层，从而去除毯式层的部分且保持在衬底202上方的剩余部分为层222、224、和226。
在操作104中，方法100(图1A)实施轻掺杂的源极/漏极(LDD)离子注入228。参考图3，实施离子注入228以在衬底202中形成LDD区。LLD注入工艺228可利用诸如磷(P)或砷(As)的n型掺杂剂以用于NFET的，或诸如硼(B)或铟(In)的p型掺杂剂以用于PFET。例如，操作104可以注入n型掺杂剂至区域200a中且注入p型掺杂剂至区域200b中，反之亦然。LDD区与栅极结构208a至208d自对准。当区域200a经受离子注入工艺228时，掩模层(未示出)可以用于覆盖区域200b。在一些实施例中，掩模层是图案化的光刻胶。在一些实施例中，掩模层是图案化的掩模材料，诸如氧化硅、氮化硅、氮氧化硅或它们的组合。在LDD注入已经在区域200a中完成后，去除掩模层。同样地，尽管未示出，操作104在区域200b中实施离子注入，而掩模层覆盖区域200a。在LDD注入已经在区域200b中完成后，去除掩模层。
在操作106中，方法100(图1A)在衬底202上方以及在栅极结构208a至208d的侧壁和鳍有源区204a至204d的侧壁上形成间隔件230。参照图4A，在栅极结构208a至208d的侧壁上形成间隔件230。参照图4B，在鳍有源区204a至204b的侧壁上形成间隔件。尽管未示出，还在鳍有源区204c至204d的侧壁上形成间隔件230。在鳍有源区204a至204d的侧壁上的间隔件230又称为鳍侧壁(FSW)间隔件230，而在栅极结构208a至208d的侧壁上的间隔件230又称为栅极侧壁(GSW)间隔件230。间隔件230包括诸如氧化硅、氮化硅、氮氧化硅、碳氮化硅、低k氮化物或它们的组合的介电材料。间隔件230可包括多种膜，诸如氧化硅膜和氮化硅膜。在实施例中，间隔件230具有从约2nm至10nm的范围内的厚度。间隔件230的形成可包括沉积和各向异性蚀刻。在一些实例中，沉积可以包括CVD、ALD、或其它合适的方法。在一些实例中，各向异性蚀刻可以包括干蚀刻，诸如利用偏置和诸如CF4、SF6、NF3、CH2F2、或它们的组合的合适的蚀刻剂的等离子体蚀刻。在实施例中，FSW间隔件是可选的，即，它们可以通过一种或多种选择性蚀刻工艺来去除。
在操作108中，方法100(图1A)沉积第一介电层232以覆盖衬底202、隔离结构206、和栅极结构208a至208d的。参照图5，在衬底202和栅极结构208a至208d的顶面上方，以及在鳍有源区204a至204d和栅极结构208a至208d的侧壁上方沉积第一介电层232。特别地，在两个区域200a和200b上方沉积第一介电层232。在实施例中，第一介电层232包括诸如氮化硅或氮氧化硅的氮化物。第一介电层232可以沉积为共形层，即，在各个结构上方具有如毯的基本上均匀的厚度。可选地，第一介电层232的厚度可以是非均匀的。在一些实施例中，第一介电层232的厚度在从约2nm至约10nm，诸如4nm的范围内。如将在稍后示出的，第一介电层232在栅极结构208a至208d的侧壁上的厚度影响S/D外延至沟道区212a至212d的接近度(proximity)。第一介电层232可以使用CVD、ALD、或其它合适的方法沉积。
在操作110中，方法100(图1A)在区域200b上方形成掩蔽元件234。参照图6，在区域200b中的各个结构上方沉积掩蔽元件234，而在区域200a中暴露出第一介电层232。在实施例中，掩蔽元件234是图案化的光刻胶，且通过包括在器件200上方旋涂光刻胶，软烘烤光刻胶，将光刻胶暴露于图案，实施曝光后烘烤工艺以及显影该光刻胶以形成包括光刻胶的掩蔽元件234的工艺来形成掩蔽元件234。
在操作112中，该方法100(图1A)对区域200a中的第一介电层232实施蚀刻工艺236，而掩蔽元件234保护区域200b中的第一介电层232。参照图7，蚀刻工艺236从衬底202和栅极结构208a至208d的顶面去除第一介电层232，而分别地留下第一介电层232的在栅极结构208a至208d的侧壁上的垂直部分232a和232b。在实施例中，蚀刻工艺236对第一介电层232的材料具有选择性。换言之，在蚀刻第一介电层232时，蚀刻工艺236不蚀刻(或不显著地蚀刻)硬掩模层226和衬底202。在实施例中，蚀刻工艺236是各向异性干蚀刻工艺，该各向异性干蚀刻工艺被适当偏置以提供比水平的蚀刻速率快得多的垂直的蚀刻速率。
如关于图2A所讨论的，器件密度在半导体结构200中的存储器件区中和逻辑器件区中是不同的。存储器件区比通常比逻辑器件区具有更高的器件密度。例如，在图2A中，栅极间距P2小于栅极间距P1。尽管未示出，鳍间距(从一个鳍有源区至邻近鳍有源区的距离)在两个区域中还可不同，在存储器件区中的鳍间距小于在逻辑器件区中的鳍间距。不同的器件密度(与鳍有源区204a至204b和栅极结构208a至208b的形貌相关联)对蚀刻工艺236造成负载效应。换言之，蚀刻工艺236可以以与存储器件区中和在逻辑器件区中的蚀刻速率略不同的蚀刻速率去除第一介电层232。在本发明中，调节蚀刻工艺236以具有对第一介电层232不同的横向蚀刻速率，而完全地从衬底202的顶面去除第一介电层232。净效果是第一介电层232a和232b分别具有不同的厚度T1和T2。这样的调节的益处将在本发明的稍后的部分中变得明显。
在实施例中，蚀刻工艺236包括具有蚀刻循环和沉积循环的重复的循环工艺。例如，可以实施蚀刻循环，接下来是沉积循环，并且重复蚀刻循环和沉积循环。在蚀刻循环期间，蚀刻循环引入诸如含氟、氯、氧、溴、或碘的气体的蚀刻剂气体以用于去除第一介电层232。在沉积循环期间，沉积循环引入诸如含碳气体的沉积气体以用于在半导体结构200的表面上方形成一些聚合材料。在沉积循环期间沉积的聚合材料通常覆盖第一介电层232的顶面(水平部分)和侧壁(垂直部分)。在第一介电层232的侧壁上方沉积的聚合材料的部分临时地保护第一介电层232的垂直部分免受下一蚀刻循环的影响。在第一介电层232的顶面上方沉积的聚合材料的部分不对第一介电层232的水平部分提供尽可能多的保护，因为蚀刻是垂直定向的且聚合材料不提供更多的抗蚀刻性。本发明的发明人已经发现通过调节蚀刻循环和沉积循环的参数，可以控制蚀刻工艺236以产生不同的厚度T1和T2。在本实施例中，调节蚀刻工艺236以导致T1小于T2。被调节的参数包括但不限制于蚀刻气体和沉积气体的化学成分以及它们的流动速率、蚀刻压力、蚀刻循环时间、沉积循环时间、以及重复的数量。
在实施例中，第一介电层232是约4nm的氮化硅层，且蚀刻工艺236可以包括以循环的方式的蚀刻循环和沉积循环的四次以上的重复。在蚀刻循环期间，蚀刻剂气体可以包括含氟化学物，诸如CF4或CH3F。蚀刻循环可额外地使用氧气作为蚀刻催化剂。例如，可以一起使用CH3F气体和氧气。在沉积循环期间，可以使用诸如CH4的含碳和氢的沉积气体。蚀刻循环和沉积循环的每一个可进行约10秒至20秒，且上述蚀刻气体和沉积气体可以以约15至25标准立方厘米/分钟(SCCM)的流动速率被引入。工艺压力可以保持在约20mTorr至约60mTorr下。在该实施例中，当蚀刻工艺236完成时，例如，T2比T1大1nm至2nm。
在实施例中，蚀刻工艺236包括主蚀刻工艺和过蚀刻工艺。例如，主蚀刻工艺可以用于破坏和去除第一介电层232的水平部分的大多数。这可能在逻辑器件区中尤其有效。过蚀刻工艺可以用于去除第一介电层232的任何剩余的水平部分，尤其在存储器件区中的第一介电层232的任何剩余的水平部分。主蚀刻工艺可使用更低的压力、较高的偏压、以及比过蚀刻工艺更浓的蚀刻剂气体。主蚀刻工艺可以进行比过蚀刻工艺更短的时间。例如，主蚀刻工艺可以进行约10秒至12秒，而过蚀刻工艺可以运行60秒或更长。在实施例中，为了较好地调节厚度T1和T2，在过蚀刻工艺中实现上述循环工艺。
在操作114中，方法100(图1B)蚀刻衬底202，尤其是邻近栅极结构208a至208b的鳍有源区204a至204b。参照图8，操作114实施蚀刻工艺238，从而分别形成邻近栅极结构208a和208b的凹槽240a和240b。蚀刻工艺238可以是干蚀刻工艺、湿蚀刻工艺或其它合适的蚀刻工艺。由于在逻辑器件区中的器件间距比在存储器件区中的器件间距相对较大，因此到达鳍有源区204a的蚀刻剂比到达鳍有源区204b的蚀刻剂相对较多。结果，凹槽240a被蚀刻的比凹槽240b被蚀刻的更深。换言之，凹槽240a的深度D1大于凹槽240b的深度D2。层232a至232b还促成凹槽240a至240b的深度的差异，因为更厚的层232b还限制了蚀刻剂到达鳍有源区204b的数量。在各个实施例中，可以调节蚀刻工艺238(借助于器件间距P1和P2以及厚度T1和T2)以产生在从约50nm至约60nm的范围内的深度D1以及在从约35nm至约45nm的范围内的深度D2。在本实施例中，D1比D2至少大15nm以为随后的外延生长工艺创造足够的深度负载。
在本实施例中，蚀刻工艺238还横向地蚀刻鳍有源区204a至204b，从而使得凹槽240a至240b在第一介电层232a至232b下方，且在一些实施例中甚至在GSW间隔件230下方横向地扩展。接近度X1被限定是从栅极结构208a的垂直延伸至凹槽240a的最近的边缘(或表面)的水平距离。接近度X2被限定是从栅极结构208b的垂直延伸至凹槽240b的最近的边缘(或表面)的水平距离。在本实施例中，X2大于X1。例如，X2的范围可以从约5nm至约8nm，而X1的范围可以从约3nm至约6nm。X1和X2之间的差是不同的器件间距P2和P1、第一介电层232的不同的厚度T1和T2等参数的结果。
在操作116中，方法100(图1B)从器件区域200b去除掩蔽元件234(图9)。在实施例中，掩蔽元件234是图案化的光刻胶且可以通过光刻胶剥离工艺或等离子体灰化工艺被去除。掩蔽元件234的去除对防止在随后的外延生长工艺中的污染是所期望的(诸如将被讨论的操作118)。操作116可随后地实施清洗工艺以清洗凹槽240a至240b。
在操作118中，方法100(图1B)分别在凹槽240a和240b中外延生长源极和漏极(S/D)部件242a和242b。参照图10A和10B，S/D部件242a至242b填充凹槽240a至240b并且在鳍有源区204a至204b的顶面之上进一步生长。在本实施例中，S/D部件242a至242b在栅极介电层222的顶面之上进一步突出。突出的S/D部件242a至242b提供应力至沟道区212a至212b以用于改进的器件性能。此外，S/D部件242a更深且具有比S/D部件242b更大的体积，这提供了相对更大的应力至沟道区212a。同时，两个邻近的S/D部件242b适当地彼此分离(图10B)。因此，操作118同时满足逻辑器件和存储器件的要求。该现象的一个解释如下。由于凹槽240b相对更浅和更小，用于外延生长的硅面积相对更小。因此，外延部件242b的生长速率比外延部件242a相对更慢，且当外延部件242a适当突出时，外延部件242b仍然保持分离。
在实施例中，外延生长工艺是使用硅基前体气体的低压化学汽相沉积(LPCVD)工艺。此外，在本实例中，外延生长工艺利用用于形成NFET的源极/漏极部件的诸如P、As、或它们的组合的n型掺杂剂或利用用于形成PFET的源极/漏极部件的诸如B的p型掺杂剂来原位掺杂生长的S/D部件242a至242b。在一些实例中，对于PFET，S/D部件242a至242b包括硅锗、锗或组合。对于NFET，S/D部件242a至242b包括碳化硅、硅或组合。
在操作120中，方法100(图1B)使用选择性蚀刻工艺从半导体结构200去除第一介电层232。在实施例中，第一介电层232包括氮化硅且操作120可以使用含H3PO4的化学物以去除第一介电层232，而同时保持各个其它结构基本上完整，如图11所示。
在操作122中，方法100(图1B)可以实施类似于上述操作108、110、112、114、116、和118的步骤以形成分别邻近栅极结构208c和280d的S/D部件242c和242d，如图12所示。例如，可以沉积覆盖半导体结构200(包括衬底202和栅极结构208a至280d)的第二介电层。第二介电层可以使用类似于第一介电层232的诸如氮化硅的材料。然后，操作122在第一区域200a中的第二介电层上方形成第二掩蔽元件且对第二区域200b中的第二介电层实施第二蚀刻工艺。第二蚀刻工艺可以类似于第一蚀刻工艺236。例如，第二蚀刻工艺可以包括如上所述的具有蚀刻循环和沉积循环的重复的循环工艺。由于间距P3大于P4，第二蚀刻工艺导致第二介电层的在栅极结构208d的侧壁上的部分比在栅极结构208c的侧壁上的部分厚。然后，操作122蚀刻邻近栅极结构208c至208d的衬底202以形成凹槽。邻近栅极结构208c的凹槽比邻近栅极结构208d的凹槽更深。此外，凹槽至栅极结构208c比凹槽至栅极结构208d更近。接下来，操作122去除第二掩蔽元件且在凹槽中外延生长S/D部件242c至242d，如图12所示。
在操作124中，方法100(图1B)进一步实施制造最终IC器件的步骤。在实施例中，方法100用高k金属栅极堆叠件替换栅极结构208a至208d。参照图13，通过诸如沉积和CMP的过程在衬底202上方形成层间介电(ILD)层244。在一个实施例中，ILD层244由可流动CVD(FCVD)工艺形成。FCVD工艺包括在衬底202上沉积可流动的材料(例如，液体化合物)以填充各个结构之间的间隙并通过，以及通过诸如退火(在一个实例中)的合适的技术将可流动材料转化至固体材料。然后，对ILD层244实施CMP工艺以暴露出栅极结构208a至208d。随后地，栅极结构208a至208d通过一种或多种选择性蚀刻工艺被去除，从而在区域200a和200b中形成第一开口246a、246b、246c、和246d。在蚀刻工艺期间，保留间隔件230。开口246a至246d至少部分地被对应的间隔件230围绕。参照图14，一个或多个材料层沉积在开口246a至246d中以分别形成高k金属栅极248a、248b、248c、和248d。在各个实施例中，与栅极结构208c至208d的替换分离地实施栅极结构208a至208b的替换以使能够实现分离n型和p型器件调节。
在图14中示出的实例中，最终栅极堆叠件248a至248b与248c至248d分别地包括界面层249a和249b、介电层250a和250b、功函金属层252a和252b，以及填充层254a和254b。界面层249a至249b可以包括诸如氧化硅层或氮氧化硅的介电材料并且可以通过化学氧化、热氧化、ALD、CVD和/或其它合适的技术形成。介电层250a至250b可以包括诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其它合适的金属氧化物、或它们的组合的高k介电层。可以通过ALD和/或其他合适的方法形成介电层250a至250b。功函金属层252a至252b可以是用于NFET的n型功函层或用于PFET的p型功函层，且可以通过CVD、PVD、和/或其它合适的工艺沉积。p型功函层包括具有足够大的有效功函层的金属，该金属选自但不限于，氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或者它们的组合的组。n型功函层包括具有足够低的有效功函层的金属，该金属选自但不限于，由钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮硅化钽(TaSiN)、或它们的组合的组。填充层254a至254b可以包括铝(Al)、钨(W)或铜(Cu)和/或其它合适的材料，并且可以由CVD、PVD、镀敷、和/或其它合适的工艺形成。可以实施CMP工艺以从栅极堆叠件248a至248d去除过量的材料以平坦化半导体结构200的顶面。随后可以实施诸如接触件和通孔形成、互连处理等的进一步工艺以完成半导体结构200的制造。
参照图15，其中示出的是根据一些其他实施例中的本发明的各个方面的形成半导体结构200的方法300。方法300是实例，并且除了权利要求中明确列举的内容之外，不意欲限制本发明的范围。可在方法300之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可将描述的一些操作替换、消除或转移。结合图16至图17在下面描述方法300,其示出了根据本发明的各个方面的半导体结构200的截面图。
方法300在许多方面类似于方法100，但是第一介电层232和衬底202的蚀刻不同于方法100。参照图15，该方法300还包括如上所述的操作102、104、106、108、和110。从操作110，方法300继续进行操作302以在如图16中所述的存储器件区中形成覆盖衬底202和栅极结构208b的第一掩蔽元件256。在实施例中，第一掩蔽元件256是图案化的光刻胶。然后，方法300继续进行操作304以形成邻近栅极结构208a的凹槽240a。操作304包括在逻辑器件区中蚀刻第一介电层232和蚀刻衬底202。由于操作304仅蚀刻逻辑器件区，器件密度不再是蚀刻负载的问题且可以调节蚀刻工艺以在凹槽240a中产生期望的轮廓，包括期望的深度D1和期望的接近度X1。之后，方法300去除操作306中的第一掩蔽元件256且在如图17中所示的逻辑器件区中形成覆盖衬底202和栅极结构208a的第二掩蔽元件258。然后，方法300继续进行操作310以形成邻近栅极结构208b的凹槽240b。操作310包括在存储器件区中蚀刻第一介电层232和蚀刻衬底202。由于操作310仅蚀刻存储器件区，因此器件密度不再是蚀刻负载的问题且可以调节蚀刻工艺以在凹槽240b中产生期望的轮廓，包括期望的深度D2和期望的接近度X2。在本实施例中，控制蚀刻工艺从而使得D1大于D2且X2大于X1。之后，如上所述，方法300去除在操作312中的第二掩蔽元件258且继续进行操作118。
尽管不旨在限制，但本发明的一个或多个实施例提供了半导体器件及其形成的许多益处。例如，本发明的实施例提供了形成用于逻辑器件和存储器件突出的外延S/D部件同时满足两种类型器件的不同要求的方法。例如，在逻辑器件中的S/D部件具有较大的体积以应力或应变器件的沟道区以用于为改进的载流子迁移率，而在存储器件中的S/D部件可以在邻近的S/D部件之间保持分离以避免不期望的电路短路。本发明的实施例通过在两种不同类型的器件中创建不同的S/D凹槽轮廓来提供以上差异。另一实施例使用了用于两种类型的器件的一种蚀刻工艺而不是不同的蚀刻工艺创建不同的S/D凹槽轮廓。这提高了生产效率。
在一个示例性方面中，本发明针对一种形成半导体结构的方法。该方法包括接收具有衬底以及在衬底上方的多个第一栅极结构和多个第二栅极结构的前体，多个第一栅极结构具有比多个第二栅极结构大的间距。该方法还包括沉积覆盖衬底以及多个第一栅极结构和多个第二栅极结构的第一介电层；并对第一介电层实施第一蚀刻工艺。第一蚀刻工艺去除第一介电层的位于衬底上方的第一部分，而第一介电层的第二部分保留在多个第一栅极结构和多个第二栅极结构的侧壁上方。第一介电层的在多个第二栅极结构的侧壁上方的第二部分比其的在多个第一栅极结构的侧壁上方的第二部分厚。该方法还包括蚀刻衬底以形成分别地邻近多个第一栅极结构和多个第二栅极结构的多个第三凹槽和多个第四凹槽；以及分别在多个第三凹槽和多个第四凹槽中外延生长多个第五个半导体部件和多个第六半导体部件。
在另一个示例性方面中，本发明针对一种形成半导体结构的方法。该方法包括接收前体，前体具有第一区域和第二区域以及在第一区域和第二区域中延伸的衬底。该前体还具有在第一区域中的衬底上方的多个第一栅极结构和多个第二栅极结构。多个第一栅极结构具有的间距比多个第二栅极结构的间距大。该前体还具有在第二区域中的衬底上方的多个第三栅极结构和多个第四栅极结构。多个第三栅极结构具有的间距比多个第四栅极结构的间距大。该方法还包括沉积覆盖衬底以及多个第一栅极结构、多个第二栅极结构、多个第三栅极结构和多个第四栅极结构的第一介电层；并在第二区域中的第一介电层上方形成掩蔽元件。该方法还包括对第一区域中的第一介电层实施第一蚀刻工艺以暴露出衬底，其中，第一介电层的部分保留在多个第一栅极结构和多个第二栅极结构上方。第一介电层的在多个第二栅极结构的侧壁上方的部分比其的在多个第一栅极结构的侧壁上方的第二部分厚。该方法还包括蚀刻衬底以形成邻近多个第一栅极结构和多个第二栅极结构的多个第五凹槽和多个第六凹槽；并使用第一半导体材料分别在多个第五凹槽和多个第六凹槽中外延生长源极和漏极部件。
在又另一示例性方面中，本发明针对一种半导体结构。该半导体结构包括具有第一有源区的衬底；以及在衬底上方的且接合鳍有源区的多个第一栅极结构和多个第二栅极结构。多个第一栅极结构具有的间距比多个第二栅极结构的间距大。半导体结构还包括分别地在接近多个第一栅极结构和多个第二栅极结构的鳍有源区中的多个第三凹槽和多个第四凹槽。多个第三凹槽至相应的多个第一栅极结构的第一接近度小于多个第四凹槽至相应的多个第二栅极结构的第二接近度。半导体结构还包括分别在多个第三凹槽和多个第四凹槽中的多个第五半导体部件和多个第六半导体部件，以及在鳍有源区的顶面之上突出。
根据本发明的一个实施例，提供了一种形成半导体器件的方法，包括：接收前体,所述前体具有衬底以及位于所述衬底上方的多个第一栅极结构和多个第二栅极结构，所述多个第一栅极结构具有比所述多个第二栅极结构的间距更大的间距；沉积覆盖所述衬底和所述多个第一栅极结构和所述多个第二栅极结构的第一介电层；对所述第一介电层实施第一蚀刻工艺，从而去除所述第一介电层的位于所述衬底上方的第一部分，同时所述第一介电层的第二部分保留在所述多个第一栅极结构的侧壁和所述多个第二栅极结构的侧壁上方，其中，所述第一介电层的在所述多个第二栅极结构的所述侧壁上方的所述第二部分厚于所述第一介电层的在所述多个第一栅极结构的所述侧壁上方的所述第二部分；蚀刻所述衬底以分别形成邻近所述多个第一栅极结构和所述多个第二栅极结构的多个第三凹槽和多个第四凹槽；以及在所述多个第三凹槽和所述多个第四凹槽中分别外延生长多个第五半导体部件和多个第六半导体部件。
在上述方法中，所述第一蚀刻工艺是循环工艺，所述循环工艺具有重复的蚀刻循环和沉积循环。
在上述方法中，所述沉积循环在所述第一介电层的所述第二部分上方沉积聚合物。
在上述方法中，所述第一介电材料包括氮化硅；以及所述蚀刻循环使用具有含氟的化学物的蚀刻气体，以及所述沉积循环使用具有碳和氢的沉积气体。
在上述方法中，所述蚀刻气体包括CH3F或CF4，以及所述沉积气体包括CH4。
在上述方法中，所述第一蚀刻工艺包括所述蚀刻循环和所述沉积循环的四个以上的重复。
在上述方法中，所述多个第三凹槽比所述多个第四凹槽深。
在上述方法中，所述多个第三凹槽比所述多个第四凹槽深至少15纳米。
在上述方法中，所述多个第三凹槽至相应的所述多个第一栅极结构的第一接近度小于所述多个第四凹槽至相应的所述多个第二栅极结构的第二接近度。
在上述方法中，所述衬底包括鳍有源区，所述多个第一栅极结构和所述多个第二栅极结构接合所述鳍有源区，以及蚀刻所述多个第三凹槽和所述多个第四凹槽至所述鳍有源区内。
在上述方法中，所述多个第五半导体部件是用于逻辑器件的源极和漏极(S/D)部件以及所述多个第六半导体部件是用于存储器件的源极和漏极部件。
在上述方法中，还包括：在沉积所述第一介电层之前，在所述多个第一栅极结构的所述侧壁和所述多个第二栅极结构的所述侧壁上形成栅极间隔件。
根据本发明的另一实施例，还提供了一种形成半导体器件的方法，包括：接收前体，所述前体具有第一区域和第二区域以及在所述第一区域和所述第二区域中延伸的衬底，所述前体还具有位于所述第一区域中的所述衬底上方的多个第一栅极结构和多个第二栅极结构，所述多个第一栅极结构具有比所述多个第二栅极结构的间距大的间距，所述前体还具有位于所述第二区域中的所述衬底上方的多个第三栅极结构和多个第四栅极结构，所述多个第三栅极结构具有比所述多个第四栅极结构的间距大的间距；沉积覆盖所述衬底与所述多个第一栅极结构、所述多个第二栅极结构、所述多个第三栅极结构和所述多个第四栅极结构的第一介电层；在所述第二区域中的所述第一介电层上方形成掩蔽元件；对所述第一区域中的所述第一介电层实施第一蚀刻工艺以暴露所述衬底，其中，所述第一介电层的部分保留在所述多个第一栅极结构的侧壁和所述多个第二栅极结构的侧壁上方，其中，所述第一介电层的在所述多个第二栅极结构的所述侧壁上方的所述部分厚于所述第一介电层的在所述多个第一栅极结构的所述侧壁上方的所述部分；蚀刻所述衬底以形成邻近所述多个第一栅极结构和所述多个第二栅极结构的多个第五凹槽和多个第六凹槽；以及使用第一半导体材料分别在所述多个第五凹槽和所述多个第六凹槽中外延生长源极和漏极部件。
在上述方法中，还包括：在蚀刻所述衬底之后以及在所述多个第五凹槽和所述多个第六凹槽中外延生长所述源极和漏极部件之前，去除所述掩蔽元件。
在上述方法中，还包括：在所述多个第五凹槽和所述多个第六凹槽中外延生长所述源极和漏极部件之后，从所述第一区域和所述第二区域去除所述第一介电层。
在上述方法中，还包括：沉积覆盖所述衬底与所述多个第一栅极结构、所述多个第二栅极结构、所述多个第三栅极结构和所述多个第四栅极结构的第二介电层；在所述第一区域中的所述第二介电层上方形成另一掩蔽元件；对所述第二区域中的所述第二介电层实施第二蚀刻工艺以暴露所述衬底，其中，所述第二介电层的部分保留在所述多个第三栅极结构的侧壁和所述多个第四栅极结构的侧壁上方，其中，所述第二介电层的在所述多个第三栅极结构的所述侧壁上方的所述部分厚于所述第二介电层的在所述多个第四栅极结构的所述侧壁上方的所述部分；蚀刻所述衬底以分别形成邻近所述多个第三栅极结构和所述多个第四栅极结构的多个第七凹槽和多个第八凹槽；以及使用不同于所述第一半导体材料的第二半导体材料，在所述多个第七凹槽和所述多个第八凹槽中分别外延生长源极和漏极部件。
根据本发明的又一实施例，还提供了一种半导体结构，包括：衬底，具有鳍有源区；多个第一栅极结构和多个第二栅极结构，位于所述衬底上方并且接合所述鳍有源区，所述多个第一栅极结构具有比所述多个第二栅极结构的间距大的间距；多个第三凹槽和多个第四凹槽，分别至接近所述多个第一栅极结构和所述多个第二栅极结构的所述鳍有源区内，其中，所述多个第三凹槽至相应的所述多个第一栅极结构的第一接近度小于所述多个第四凹槽至相应的所述多个第二栅极结构的第二接近度；以及多个第五半导体部件和多个第六半导体部件，分别位于所述多个第三凹槽和所述多个第四凹槽中并且突出于所述鳍有源区的顶面之上。
在上述半导体结构中，所述多个第三凹槽比所述多个第四凹槽深至少15纳米。
在上述半导体结构中，所述多个第五半导体部件是用于逻辑器件的源极和漏极(S/D)部件以及所述多个第六半导体部件是用于存储器件的源极和漏极部件。
在上述半导体结构中，所述多个第五半导体部件和所述多个第六半导体部件包括掺杂有n型掺杂剂的硅或掺杂有p型掺杂剂的硅锗。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
接收前体,所述前体具有衬底以及位于所述衬底上方的多个第一栅极结构和多个第二栅极结构，所述多个第一栅极结构具有比所述多个第二栅极结构的间距更大的间距；
沉积覆盖所述衬底和所述多个第一栅极结构和所述多个第二栅极结构的第一介电层；
对所述第一介电层实施第一蚀刻工艺，从而去除所述第一介电层的位于所述衬底上方的第一部分，同时所述第一介电层的第二部分保留在所述多个第一栅极结构的侧壁和所述多个第二栅极结构的侧壁上方，其中，所述第一介电层的在所述多个第二栅极结构的所述侧壁上方的所述第二部分厚于所述第一介电层的在所述多个第一栅极结构的所述侧壁上方的所述第二部分；
蚀刻所述衬底以分别形成邻近所述多个第一栅极结构和所述多个第二栅极结构的多个第三凹槽和多个第四凹槽；以及
在所述多个第三凹槽和所述多个第四凹槽中分别外延生长多个第五半导体部件和多个第六半导体部件，以使得所述第五半导体部件的体积大于所述第六半导体部件的体积。
2.根据权利要求1所述的方法，其中，所述第一蚀刻工艺是循环工艺，所述循环工艺具有重复的蚀刻循环和沉积循环。
3.根据权利要求2所述的方法，其中，所述沉积循环在所述第一介电层的所述第二部分上方沉积聚合物。
4.根据权利要求2所述的方法，其中：
所述第一介电层包括氮化硅；以及
所述蚀刻循环使用具有含氟的化学物的蚀刻气体，以及所述沉积循环使用具有碳和氢的沉积气体。
5.根据权利要求4所述的方法，其中，所述蚀刻气体包括CH3F或CF4，以及所述沉积气体包括CH4。
6.根据权利要求2所述的方法，其中，所述第一蚀刻工艺包括所述蚀刻循环和所述沉积循环的四个以上的重复。
7.根据权利要求1所述的方法，其中，所述多个第三凹槽比所述多个第四凹槽深。
8.根据权利要求7所述的方法，其中，所述多个第三凹槽比所述多个第四凹槽深至少15纳米。
9.根据权利要求1所述的方法，其中，所述多个第三凹槽至相应的所述多个第一栅极结构的第一接近度小于所述多个第四凹槽至相应的所述多个第二栅极结构的第二接近度。
10.根据权利要求1所述的方法，其中，所述衬底包括鳍有源区，所述多个第一栅极结构和所述多个第二栅极结构接合所述鳍有源区，以及蚀刻所述多个第三凹槽和所述多个第四凹槽至所述鳍有源区内。
11.根据权利要求1所述的方法，其中，所述多个第五半导体部件是用于逻辑器件的源极和漏极(S/D)部件以及所述多个第六半导体部件是用于存储器件的源极和漏极部件。
12.根据权利要求1所述的方法，还包括：
在沉积所述第一介电层之前，在所述多个第一栅极结构的所述侧壁和所述多个第二栅极结构的所述侧壁上形成栅极间隔件。
13.一种形成半导体器件的方法，包括：
接收前体，所述前体具有第一区域和第二区域以及在所述第一区域和所述第二区域中延伸的衬底，所述前体还具有位于所述第一区域中的所述衬底上方的多个第一栅极结构和多个第二栅极结构，所述多个第一栅极结构具有比所述多个第二栅极结构的间距大的间距，所述前体还具有位于所述第二区域中的所述衬底上方的多个第三栅极结构和多个第四栅极结构，所述多个第三栅极结构具有比所述多个第四栅极结构的间距大的间距；
沉积覆盖所述衬底与所述多个第一栅极结构、所述多个第二栅极结构、所述多个第三栅极结构和所述多个第四栅极结构的第一介电层；
在所述第二区域中的所述第一介电层上方形成掩蔽元件；
对所述第一区域中的所述第一介电层实施第一蚀刻工艺以暴露所述衬底，其中，所述第一介电层的部分保留在所述多个第一栅极结构的侧壁和所述多个第二栅极结构的侧壁上方，其中，所述第一介电层的在所述多个第二栅极结构的所述侧壁上方的所述部分厚于所述第一介电层的在所述多个第一栅极结构的所述侧壁上方的所述部分；
蚀刻所述衬底以形成邻近所述多个第一栅极结构和所述多个第二栅极结构的多个第五凹槽和多个第六凹槽；以及
使用第一半导体材料分别在所述多个第五凹槽和所述多个第六凹槽中外延生长多个第五源极和漏极部件和多个第六源极和漏极部件，以使得所述第五源极和漏极部件的体积大于所述第六源极和漏极部件的体积。
14.根据权利要求13所述的方法，还包括：
在蚀刻所述衬底之后以及在所述多个第五凹槽和所述多个第六凹槽中外延生长所述源极和漏极部件之前，去除所述掩蔽元件。
15.根据权利要求13所述的方法，还包括：
在所述多个第五凹槽和所述多个第六凹槽中外延生长所述源极和漏极部件之后，从所述第一区域和所述第二区域去除所述第一介电层。
16.根据权利要求15所述的方法，还包括：
沉积覆盖所述衬底与所述多个第一栅极结构、所述多个第二栅极结构、所述多个第三栅极结构和所述多个第四栅极结构的第二介电层；
在所述第一区域中的所述第二介电层上方形成另一掩蔽元件；
对所述第二区域中的所述第二介电层实施第二蚀刻工艺以暴露所述衬底，其中，所述第二介电层的部分保留在所述多个第三栅极结构的侧壁和所述多个第四栅极结构的侧壁上方，其中，所述第二介电层的在所述多个第三栅极结构的所述侧壁上方的所述部分厚于所述第二介电层的在所述多个第四栅极结构的所述侧壁上方的所述部分；
蚀刻所述衬底以分别形成邻近所述多个第三栅极结构和所述多个第四栅极结构的多个第七凹槽和多个第八凹槽；以及
使用不同于所述第一半导体材料的第二半导体材料，在所述多个第七凹槽和所述多个第八凹槽中分别外延生长源极和漏极部件。
17.一种半导体结构，包括：
衬底，具有鳍有源区；
多个第一栅极结构和多个第二栅极结构，位于所述衬底上方并且接合所述鳍有源区，所述多个第一栅极结构具有比所述多个第二栅极结构的间距大的间距；
多个第三凹槽和多个第四凹槽，分别至接近所述多个第一栅极结构和所述多个第二栅极结构的所述鳍有源区内，其中，所述多个第三凹槽至相应的所述多个第一栅极结构的第一接近度小于所述多个第四凹槽至相应的所述多个第二栅极结构的第二接近度；以及
多个第五半导体部件和多个第六半导体部件，分别位于所述多个第三凹槽和所述多个第四凹槽中并且突出于所述鳍有源区的顶面之上，所述第五半导体部件的体积大于所述第六半导体部件的体积。
18.根据权利要求17所述的半导体结构，其中，所述多个第三凹槽比所述多个第四凹槽深至少15纳米。
19.根据权利要求17所述的半导体结构，其中，所述多个第五半导体部件是用于逻辑器件的源极和漏极(S/D)部件以及所述多个第六半导体部件是用于存储器件的源极和漏极部件。
20.根据权利要求17所述的半导体结构，其中，所述多个第五半导体部件和所述多个第六半导体部件包括掺杂有n型掺杂剂的硅或掺杂有p型掺杂剂的硅锗。
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