CN104303263A - 具有线形翅片场效应结构的电路 - Google Patents

具有线形翅片场效应结构的电路 Download PDF

Info

Publication number
CN104303263A
CN104303263A CN201380013824.6A CN201380013824A CN104303263A CN 104303263 A CN104303263 A CN 104303263A CN 201380013824 A CN201380013824 A CN 201380013824A CN 104303263 A CN104303263 A CN 104303263A
Authority
CN
China
Prior art keywords
fin
diffusion
spacing
interconnection
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380013824.6A
Other languages
English (en)
Other versions
CN104303263B (zh
Inventor
S.T.贝克
M.C.斯梅林
D.甘地
J.马利
C.朗贝尔
J.R.匡特
D.福克斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tela Innovations Inc
Original Assignee
Tela Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tela Innovations Inc filed Critical Tela Innovations Inc
Priority to CN201611023356.2A priority Critical patent/CN107424999A/zh
Publication of CN104303263A publication Critical patent/CN104303263A/zh
Application granted granted Critical
Publication of CN104303263B publication Critical patent/CN104303263B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

第一晶体管具有在第一扩散翅片内的源极区域和漏极区域。所述第一扩散翅片从衬底的表面突出。所述第一扩散翅片在第一方向上纵向地从所述第一扩散翅片的第一端延伸到第二端。第二晶体管具有在第二扩散翅片内的源极区域和漏极区域。所述第二扩散翅片从所述衬底的所述表面突出。所述第二扩散翅片在第一方向上纵向地从所述第二扩散翅片的第一端延伸到第二端。所述第二扩散翅片被定位成挨着所述第一扩散翅片并且与所述第一扩散翅片间隔开。所述第二扩散翅片的所述第一端或所述第二端被定位在所述第一方向上在所述第一扩散翅片的所述第一端与所述第二端之间。

Description

具有线形翅片场效应结构的电路
背景技术
已知光学平版印刷在193nm光波长以及1.35数值孔径（NA）浸没系统下已经达到其能力的限度。这种设备的最小直线分辨率能力在近似80nm的特征至特征间距的情况下为近似40nm。低于大约80nm的特征至特征间距要求可能针对给定芯片层级内的给定结构类型要求多个图案化步骤。另外，随着平版印刷被朝着其分辨率极限推进，线端分辨率变得更有挑战性。在半导体器件布局中，处于32nm临界尺寸的典型金属线间距近似为100nm。为了达到特征缩放的成本益处，0.7至0.75的缩放因子是想要的。用以达到22nm临界尺寸的大约0.75的缩放因子将会要求大约75nm的金属线间距，这低于当前单次曝光平版印刷系统和技术的能力。正是在此情形下本发明出现。
发明内容
在一个实施例中，半导体器件包括：衬底、第一晶体管和第二晶体管。所述第一晶体管具有在第一扩散翅片内的源极区域和漏极区域。所述第一扩散翅片被构造为从所述衬底的表面突出。所述第一扩散翅片被构造为在第一方向上纵向地从所述第一扩散翅片的第一端延伸到所述第一扩散翅片的第二端。所述第二晶体管具有在第二扩散翅片内的源极区域和漏极区域。所述第二扩散翅片被构造为从所述衬底的表面突出。所述第二扩散翅片被构造为在所述第一方向上纵向地从所述第二扩散翅片的第一端延伸到所述第二扩散翅片的第二端。所述第二扩散翅片被定位成挨着所述第一扩散翅片并且与所述第一扩散翅片间隔开。另外，所述第二扩散翅片的所述第一端或是所述第二端被定位成在所述第一方向上在所述第一扩散翅片的所述第一端与所述第二端之间。
在一个实施例中，公开了制造半导体器件的方法。所述方法包括提供衬底。所述方法还包括：在所述衬底上形成第一晶体管，以使得所述第一晶体管具有在第一扩散翅片内的源极区域和漏极区域，以及以使得所述第一扩散翅片被形成以从所述衬底的表面突出，以及以使得所述第一扩散翅片被形成以在第一方向上纵向地从所述第一扩散翅片的第一端延伸到所述第一扩散翅片的第二端。所述方法还包括：在所述衬底上形成第二晶体管，以使得所述第二晶体管具有在第二扩散翅片内的源极区域和漏极区域，以及以使得所述第二扩散翅片被形成以从所述衬底的表面突出，以及以使得所述第二扩散翅片被形成以在所述第一方向上纵向地从所述第二扩散翅片的第一端延伸到所述第二扩散翅片的第二端，以及以使得所述第二扩散翅片被形成在挨着所述第一扩散翅片的位置处并且与所述第一扩散翅片间隔开。另外，所述第一晶体管和所述第二晶体管被形成以使得所述第二扩散翅片的第一端或是第二端被形成在所述第一方向上在所述第一扩散翅片的第一端与第二端之间的位置处。
在一个实施例中，数据存储器件具有存储于其上的用于再现半导体器件的布局的计算机可执行程序指令。所述数据存储器件包括：用于限定要被形成在衬底上的第一晶体管的计算机程序指令，以使得所述第一晶体管被限定为具有在第一扩散翅片内的源极区域和漏极区域，以及以使得所述第一扩散翅片被限定为从所述衬底的表面突出，以及以使得所述第一扩散翅片被限定为在第一方向上纵向地从所述第一扩散翅片的第一端延伸到所述第一扩散翅片的第二端。所述数据存储器件还包括用于限定要被形成在衬底上的第二晶体管的计算机程序指令，以使得所述第二晶体管被限定为具有在第二扩散翅片内的源极区域和漏极区域，以及以使得所述第二扩散翅片被限定为从所述衬底的表面突出，以及以使得所述第二扩散翅片被限定为：在第一方向上纵向地从所述第二扩散翅片的第一端延伸到所述第二扩散翅片的第二端，以及以使得所述第二扩散翅片被限定为定位成挨着所述第一扩散翅片并且与所述第一扩散翅片间隔开，以及以使得所述第二扩散翅片被限定为使其第一端或是其第二端被定位在所述第一方向上在所述第一扩散翅片的第一端与第二端之间。
附图说明
图1A和图1B示出根据本发明一些实施例的翅片场效应晶体管的示例布局视图。
图1C示出根据本发明一些实施例的图1A/1B的翅片场效应晶体管的其中扩散翅片102在垂直截面视图A-A中更加为金字塔形状的变形。
图1D示出根据本发明一些实施例的具有形成于其上的多个翅片场效应晶体管的衬底的简化垂直截面视图。
图1E示出根据本发明一些实施例的其中内部翅片间距Ps1基本上等于外部翅片间距Ps2的翅片间距关系的示图。
图1F示出根据本发明一些实施例的其中有理数分母（y）为2的图1E的翅片间距关系示图的变形。
图1G示出根据本发明一些实施例的其中有理数分母（y）为3的图1E的翅片间距关系示图的变形。
图1H示出根据本发明一些实施例的其中内部翅片间距Ps1和外部翅片间距Ps2不同的图1E的翅片间距关系示图的更一般化的形式。
图2A示出根据本发明一些实施例的合并有翅片场效应晶体管的示例性单元布局。
图2B示出根据本发明一些实施例的与图2D的两输入与非（NAND）配置对应的电路图。
图2C示出根据本发明一些实施例的与图2E的两输入或非（NOR）配置对应的电路图。
图2D示出根据本发明一些实施例的其中由n型扩散材料形成扩散翅片201A并且由p型扩散材料形成扩散翅片201B的图2A的布局。
图2E示出根据本发明一些实施例的其中由p型扩散材料形成扩散翅片201A并且由n型扩散材料形成扩散翅片201B的图2A的布局。
图2F示出根据本发明一些实施例的其中栅极电极结构使其各端基本上在单元的顶部和单元的底部上对准的图2A的布局的变形。
图2G示出根据本发明一些实施例的其中接触被形成以在单元的顶部和单元的底部处在电力导轨之下从met1互连部结构延伸到水平局部互连部结构的图2A的布局的变形。
图2H示出根据本发明一些实施例的其中使用两个不同的扩散翅片间距的图2A的单元的变形。
图2I示出根据本发明一些实施例的其中在单元的顶部和底部处在电力导轨之下的扩散翅片和水平局部互连部结构被延伸到用作为电力导轨的met1互连部结构的整个宽度的图2A的布局的变形。
图3示出根据本发明一些实施例的其中met1电力导轨被连接到垂直局部互连部以使得met1电力导轨用作为局部电源的图2A的布局的变形。
图4示出根据本发明一些实施例的其中在单元内使用二维地变化的met1互连部结构以用于单元内部路由的图2A的布局的变形。
图5示出根据本发明一些实施例的其中met1电力导轨被连接到垂直局部互连部并且其中在单元内使用二维地变化的met1互连部结构以用于单元内部路由的图2A的布局的变形。
图6示出根据本发明一些实施例的其中在单元内连同二维地变化的met1互连部结构一起使用固定的、最小宽度的、共享局部met1电源以用于单元内部路由的图2A的布局的变形。
图7示出根据本发明一些实施例的具有带有单元中的硬连接的共享的局部电源和全局电源以及用于单元内部路由的单元内的二维地变化的met1互连部结构的图2A的布局的变形。
图8A示出根据本发明一些实施例的其中输入管脚被放置在相同类型的各扩散翅片之间以缓和路由拥塞并且其中一些扩散翅片被用作为互连部导体的示例标准单元的布局。
图8B示出根据本发明一些实施例的其中使用两种不同的栅极电极间距的图8A的变形。
图8C示出根据本发明一些实施例的图8A的布局的电路示意图。
图9A示出根据本发明一些实施例的其中扩散翅片被利用为互连部导体的示例标准单元布局。
图9B示出根据本发明一些实施例的具有所标识的三组交叉耦接的晶体管的图9A的布局。
图9C示出根据本发明一些实施例的图9A的布局的电路示意图。
图10示出根据本发明一些实施例的具有被基本上定位在扩散翅片之上的栅极电极接触的示例标准单元布局。
图11示出根据本发明一些实施例的实现扩散翅片的示例单元布局。
图12A/B示出根据本发明一些实施例的具有最小宽度met1电力导轨的图11的布局的变形。
图13A/B示出根据本发明一些实施例的不具有从局部互连部和栅极电极结构中的每一个到met1的接触的图12A/B的布局的变形。
图14A/B示出根据本发明一些实施例的包括电力导轨的具有带有相同宽度并且在相同间距上的所有met1结构的最小宽度met1电力导轨的图11的布局的变形。
图15A/B示出根据本发明一些实施例的使met1路由结构被填充为使得每个（y）位置具有met1结构的图14A/B的布局的变形。
图16A/B示出根据本发明一些实施例的具有放置在各p型扩散翅片之间的栅极电极结构接触的图11的布局的变形。
图17A/B示出根据本发明一些实施例的实现扩散翅片的示例单元布局。
图18A/B示出根据本发明一些实施例的其中接触连接到水平局部互连部并且其中水平局部互连部直接连接到垂直局部互连部的图17A/B的布局的变形。
图19A/B示出根据本发明一些实施例的其中不共享对于局部互连部的电力导轨接触并且其中在电力导轨之下不存在共享局部互连部的图17A/B的布局的变形。
图20A/B示出根据本发明一些实施例的其中扩散翅片相对于单元边界偏移扩散翅片半间距的图19A/B的布局的变形。
图21A/B示出根据本发明一些实施例的具有扩散翅片的最小宽度电力导轨和负垂直局部互连部重叠的图20A/B的布局的变形。
图22A/B示出根据本发明一些实施例的具有最小宽度电力导轨、在电力导轨之下没有共享局部互连部或扩散翅片并且具有p-翅片和n-翅片之间的更大空间的图17A/B的布局的变形。
图23A/B示出根据本发明一些实施例的图17A/B的布局的变形。
图24A/B示出根据本发明一些实施例的图23A/B的布局的变形。
图25A/B示出根据本发明一些实施例的其中单元在高度上加倍的图23A/B的布局的变形。
图26A/B示出根据本发明一些实施例的实现扩散翅片的示例单元布局。
图27A/B示出根据本发明一些实施例的图26A/B的布局的变形。
图28A/B示出根据本发明一些实施例的实现扩散翅片的示例单元布局。
图29A/B示出根据本发明一些实施例的其中在n型晶体管的两个栅极电极结构之间没有局部互连部结构存在的图28A/B的布局的变形。
图30A/B示出根据本发明一些实施例的实现扩散翅片的示例单元布局。
图31A示出根据本发明一些实施例的具有基本上在各扩散翅片之间居中的栅极电极和局部互连部线端间隙的示例sdff单元布局。
图31B示出根据本发明一些实施例的具有基本上在圆圈勾画的各扩散翅片之间居中的局部互连部线端间隙的图31A的示例sdff单元布局。
图31C示出根据本发明一些实施例的具有其中各扩散翅片端在x方向上彼此重叠的两个相邻栅极电极结构之间的区域的注释的图31A和图31B的示例sdff单元布局。
图32示出根据本发明一些实施例的其中所有接触层结构被放置在各扩散翅片之间的示例布局。
图33和图34示出根据本发明一些实施例的其中所有接触层结构被放置在扩散翅片上的示例布局。
图35A/B至图47A/B示出根据本发明一些实施例的要求所有内部节点具有在p型与n型之间的连接的具有两条逻辑路径中的传输栅极的交叉耦接晶体管配置。
图35C示出根据本发明一些实施例的图35A/B至图47A/B以及图63A/B至图67A/B的布局的电路示意图。
图48A/B至图57A/B示出根据本发明一些实施例的具有在带有较大晶体管的逻辑路径中的传输栅极以及其它路径中的三态栅极的交叉耦接晶体管配置。
图48C示出根据本发明一些实施例的图48A/B至图58A/B的布局的电路示意图。
图58A/B至图59A/B示出根据本发明一些实施例的具有在带有更小晶体管的逻辑路径中的传输栅极以及其它路径中的三态栅极的交叉耦接晶体管配置。
图59C示出根据本发明一些实施例的图59A/B的布局的电路示意图。
图60A/B至图62A/B示出根据本发明一些实施例的具有两条逻辑路径中的三态栅极的交叉耦接晶体管配置。
图60C示出根据本发明一些实施例的图60A/B至图62A/B以及图68A/B至图69A/B的布局的电路示意图。
图63A/B至图67A/B示出根据本发明一些实施例的要求所有内部节点具有在p型与n型之间的连接的具有两条逻辑路径中的传输栅极的交叉耦接晶体管配置。
图68A/B至图69A/B示出根据本发明一些实施例的具有两条逻辑路径中的三态栅极的交叉耦接晶体管配置。
图70A示出根据本发明一些实施例的在受限的栅极层级布局架构内所限定的栅极电极轨道70-1A至70-1E的示例。
图70B示出根据本发明一些实施例的具有其中所限定的许多示例性栅极层级特征7001-7008的图70A的示例性受限栅极层级布局架构。
图71A/B至图77A/B示出根据本发明一些实施例的利用基于三态和传输这两者的栅极的交叉耦接电路结构的许多个示例SDFF电路布局。
图71C示出根据本发明一些实施例的图71A/B至图77A/B的布局的电路示意图。
图72C示出根据本发明一些实施例的图72A/B至图76A/B的布局的电路示意图。
具体实施方式
在下面的描述中，阐述大量具体细节以便提供本发明的透彻理解。然而，对于本领域技术人员来说明显的是，可以在没有一些或所有这些具体细节的情况下实践本发明。在其它实例中，并未详细描述周知的处理操作，以便不会不必要地模糊本发明。附加地，应当理解，于在此所提出的给定的图中所描绘的各种电路和/或布局特征可以与于在此所提出的其它各图中所描绘的其它电路和/或布局特征组合而被利用。
“翅片场效应”是由垂直硅岛（即翅片）构建的晶体管。翅片场效应晶体管也可以被提及为三栅极晶体管。如在此所使用的术语“翅片场效应”晶体管提及包括从下面衬底向上突出的扩散结构的任何晶体管配置。图1A和图1B示出根据本发明一些实施例的翅片场效应晶体管100的示例布局视图。由扩散翅片102和栅极电极层104构建翅片场效应晶体管100。扩散翅片102从衬底105向上垂直地突出，如图1B所示。栅极氧化物层106被部署在扩散翅片102与栅极电极层104之间。扩散翅片102可以被掺杂以形成p型晶体管或是n型晶体管。覆盖扩散翅片102的栅极电极层104的部分形成翅片场效应晶体管100的栅极电极。因此，翅片场效应晶体管100的栅极电极可以存在于扩散翅片102的三侧或更多侧上，由此从三侧或更多侧提供翅片场效应晶体管沟道的控制，与如在非翅片场效应晶体管中从一侧提供晶体管沟道的控制相反。另外，在一些实施例中，翅片场效应晶体管被形成为“弯绕（wrap-around）”晶体管，其中，栅极氧化物层106和栅极电极层104也在扩散翅片102底下延伸。
应当理解图1A和图1B中所描绘的示例翅片场效应晶体管100是以示例的方式提供的并且不表示对其中如在此所引用的翅片场效应晶体管可以被设计和/或制造的方式的任何限制。具体地，在一些实施例中，扩散翅片（例如102）可以形成为除了其它方面以外包括但不限制于Si（硅）、SiGe（硅锗）、Ge（锗）、InP（铟磷）、CNT（碳纳米管）、SiNT（硅纳米管）或它们的任何组合的不同材料的层。可以由很多不同类型的介电材料来形成栅极氧化物层106。例如，在一些实施例中，栅极氧化物层106可以形成为二氧化硅层上的二氧化铪层。在其它实施例中，可以通过一种或更多种其它介电材料来形成栅极氧化物层106。在一些实施例中，可以通过任何数量的导电材料来形成栅极电极层104。例如，在一些实施例中，栅极电极层104可以被形成为由多晶硅所覆盖的TiN（氮化钛）或TaN（氮化钽）的膜。然而，应当理解在其它实施例中，可以通过其它材料来形成栅极电极层104。
另外，虽然图1B的示例扩散翅片102在垂直截面视图A-A中被示出为具有相对于衬底105的基本上垂直突出的矩形结构，但应当理解半导体芯片上“如所制造的”状态下的扩散翅片102可以具有或可以没有相对于衬底105基本上垂直突出的矩形结构。例如，在一些实施例中，在垂直截面视图A-A中，处于其“如所制造的”状态那样的扩散翅片102可以具有更类似三角形或金字塔的形状。图1C示出在垂直截面视图A-A中扩散翅片102是更锥形的翅片场效应晶体管100的变形。如图1C所描绘的那样，在一些实施例中，从衬底105向上延伸的扩散翅片102的各侧可以按与衬底105所成的角度从衬底向上延伸，从而不垂直于衬底105。另外，应当理解，衬底105与从衬底105向上延伸的扩散翅片102的各侧之间的这样的非垂直关系可以是被设计的或可以是制造的结果。
附加地，在一些实施例中，衬底105之上的扩散翅片102的垂直突出距离跨半导体芯片的区域将基本上是相等的。然而，在其它实施例中，一些扩散翅片102可以被设计或制造为跨半导体芯片的一个或更多个区域在衬底105之上具有多个不同的垂直突出距离。因为翅片场效应晶体管100的沟道面积是衬底105之上的扩散翅片102垂直突出距离的函数，所以衬底105之上的扩散翅片102垂直突出距离的这样的变形可以用于调整所选择的翅片场效应晶体管100相对于半导体芯片上的其它翅片场效应晶体管的驱动强度。在一个示例中，可以通过在制造期间选择性刻蚀/过度刻蚀扩散翅片102结构来提供扩散翅片102高度的选择性变化。
图1D示出根据本发明一些实施例的其上具有被形成的许多个翅片场效应晶体管100的衬底105的简化垂直截面视图。在制造翅片场效应晶体管100期间，形成一系列芯107以促进形成用于芯107中的每一个的侧间隔壁109。侧间隔壁109用作掩模特征以促进下面的翅片场效应晶体管100的形成。应当理解，芯107、侧间隔壁109和翅片场效应晶体管100以平行方式纵向地延伸，即进入图1D所示的页面中。应当理解，芯107和侧间隔壁109最后被去除，从而不出现在最终的如所制造的半导体芯片/器件中。各翅片场效应晶体管100对于彼此的相对间隔是芯107和侧间隔壁109的大小和间隔的函数。
图1D示出如具有宽度Wb和间距Pb的芯107。另外，图1D示出如具有宽度Ws的侧间隔壁109。翅片场效应晶体管100可以于是表征为具有交替成对的翅片间距Ps1、Ps2，其中，Ps1是给定的芯107的各侧间隔壁109之间的平均中心线至中心线间距（Ps1被提及为内部翅片间距），并且其中Ps2是相邻地定位的芯107的各邻近侧间隔壁109之间的平均中心线至中心线间距（Ps2被提及为外部翅片间距）。假设芯107宽度Wb、芯107间距Pb和侧间隔壁109宽度Ws的每一个中的均匀性，那么内部翅片间距Ps1等于芯107宽度Wb与侧间隔壁109宽度Ws之和。并且，外部翅片间距Ps2等于芯107间距Pb减去芯107宽度Wb与侧间隔壁109宽度Ws之和。因此，内部翅片间距Ps1和外部翅片间距Ps2两者都将随着芯107间距Pb、芯107宽度Wb和/或侧间隔壁109宽度Ws中的每一个变化而变化。因此，应当理解，对于给定“翅片间距”的引用提及给定翅片间距的平均，即，翅片间距PS_ave等于内部翅片间距Ps1和外部翅片间距Ps2的平均，其中，内部翅片间距Ps1和外部翅片间距Ps2中的每一个自身为平均。
图1E示出根据本发明一些实施例的其中内部翅片间距Ps1基本上等于外部翅片间距Ps2的翅片间距关系的示图。单元高度Hc等于平均翅片间距乘以有理数，即乘以整数x和y的比，其中，x是有理数的分子，y是有理数的分母。在其中内部翅片间距Ps1和外部翅片间距Ps2相等的图1E的情况下，平均翅片间距等于Ps1和Ps2中的每一个。因此，单元高度Hc等于内部翅片间距Ps1或外部翅片间距Ps2乘以有理数。应当理解，有理数的分母（y）指示当许多个单元在单元高度Hc的方向上（即在与翅片的纵向方向垂直的方向上）以邻接方式被定位时获得翅片至单元边界间隔的重复所要求的许多个单元。另外，当有理数的分子（x）被有理数的分母（y）整除时，顶部单元边界和底部单元边界可以在内部翅片间距Ps1和/或外部翅片间距Ps2对准于（标示到）单元边界时具有相同的翅片至单元边界间隔。
图1F示出根据本发明一些实施例的其中有理数的分母（y）为2的图1E的翅片间距关系示图的变形。因此，在图1F中，翅片至单元边界间隔将每两个单元高度Hc地重复。另外，在图1F的示例中，有理数的分子（x）并不被有理数的分母（y）整除。因此，当内部翅片间距Ps1和/或外部翅片间距Ps2对准于（标示到）单元边界时，顶部翅片至单元边界间隔和底部翅片至单元边界间隔将是不同的。
图1G示出根据本发明一些实施例的其中有理数的分母（y）为3的图1E的翅片间距关系示图的变形。因此，在图1G中，翅片至单元边界间隔将每三个单元高度Hc地重复。另外，在图1G的示例中，有理数的分子（x）并不被有理数的分母（y）整除。因此，当内部翅片间距Ps1和/或外部翅片间距Ps2对准于（标示到）单元边界时，顶部翅片至单元边界间隔和底部翅片至单元边界间隔将是不同的。应当领会，可以以获得任何想要的在单元高度Hc的方向上的翅片至单元边界间隔重复频率和/或任何想要的翅片至单元边界间隔规格所需的方式来限定该有理数。
图1H示出根据本发明一些实施例的其中内部翅片间距Ps1和外部翅片间距Ps2不同的图1E的翅片间距关系示图的更一般化的形式。在该示例中，外部翅片间距Ps2大于内部翅片间距Ps1。应当理解，单元高度Hc等于平均翅片间距Ps_ave乘以有理数（x/y），其中，x和y是整数。另外，应当理解，整数y指示单元高度Hc的方向上的翅片至单元边界间隔重复频率。另外，应当理解，当有理数（x/y）减少到整数值时（即当x可以被y整除时），顶部翅片至单元边界间隔和底部翅片至单元边界间隔可以彼此相等。如果有理数（x/y）并不减少到整数值，则可以在单元库中限定给定单元的不同翅片相（phasing）变化，其中，每个翅片相变化与用于给定单元的不同的可能翅片至单元边界间隔关系对应。另外，用于给定单元的可能的翅片相变化的数量将等于其在数学上最简约的形式的有理数（x/y）的分母（y）。
如上面所讨论那样，图1H示出根据本发明一些实施例的使用两种不同扩散翅片间距Ps1和Ps2。更具体地，在图1H中，根据更小的间距Ps1来放置每一另一对相邻地定位的扩散翅片结构。在一些实施例中，更大的扩散翅片间距Ps2大约是80纳米（nm），并且更小的扩散翅片间距Ps1大约是60nm。然而，应当理解，在其它实施例中，更小的扩散翅片间距Ps1可以是任何大小，并且更大的扩散翅片间距Ps2可以是任何大小。应当理解，一些实施例可以在给定单元或块内利用多于两个的扩散翅片间距。并且，一些实施例可以在给定单元或块内利用单个扩散翅片间距。另外，应当理解，可以以与关于（多个）扩散翅片间距而在此所描述的相似方式来形成半导体器件的任何层或其部分。例如，半导体器件的局部互连部层或更高层级互连部层或其部分可以包括以与关于（多个）扩散翅片间距而在此所描述的相似方式在一个或更多个的（多个）对应间距上所形成的互连部导电结构。
归因于栅极氧化物限制和/或源极/漏极泄漏缩放问题，晶体管缩放在45纳米（nm）临界尺寸之下已经减缓。翅片场效应晶体管通过从三侧控制翅片场效应晶体管的沟道来减轻这些问题。翅片场效应晶体管的沟道中的所增加的电场改进I-on（开态驱动电流）与I-off（域值下泄漏电流）之间的关系。可以在22nm临界尺寸以及其之下采用翅片场效应晶体管。然而，归因于它们的垂直突出，翅片场效应晶体管可能在各种电路布局中具有受限放置。例如，除了其它受限方面以外，可能存在所需的翅片场效应至翅片场效应最小间隔和/或所需的翅片场效应至翅片场效应最小间距。在此针对以补充布局缩放的方式来利用翅片场效应晶体管的单元布局来公开实施例。
如在此所引用的单元表示逻辑功能的抽象，并且封装更低层级集成电路布局以用于实现逻辑功能。应当理解，给定的逻辑功能可以由多个单元变形表示，其中单元变形可以按特征大小、性能以及工艺补偿技术（PCT）处理来区分。例如，用于给定逻辑功能的多个单元变形可以由电力消耗、信号定时、电流泄漏、芯片面积、OPC（光学接近校正）、RET（刻线增强技术）等来区分。还应当理解，每个单元描述包括如实现单元的逻辑功能所要求的用于芯片在芯片的所关联的垂直列内的每个层级（或层）中的单元的布局。更具体地，单元描述包括用于从衬底层级向上延伸通过特定互连部层级的芯片的每个层级中的单元的布局。
图2A示出根据本发明一些实施例的合并有翅片场效应晶体管的示例性单元布局。单元布局包括扩散层级，在扩散层级内，限定许多个扩散翅片201A/201B，以用于随后形成翅片场效应晶体管以及相关联的连接。在一些实施例中，在如所绘制的布局状态下，扩散翅片201A/201B是线形形状的。扩散翅片201A/201B被定向为彼此平行以使得它们的长度在第一方向（x）上延伸，并且以使得它们的宽度在与第一方向（x）垂直的第二方向（y）上延伸。
在一些实施例中，诸如图2A所示，根据如在第二方向（y）上所测量的固定纵向中心线至纵向中心线间距203来放置扩散翅片201A/201B。在该实施例中，扩散翅片201A/201B的间距203可以与如在第二方向（y）上所测量的单元高度有关，以使得扩散翅片间距203可以跨单元边界是连续的。在图2A中，单元邻接边缘表示与扩散翅片201A/201B平行地行进的单元边界。在一些实施例中，将根据共同全局扩散翅片间距来放置用于多个邻近单元的扩散翅片，由此促进多个单元中的扩散翅片的芯片层级制造。
应当理解，其它实施例可以在给定单元内或单元集合当中利用多个扩散翅片间距。例如，图2H示出根据本发明一些实施例的其中使用两个不同扩散翅片间距203和205的图2A的单元的变形。应当理解，在一些实施例中，扩散翅片201A/201B可以根据一个或更多个纵向中心线至纵向中心线间距来放置，或可以以关于纵向中心线至纵向中心线间隔不受限的方式来放置。另外，在一些实施例中，可以根据给定间距来放置扩散翅片201A/201B，并且一些间距位置关于扩散翅片放置可以是空缺的。附加地，在一些实施例中，可以在单元内的给定扩散翅片间距位置处以间隔开、端到端方式来放置扩散翅片。
于在此所提出的每个图中，每个扩散翅片，例如，图2A中的扩散翅片201A/201B是n型扩散材料或是p型扩散材料的。另外，取决于特定的单元实现，扩散翅片的材料类型可以交换，以获得不同的单元逻辑功能。因此，标记“类型1_扩散”和“类型2_扩散”被用在各图中，以表明用于扩散翅片的不同材料类型。例如，如果类型1_扩散材料是n型材料，则类型2_扩散材料是p型材料，反之亦然。
单元布局还包括许多个线形形状的栅极电极结构207。线形形状的栅极电极结构207在基本上与扩散翅片201A/201B垂直的方向上（即在第二方向（y）上）延伸。当被制造时，线形形状的栅极电极结构207在扩散翅片201A/201B之上弯曲以形成翅片场效应晶体管的栅极电极。应当理解，适当的栅极氧化物材料被部署（即定位/沉积）在扩散翅片201A/201B与在其之上所形成的栅极电极结构207之间。
在一些实施例中，根据如在相邻地定位的栅极电极结构207的各纵向中心线之间在第一方向（x）上所测量的固定栅极间距209来放置线形形状的栅极电极结构207。在一些实施例中，栅极间距209与如在第一方向（x）上所测量的单元宽度有关，以使得栅极间距可以跨单元边界而是连续的。因此，在一些实施例中，可以根据公共全局栅极间距来放置用于多个邻近单元的栅极电极结构207，由此促进多个单元中的线形形状的栅极电极结构207的芯片层级制造。
应当理解，给定单元中的栅极间距位置中的一些可以由栅极电极结构207占据，而给定单元中的其它栅极间距位置留为空缺。另外，应当理解，可以在给定单元内沿着任何栅极电极间距位置以间隔开、端到端方式来放置多个栅极电极结构207。还应当理解，在一些实施例中，栅极电极结构207可以根据一个或更多个栅极间距而放置，或可以以关于栅极间距不受限的方式而放置。
单元布局可以还包括许多个水平线形形状的局部互连部结构（lih）211和/或许多个垂直线形形状的局部互连部结构（liv）213。垂直局部互连部结构213被定向为与栅极电极结构207平行。水平局部互连部结构211被定向为与扩散翅片201A/201B平行。在一些实施例中，垂直局部互连部结构213的放置被限定为按照栅极间距的一半来与栅极电极结构207的放置相异相。因此，在该实施例中，当邻近的栅极电极结构207定位在栅极间距上时，每个垂直局部互连部结构213在其各邻近栅极电极结构207之间居中。因此，在该实施例中，相邻地放置的垂直局部互连部结构213将使得中心至中心间隔等于局部栅极间距或全局栅极间距，其中，在给定单元内应用局部栅极间距，并且跨多个单元应用全局栅极间距。
在一些实施例中，水平局部互连部结构211的放置被限定为按照扩散翅片间距的一半来与扩散翅片201A/201B的放置异相。因此，在该实施例中，当邻近的扩散翅片201A/201B定位在扩散翅片间距上时，水平局部互连部结构211可以在其各邻近扩散翅片201A/201B之间居中。因此，在该实施例中，相邻地放置的水平局部互连部结构211将使得中心至中心间隔等于局部扩散翅片间距或全局扩散翅片间距，其中，在给定单元内应用局部扩散翅片间距，并且跨多个单元应用全局扩散翅片间距。
在一些实施例中，单元布局还包括许多个线形形状的金属1（met1）互连部结构215。met1互连部结构215被定向为与扩散翅片201A/201B平行并且与栅极电极结构207垂直。在一些实施例中，met1互连部结构215的放置被限定为按照扩散翅片间距的一半来与扩散翅片201A/201B的放置异相。因此，在该实施例中，虽然在更高芯片层级内，但当其邻近扩散翅片定位在扩散翅片间距上时，每个met1互连部结构215在其各邻近扩散翅片之间居中。因此，在该实施例中，相邻地放置的met1互连部结构215将使得中心至中心间隔等于局部扩散翅片间距或全局扩散翅片间距，其中在给定单元内应用局部扩散翅片间距，并且跨多个单元应用全局扩散翅片间距。在一些实施例中，met1互连部结构215间距以及因此扩散轨道间距被设置在单次曝光平版印刷极限（例如针对193nm波长光的80nm和1.35 NA）。在该实施例中，不要求双次曝光平版印刷（即多次图案化）来制造met1互连部结构215。应当理解，其它实施例可以利用被定向为与扩散翅片201A/201B垂直并且与栅极电极结构207平行的met1互连部结构215。
单元布局还包括许多个被限定为将各个met1互连部结构215连接到各个局部互连部结构211/213和栅极电极结构207的多个接触217，由此提供如实现单元的逻辑功能所需的各个翅片场效应晶体管之间的电连接性。在一些实施例中，接触217限定为满足单次曝光平版印刷极限。例如，在一些实施例中，接触217所连接到的布局特征充分地分离，以使得能够进行接触217的单次曝光制造。例如，met1互连部结构215限定为使得：它们的要容纳接触217的线端与也要容纳接触217的邻近met1互连部结构215线端充分地分离以使得各接触217之间的空间接近充分大，以使得能够进行接触217的单次曝光平版印刷。在一些实施例中，邻近接触217彼此分离至少栅极间距的1.5倍。应当领会，可以通过充分地分离met1互连部结构215的相对线端来消除线端切割以及相关联的增加的双次曝光平版印刷的费用。应当理解，取决于在制造处理中作出的选取，在一些实施例中，金属层上的接触分离和线端分离可以彼此独立。
在一些实施例中，单元布局还包括许多个线形形状的金属2（met2）互连部结构219。met2互连部结构219被定向为与栅极电极207平行并且与扩散翅片201A/201B垂直。met2互连部结构219可以如实现单元的逻辑功能所需的那样物理地通过过孔1结构（v1）221连接到met1互连部结构215。虽然图2A的示例单元示出以与栅极电极结构207垂直的纵向方式延伸的met1互连部结构219和以与栅极电极结构207平行的纵向方式延伸的met2互连部结构219，但应当理解，在其它实施例中，met1互连部结构219和met2互连部结构219可以被限定为在相对于栅极电极结构207的任何定向上延伸。应当理解，其它实施例可以利用被定向为与栅极电极207垂直并且与扩散翅片201A/201B平行而定向的met2互连部结构219。
图2A的单元表示具有基本上对准的输入栅极电极（即，在方向（y）上被共对准（co-align）的居中的三个栅极电极结构207）的多输入逻辑门。取决于扩散材料类型对于类型1和类型2的扩散翅片的分配，图2A的单元可以具有不同的逻辑功能。例如，图2D示出其中由n型扩散材料形成扩散翅片201A并且由p型扩散材料形成扩散翅片201B的图2A的布局。图2D的布局是两输入与非（NAND）门的布局。图2B示出与图2D的两输入与非配置对应的电路图。图2E示出以p型扩散材料形成扩散翅片201A并且由n型扩散材料形成扩散翅片201B的图2A的布局。图2E的布局是两输入或非（NOR）门的布局。图2C示出与图2E的两输入或非配置对应的电路图。在图2B到图2E中，P1和P2中的每一个标识相应的p型晶体管（例如PMOS晶体管），N1和N2中的每一个标识相应的n型晶体管（例如NMOS晶体管），A和B中的每一个标识相应的输入节点，并且Q标识输出标注。应当理解，用于p型晶体管、n型晶体管、输入节点和输出节点的相似标记在此也用在其它图中。
基于前述，应当领会，可以通过交换扩散翅片的材料类型来改变给定单元布局的逻辑功能。因此，对于在此所提出的每个单元布局而言，应当理解，可以取决于n型材料和p型材料对于扩散翅片的分配来表示多个逻辑功能。
图3至图7以及图11至图29示出根据本发明一些实施例的图2A的布局的变形。因此，取决于n型材料和p型材料对于类型1_扩散和类型2_扩散扩散翅片的分配，图3至图7以及图11至图29中所描绘的单元中的每一个表示两输入与非门或两输入或非门。图2A至图7以及图11至图29所示的单元布局中的每一个具有下面的特征：
●多输入逻辑门，其中，所有其输入电极基本上对准，
●局部扩散翅片层电源，
●全局更高层级互连部电源，
●水平互连部，用于将栅极电极连接到垂直局部互连部，并且通过使得在接触放置中的更大灵活性成为可能来帮助改进接触层的可制造性。
应当领会，图2A至图7以及图11至图29中的布局中的每一个示出相同逻辑功能的不同实现。图2A的布局示出下面的特征：
●栅极电极，用于两个或更多个输入，其中栅极电极基本上对准，
●栅极电极端线空间，位于相同扩散类型的各扩散翅片之间，
●栅极电极接触，在相同扩散类型的各扩散翅片之间，
●类型1_扩散和类型2_扩散扩散翅片，用于局部电源，即至单元的局部互连部，其中met1用于更高层级互连部（全局）电源，其中局部电源和全局电源这两者为邻接单元所共享，
●类型1_扩散和类型2_扩散的扩散翅片将电流供给至局部层级上的单元并且可以按预定间隔连接到更高层级互连部（例如met1），以支持多芯片电力策略，
●使用水平局部互连部用于至栅极电极的连接，
●把垂直局部互连部层连接到栅极电极层的基本上水平的局部互连部可以用于偏离栅极电极接触的位置，由此用来增加接触掩模图案中的灵活性，这可以缓和潜在的平版印刷问题。
图2F示出根据本发明一些实施例的其中栅极电极结构使得其各端基本上如椭圆250所指示的那样在单元的顶部上对准并且如椭圆251所指示的那样在单元的底部上对准的图2A的布局的变形。
图2G示出根据本发明一些实施例的其中接触被形成以如圆形260所指示的那样在单元的顶部处在单元的底部处在电力导轨之下从met1互连部结构延伸到水平局部互连部结构并且如圆形261所指示的那样在单元的底部处在电力导轨之下从met1互连部结构延伸到水平局部互连部结构的图2A的布局的变形。
如先前提到的那样，图2H示出根据本发明一些实施例的其中使用两个不同的扩散翅片间距203和205的图2A的单元的变形。
应当理解，在此所描绘的各个布局中在单元的顶部和底部处在电力导轨之下的扩散翅片和水平局部互连部结构在水平方向（x）上连续地延伸，从而服务被定位在一行中并且可能地在相邻行中的多个单元。为了图解这一点，图2I示出根据本发明一些实施例的其中在单元的顶部和底部处在电力导轨之下的扩散翅片和水平局部互连部结构延伸到用作为电力导轨的met1互连部结构215A/215B的整个宽度的图2A的布局的变形。应当理解，在电力导轨215A/215B之下的扩散翅片和水平局部互连部结构连同电力导轨215A/215B自身一起在（x）方向上连续地延伸，如箭头270所指示的那样。
图3示出根据本发明一些实施例的其中met1电力导轨连接到垂直局部互连部以使得met1电力导轨用作为局部电源的图2A的布局的变形。应当理解，met1电力导轨基于单元库要求而可以是可变的宽度。如在图2A的布局的情况下那样，图3的布局使用具有基本上对准的输入电极的多输入逻辑门。
图4示出根据本发明一些实施例的其中在单元内使用二维地变化的met1互连部结构以用于单元内部路由的图2A的布局的变形。如在图2A的布局的情况下那样，图4的布局使用具有基本上对准的输入电极以及共享的局部电源和全局电源的多输入逻辑门。在一些实施例中，met1中的弯转（即met1的方向上的二维的改变）出现在固定栅格上。在一些实施例中，该met1固定栅格可以包括被定位在各扩散翅片之间并且与各扩散翅片平行而延伸而且被定位在与扩散翅片相同间距上的水平栅格线。另外，在一些实施例中，该met1固定栅格可以包括与扩散翅片垂直地延伸并且被定位从而在垂直局部互连部上居中的垂直栅格线。
图5示出根据本发明一些实施例的其中met1电力导轨连接到垂直局部互连部以使得met1电力导轨用作为局部电源并且其中在单元内使用二维地变化的met1互连部结构以用于单元内部路由的图2A的布局的变形。如在图2A的布局的情况下那样，图5的布局使用具有基本上对准的输入电极的多输入逻辑门。
图6示出根据本发明一些实施例的其中在单元内连同二维地变化的met1互连部结构一起使用固定的、最小宽度的共享局部met1电源以用于单元内部路由的图2A的布局的变形。如在图2A的布局的情况下那样，图6的布局使用具有基本上对准的输入电极的多输入逻辑门。
图7示出根据本发明一些实施例的具有带有单元中的硬连接的共享的局部电源和全局电源以及用于单元内部路由的在单元内的二维地变化的met1互连部结构的图2A的布局的变形。如在图2A的布局的情况下那样，图7的布局使用具有基本上对准的输入电极的多输入逻辑门。
图8A示出根据本发明一些实施例的其中输入管脚被放置在同一类型的各扩散翅片之间以缓和路由拥塞并且其中一些扩散翅片用作互连部导体的示例标准单元的布局。图8C示出包括输入管脚8a、8b、8c和8d的图8A的布局的电路示意图。平面标准单元（即非翅片场效应单元）典型地具有位于相反类型（即n型对于p型）的各扩散特征之间或扩散特征与邻近电力导轨之间的输入管脚，由此在平面单元的局部区中创建输入管脚的更高的集中度。如图8A所展示那样，通过利用扩散翅片并且在相同扩散类型的各扩散翅片之间放置一些输入管脚，输入管脚可以在更大的区上以更均匀的方式散布开，由此缓和针对单元的路由拥塞。另外，如图8A所展示那样，通过有选择地去除一些栅极电极结构，如区域8001所示，扩散翅片层可以用作基本上水平的路由层，以连接到不邻近的晶体管或局部互连部。例如，在区域8001中，扩散翅片8003用作水平路由导体。
图8B示出根据本发明一些实施例的其中使用两个不同栅极电极间距p1和p2的图8A的变形。更具体地，在图8B中，根据更小的间距p2来放置每一另一对的相邻地定位的栅极电极结构。在一些实施例中，更大的栅极电极间距p1大约是80纳米（nm），并且更小的栅极电极间距p2大约是60nm。应当理解，一些实施例可以在给定单元或块内利用多于两个的栅极电极结构间距。并且，一些实施例可以在给定单元或块内利用单个栅极电极结构间距。另外，应当理解，可以以与关于（多个）栅极电极间距在此所描述的相似方式来形成半导体器件的任何层或其部分。例如，半导体器件的局部互连部层或更高层级互连部层或其部分可以包括以与关于（多个）栅极电极间距在此所描述的相似方式在一个或更多个的（多个）对应间距上所形成的互连部导电结构。
附加地，在半导体器件的不同的层（又称层级）中的导电结构或其部分可以被定位在相应的间距布置上，其中所限定的关系存在于不同的层的导电结构间距布置之间。例如，在一些实施例中，扩散翅片层中的扩散翅片根据可以包括一个或更多个扩散翅片间距的扩散翅片间距布置而被定位，并且金属1（met1）层中的met1互连部结构根据可以包括一个或更多个met1间距的met1间距布置而被定位，其中，扩散翅片间距中的一个或更多个通过有理数（x/y）而与met1间距中的一个或更多个有关，其中，x和y是整数值。在一些实施例中，扩散翅片间距与met1间距之间的关系由从（1/4）扩展到（4/1）的范围内的有理数来限定。
另外，在一些实施例中，垂直局部互连部结构（liv）可以根据基本上等于栅极电极间距的垂直局部互连部间距而被定位。在一些实施例中，栅极电极间距小于100纳米。另外，以与关于扩散翅片间距对于met1间距关系在上面所讨论的相似的方式，在一些实施例中，扩散翅片间距布置可以通过有理数（x/y）与水平局部互连部间距布置有关，其中，x和y是整数值。也就是说，一个或更多个扩散翅片间距可以通过有理数（x/y）与一个或更多个水平局部互连部间距有关。
图9A示出根据本发明一些实施例的其中扩散翅片用作为互连部导体的示例标准单元布局。图9C示出图9A的布局的电路示意图。图9A的示例标准单元布局包括单个轨道中（诸如在栅极电极轨道9001中）的多个栅极电极线端。图9B示出具有所标识的三个交叉耦接的晶体管集合的图9A的布局。由成对的线cc1a和cc1b标识第一交叉耦接的晶体管集合。由成对的线cc2a和cc2b标识第二交叉耦接的晶体管集合。由成对的线cc3a和cc3b标识第三交叉耦接的晶体管集合。
图10示出根据本发明一些实施例的具有基本上定位在扩散翅片之上而不是在各扩散翅片之间的栅极电极接触的示例标准单元布局。图10的示例标准单元布局还示出可变宽度的met1局部电力结构。在图10的示例标准单元布局中，接触层垂直地在各扩散翅片之上而不是在它们之间对准。该技术可以使得在没有虚设部扩散翅片的情况下在各扩散翅片结构之间的邻接边缘上的共享成为可能，提供了更有效率的布局。应当理解，虚设部扩散翅片是不形成晶体管的扩散翅片。另外，应当领会，在扩散翅片之上垂直地对准接触层的该技术可以改变met1互连部结构与扩散翅片之间的垂直对准关系。
图11示出根据本发明一些实施例的实现扩散翅片的示例单元布局。在图11的示例布局中，栅极电极层包括下面的特征：
●基本上线形的栅极电极结构，
●在栅极电极层上的三个或更多个线形形状的栅极电极结构，其中的两个是虚设部（dummy）（即不形成晶体管的栅极电极的栅极电极层级结构），
●在栅极电极层上的三个或更多个栅极电极结构，其具有相同的垂直尺寸（长度），即在与扩散翅片的纵向方向（x方向）垂直的y方向上的相同的长度，
●在栅极电极层上的栅极电极结构，基本上以基本相等的纵向中心线至纵向中心线间距而被均匀地间隔，
●与在左边和/或右边的相邻单元共享的虚设部栅极电极结构，以及
●在met1电力导轨之下被切割的虚设部栅极电极结构。
在图11的示例布局中，扩散翅片包括下面的特征：
●根据基本上相等的间距被基本上均匀地间隔的扩散翅片，扩散翅片可以处于栅格上，在一些实施例中，扩散翅片间距小于90nm，
●用于p型和n型中的每一个的一个或更多个扩散翅片，图11示出n型的两个扩散翅片和p型的两个扩散翅片，但其它实施例可以包括任何数量的任一类型的扩散翅片，
●相同数量的p型扩散翅片和n型扩散翅片，其它实施例可以具有不同数量的p型扩散翅片对于n型扩散翅片
●在电力导轨之下省略的一个或更多个扩散翅片，
●在p型区段与n型区段之间省略的多个扩散翅片中的一个，以及
●基本上相等宽度和长度的每个扩散翅片。
在图11的示例布局中，局部互连部包括下面的特征：
●栅极电极和扩散翅片源极/漏极连接处在不同的导体层上，并且这些不同的导体层被彼此隔离，
●用于源极漏极连接的与栅极平行的基本上线形的导体层；在一些实施例中，在与栅极层相同间距上；并且在一些实施例中，该线形导体层可以按栅极半间距来偏移。
●局部互连部与扩散翅片的正重叠。
在图11的示例布局中，更高层级met1互连部层包括下面的特征：
●p型扩散翅片与n型扩散翅片之间的栅极导体接触，
●在两个方向上的栅格化的接触，
●接触将局部互连部和栅极导体连接到上面的金属层，
●基本上线形的金属；间距上的金属；在垂直地偏移半间距的情况下与扩散翅片间距相同的间距上的金属，
●同一层上的输出节点管脚和输入节点管脚，
●每一个均共享的顶部边缘和底部边缘上的宽电力导轨；电力导轨通过邻接而连接到左边和右边，
●最高金属层级上的输出节点和输入节点；定位在p型扩散翅片与n型扩散翅片之间的接触，以及
●到与顶部和底部上的邻接单元共享的局部互连部的电力导轨接触。
图12A/B示出根据本发明一些实施例的具有最小宽度met1电力导轨的图11的布局的变形。图12B示出与图12A相同的布局，其中为了清楚而以被合并的格式来描绘布局。图12A/B的示例布局还具有包括电力导轨的在相同间距上的相同宽度的所有met1。另外，在图12/B的布局中，met1被定位在与扩散翅片间距相同的（y）方向位置处。
图13A/B示出根据本发明一些实施例的没有从局部互连部和栅极电极结构中的每一个到met1的接触的图12A/B的布局的变形。图13B示出与图13A相同的布局，其中为了清楚而以被合并的格式来描绘布局。在该实施例中，met1被形成以直接与局部互连部和栅极电极结构连接。另外，在其它实施例中，局部互连部结构、栅极电极结构或是局部互连部和栅极电极结构这两者可以直接连接到met1。
图14A/B示出根据本发明一些实施例的包括电力导轨的具有带有相同宽度并且在相同间距上的所有met1结构的最小宽度met1电力导轨的图11的布局的变形。图14B示出与图14A相同的布局，其中为了清楚而以被合并的格式来描绘布局。
图15A/B示出根据本发明一些实施例的使met1路由结构被填充为使得每个（y）位置具有met1结构的图14A/B的布局的变形。图15B示出与图15A相同的布局，其中为了清楚而以被合并的格式来描绘布局。
图16A/B示出根据本发明一些实施例的具有放置在各p型扩散翅片之间的栅极电极结构接触的图11的布局的变形。图16B示出与图16A相同的布局，其中为了清楚而以被合并的格式来描绘布局。图16A/B的示例布局还示出定位在met1电力导轨之下并且连接到VSS/VDD的扩散翅片。另外，扩散翅片VDD/VSS结构是与上面和/或下面的单元共享的。为了易于图解，图16A/B的布局中未示出接触层。
图17A/B示出根据本发明一些实施例的实现扩散翅片的示例单元布局。图17B示出与图17A相同的布局，其中为了清楚而以被合并的格式来描绘布局。在图17A/B的示例布局中，栅极电极层包括下面的特征：
●基本上线形的栅极电极结构，
●在栅极电极层上的三个或更多个线形结构，其中的至少两个是虚设部，
●栅极电极层上的虚设部结构为相同的垂直尺寸（长度），即在与扩散翅片的纵向方向（x方向）垂直的y方向上的相同长度，
●基本上在x方向上被均匀地间隔和/或被相等地间距开的在栅极电极层上的结构，
●与在左边和/或右边的相邻单元共享的虚设部结构，
●被绘制为单条线并且然后在电力导轨之下以及在需要的地方被切割的虚设部结构以及栅极电极结构；在分离层上绘制的栅极电极结构切割；被示出为在图17A/B中的切割的情况下的最终结果的栅极电极层，
●栅极电极的三个或更多个区段，控制更多类型的p型晶体管和n型晶体管中的两个，
●在相同的x位置的多个栅极电极结构，每一个被连接到不同的网络；并且被连接到两个不同的输入网络。
在图17A/B的示例布局中，扩散翅片包括下面的特征：
●根据基本上相等的间距而被基本上均匀地间隔的扩散翅片，扩散翅片可以处在栅格上，在一些实施例中，扩散翅片间距小于90nm，
●用于p型和n型中的每一个的一个或更多个扩散翅片，
●相同数量的p型扩散翅片和n型扩散翅片，
●在电力导轨之下的共享扩散翅片，
●扩散翅片在p型区段与n型区段之间可以被省略或可以不被省略；图17A/B示出所有出现的翅片，
●基本上相等的宽度和长度的每个扩散翅片，具有在y方向上所测量的扩散翅片宽度和在x方向上所测量的扩散翅片长度，
●被绘制为连续线的扩散翅片；分离的切割掩模，被绘制为将它们分离为各区段；图17A/B示出在分离之后的扩散翅片区段；应当理解，在一些实施例中，可以在扩散翅片层级布局中绘制或可以使用切割掩模来形成扩散翅片线端。
在图17A/B的示例布局中，局部互连部包括下面的特征：
●栅极电极和扩散翅片源极/漏极连接处在不同的导体层上；这些不同的导体层可以在制造期间被合并，
●与栅极平行的基本上线形的导体层，用于源极漏极连接；在一些实施例中，在与栅极层相同的间距上；并且在一些实施例中，该线形导体层可以按栅极半间距来偏移。
●局部互连部与扩散翅片的正、零或负重叠，
●局部互连部对扩散翅片源极/漏极和栅极电极结构的直接连接，
●在电力导轨之下的共享局部互连部；在一些实施例中，可以省略在电力导轨之下的局部互连部。
在图17A/B的示例布局中，更高层级met1互连部层包括下面的特征：
●在各扩散翅片之间的栅极电极结构接触，
●在x方向和y方向之一或这两者上栅格化的接触，
●接触将局部互连部和栅极导体连接到之上的金属层，
●金属位置可以固定在x方向和y方向之一或这两者上，
●同一层上的输出节点管脚和输入节点管脚，
●顶部和底部上的宽电力导轨是共享的；电力导轨通过邻接而连接到左边和右边；至局部互连部的电力导轨接触是共享的，
●金属可以具有弯转。在一些实施例中，金属互连部中的弯转可以在相邻各扩散翅片之间居中。另外，在一些实施例中，在y方向上延伸的金属互连部的垂直区段可以与垂直局部互连部对准，从而在y方向上沿着垂直局部互连部并且在其之上延伸。
图18A/B示出根据本发明一些实施例的其中接触连接到水平局部互连部并且其中水平局部互连部直接连接到垂直局部互连部的图17A/B的布局的变形。图18B示出与图18A相同的布局，其中为了清楚而以被合并的格式来描绘布局。在图18A/B的布局中，未示出扩散翅片、栅极电极和局部互连部层上的切割。
图19A/B示出根据本发明一些实施例的其中不共享至局部互连部的电力导轨接触并且其中在电力导轨之下没有共享局部互连部的图17A/B的布局的变形。图19B示出与图19A相同的布局，其中，为了清楚，以被合并的格式来描绘布局。
图20A/B示出根据本发明一些实施例的其中扩散翅片相对于单元边界按扩散翅片半间距来偏移的图19A/B的布局的变形。图20B示出与图20A相同的布局，其中为了清楚而以被合并的格式来描绘布局。图20A/B的布局还包括与met1位置相同的扩散翅片位置。另外，在单元的顶部和底部上不共享扩散翅片。图20A/B还示出定位在栅极电极和扩散翅片的顶部上的接触。图20A/B还示出不同的扩散翅片/局部互连部重叠。应当理解，在图20A/B的特定布局中，虽然水平局部互连部lih和垂直局部互连部liv被示出为在区域2001中彼此重叠，但水平局部互连部lih和垂直局部互连部liv在区域2001中彼此并不接触。这在下面对于图21A/B中的区域2001也成立。然而，还应当理解，在一些其它布局中，可以使得水平局部互连部lih和垂直局部互连部liv在它们彼此交叉的位置处彼此接触。
图21A/B示出根据本发明一些实施例的具有扩散翅片的最小宽度电力导轨和负垂直局部互连部重叠的图20A/B的布局的变形。图21B示出与图21A相同的布局，其中为了清楚而以被合并的格式来描绘布局。
图22A/B示出根据本发明一些实施例的具有最小宽度电力导轨而没有在电力导轨之下的共享局部互连部或扩散翅片并且具有p-翅片和n-翅片之间的较大空间的图17A/B的布局的变形。图22B示出与图22A相同的布局，其中，为了清楚，以被合并的格式来描绘布局。
图23A/B示出根据本发明一些实施例的图17A/B的布局的变形。图23B示出与图23A相同的布局，其中为了清楚而以被合并的格式来描绘布局。图23A/B的布局具有下面的特征：
●单向金属互连部结构，即线形形状的金属互连部结构，
●在电力导轨之下无共享局部互连部或翅片，
●在最高金属层上的一个输入管脚以及在下面的金属层上的另一输入管脚和输出管脚，
●与局部互连部隔离的栅极电极接触。
另外，图23A/B示出在扩散翅片在左边缘和右边缘上被切割之前的扩散翅片。
图24A/B示出根据本发明一些实施例的图23A/B的布局的变形。图24B示出与图24A相同的布局，其中为了清楚而以被合并的格式来描绘布局。图24A/B的布局具有下面的特征：
●小于金属间距的扩散翅片间距；金属间距的一半的扩散翅片间距，
●在各扩散翅片之间所示的栅极电极和局部互连部切割；替换的实现可以具有在扩散翅片切割之上的切割；这将减少一个或更多个晶体管中的扩散翅片的数量，
●在最高金属层上的一个输入管脚，以及在下面的金属层上的另一输入管脚和输出管脚，
●大于最小值的p型扩散翅片与n型扩散翅片之间的间隔；在p型扩散翅片区段与n型扩散翅片区段之间省略的一个或更多个扩散翅片，
●在扩散翅片上所放置的栅极电极接触，
●在扩散翅片上所放置的局部互连部接触，以及
●垂直met2在单元内在x方向上具有不同的偏移。
图25A/B示出根据本发明一些实施例的其中单元在高度上加倍的图23A/B的布局的变形。图25B示出与图25A相同的布局，其中为了清楚而以被合并的格式来描绘布局。图25A/B的布局包括图23A/B的布局中的扩散翅片的总数的两倍。在图25A/B的布局中示出扩散翅片切割。
图26A/B示出根据本发明一些实施例的实现扩散翅片的示例单元布局。图26B示出与图26A相同的布局，其中为了清楚而以被合并的格式来描绘布局。在图26A/B的示例布局中，栅极电极层包括下面的特征：
●基本上线形的栅极电极结构，
●在栅极电极层上的三个或更多个线形结构，其中的至少两个是虚设部，
●栅极电极层上的虚设部结构是相同尺寸的，
●基本上在x方向上均匀地间隔和/或相等地间距开的栅极电极层上的结构，
●与在左边和/或右边的相邻单元共享的虚设部结构，
●在电力导轨之下的被切割的虚设部结构，
●单个栅极电极结构控制两个或更多个p型晶体管和n型晶体管，以稍后在制造处理中被分离，以形成诸如栅极电极结构2601和2603所描绘的两个或更多个独特的栅极电极，
●诸如由连接到输入网络2605的栅极电极结构2601以及连接到输入网络2607的栅极电极结构2603所描绘的连接到两个或更多个不同的网络、连接到两个或更多个不同输入网络的在相同的x位置中的栅极电极，以及
●在相同的x位置中的两个或更多个虚设部区段。
在图26A/B的示例布局中，扩散翅片包括下面的特征：
●根据基本相等间距的基本上均匀地间隔的扩散翅片，扩散翅片可以处在栅格上，在一些实施例中，扩散翅片间距小于90nm，
●用于p型和n型中的每一个的一个或更多个扩散翅片，
●相同数量的p型扩散翅片和n型扩散翅片，
●在电力导轨之下省略的一个或更多个扩散翅片，
●在p型区段与n型区段之间没有被省略的扩散翅片，
●基本上相等宽度和长度的每个扩散翅片，以及
●定位在各n型扩散翅片之间的p型扩散翅片，反之亦然。
在图26A/B的示例布局中，局部互连部包括下面的特征：
●栅极电极和扩散翅片源极/漏极连接处在不同的导体层上；这些不同的导体层彼此隔离，
●用于源极漏极连接的与栅极平行的基本上线形的导体层；在一些实施例中，在与栅极层相同的间距上；并且在一些实施例中，该线形导体层可以按栅极半间距来偏移，
●局部互连部与扩散翅片的正重叠。
在图26A/B的示例布局中，更高层级met1互连部层包括下面的特征：
●在各扩散翅片之间的栅极电极结构接触，
●在x方向和y方向之一或这两者上栅格化的接触，
●接触将局部互连部和栅极导体连接到上面的金属层，
●输出节点上的基本上线形形状的导体，
●在不同层上的输出节点管脚和输入节点管脚，
●在中间的电力导轨、在顶部和底部处的相对的电力导轨；所共享的顶部电力导轨和底部电力导轨；所有电力导轨通过邻接而连接到左边和右边，以及
●在最高金属层级上的输出节点。
图27A/B示出根据本发明一些实施例的图26A/B的布局的变形。图27B示出与图27A相同的布局，其中为了清楚而以被合并的格式来描绘布局。图27A/B的布局包括下面的特征：
●栅极导体被绘制为具有切割层（诸如包括切割形状2701的切割层），
●在相同的x位置处的两个栅极导体区段，每个均连接到不同网络，每个均连接到输入网络，每个均控制利用多个翅片所构建的p型晶体管和n型晶体管，诸如栅极导体2703和2705，
●在最高金属层上的一个输入管脚，在下面的金属层上的另一输入管脚和输出管脚。
图28A/B示出根据本发明一些实施例的实现扩散翅片的示例单元布局。图28B示出与图28A相同的布局，其中为了清楚而以被合并的格式来描绘布局。在图28A/B的示例布局中，栅极电极层包括下面的特征：
●基本上线形的栅极电极结构，
●在栅极电极层上的三个或更多个线形结构，其中的至少两个是虚设部，
●三个或更多个栅极电极结构是相同尺寸的，
●基本上在x方向上均匀地间隔和/或相等地间距开的在栅极电极层上的结构，
●与在左边和/或右边的相邻单元共享的虚设部结构，
●在电力导轨之下的被切割的虚设部结构，
应当理解，取决于特定实现实施例，包括图28A/B的示例布局的在此所提出的任何图可以具有限定为p型扩散翅片的类型1扩散翅片以及限定为n型扩散翅片的类型2扩散翅片，或可以具有限定为n型扩散翅片的类型1扩散翅片以及限定为p型扩散翅片的类型2扩散翅片。在图28A/B的示例布局中，扩散翅片包括下面的特征：
●根据基本上相等的间距的基本上均匀地间隔的扩散翅片，扩散翅片可以处在栅格上，在一些实施例中，扩散翅片间距小于90nm，
●用于p型和n型中的每一个的一个或更多个扩散翅片，
●不同数量的p型扩散翅片和n型扩散翅片，
●在电力导轨之下省略的一个或更多个扩散翅片，
●在p型区段与n型区段之间省略的一个或更多个扩散翅片，
●基本上相等宽度和长度的每个扩散翅片。
在图28A/B的示例布局中，局部互连部包括下面的特征：
●栅极电极和扩散翅片源极/漏极连接直接来自导体层，
●用于源极漏极连接的与栅极平行的基本上线形的导体层；在一些实施例中，在与栅极层相同的间距上；并且在一些实施例中，该线形导体层可以按栅极半间距来偏移，
●局部互连部与扩散翅片和栅极电极结构的零或负重叠，
●可以以两个步骤来构建局部互连部，首先，垂直局部互连部结构，后随水平局部互连部结构；各步骤中的每一个创建线形、单向局部互连部结构的集合，以及
●替换地，两个分离的局部互连部层——一个垂直局部互连部层以及一个水平局部互连部层。
在图28A/B的示例布局中，更高层级met1互连部层包括下面的特征：
●扩散翅片可以定位在电力导轨下面
●在x方向和y方向之一或这两者上栅格化的接触，
●接触将所有局部互连部连接到上面的金属层，以及
●接触可以被放置在任何地方。
图29A/B示出根据本发明一些实施例的其中在n型晶体管的两个栅极电极结构之间没有局部互连部结构存在的图28A/B的布局的变形。图29B示出与图29A相同的布局，其中为了清楚而以被合并的格式来描绘布局。
图30A/B示出根据本发明一些实施例的实现扩散翅片的示例单元布局。图30B示出与图30A相同的布局，其中为了清楚而以被合并的格式来描绘布局。在图30A/B的示例布局中，栅极电极层包括下面的特征：
●基本上线形的栅极电极结构，
●在栅极电极层上的三个或更多个线形结构，其中的至少两个是虚设部，
●三个或更多个栅极电极结构是相同尺寸的，
●基本上在x方向上均匀地间隔和/或相等地间距开的在栅极电极层上的结构，
●与在左边和/或右边的相邻单元共享的虚设部结构，
●在电力导轨之下的被切割的虚设部结构，
在图30A/B的示例布局中，扩散翅片包括下面的特征：
●根据基本上相等间距的基本上均匀地间隔的扩散翅片，扩散翅片可以处在栅格上，在一些实施例中，扩散翅片间距小于90nm，
●用于p型和n型中的每一个的一个或更多个扩散翅片，
●相同数量的p型扩散翅片和n型扩散翅片，
●在电力导轨之下省略的一个或更多个扩散翅片，
●在p型区段与n型区段之间省略的一个或更多个扩散翅片，
●基本上相等宽度和长度的每个扩散翅片。
在图30A/B的示例布局中，局部互连部包括下面的特征：
●栅极电极和扩散翅片源极/漏极连接直接来自导体层，
●用于源极漏极连接的与栅极平行的基本上线形的导体层；在一些实施例中，在与栅极层相同的间距上；并且在一些实施例中，该线形导体层可以按栅极半间距来偏移，
●局部互连部与扩散翅片和栅极电极结构的零或负重叠，
●可以以两个步骤来构建局部互连部，首先，垂直局部互连部结构，后随水平局部互连部结构；各步骤中的每一个创建线形、单向局部互连部结构的集合，以及
●在一些实施例中，垂直局部互连部结构和水平局部互连部结构可以被形成以彼此交叉并且连接，由此形成二维地变化的局部互连部结构（即具有弯转的局部互连部结构），
●替换地，两个分离的局部互连部层——一个垂直局部互连部层以及一个水平局部互连部层。
在图30A/B的示例布局中，更高层级met1互连部层包括下面的特征：
●扩散翅片可以定位在电力导轨下面
●在x方向和y方向之一或这两者上栅格化的接触，
●met1互连部结构根据与栅极电极结构相同的间距而被定位，
●接触将所有局部互连部连接到上面的金属层，以及
●接触可以被放置在任何地方。
图31A示出根据本发明一些实施例的具有基本上在各扩散翅片之间居中的栅极电极和局部互连部线端间隙的示例sdff单元布局。在图31A中，栅极电极线端间隙被用圆圈勾画。图31B示出具有基本上在圆圈勾画的各扩散翅片之间居中的局部互连部线端间隙的图31A的示例sdff单元布局。基于图31A至图31B，应当理解，可以生成单元库架构，其中，所有栅极电极和垂直互连部线端间隙基本上在各扩散翅片之间居中。图31C示出根据本发明一些实施例的具有其中各扩散翅片端在x方向上彼此重叠的两个相邻栅极电极结构之间的区域3105的注释的图31A和图31B的示例sdff单元布局。
图32至图34示出根据本发明一些实施例的标准单元电路布局的部分的三个示例。图32示出其中所有接触层结构放置在各扩散翅片之间的示例布局。图33和图34示出其中所有接触层结构放置在扩散翅片上的示例布局。在图32的示例中，在一些实例中的栅极电极线端间隙基本上在扩散翅片之上居中，如圆圈3201标注的那样，并且在一些实例中，栅极电极线端间隙基本上在各扩散翅片之间居中，如圆圈3203标注的那样。通过使用在扩散翅片之上放置所有接触层结构的单元架构，所有栅极电极线端间隙可以基本上在各扩散翅片之间居中，如图33和图34中的圆圈3301所标注的那样。在此的一个益处是栅极电极线端间隙全在固定间距上。从制造的观点来看，栅极电极线端间隙是在各扩散翅片上居中还是在各扩散翅片之间居中是无关紧要的。然而，各栅极电极线端间隙并不混合是至关重要的，如在图32的示例中那样。使得栅极电极线端间隙全都在相同间距上将造成更廉价、更可靠或这两者兼具的栅极电极制造处理。
图35A到图69A示出展示其中可以使用翅片场效应晶体管来实现交叉耦接晶体管配置的不同方式的示例的各种单元布局。在两输入复用器电路（MUX2）的情形下示出图35A到图69A的交叉耦接布局。图35C示出根据本发明一些实施例的图35A/B至图47A/B以及图63A/B至图67A/B的布局的电路示意图。图48C示出根据本发明一些实施例的图48A/B至图58A/B的布局的电路示意图。图59C示出根据本发明一些实施例的图59A/B的布局的电路示意图。图60C示出根据本发明一些实施例的图60A/B至图62A/B以及图68A/B至图69A/B的布局的电路示意图。图71C示出根据本发明一些实施例的图71A/B和图77A/B的布局的电路示意图。图72C示出根据本发明一些实施例的图72A/B至图76A/B的布局的电路示意图。在左边缘和右边缘上的晶体管被添加到交叉耦接，以达到MUX2功能性。对于具有交叉耦接电路的其它功能而言，这些可以是不同的。图35B到图69B分别示出与图35A到图69A相同的布局，其中为了清楚而以被合并的格式来描绘布局，并且其中基于单元布局的电路示意图来标识电路的节点。另外，通过线cc1和cc2在图35A到图69A中标识交叉耦接的晶体管连接。
图35A/B至图47A/B以及图63A/B至图67A/B示出要求所有内部节点具有在p型与n型之间的连接的具有两条逻辑路径中的传输栅极的交叉耦接晶体管配置。图48A/B至图57A/B示出具有在带有更大晶体管的逻辑路径中的传输栅极以及在其它路径中的三态栅极的交叉耦接晶体管配置。三态栅极不要求内部节点上的p型扩散与n型扩散之间的连接。
图58A/B至图59A/B示出具有在带有更小晶体管的逻辑路径中的传输栅极以及在其它路径中的三态栅极的交叉耦接晶体管配置。三态栅极不要求内部节点上的p型扩散与n型扩散之间的连接。
图60A/B至图62A/B以及图68A/B至图69A/B示出在两条逻辑路径中具有三态栅极的交叉耦接晶体管配置。
图63A/B至图69A/B示出具有等于n型扩散翅片的数量的许多个p型扩散翅片的单元布局。其它图35A/B至图62A/B中的一些示出不等于n型扩散翅片的数量的p型扩散翅片的数量的单元布局。
图40A/B示出利用水平/垂直局部互连部结构之间的更紧密间隔的单元布局。图37A/B、图45A/B和图49A/B示出利用各扩散翅片之间的更大间隔的单元布局示例。图63A/B至图69A/B示出利用各扩散翅片之间的更紧密间隔的单元布局示例。图43A/B和图44A/B示出利用扩散翅片作为布线的单元布局示例。
图35A/B至图41A/B、图48A/B至图65A/B以及图68A/B至图69A/B示出在没有分裂栅极的情况下利用密集栅极电极结构实现的单元布局示例。图42A/B至图47A/B以及图66A/B至图67A/B示出利用具有更少布线以及更大晶体管大小的分裂栅极实现的单元布局示例。
图35A/B至图69A/B示出展示用于各种单元布局的许多个不同布线示例的单元布局示例。图35A/B至图69A/B示出展示包括栅极电极端帽的延伸的完全填充的栅极电极层的使用以及在栅极电极层内在可能的情况下的虚设部结构的使用的单元布局示例。图35A/B至图69A/B所示的单元布局中的一些示出在制造处理期间在单元的顶部和底部处没有切割的情况下（即在切割掩模操作之前）的虚设部栅极电极层结构的示例。单元布局中的一些（例如图53A/B至图55A/B和图66A/B）示出其中省略电力总线的示例单元布局。
图35A/B至图69A/B的这些交叉耦接晶体管配置包括在每个层上以及在各层的组合上所形成的结构，并且上面提到的很多单元布局特征可以彼此独立而被应用。应当理解，图35A/B至图69A/B的单元布局示出可以通过利用翅片场效应的交叉耦接晶体管配置完成的内容的示例，并且绝不表示所有囊括的可能单元布局配置的集合。图35A/B至图69A/B的各种单元布局示例中所展示的任何特征可以被组合以生成附加的单元布局。
对其而言光学分辨率不足以解决线图案的技术将直接使用某些形式的间距划分。间距划分可以是自对准的，使用间隔壁的，或以可达到的分辨率通过多个曝光步骤的。例如，对于使用最终透镜和一部分要被曝光的晶片的水浸没的ArF受激准分子激光扫描仪而言，光学分辨率被限制为~40nm。这与用于193nm的波长以及1.35的有效数值孔径的0.28的k1值对应。对于扩散翅片层和栅极电极层以及利用间距划分（例如间隔壁双次图案化、间隔壁四次图案化、多次曝光光学平版印刷-刻蚀-光学平版印刷-刻蚀等……）所形成的其它层而言，即使针对导电结构（即针对线）利用均匀间距（纵向中心线至纵向中心线间距）来完成布局，如此所制造的导电结构也可能归因于处理变化（诸如晶片上的多个（例如两个、四个等……）间距结束）而稍微地从目标偏离而结束。
利用自对准间隔壁方法或多次平版印刷曝光，间距划分可以被应用多次，例如两次的间距划分、4次的间距划分。已经报道了4次的间距划分被用以达到大约11nm的线/空间。间距划分的一个限制是所得到的线图案可能在图案内具有稍微不同的间距。对于2次的间距划分而言，这意味着两条线的组将具有一个间距，下一两条线的组可能具有稍微不同的间距，下一两条线的组将具有与第一组相同的间距等。关于所完成的晶片的结果将是意图处在均匀、固定的间距上但将在两个或四个或其它多个间距上结束的线。对于自对准间隔壁而言，初始芯线图案将被绘制在固定、均匀的间距上。对于多次曝光而言，每次曝光将具有被绘制在均匀固定的间距上的线。间距划分处理所引入的非均匀间距可以处于最终间距的10%或更小的量级上。例如，对于50nm的最终目标间距而言，每一个两条线的组的间距可能差异少于5nm。
受限的栅极层级布局架构
可以在受限的栅极层级布局架构内实现如上面所讨论的合并有翅片场效应晶体管的各种电路布局。对于栅极层级而言，许多个平行的虚拟线被限定为跨布局而延伸。这些平行的虚拟线被提及为栅极电极轨道，因为它们被用于在布局内标示各种晶体管的栅极电极的放置。在一些实施例中，形成栅极电极轨道的平行虚拟线由等于所指定的栅极电极间距的其间的垂直间隔所限定。因此，栅极电极区段在栅极电极轨道上的放置与所指定的栅极电极间距对应。在另一实施例中，栅极电极轨道可以按大于或等于所指定的栅极电极间距的可变间距而被间隔开。
图70A示出根据本发明一些实施例的在受限的栅极层级布局架构内所限定的栅极电极轨道70-1A至70-1E的示例。跨芯片的栅极层级布局延伸的平行虚拟线形成栅极电极轨道70-1A至70-1E，其中其间的垂直间隔等于所指定的栅极电极间距70-3。
在受限的栅极层级布局架构内，栅极层级特征布局沟道关于给定栅极电极轨道而被限定，从而在与给定栅极电极轨道相邻的各栅极电极轨道之间延伸。例如，分别关于栅极电极轨道70-1A至70-1E来限定栅极层级特征布局沟道70-5A至70-5E。应当理解，每个栅极电极轨道具有对应的栅极层级特征布局沟道。另外，对于与预定布局空间的边缘相邻（例如与单元边界相邻）而定位的栅极电极轨道而言，对应的栅极层级特征布局沟道延伸，就好像在预定布局空间外部存在虚拟栅极电极轨道，如栅极层级特征布局沟道70-5A和70-5E所图解那样。还应当理解，每个栅极层级特征布局沟道被限定为沿着其对应的栅极电极轨道的整个长度而延伸。因此，每个栅极层级特征布局沟道被限定为在栅极层级布局所关联的芯片的部分内跨栅极层级布局而延伸。
在受限的栅极层级布局架构内，与给定栅极电极轨道关联的栅极层级特征被限定在与给定栅极电极轨道关联的栅极层级特征布局沟道内。毗邻的栅极层级特征可以包括限定晶体管（即在此所公开的翅片场效应晶体管）的栅极电极的部分以及不限定晶体管的栅极电极的部分这两者。因此，毗邻的栅极层级特征可以在扩散区域（即扩散翅片）和下面的芯片层级的介电区域这两者之上延伸。
在一些实施例中，形成晶体管的栅极电极的栅极层级特征的每个部分被定位为基本上在给定栅极电极轨道上居中。此外，在该实施例中，不形成晶体管的栅极电极的栅极层级特征的部分可以被定位在与给定栅极电极轨道关联的栅极层级特征布局沟道内。因此，只要给定栅极层级特征的栅极电极部分在与给定栅极层级特征布局沟道对应的栅极电极轨道上居中，并且只要给定栅极层级特征服从与相邻栅极层级布局沟道中的其它栅极层级特征有关的设计规则间隔要求，给定栅极层级特征就可以本质上限定在给定栅极层级特征布局沟道内的任何地方。附加地，在与相邻栅极电极轨道关联的栅极层级特征布局沟道中所限定的各栅极层级特征之间禁止物理接触。
图70B示出根据本发明一些实施例的具有其中所限定的许多个示例性栅极层级特征7001-7008的图70A的示例性受限的栅极层级布局架构。栅极层级特征7001被限定在与栅极电极轨道70-1A关联的栅极层级特征布局沟道70-5A内。栅极层级特征7001的栅极电极部分基本上在栅极电极轨道70-1A上居中。另外，栅极层级特征7001的非栅极电极部分利用相邻栅极层级特征布局沟道70-5B内所限定的栅极层级特征7002和7003来保持设计规则间隔要求。相似地，栅极层级特征7002-7008被限定在它们的相应的栅极层级特征布局沟道内，并且使得其栅极电极部分基本上在与其相应的栅极层级特征布局沟道对应的栅极电极轨道上居中。另外，应当领会，栅极层级特征7002-7008中的每一个利用相邻栅极层级特征布局沟道内所限定的栅极层级特征来保持设计规则间隔要求，并且避免与相邻栅极层级特征布局沟道内所限定的任何另一栅极层级特征的物理接触。
栅极电极与在扩散结构之上（即在扩散翅片之上）延伸的相应的栅极层级特征的部分对应，其中，相应的栅极层级特征被限定在其在栅极层级特征布局沟道内的整体中。每个栅极层级特征在没有物理地接触邻接的栅极层级特征布局沟道内所限定的另一栅极层级特征的情况下被限定在其栅极层级特征布局沟道内。如图70B的示例栅极层级特征布局沟道70-5A至70-5E所图解那样，每个栅极层级特征布局沟道与给定栅极电极轨道关联，并且与沿着给定栅极电极轨道并且在每个相对方向上从给定栅极电极轨道到在布局边界外部的最接近的相邻栅极电极轨道或虚拟栅极电极轨道而向外垂直地延伸的布局区域对应。
一些栅极层级特征可以具有沿着其长度在任何数量的位置处所限定的一个或更多个接触头部分。给定栅极层级特征的接触头部分被限定为具有足够大小的高度和宽度以容纳栅极接触结构的栅极层级特征的区段。在该实例中，在与给定栅极层级特征的栅极电极轨道垂直的方向上跨衬底来限定“宽度”，并且在与给定栅极层级特征的栅极电极轨道平行的方向上跨衬底来限定“高度”。取决于单元内的栅极层级特征的定向，栅极层级特征宽度和高度可以与单元宽度W和单元高度H对应或不对应。应当领会，当从上面看去时，栅极层级特征的接触头可以实质上由包括正方形和矩形的任何布局形状来限定。另外，取决于布局要求和电路设计，栅极层级特征的给定接触头部分可以具有或没有其上所限定的栅极接触。
在此所公开的一些实施例的栅极层级被限定为受限的栅极层级，如上面所讨论那样。栅极层级特征中的一些形成晶体管器件的栅极电极。栅极层级特征中的其它可以形成在栅极层级内的两个点之间延伸的导电区段。另外，栅极层级特征中的其它关于集成电路操作可以是非功能的。应当理解，无论功能如何，栅极层级特征中的每一个在没有物理地接触利用相邻栅极层级特征布局沟道所限定的其它栅极层级特征的情况下被限定为在其相应的栅极层级特征布局沟道内跨栅极层级延伸。
在一些实施例中，栅极层级特征被限定为提供可以针对在制造和设计处理中精确地预测并且优化的有限数量的被控制的布局形状对形状平版印刷交互。在该实施例中，栅极层级特征被限定为避免将引入无法以高概率来精确地预测并且减轻的布局内的不利的平版印刷交互的布局形状对形状空间关系。然而，应当理解，当对应的平版印刷交互可预测并且可管理时，栅极层级特征在其栅极层级布局沟道内的方向的改变是可接受的。
应当理解，无论功能如何，栅极层级特征中的每一个被限定为使得：在不利用非栅极层级特征的情况下，沿着给定栅极电极轨道的栅极层级特征并不被配置为在栅极层级内直接连接到沿着不同的栅极电极轨道所限定的另一栅极层级特征。此外，通过可以在更高互连部层级中限定的一个或更多个非栅极层级特征（即通过栅极层级上面的一个或更多个互连部层级）或以在栅极层级处或其之下的局部互连部特征的方式来作出与不同的栅极电极轨道关联的不同的栅极层级布局沟道内所放置的各栅极层级特征之间的每个连接。
图71A/B至图77A/B示出根据本发明一些实施例的利用基于三态栅极和传输栅极这两者的交叉耦接电路结构的许多个示例SDFF电路布局。图71C示出根据本发明一些实施例的用于图71A/B和图77A/B的电路示意图。图72C示出根据本发明一些实施例的用于图73A/B至图76A/B的电路示意图。图71B到图77B分别示出与图71A到图77A相同的布局，其中为了清楚而以被合并的格式来描绘布局，并且其中基于单元布局的电路示意图来标识电路的节点。图71A/B至图77A/B的示例SDFF电路布局包括下面的特征：
1. 栅极导体：
　　a. 基本上均匀的间隔开的栅极导体。　　
　　b. 利用切割掩模所形成的均匀的栅极导体线端间隙，与大栅极导体线端间隙组合以避免局部互连部，或如果存在足够的空间以准许不要求切割的更大的栅极导体线端间隙。　　
　　c. 在一些实例中用作布线以减少金属的使用（即减少更高层级互连部使用）的一些栅极导体。
2. 扩散翅片：
　　a. 基本上均匀地间隔的扩散翅片。　　
　　b. 在p型与n型之间并且在顶部和底部单元边缘上省略的扩散翅片。　　
　　c. 扩散翅片宽度对空间关系可以变化，或可以具有诸如图71A/B至图77A/B的示例中所描绘的基本上相等的关系。
3. 局部互连部：
　　a. 局部互连部结构可以直接连接到扩散翅片和栅极导体。　　
　　b. 局部互连部结构可以通过接触层连接到金属1（met1或M1）。　　
　　c. 可以使用分离设计层来制造（即使用分离掩模层来制造）以举例方式的诸如图76A/B所示的水平局部互连部结构和垂直局部互连部结构。　　
　　d. 水平局部互连部结构和垂直局部互连部结构可以处在同一层上（即同一掩模层上），如图71A/B至图75A/B和图77A/B的示例所示。另外，在制造期间，可以在两个独特步骤中或在单个步骤中制造水平局部互连部结构和垂直局部互连部结构。　　
　　e. 局部互连部结构可以具有与扩散翅片和栅极导体的正、零或负重叠。　　
　　f. 垂直局部互连部可以利用从栅极导体偏移的半间距而处于在与栅极导体相似的间距上。
4. 接触：
　　a. 接触可以被限定为将局部互连部结构连接到金属1（met1或M1）。　　
　　b. 局部互连部结构可以在接触上具有正、零或负重叠。　　
　　c. 金属1（met1或M1）可以在接触上具有正、零或负重叠。
5. 金属2（met2或M2）
　　a. 在一些实施例中，金属2结构可以是单向的，即线形形状的。　　
　　b. 金属2结构可以在水平（x）和/或垂直（y）方向上延伸。
除了其它方面以外，图71A/B的示例SDFF电路布局示出下面的特征：
●金属2并不用于内部布线。
●金属2用于电力导轨。
●利用三态栅极交叉耦接晶体管结构和传输栅极交叉耦接晶体管结构。
●局部互连部结构在水平（x）方向和垂直（y）方向这两者上延伸。
●一些栅极导体用作布线，并且不形成晶体管的栅极电极。
●在各种位置和组合中提供栅极导体切割。
●栅极导体切割在大小上是均匀的。
●栅极导体层是完全填充的，即至少一个栅极导体定位在单元内每个可用栅极导体间距位置处。
其中，图72A/B的示例SDFF电路布局示出下面的特征：
●金属2结构在垂直（y）方向上用于内部布线。
●比图71A/B的示例更密集的电路布局。
●利用三态栅极交叉耦接晶体管结构和传输栅极交叉耦接晶体管结构二者。
●栅极导体层是完全填充的，即至少一个栅极导体定位在单元内每个可用栅极导体间距位置处。
●示出栅极导体切割。
●在各种组合和/或位置中利用基本上均匀的栅极导体切割，以优化布局。
图73A/B的示例SDFF电路布局示出对于垂直（y方向）布线使用栅极导体和金属2层的SDFF电路的形式。图74A/B的示例SDFF电路布局示出针对内部布线使用水平定向（即在x方向上）的金属2结构的SDFF电路的形式。图75A/B的示例SDFF电路布局示出针对内部布线再次使用水平定向（即在x方向上）的金属2结构的SDFF电路的替换形式。图76A/B的示例SDFF电路布局示出图72A/B的布局的变形，其中水平局部互连部和垂直局部互连部用作分离导体，以允许去除内部金属2导体。图77A/B的示例SDFF电路布局示出图解用以限定电路结构从而使得金属2的使用最小化并且使得晶体管密度最大化的替换方式的部分SDFF布局。
基于在此所提供的电路布局和描述应当理解，在一些实施例中，可以利用下面的特征中的一个或更多个：
●共对准的并且相邻地定位的各扩散翅片端之间的分离距离（即扩散翅片切割距离）可以小于栅极电极间距的大小，
●垂直局部互连部结构可以在扩散翅片的一个边缘（水平定向的边缘）上重叠（水平定向的）扩散翅片；在此情况下，用于分离垂直局部互连部结构的（在切割掩模中的）一些切割可以被限定为触碰或重叠扩散翅片，
●水平局部互连部结构可以在栅极电极结构的一个边缘（垂直定向的边缘）上重叠（垂直定向的）栅极电极结构。　　
●栅极端帽的大小（即栅极电极结构超出下面的扩散翅片而延伸出的距离）可以小于一个或更多个扩散翅片间距的大小，或小于平均扩散翅片间距的大小，
●各共对准的并且相邻地定位的栅极电极结构端之间的分离距离（即栅极电极结构切割距离）可以小于或等于一个或更多个扩散翅片间距的大小，或小于平均扩散翅片间距的大小，
●（如在与扩散翅片垂直的方向上所测量的）各相邻地定位的n型扩散翅片与p型扩散翅片之间的纵向中心线分离距离可以被限定为一个或更多个扩散翅片间距的整数倍或平均扩散翅片间距的整数倍。
在示例实施例中，半导体器件包括衬底、第一晶体管和第二晶体管。所述第一晶体管具有在第一扩散翅片内的源极区域和漏极区域。所述第一扩散翅片被构造为从所述衬底的表面突出。所述第一扩散翅片被构造为：在第一方向上纵向地从所述第一扩散翅片的第一端延伸到所述第一扩散翅片的第二端。所述第二晶体管具有在第二扩散翅片内的源极区域和漏极区域。所述第二扩散翅片被构造为从所述衬底的所述表面突出。所述第二扩散翅片被构造为：在所述第一方向上纵向地从所述第二扩散翅片的第一端延伸到所述第二扩散翅片的第二端。所述第二扩散翅片被定位成挨着所述第一扩散翅片并且与所述第一扩散翅片间隔开。另外，所述第二扩散翅片的所述第一端或所述第二端被定位成在所述第一方向上在所述第一扩散翅片的所述第一端与所述第二端之间。
上面提到的第一晶体管和第二晶体管可以位于第二方向上的不同的位置处。另外，所述第一晶体管和第二晶体管中的每一个可以是三维地选通的晶体管。
上面提到的第一晶体管包括：第一线形形状的栅极电极结构，其在如从所述衬底之上看去那样与所述第一方向垂直的所述第二方向上纵向地延伸。上面提到的第二晶体管包括：第二线形形状的栅极电极结构，其在如从所述衬底之上看去那样与所述第一方向垂直的所述第二方向上纵向地延伸。第一扩散翅片的第一端和第二端中的至少一个可以在所述第一方向上定位在所述第一线形形状的栅极电极结构与第二线形形状的栅极电极结构之间。并且，所述第二扩散翅片的所述第一端和第二端中的至少一个可以在所述第一方向上定位在所述第一线形形状的栅极电极结构与第二线形形状的栅极电极结构之间。所述第一线形形状的栅极电极结构被定位成挨着所述第二线形形状的栅极电极结构并且与所述第二线形形状的栅极电极结构间隔开。
所述半导体器件可以还包括：线形形状的局部互连部结构，其在所述第二方向上延伸，并且定位在所述第一线形形状的栅极电极结构与第二线形形状的栅极电极结构之间。所述线形形状的局部互连部结构可以基本上在所述第一方向上在所述第一线形形状的栅极电极结构与第二线形形状的栅极电极结构之间居中。所述线形形状的局部互连部结构可以连接到所述第一扩散翅片和第二扩散翅片中的一个或更多个。
所述半导体器件可以还包括：线形形状的局部互连部结构，其在所述第一方向上延伸，并且定位在所述第一扩散翅片与第二扩散翅片之间。所述线形形状的局部互连部结构可以基本上在所述第二方向上在所述第一扩散翅片与第二扩散翅片之间居中。另外，所述线形形状的局部互连部结构可以连接到所述第一栅极电极结构和第二栅极电极结构中的一个或更多个。
上面提到的在所述第一方向上延伸的线形形状的局部互连部结构可以被提及为第一线形形状的局部互连部结构。所述半导体器件可以还包括：第二线形形状的局部互连部结构，其在所述第二方向上延伸，并且定位在所述第一线形形状的栅极电极结构与第二线形形状的栅极电极结构之间。所述第二线形形状的局部互连部结构可以基本上在所述第一方向上在所述第一线形形状的栅极电极结构与第二线形形状的栅极电极结构之间居中。另外，所述第二线形形状的局部互连部结构可以连接到所述第一扩散翅片、所述第二扩散翅片中的一个或更多个。另外，在一些实施例中，所述第一线形形状的局部互连部结构可以是二维地变化的非线形局部互连部结构的第一线形区段，所述第二线形形状的局部互连部结构可以是所述二维地变化的非线形局部互连部结构的第二线形区段。另外，在一些实例中，所述第一线形形状的局部互连部结构和第二线形形状的局部互连部结构可以连接到彼此。
所述半导体器件可以还包括：接触结构，定位在所述第一扩散翅片与第二扩散翅片之间。在一些实施例中，所述接触结构可以基本上在所述第一扩散翅片与第二扩散翅片之间居中。在一些实施例中，所述接触结构可以连接到所述第一栅极电极结构或所述第二栅极电极结构。
所述半导体器件可以还包括：接触结构，定位在所述第一栅极电极结构与第二栅极电极结构之间。在一些实施例中，所述接触结构可以基本上在所述第一栅极电极结构与第二栅极电极结构之间居中。另外，在一些实施例中，所述半导体器件可以包括在所述第二方向上定位在第一扩散翅片与第二扩散翅片之间的导电互连部结构，其中，所述接触结构连接到所述导电互连部结构。在一些实施例中，所述导电互连部结构并非为扩散翅片的在所述第一方向上延伸的最低层级互连部结构。
所述半导体器件可以还包括：导电互连部结构，在所述第一方向上定位在第一扩散翅片与第二扩散翅片之间，其中，所述接触结构连接到所述导电互连部结构。在一些实施例中，所述导电互连部结构是更高层级互连部结构。
所述半导体器件可以还包括：一个或更多个互连部结构，其中，所述一个或更多个互连部结构中的一些包括在所述第一方向上延伸的一个或更多个互连部区段。在一些实施例中，在所述第一方向上延伸的所述一个或更多个互连部区段中的一些定位在所述第一扩散翅片与第二扩散翅片之间。另外，在一些实施例中，在所述第一方向上延伸的所述一个或更多个互连部区段中的一些定位在所述第一扩散翅片或所述第二扩散翅片之上。在一些实施例中，在所述第一方向上延伸的所述一个或更多个互连部区段根据如在所述第二方向上所测量的第二方向互连部间距而被定位在所述一个或更多个互连部区段的相应的第一方向定向的中心线之间。
在一些实施例中，所述第一扩散翅片和第二扩散翅片可以根据如在所述第二方向上所测量的扩散翅片间距而被定位在所述第一扩散翅片和第二扩散翅片的相应的第一方向定向的中心线之间，其中，所述第二方向互连部间距是所述扩散翅片间距的有理数倍数，其中，所述有理数倍数限定为整数值的比。
在一些实施例中，所述第一扩散翅片和第二扩散翅片中的每一个根据在所述第二方向上所测量的第一扩散翅片间距或在所述第二方向上所测量的第二扩散翅片间距而被按中心线定位，其中，所述第一扩散间距和第二扩散间距在所述第二方向上相继地交替，其中，所述平均扩散翅片间距是所述第一扩散翅片间距和第二扩散翅片间距的平均，
其中，所述第二方向互连部间距是所述平均扩散翅片间距的有理数倍数，其中，所述有理数倍数限定为整数值的比。在一些实施例中，所述第一扩散翅片间距等于所述第二扩散翅片间距。在一些实施例中，所述第一扩散翅片间距不同于所述第二扩散翅片间距。
上面提到的一个或更多个互连部结构可以包括局部互连部结构、更高层级互连部结构或其组合，其中，所述局部互连部结构并非为扩散翅片的最低层级互连部结构，其中，所述更高层级互连部结构是在局部互连部结构相对于所述衬底之上的层级处所形成的互连部结构。
在一些实施例中，所述第一扩散翅片和第二扩散翅片中的每一个根据如在所述第二方向上所测量的第一扩散翅片间距或在所述第二方向上所测量的第二扩散翅片间距而被按中心线定位，其中，所述第一扩散间距和第二扩散间距在所述第二方向上相继地交替，其中，所述平均扩散翅片间距是所述第一扩散翅片间距和第二扩散翅片间距的平均。另外，在所述第一方向上延伸的所述一个或更多个互连部区段可以根据如在所述第二方向上所测量的第一互连部间距或在所述第二方向上所测量的第二互连部间距而被按中心线定位的，其中，所述第一互连部间距和第二互连部间距在所述第二方向上相继地交替，其中，所述平均互连部间距是所述第一互连部间距和第二互连部间距的平均。另外，所述平均互连部间距是所述平均扩散翅片间距的有理数倍数，其中，所述有理数倍数限定为整数值的比。
在一些实施例中，所述第一扩散翅片间距等于所述第二扩散翅片间距，所述第一互连部间距等于所述第二互连部间距。在一些实施例中，所述第一扩散翅片间距不同于所述第二扩散翅片间距，所述第一互连部间距不同于所述第二互连部间距。在一些实施例中，所述第一扩散翅片间距等于所述第一互连部间距，所述第二扩散翅片间距等于所述第二互连部间距。
所述半导体器件可以还包括：一个或更多个互连部结构，其中，所述一个或更多个互连部结构中的一些包括在所述第二方向上延伸的一个或更多个互连部区段。在一些实施例中，在所述第二方向上延伸的所述一个或更多个互连部区段中的一些被定位在所述第一栅极电极结构与第二栅极电极结构之间。在一些实施例中，在所述第二方向上延伸的所述一个或更多个互连部区段中的一些被定位在所述第一栅极电极结构或所述第二栅极电极结构之上。
在一些实施例中，在所述第二方向上延伸的所述一个或更多个互连部区段根据如在所述第一方向上所测量的第一方向互连部间距而被定位在所述一个或更多个互连部区段的相应的第二方向定向的中心线之间。另外，所述第一栅极电极结构和第二栅极电极结构可以根据如在所述第一方向上所测量的栅极电极间距而被定位在所述第一栅极电极结构和第二栅极电极结构的相应的第二方向定向的中心线之间。所述第一方向互连部间距可以是所述栅极电极间距的有理数倍数，其中，所述有理数倍数限定为整数值的比。
上面提到的一个或更多个互连部结构可以包括局部互连部结构、更高层级互连部结构或其组合，其中，所述局部互连部结构并非为扩散翅片的最低层级互连部结构，其中，所述更高层级互连部结构是在局部互连部结构相对于所述衬底之上的层级处所形成的互连部结构。
在一些实施例中，所述半导体器件可以还包括第一多个晶体管，均具有由相应的扩散翅片所形成的相应的源极区域和相应的漏极区域。所述第一多个晶体管的每个扩散翅片被构造为：从所述衬底的所述表面突出。所述第一多个晶体管的每个扩散翅片被构造为：在所述第一方向上纵向地从所述相应的扩散翅片的第一端延伸到第二端。所述第一多个晶体管的所述扩散翅片的所述第一端基本上在所述第一方向上彼此对准。
另外，所述半导体器件可以包括：第二多个晶体管，均具有相应的扩散翅片所形成的相应的源极区域和相应的漏极区域。所述第二多个晶体管的每个扩散翅片被构造为：从所述衬底的所述表面突出。所述第二多个晶体管的每个扩散翅片被构造为：在所述第一方向上纵向地从所述相应的扩散翅片的第一端延伸到第二端。所述第二多个晶体管的所述扩散翅片的所述第一端基本上在所述第一方向上彼此对准。另外，所述第二多个晶体管的所述扩散翅片的所述第一端中的一个或更多个在所述第一方向上被定位在所述第一多个晶体管的所述扩散翅片中的一个或更多个的所述第一端与第二端之间。
在一些实施例中，所述第二多个晶体管的所述扩散翅片的所述第一端中的每一个被定位在所述第一方向上在所述第一多个晶体管的所述扩散翅片中的一个或更多个的所述第一端与第二端之间。在一些实施例中，所述第二多个晶体管的所述扩散翅片中的至少一个被定位成挨着所述第一多个晶体管的至少一个扩散翅片并且与所述第一多个晶体管的所述至少一个扩散翅片间隔开。另外，在一些实施例中，所述第一多个晶体管可以包括n型晶体管、p型晶体管或n型晶体管和p型晶体管的组合，所述第二多个晶体管可以包括n型晶体管、p型晶体管或n型晶体管和p型晶体管的组合。在一些实施例中，所述第一多个晶体管是n型晶体管，所述第二多个晶体管是p型晶体管。
在一些实施例中，所述第一多个扩散翅片和第一多个扩散翅片被定位为使得其相应的第一方向定向的中心线基本上对准如在所述第二方向上所测量的第一扩散翅片间距限定的扩散翅片对准栅格对准和在所述的第二方向上所测量的第二扩散翅片间距所限定的扩散翅片对准栅格。所述第一扩散翅片间距和第二扩散翅片间距以交替顺序出现在所述第二方向上。另外，在一些实施例中，所述第一多个晶体管和第二多个晶体管的所述扩散翅片共同地在所述扩散翅片对准栅格的至少八个连续对准位置处占据部分。
在示例实施例中，公开了一种制造半导体器件的方法。所述方法包括：提供衬底。所述方法还包括：在所述衬底上形成第一晶体管，从而所述第一晶体管具有在第一扩散翅片内的源极区域和漏极区域，所述第一扩散翅片被形成为从所述衬底的表面突出，所述第一扩散翅片被形成为：在第一方向上纵向地从所述第一扩散翅片的第一端延伸到所述第一扩散翅片的第二端。所述方法还包括：在所述衬底上形成第二晶体管，从而所述第二晶体管具有在第二扩散翅片内的源极区域和漏极区域，所述第二扩散翅片被形成为从所述衬底的所述表面突出，所述第二扩散翅片被形成为：在所述第一方向上纵向地从所述第二扩散翅片的第一端延伸到所述第二扩散翅片的第二端，所述第二扩散翅片形成在挨着所述第一扩散翅片并且与所述第一扩散翅片间隔开的位置处。另外，形成所述第一晶体管和第二晶体管，从而所述第二扩散翅片的所述第一端或所述第二端在所述第一方向上形成在所述第一扩散翅片的所述第一端与所述第二端之间的位置处。
应当理解，在此所公开的包括翅片场效应晶体管的任何电路布局可以通过有形的形式（例如以数字格式）存储在计算机可读介质上。例如，给定的电路布局可以存储在布局数据文件中，并且可以是可选自单元的一个或更多个库的。布局数据文件可以格式化为GDS II（图形数据系统）数据库文件、OASIS（开放作品系统互换标准）数据库文件或任何其它类型的适合于存储并且传送半导体器件布局的数据文件格式。另外，在此所公开的包括翅片场效应晶体管的单元的多层级布局可以包括于更大半导体器件的多层级布局内。更大半导体器件的多层级布局也可以按例如以上所标识的布局数据文件的形式而存储。
另外，在此所描述的本发明可以实施为计算机可读介质上的计算机可读代码。例如，计算机可读代码可以包括存储在此所公开的包括翅片场效应晶体管的单元的布局的布局数据文件。计算机可读代码可以还包括用于选择包括在此所公开的翅片场效应晶体管的一个或更多个布局库和/或单元的程序指令。布局库和/或单元也可以按数字格式存储在计算机可读介质上。
在此提到的计算机可读介质是可以存储数据的任何数据存储器件，所述数据此后所由计算机系统读取。计算机可读介质的示例包括硬驱、网络附连存储件（NAS）、只读存储器、随机存取存储器、CD-ROM、CD-R、CD-RW、磁带以及其它光学和非光学数据存储器件。所耦接的计算机系统的网络内所分布的多个计算机可读介质也可以用于存储计算机可读代码的相应的部分，从而计算机可读代码在网络内通过分布式方式而得以存储并且执行。
在示例实施例中，一种数据存储器件，具有其上存储的用于再现半导体器件的布局的计算机可执行程序指令。所述数据存储器件包括：用于限定要在所述衬底上形成的第一晶体管的计算机程序指令，从而所述第一晶体管被限定为：具有在第一扩散翅片内的源极区域和漏极区域，所述第一扩散翅片被限定为：从所述衬底的表面突出，所述第一扩散翅片被限定为：在第一方向上纵向地从所述第一扩散翅片的第一端延伸到所述第一扩散翅片的第二端。所述数据存储器件还包括：用于限定要在所述衬底上形成的第二晶体管的计算机程序指令，从而所述第二晶体管被限定为：具有第二扩散翅片内的源极区域和漏极区域，所述第二扩散翅片被限定为：从所述衬底的表面突出，所述第二扩散翅片被限定为：在第一方向上纵向地从所述第二扩散翅片的第一端延伸到所述第二扩散翅片的第二端，所述第二扩散翅片被限定为定位成挨着所述第一扩散翅片并且与所述第一扩散翅片间隔开，所述第二扩散翅片被限定为：使得其第一端或其第二端在所述第一方向上位于所述第一扩散翅片的所述第一端与所述第二端之间。
还应当理解，在此所公开的包括翅片场效应晶体管的任何电路布局可以制造为半导体器件或芯片的部分。在建造半导体器件（例如集成电路、存储器单元等）中，执行一系列制造操作以限定半导体晶片上的特征。晶片包括在硅衬底上所限定的多层级结构的形式的集成电路器件。在衬底层级处，形成具有扩散区域和/或扩散翅片的晶体管器件。在随后层级中，互连部金属化线被图案化并且电连接到晶体管器件，以限定想要的集成电路器件。另外，图案化后的导电层通过介电材料而与其它导电层绝缘。
虽然已经关于若干实施例描述了本发明，但应当理解，本领域技术人员在阅读前面的说明书并且研究附图时将实现其各种替换、添加、置换和等同物。因此，本发明意图包括落入本发明的精神和范围内的所有这些替换、添加、置换和等同物。

Claims (53)

1.一种半导体器件，包括：
衬底；
第一晶体管，具有在第一扩散翅片内的源极区域和漏极区域，所述第一扩散翅片被构造为从所述衬底的表面突出，所述第一扩散翅片被构造为：在第一方向上纵向地从所述第一扩散翅片的第一端延伸到所述第一扩散翅片的第二端；
第二晶体管，具有在第二扩散翅片内的源极区域和漏极区域，所述第二扩散翅片被构造为从所述衬底的所述表面突出，所述第二扩散翅片被构造为：在所述第一方向上纵向地从所述第二扩散翅片的第一端延伸到所述第二扩散翅片的第二端，所述第二扩散翅片被定位成挨着所述第一扩散翅片旁边并且与所述第一扩散翅片间隔开，
其中，所述第二扩散翅片的所述第一端或所述第二端被定位成在所述第一方向上在所述第一扩散翅片的所述第一端与所述第二端之间。
2.如权利要求1所述的半导体器件，其中，所述第一晶体管和所述第二晶体管位于所述第二方向上的不同位置处。
3.如权利要求1所述的半导体器件，其中，所述第一晶体管和所述第二晶体管中的每一个是三维地选通的晶体管。
4.如权利要求1所述的半导体器件，其中，所述第一晶体管包括：第一线形形状的栅极电极结构，其在如从所述衬底之上看去那样与所述第一方向垂直的所述第二方向上纵向地延伸，
其中，所述第二晶体管包括：第二线形形状的栅极电极结构，其在如从所述衬底之上看去那样与所述第一方向垂直的所述第二方向上纵向地延伸，
其中，所述第一扩散翅片的所述第一端和所述第二端中的至少一个在所述第一方向上定位在所述第一线形形状的栅极电极结构与所述第二线形形状的栅极电极结构之间，以及
其中，所述第二扩散翅片的所述第一端和所述第二端中的至少一个在所述第一方向上定位在所述第一线形形状的栅极电极结构与所述第二线形形状的栅极电极结构之间。
5.如权利要求4所述的半导体器件，其中，所述第一线形形状的栅极电极结构被定位成挨着所述第二线形形状的栅极电极结构并且与所述第二线形形状的栅极电极结构间隔开。
6.如权利要求4所述的半导体器件，还包括：
线形形状的局部互连部结构，其在所述第二方向上延伸，并且定位在所述第一线形形状的栅极电极结构与所述第二线形形状的栅极电极结构之间。
7.如权利要求6所述的半导体器件，其中，所述线形形状的局部互连部结构基本上在所述第一线形形状的栅极电极结构与所述第二线形形状的栅极电极结构之间在所述第一方向上居中。
8.如权利要求6所述的半导体器件，其中，所述线形形状的局部互连部结构连接到所述第一扩散翅片和所述第二扩散翅片中的一个或更多个。
9.如权利要求4所述的半导体器件，还包括：
线形形状的局部互连部结构，其在所述第一方向上延伸，并且定位在所述第一扩散翅片与所述第二扩散翅片之间。
10.如权利要求9所述的半导体器件，其中，所述线形形状的局部互连部结构基本上在所述第一扩散翅片与所述第二扩散翅片之间在所述第二方向上居中。
11.如权利要求9所述的半导体器件，其中，所述线形形状的局部互连部结构连接到所述第一栅极电极结构和所述第二栅极电极结构中的一个或更多个。
12.如权利要求9所述的半导体器件，其中，所述线形形状的局部互连部结构是第一线形形状的局部互连部结构，所述半导体器件还包括：第二线形形状的局部互连部结构，其在所述第二方向上延伸，并且定位在所述第一线形形状的栅极电极结构与所述第二线形形状的栅极电极结构之间。
13.如权利要求12所述的半导体器件，其中，所述第二线形形状的局部互连部结构基本上在所述第一线形形状的栅极电极结构与所述第二线形形状的栅极电极结构之间在所述第一方向上居中。
14.如权利要求12所述的半导体器件，其中，所述第二线形形状的局部互连部结构连接到所述第一扩散翅片、所述第二扩散翅片中的一个或更多个。
15.如权利要求12所述的半导体器件，其中，所述第一线形形状的局部互连部结构是二维地变化的非线形局部互连部结构的第一线形区段，其中，所述第二线形形状的局部互连部结构是所述二维地变化的非线形局部互连部结构的第二线形区段。
16.如权利要求15所述的半导体器件，其中，所述第一线形形状的局部互连部结构和所述第二线形形状的局部互连部结构彼此连接。
17.如权利要求4所述的半导体器件，还包括：
接触结构，定位在所述第一扩散翅片与所述第二扩散翅片之间。
18.如权利要求17所述的半导体器件，其中，所述接触结构基本上在所述第一扩散翅片与所述第二扩散翅片之间居中。
19.如权利要求18所述的半导体器件，其中，所述接触结构连接到所述第一栅极电极结构或所述第二栅极电极结构。
20.如权利要求4所述的半导体器件，还包括：
接触结构，定位在所述第一栅极电极结构与所述第二栅极电极结构之间。
21.如权利要求20所述的半导体器件，其中，所述接触结构基本上在所述第一栅极电极结构与所述第二栅极电极结构之间居中。
22.如权利要求20所述的半导体器件，还包括：
导电互连部结构，在所述第二方向上定位在所述第一扩散翅片与所述第二扩散翅片之间，其中，所述接触结构连接到所述导电互连部结构。
23.如权利要求22所述的半导体器件，其中，所述导电互连部结构并非为扩散翅片的在所述第一方向上延伸的最低层级互连部结构。
24.如权利要求20所述的半导体器件，还包括：
导电互连部结构，在所述第一方向上定位在所述第一扩散翅片与所述第二扩散翅片之间，其中，所述接触结构连接到所述导电互连部结构。
25.如权利要求22所述的半导体器件，其中，所述导电互连部结构是更高层级互连部结构。
26.如权利要求4所述的半导体器件，还包括：
一个或更多个互连部结构，其中，所述一个或更多个互连部结构中的一些包括在所述第一方向上延伸的一个或更多个互连部区段。
27.如权利要求26所述的半导体器件，其中，在所述第一方向上延伸的所述一个或更多个互连部区段中的一些定位在所述第一扩散翅片与所述第二扩散翅片之间。
28.如权利要求26所述的半导体器件，其中，在所述第一方向上延伸的所述一个或更多个互连部区段中的一些定位在所述第一扩散翅片或所述第二扩散翅片之上。
29.如权利要求26所述的半导体器件，其中，在所述第一方向上延伸的所述一个或更多个互连部区段根据如在所述一个或更多个互连部区段的相应的第一方向定向的中心线之间在所述第二方向上所测量的第二方向互连部间距而被定位。
30.如权利要求29所述的半导体器件，其中，所述第一扩散翅片和所述第二扩散翅片根据如在所述第一扩散翅片和所述第二扩散翅片的相应的第一方向定向的中心线之间在所述第二方向上所测量的扩散翅片间距而被定位，以及
其中，所述第二方向互连部间距是所述扩散翅片间距的有理数倍数，所述有理数倍数被限定为整数值的比。
31.如权利要求29所述的半导体器件，其中，所述第一扩散翅片和所述第二扩散翅片中的每一个根据如在所述第二方向上所测量的第一扩散翅片间距或如在所述第二方向上所测量的第二扩散翅片间距而被按中心线定位，其中，所述第一扩散间距和所述第二扩散间距在所述第二方向上相继地交替，并且其中，平均扩散翅片间距是所述第一扩散翅片间距和所述第二扩散翅片间距的平均，以及
其中，所述第二方向互连部间距是所述平均扩散翅片间距的有理数倍数，所述有理数倍数被限定为整数值的比。
32.如权利要求31所述的半导体器件，其中，所述第一扩散翅片间距等于所述第二扩散翅片间距。
33.如权利要求31所述的半导体器件，其中，所述第一扩散翅片间距不同于所述第二扩散翅片间距。
34.如权利要求26所述的半导体器件，其中，所述一个或更多个互连部结构包括局部互连部结构、更高层级互连部结构或其组合，其中，所述局部互连部结构是最低层级互连部结构，其并非为扩散翅片，并且其中，所述更高层级互连部结构是相对于所述衬底在所述局部互连部结构之上的层级处所形成的互连部结构。
35.如权利要求26所述的半导体器件，其中，所述第一扩散翅片和所述第二扩散翅片中的每一个根据如在所述第二方向上所测量的第一扩散翅片间距或如在所述第二方向上所测量的第二扩散翅片间距而被按中心线定位，其中，所述第一扩散间距和所述第二扩散间距在所述第二方向上相继地交替，并且其中，平均扩散翅片间距是所述第一扩散翅片间距和所述第二扩散翅片间距的平均，
其中，在所述第一方向上延伸的所述一个或更多个互连部区段根据如在所述第二方向上所测量的第一互连部间距或如在所述第二方向上所测量的第二互连部间距而被按中心线定位，其中，所述第一互连部间距和所述第二互连部间距在所述第二方向上相继地交替，并且其中，平均互连部间距是所述第一互连部间距和所述第二互连部间距的平均，
其中，所述平均互连部间距是所述平均扩散翅片间距的有理数倍数，所述有理数倍数被限定为整数值的比。
36.如权利要求35所述的半导体器件，其中，所述第一扩散翅片间距等于所述第二扩散翅片间距，并且所述第一互连部间距等于所述第二互连部间距。
37.如权利要求35所述的半导体器件，其中，所述第一扩散翅片间距不同于所述第二扩散翅片间距，并且所述第一互连部间距不同于所述第二互连部间距。
38.如权利要求35所述的半导体器件，其中，所述第一扩散翅片间距等于所述第一互连部间距，并且所述第二扩散翅片间距等于所述第二互连部间距。
39.如权利要求4所述的半导体器件，还包括：
一个或更多个互连部结构，其中，所述一个或更多个互连部结构中的一些包括在所述第二方向上延伸的一个或更多个互连部区段。
40.如权利要求39所述的半导体器件，其中，在所述第二方向上延伸的所述一个或更多个互连部区段中的一些被定位在所述第一栅极电极结构与第二栅极电极结构之间。
41.如权利要求39所述的半导体器件，其中，在所述第二方向上延伸的所述一个或更多个互连部区段中的一些被定位在所述第一栅极电极结构或所述第二栅极电极结构之上。
42.如权利要求39所述的半导体器件，其中，在所述第二方向上延伸的所述一个或更多个互连部区段根据如在所述一个或更多个互连部区段的相应的第二方向定向的中心线之间在所述第一方向上所测量的第一方向互连部间距而被定位。
43.如权利要求42所述的半导体器件，其中，所述第一栅极电极结构和所述第二栅极电极结构根据如在所述第一栅极电极结构和所述第二栅极电极结构的相应的第二方向定向的中心线之间在所述第一方向上所测量的栅极电极间距而被定位，
其中，所述第一方向互连部间距是所述栅极电极间距的有理数倍数，所述有理数倍数被限定为整数值的比。
44.如权利要求39所述的半导体器件，其中，所述一个或更多个互连部结构包括局部互连部结构、更高层级互连部结构或其组合，其中，所述局部互连部结构是最低层级互连部结构，其并非为扩散翅片，并且其中，所述更高层级互连部结构是相对于所述衬底在所述局部互连部结构之上的层级处所形成的互连部结构。
45.如权利要求1所述的半导体器件，还包括：
第一多个晶体管，每一个具有由相应的扩散翅片所形成的相应的源极区域和相应的漏极区域，所述第一多个晶体管的每个扩散翅片被构造为从所述衬底的所述表面突出，所述第一多个晶体管的每个扩散翅片被构造为：在所述第一方向上纵向地从所述相应的扩散翅片的第一端延伸到第二端，其中，所述第一多个晶体管的所述扩散翅片的所述第一端基本上在所述第一方向上彼此对准，
第二多个晶体管，每一个具有由相应的扩散翅片所形成的相应的源极区域和相应的漏极区域，所述第二多个晶体管的每个扩散翅片被构造为从所述衬底的所述表面突出，所述第二多个晶体管的每个扩散翅片被构造为：在所述第一方向上纵向地从所述相应的扩散翅片的第一端延伸到第二端，其中，所述第二多个晶体管的所述扩散翅片的所述第一端基本上在所述第一方向上彼此对准，以及
其中，所述第二多个晶体管的所述扩散翅片的所述第一端中的一个或更多个被定位成在所述第一方向上在所述第一多个晶体管的所述扩散翅片中的一个或更多个的所述第一端与所述第二端之间。
46.如权利要求45所述的半导体器件，其中，所述第二多个晶体管的所述扩散翅片的所述第一端中的每一个被定位成在所述第一方向上在所述第一多个晶体管的所述扩散翅片中的一个或更多个的所述第一端与所述第二端之间。
47.如权利要求46所述的半导体器件，其中，所述第二多个晶体管的所述扩散翅片中的至少一个被定位成挨着所述第一多个晶体管的至少一个扩散翅片旁边并且与所述第一多个晶体管的所述至少一个扩散翅片间隔开。
48.如权利要求45所述的半导体器件，其中，所述第一多个晶体管包括n型晶体管、p型晶体管或n型晶体管和p型晶体管的组合，以及
其中，所述第二多个晶体管包括n型晶体管、p型晶体管或n型晶体管和p型晶体管的组合。
49.如权利要求45所述的半导体器件，其中，所述第一多个晶体管是n型晶体管，并且所述第二多个晶体管是p型晶体管。
50.如权利要求45所述的半导体器件，其中，所述第一多个扩散翅片和所述第二多个扩散翅片被定位为使得其相应的第一方向定向的中心线基本上与如在所述第二方向上所测量的第一扩散翅片间距所限定的扩散翅片对准栅格对准以及在所述第二方向上所测量的第二扩散翅片间距所限定的扩散翅片对准栅格对准，其中，所述第一扩散翅片间距和所述第二扩散翅片间距在所述第二方向上以交替顺序出现。
51.如权利要求50所述的半导体器件，其中，所述第一多个晶体管和所述第二多个晶体管的所述扩散翅片共同地在所述扩散翅片对准栅格的至少八个连续对准位置处占据部分。
52.一种制造半导体器件的方法，包括：
提供衬底；
在所述衬底上形成第一晶体管，所述第一晶体管具有在第一扩散翅片内的源极区域和漏极区域，所述第一扩散翅片被形成以从所述衬底的表面突出，所述第一扩散翅片被形成以在第一方向上纵向地从所述第一扩散翅片的第一端延伸到所述第一扩散翅片的第二端；
在所述衬底上形成第二晶体管，所述第二晶体管具有在第二扩散翅片内的源极区域和漏极区域，所述第二扩散翅片被形成为以从所述衬底的所述表面突出，所述第二扩散翅片被形成以在所述第一方向上纵向地从所述第二扩散翅片的第一端延伸到所述第二扩散翅片的第二端，所述第二扩散翅片形成在挨着所述第一扩散翅片并且与所述第一扩散翅片间隔开的位置处，
其中，所述第二扩散翅片的所述第一端或所述第二端在所述第一方向上形成在所述第一扩散翅片的所述第一端与所述第二端之间的位置处。
53.一种数据存储器件，具有其上所存储的用于再现半导体器件的布局的计算机可执行程序指令，包括：
限定要在所述衬底上形成的第一晶体管的计算机程序指令，所述第一晶体管被限定为具有在第一扩散翅片内的源极区域和漏极区域，所述第一扩散翅片被限定为从所述衬底的表面突出，所述第一扩散翅片被限定为在第一方向上纵向地从所述第一扩散翅片的第一端延伸到所述第一扩散翅片的第二端；
限定要在所述衬底上形成的第二晶体管的计算机程序指令，所述第二晶体管被限定为具有在第二扩散翅片内的源极区域和漏极区域，所述第二扩散翅片被限定为从所述衬底的表面突出，所述第二扩散翅片被限定为在所述第一方向上纵向地从所述第二扩散翅片的第一端延伸到所述第二扩散翅片的第二端，所述第二扩散翅片被限定为定位成挨着所述第一扩散翅片并且与所述第一扩散翅片间隔开，所述第二扩散翅片被限定为使得其第一端或其第二端在所述第一方向上定位在所述第一扩散翅片的所述第一端与所述第二端之间。
CN201380013824.6A 2012-01-13 2013-01-13 具有线形翅片场效应结构的电路 Expired - Fee Related CN104303263B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611023356.2A CN107424999A (zh) 2012-01-13 2013-01-13 具有线形翅片场效应结构的电路

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201261586387P 2012-01-13 2012-01-13
US61/586,387 2012-01-13
US61/586387 2012-01-13
US201261589224P 2012-01-20 2012-01-20
US61/589,224 2012-01-20
US61/589224 2012-01-20
PCT/US2013/021345 WO2013106799A1 (en) 2012-01-13 2013-01-13 Circuits with linear finfet structures

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201611023356.2A Division CN107424999A (zh) 2012-01-13 2013-01-13 具有线形翅片场效应结构的电路

Publications (2)

Publication Number Publication Date
CN104303263A true CN104303263A (zh) 2015-01-21
CN104303263B CN104303263B (zh) 2016-12-14

Family

ID=48781972

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201380013824.6A Expired - Fee Related CN104303263B (zh) 2012-01-13 2013-01-13 具有线形翅片场效应结构的电路
CN201611023356.2A Pending CN107424999A (zh) 2012-01-13 2013-01-13 具有线形翅片场效应结构的电路

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201611023356.2A Pending CN107424999A (zh) 2012-01-13 2013-01-13 具有线形翅片场效应结构的电路

Country Status (8)

Country Link
EP (1) EP2803077A4 (zh)
JP (3) JP2015506589A (zh)
KR (1) KR101913457B1 (zh)
CN (2) CN104303263B (zh)
AU (4) AU2013207719B2 (zh)
SG (2) SG10201605564WA (zh)
TW (4) TWI552307B (zh)
WO (1) WO2013106799A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106796393A (zh) * 2014-09-08 2017-05-31 高通股份有限公司 用于垂直结构的半节点缩放
CN107230674A (zh) * 2016-03-25 2017-10-03 台湾积体电路制造股份有限公司 用于具有改进的源极漏极外延的半导体器件制造的方法
CN107391782A (zh) * 2016-04-29 2017-11-24 台湾积体电路制造股份有限公司 集成电路及形成集成电路的系统和方法
CN107683474A (zh) * 2015-05-27 2018-02-09 高通股份有限公司 用于单向m1的多高度顺序单元中的交叉耦合的时钟信号分发布局

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630607B (zh) 2013-08-23 2022-04-26 株式会社索思未来 半导体集成电路装置
CN108922887B (zh) * 2013-09-04 2022-12-09 株式会社索思未来 半导体装置
JP6640965B2 (ja) * 2014-08-18 2020-02-05 ルネサスエレクトロニクス株式会社 半導体装置
JP6449082B2 (ja) 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
US9607988B2 (en) * 2015-01-30 2017-03-28 Qualcomm Incorporated Off-center gate cut
US10177127B2 (en) * 2015-09-04 2019-01-08 Hong Kong Beida Jade Bird Display Limited Semiconductor apparatus and method of manufacturing the same
US10541243B2 (en) 2015-11-19 2020-01-21 Samsung Electronics Co., Ltd. Semiconductor device including a gate electrode and a conductive structure
US10236302B2 (en) * 2016-06-22 2019-03-19 Qualcomm Incorporated Standard cell architecture for diffusion based on fin count
US9972571B1 (en) * 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
US10186510B2 (en) * 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
KR102336784B1 (ko) 2017-06-09 2021-12-07 삼성전자주식회사 반도체 장치
JP7054013B2 (ja) * 2017-06-27 2022-04-13 株式会社ソシオネクスト 半導体集積回路装置
US10503863B2 (en) * 2017-08-30 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing same
WO2019059907A1 (en) * 2017-09-20 2019-03-28 Intel Corporation HANDLING OF MULTIVERSION LIBRARY CELLS FROM WHICH INTEGRATED CIRCUIT STRUCTURES ARE MANUFACTURED
US10468428B1 (en) * 2018-04-19 2019-11-05 Silicon Storage Technology, Inc. Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same
US11017146B2 (en) * 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
US10878165B2 (en) * 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for generating layout diagram including protruding pin cell regions and semiconductor device based on same
CN112585752B (zh) * 2018-09-05 2023-09-19 东京毅力科创株式会社 3d逻辑和存储器的配电网络
US11093684B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail with non-linear edge
US11030372B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US10796061B1 (en) * 2019-08-29 2020-10-06 Advanced Micro Devices, Inc. Standard cell and power grid architectures with EUV lithography
US11735525B2 (en) 2019-10-21 2023-08-22 Tokyo Electron Limited Power delivery network for CFET with buried power rails
US11600707B2 (en) 2020-05-12 2023-03-07 Micron Technology, Inc. Methods of forming conductive pipes between neighboring features, and integrated assemblies having conductive pipes between neighboring features
US11862620B2 (en) 2020-09-15 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating cell structure
CN118556293A (zh) * 2021-11-16 2024-08-27 许富菖 具有mosfet晶体管和金属层的先进结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265290A1 (en) * 2007-04-24 2008-10-30 Infineon Technologies Ag Double mesh finfet
US20090206443A1 (en) * 2008-02-19 2009-08-20 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US20100287518A1 (en) * 2009-05-06 2010-11-11 Tela Innovations, Inc. Cell Circuit and Layout with Linear Finfet Structures
US20110298025A1 (en) * 2010-06-03 2011-12-08 International Business Machines Corporation Finfet-compatible metal-insulator-metal capacitor

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2720783B2 (ja) * 1993-12-29 1998-03-04 日本電気株式会社 半導体集積回路
JP4437565B2 (ja) * 1998-11-26 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置、半導体集積回路装置の設計方法、及び、記録媒体
JP2001306641A (ja) * 2000-04-27 2001-11-02 Victor Co Of Japan Ltd 半導体集積回路の自動配置配線方法
US6662350B2 (en) * 2002-01-28 2003-12-09 International Business Machines Corporation FinFET layout generation
US6842048B2 (en) * 2002-11-22 2005-01-11 Advanced Micro Devices, Inc. Two transistor NOR device
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US6924560B2 (en) * 2003-08-08 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compact SRAM cell with FinFET
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
KR100702552B1 (ko) * 2003-12-22 2007-04-04 인터내셔널 비지네스 머신즈 코포레이션 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
JP4997969B2 (ja) * 2004-06-04 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
WO2006090445A1 (ja) * 2005-02-23 2006-08-31 Fujitsu Limited 半導体回路装置及びその半導体回路装置の製造方法
JP2007018588A (ja) * 2005-07-06 2007-01-25 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
DE102006027178A1 (de) * 2005-11-21 2007-07-05 Infineon Technologies Ag Multi-Fin-Bauelement-Anordnung und Verfahren zum Herstellen einer Multi-Fin-Bauelement-Anordnung
US8124976B2 (en) * 2005-12-02 2012-02-28 Nec Corporation Semiconductor device and method of manufacturing the same
US7763932B2 (en) * 2006-06-29 2010-07-27 International Business Machines Corporation Multi-bit high-density memory device and architecture and method of fabricating multi-bit high-density memory devices
EP2092393A2 (en) * 2006-11-14 2009-08-26 Nxp B.V. Double patterning for lithography to increase feature spatial density
US7723786B2 (en) * 2007-04-11 2010-05-25 Ronald Kakoschke Apparatus of memory array using FinFETs
JP4461154B2 (ja) * 2007-05-15 2010-05-12 株式会社東芝 半導体装置
JP4445521B2 (ja) * 2007-06-15 2010-04-07 株式会社東芝 半導体装置
US7625790B2 (en) * 2007-07-26 2009-12-01 International Business Machines Corporation FinFET with sublithographic fin width
US20090057780A1 (en) * 2007-08-27 2009-03-05 International Business Machines Corporation Finfet structure including multiple semiconductor fin channel heights
JP5638760B2 (ja) * 2008-08-19 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置
JP2010141047A (ja) * 2008-12-10 2010-06-24 Renesas Technology Corp 半導体集積回路装置および半導体集積回路装置の製造方法
US8116121B2 (en) * 2009-03-06 2012-02-14 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing methods with using non-planar type of transistors
JP2010225768A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体装置
US8053299B2 (en) * 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
JP4751463B2 (ja) * 2009-05-25 2011-08-17 本田技研工業株式会社 燃料電池システム
US8076236B2 (en) * 2009-06-01 2011-12-13 Globalfoundries Inc. SRAM bit cell with self-aligned bidirectional local interconnects
US8637135B2 (en) * 2009-11-18 2014-01-28 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform semiconductor device active area pattern formation
CN102074582B (zh) * 2009-11-20 2013-06-12 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265290A1 (en) * 2007-04-24 2008-10-30 Infineon Technologies Ag Double mesh finfet
US20090206443A1 (en) * 2008-02-19 2009-08-20 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US20100287518A1 (en) * 2009-05-06 2010-11-11 Tela Innovations, Inc. Cell Circuit and Layout with Linear Finfet Structures
US20110298025A1 (en) * 2010-06-03 2011-12-08 International Business Machines Corporation Finfet-compatible metal-insulator-metal capacitor

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106796393A (zh) * 2014-09-08 2017-05-31 高通股份有限公司 用于垂直结构的半节点缩放
CN106796393B (zh) * 2014-09-08 2020-03-03 高通股份有限公司 用于垂直结构的半节点缩放
CN107683474A (zh) * 2015-05-27 2018-02-09 高通股份有限公司 用于单向m1的多高度顺序单元中的交叉耦合的时钟信号分发布局
CN107230674A (zh) * 2016-03-25 2017-10-03 台湾积体电路制造股份有限公司 用于具有改进的源极漏极外延的半导体器件制造的方法
CN107230674B (zh) * 2016-03-25 2020-03-20 台湾积体电路制造股份有限公司 半导体结构和半导体器件的制造方法
US10629736B2 (en) 2016-03-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for semiconductor device fabrication with improved source drain epitaxy
US11031498B2 (en) 2016-03-25 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with improved source drain epitaxy
US11710792B2 (en) 2016-03-25 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with improved source drain epitaxy
CN107391782A (zh) * 2016-04-29 2017-11-24 台湾积体电路制造股份有限公司 集成电路及形成集成电路的系统和方法

Also Published As

Publication number Publication date
TW201717355A (zh) 2017-05-16
AU2013207719A1 (en) 2014-07-31
AU2018200549B2 (en) 2019-12-05
AU2016202229B2 (en) 2018-02-15
TW201349451A (zh) 2013-12-01
SG11201404024YA (en) 2014-08-28
TWI608593B (zh) 2017-12-11
AU2018200549A1 (en) 2018-02-15
WO2013106799A1 (en) 2013-07-18
TW201642440A (zh) 2016-12-01
JP2017224858A (ja) 2017-12-21
CN104303263B (zh) 2016-12-14
JP2015506589A (ja) 2015-03-02
JP2019054297A (ja) 2019-04-04
AU2016202229A1 (en) 2016-05-05
AU2020201521A1 (en) 2020-03-19
AU2013207719B2 (en) 2016-02-25
TWI581403B (zh) 2017-05-01
EP2803077A4 (en) 2015-11-04
JP6467476B2 (ja) 2019-02-13
SG10201605564WA (en) 2016-09-29
CN107424999A (zh) 2017-12-01
EP2803077A1 (en) 2014-11-19
TW201803084A (zh) 2018-01-16
TWI552307B (zh) 2016-10-01
KR101913457B1 (ko) 2018-10-30
KR20140114424A (ko) 2014-09-26

Similar Documents

Publication Publication Date Title
CN104303263A (zh) 具有线形翅片场效应结构的电路
US9009641B2 (en) Circuits with linear finfet structures
US9633987B2 (en) Integrated circuit cell library for multiple patterning
US7932544B2 (en) Semiconductor device and associated layouts including linear conductive segments having non-gate extension portions
US7943967B2 (en) Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US20170272080A1 (en) Circuitry and Layouts for XOR and XNOR Logic
JP2005197685A (ja) ダブル・ゲートＦｉｎＦＥＴ設計のための自動層生成法および装置
JP2007184590A (ja) 高密度集積回路の製造方法
US10340288B2 (en) Method, apparatus, and system for improved memory cell design having unidirectional layout using self-aligned double patterning
TW202234654A (zh) 積體電路、半導體結構及其形成方法
TWI472015B (zh) 動態陣列結構
EP4199090A1 (en) Multiport sram in sequential 3d technology

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20161214

Termination date: 20210113