TWI552307B - 半導體裝置、製造該半導體裝置的方法、及具有用於提供該半導體裝置佈局之電腦可執行程式指令儲存於其上的資料儲存裝置 - Google Patents

半導體裝置、製造該半導體裝置的方法、及具有用於提供該半導體裝置佈局之電腦可執行程式指令儲存於其上的資料儲存裝置 Download PDF

Info

Publication number
TWI552307B
TWI552307B TW102101384A TW102101384A TWI552307B TW I552307 B TWI552307 B TW I552307B TW 102101384 A TW102101384 A TW 102101384A TW 102101384 A TW102101384 A TW 102101384A TW I552307 B TWI552307 B TW I552307B
Authority
TW
Taiwan
Prior art keywords
diffusion
fin
pitch
gate electrode
semiconductor device
Prior art date
Application number
TW102101384A
Other languages
English (en)
Other versions
TW201349451A (zh
Inventor
史考特Ｔ 貝克
麥克Ｃ 史麥林
德路米 甘地
吉姆 馬里
卡羅 蘭伯特
強納森Ｒ 郭特
達利爾 法克斯
Original Assignee
泰拉創新股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 泰拉創新股份有限公司 filed Critical 泰拉創新股份有限公司
Publication of TW201349451A publication Critical patent/TW201349451A/zh
Application granted granted Critical
Publication of TWI552307B publication Critical patent/TWI552307B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

半導體裝置、製造該半導體裝置的方法、及具有用於提供該半導體裝置佈局之電腦可執行程式指令儲存於其上的資料儲存裝置
本發明係關於一種半導體裝置。
吾人已知光學微影在193nm光波長和1.35數值孔徑(NA,numerical aperture)浸沒系統已達到其能力的終點。這個設備的最小直線解析能力係大約40nm以及大約80nm的特徵部間節距。低於約80nm的特徵部間節距需求，則需要一給定晶片階層內一給定結構型態的多重圖案化步驟。此外，隨著將微影推向其解析度的極限，線端解析度變得更具挑戰性。在半導體裝置佈局中，於32nm關鍵尺寸之典型金屬線節距係大約100nm。為了達到特徵部縮放(feature scaling)的成本效益，期望有0.7至0.75的縮放因數(scaling factor)。為達到22nm關鍵尺寸之約0.75的縮放因數，將需要約75nm的金屬線節距，這節距低於目前單一曝光微影系統和技術的能力。在此背景下產生本發明。
在一實施例中，一半導體裝置包含一基板、一第一電晶體、及一第二電晶體。該第一電晶體具有在一第一擴散鰭部之內的一源極區域 及一汲極區域。該第一擴散鰭部建構成自該基板的一表面突出。該第一擴散鰭部建構成自該第一擴散鰭部的一第一端部至該第一擴散鰭部的一第二端部在一第一方向上縱向延伸。該第二電晶體具有在一第二擴散鰭部之內的一源極區域及一汲極區域。該第二擴散鰭部建構成自該基板的該表面突出。該第二擴散鰭部建構成自該第二擴散鰭部的一第一端部至該第二擴散鰭部的一第二端部在該第一方向上縱向延伸。該第二擴散鰭部配置成緊鄰該第一擴散鰭部且與該第一擴散鰭部分隔開。此外，該第二擴散鰭部的該第一端部或該第二端部至少其中一者係配置於該第一方向上介於該第一擴散鰭部的該第一端部和該第二端部之間。
在一個實施例中，揭露一種製造半導體裝置的方法。該方法包含提供一基板。該方法亦包含在該基板上形成一第一電晶體，使得該第一電晶體具有在一第一擴散鰭部之內的一源極區域及一汲極區域，且使得該第一擴散鰭部建構成自該基板的一表面突出，且使得該第一擴散鰭部建構成自該第一擴散鰭部的一第一端部至該第一擴散鰭部的一第二端部在一第一方向上縱向延伸。該方法亦包含在該基板上形成一第二電晶體，使得該第二電晶體具有在一第二擴散鰭部之內的一源極區域及一汲極區域，且使得該第二擴散鰭部建構成自該基板的該表面突出，且使得該第二擴散鰭部建構成自該第二擴散鰭部的一第一端部至該第二擴散鰭部的一第二端部在該第一方向上縱向延伸，且使得該第二擴散鰭部係在緊鄰該第一擴散鰭部且與該第一擴散鰭部分隔開的位置處形成。此外，該第一和第二電晶體係形成為，該第二擴散鰭部的該第一端部或該第二端部至少其中一者係在該第一方向上介於該第一擴散鰭部的該第一端部和該第二端部之間的位置處形成。
在一個實施例中，一種資料儲存裝置具有用於提供半導體裝置佈局之電腦可執行程式指令儲存於其上。該資料儲存裝置包含定義在一基板上形成的一第一晶體的電腦程式指令，使得該第一電晶體定義成具有在一第一擴散鰭部之內的一源極區域及一汲極區域，且使得該第一擴散鰭部定義成自該基板的一表面突出，且使得該第一擴散鰭部定義成自該第一擴散鰭部的一第一端部至該第一擴散鰭部的一第二端部在一第一方向上縱 向延伸。該資料儲存裝置亦包含定義在該基板上形成的一第二晶體的電腦程式指令，使得該第二電晶體定義成具有在一第二擴散鰭部之內的一源極區域及一汲極區域，且使得該第二擴散鰭部定義成自該基板的該表面突出，且使得該第二擴散鰭部定義成自該第二擴散鰭部的一第一端部至該第二擴散鰭部的一第二端部在該第一方向上縱向延伸，且使得該第二擴散鰭部定義成與該第一擴散鰭部緊鄰且分隔開而加以配置，且使得該第二擴散鰭部定義成其第一端部或其第二端部至少其中一者係配置在該第一方向上介於該第一擴散鰭部的該第一端部和該第二端部之間
100‧‧‧鰭式場效電晶體
102‧‧‧擴散鰭部
104‧‧‧閘極電極層
105‧‧‧基板
106‧‧‧閘極氧化物層
107‧‧‧核心部
109‧‧‧側間隔部
201A/201B‧‧‧擴散鰭部
203‧‧‧節距
205‧‧‧節距
207‧‧‧閘極電極結構
209‧‧‧閘極節距
211‧‧‧水平內連線結構
213‧‧‧垂直內連線結構
215‧‧‧met1內連線結構
215A/215B‧‧‧內連線結構
217‧‧‧接觸窗
219‧‧‧met2內連線結構
221‧‧‧介層窗結構
250‧‧‧橢圓
251‧‧‧橢圓
260‧‧‧圓
261‧‧‧圓
270‧‧‧箭頭
2001‧‧‧區域
2601及2603‧‧‧閘極電極結構
2605‧‧‧輸入連線
2607‧‧‧輸入連線
2701‧‧‧切割形狀部
2703及2705‧‧‧閘極導體
3105‧‧‧區域
3201‧‧‧圓
3301‧‧‧圓
70-1A至70-1E‧‧‧閘極電極軌道
70-3‧‧‧閘極電極節距
70-5A至70-5E‧‧‧通道
7001-7008‧‧‧閘極階層特徵
8001‧‧‧區域
8003‧‧‧擴散鰭部
9001‧‧‧閘極電極軌道
根據本發明若干實施例，圖1A和1B顯示鰭式場效電晶體的例示佈局圖。
根據本發明若干實施例，圖1C顯示圖1A/1B的鰭式場效電晶體的變形，其中在垂直剖面視圖A-A中擴散鰭部102係更為角椎形的。
根據本發明若干實施例，圖1D顯示具有數個鰭式場效電晶體形成於其上的基板的簡化垂直剖面圖。
根據本發明若干實施例，圖1E顯示鰭部節距關係的示圖，其中內鰭部節距Ps1係實質上等於外鰭部節距Ps2。
根據本發明若干實施例，圖1F顯示圖1E的鰭部節距關係示圖的變化，其中有理數的分母(y)係二。
根據本發明若干實施例，圖1G顯示圖1E的鰭部節距關係示圖的變化，其中有理數的分母(y)係三。
根據本發明若干實施例，圖1H顯示圖1E的鰭部節距關係示圖的更廣義版本，其中內鰭部節距Ps1和外鰭部節距Ps2係不同。
根據本發明若干實施例，圖2A顯示包含鰭式場效電晶體的例示元件佈局。
根據本發明若干實施例，圖2B顯示對應圖2D的2輸入NAND配置的電路圖。
根據本發明若干實施例，圖2C顯示對應圖2E的2輸入 NOR配置的電路圖。
根據本發明若干實施例，圖2D顯示圖2A的佈局，其中擴散鰭部201A係由n型擴散材料所形成，而擴散鰭部201B係由p型擴散材料所形成。
根據本發明若干實施例，圖2E顯示圖2A的佈局，其中擴散鰭部201A係由p型擴散材料所形成，而擴散鰭部201B係由n型擴散材料所形成。
根據本發明若干實施例，圖2F顯示圖2A的佈局的變形，其中閘極電極結構端部係在元件的頂部和元件的底部實質上對齊。。
根據本發明若干實施例，圖2G顯示圖2A佈局的變形，其中接觸窗係形成為在元件頂部和元件底部處於電源軌下方自met1內連線結構至水平局部內連線結構延伸。
根據本發明若干實施例，圖2H顯示圖2A元件的變形，其中使用二個不同的擴散鰭部節距。
根據本發明若干實施例，圖2I顯示圖2A佈局的變形，其中在元件頂部和底部處電源軌下方的擴散鰭部和水平局部內連線結構係延伸作為電源軌之met1內連線結構的全寬度。
根據本發明若干實施例，圖3顯示圖2A的佈局的變形，其中met1電源軌係連接至垂直局部內連線，使得met1電源軌作為局部電源。
根據本發明若干實施例，圖4顯示圖2A佈局的變形，其中在元件之內使用二維變化的met1內連線結構以進行元件內繞線。
根據本發明若干實施例，圖5顯示圖2A佈局的變形，其中met1電源軌係連接至垂直局部內連線，且其中在元件內使用二維變化met1內連線結構以進行元件內繞線。
根據本發明若干實施例，圖6顯示圖2A佈局的變形，其中使用固定、最小寬度、共用的局部met1電源，以及在元件內用於元件內繞線之二維變化met1內連線結構。
根據本發明若干實施例，圖7顯示圖2A佈局的變形，其具有於元件中具硬接線的共用的局部和全域電源，以及在元件內用於元件內 繞線之二維變化met1內連線結構。
根據本發明若干實施例，圖8A顯示例示標準元件的佈局，其中將輸入接腳配置於相同類型的擴散鰭部之間以減輕繞線擁塞，且其中使用若干擴散鰭部作為內連線導體。
根據本發明若干實施例，圖8B顯示圖8A的變形，其中使用二個不同的閘極電極節距。
根據本發明若干實施例，圖8C顯示圖8A佈局的電路圖。
根據本發明若干實施例，圖9A顯示例示標準元件佈局，其中使用擴散鰭部作為內連線導體。
根據本發明若干實施例，圖9B顯示圖9A的佈局，其中標示三組交叉連接的電晶體。。
根據本發明若干實施例，圖9C顯示圖9A佈局的電路圖。
根據本發明若干實施例，圖10顯示例示標準元件佈局，其中將閘極電極接觸窗實質上配置於擴散鰭部上方。
根據本發明若干實施例，圖11顯示實現擴散鰭部的例示元件佈局。
根據本發明若干實施例，圖12A/B顯示具有最小寬度met1電源軌的圖11佈局的變形。
根據本發明若干實施例，圖13A/B顯示圖12A/B佈局的變形，其不具有自各個局部內連線和閘極電極結構至met1的接觸窗。
根據本發明若干實施例，圖14A/B顯示圖11佈局的變形，其具有最小寬度met1電源軌，且包含電源軌之所有met1結構具相同的寬度和相同的節距。
根據本發明若干實施例，圖15A/B顯示圖14A/B佈局的變形，其具有met1繞線結構，該繞線結構配置成各(y)位置具有一met1結構。
根據本發明若干實施例，圖16A/B顯示圖11佈局的變形，其具有配置於p型擴散鰭部之間的閘極電極結構接觸窗。
根據本發明若干實施例，圖17A/B顯示實現擴散鰭部的例 示元件佈局。
根據本發明若干實施例，圖18A/B顯示圖17A/B佈局的變形，其中接觸窗連接至水平局部內連線，且其中水平局部內連線直接連接至垂直局部內連線。
根據本發明若干實施例，圖19A/B顯示圖17A/B佈局的變形，其中至局部內連線的電源軌接觸窗係不共用的，且其中在電源軌下方沒有共用的局部內連線。
根據本發明若干實施例，圖20A/B顯示圖19A/B佈局的變形，其中擴散鰭部係相對於元件邊界偏移半個擴散鰭部節距。
根據本發明若干實施例，圖21A/B顯示圖20A/B佈局的變形，其具有最小寬度電源軌及擴散鰭部之負垂直局部內連線重疊。
根據本發明若干實施例，圖22A/B顯示圖17A/B佈局的變形，其具有最小寬度電源軌、在電源軌下方不共用的局部內連線及擴散鰭部、及p鰭部和n鰭部之間較大的間距。
根據本發明若干實施例，圖23A/B顯示圖17A/B佈局的變形。
根據本發明若干實施例，圖24A/B顯示圖23A/B佈局的變形。
根據本發明若干實施例，圖25A/B顯示圖23A/B佈局的變形，其中元件在高度上加倍。
根據本發明若干實施例，圖26A/B顯示實現擴散鰭部的例示元件佈局。
根據本發明若干實施例，圖27A/B顯示圖26A/B佈局的變形。
根據本發明若干實施例，圖28A/B顯示實現擴散鰭部的例示元件佈局。
根據本發明若干實施例，圖29A/B顯示圖28A/B佈局的變形，其中在兩個n型電晶體的閘極電極結構之間沒有局部內連線結構。
根據本發明若干實施例，圖30A/B顯示實現擴散鰭部的例 示元件佈局。
根據本發明若干實施例，圖31A顯示例示sdff元件佈局，其中閘極電極和局部內連線線端間隙位於擴散鰭部之間的實質上中心。
根據本發明若干實施例，圖31B顯示圖31A的例示sdff元件佈局，其中將位在擴散鰭部之間的實質上中心的局部內連線線端間隙圈出。
根據本發明若干實施例，圖31C顯示具有兩個相鄰閘極電極結構之間的區域之標註的圖31A和31B的例示sdff元件佈局，其中擴散鰭部端部在x方向彼此重疊。
根據本發明若干實施例，圖32顯示一例示佈局，其中所有將所有接觸層結構配置於擴散鰭部之間。
根據本發明若干實施例，圖33和34顯示例示佈局，其中將所有接觸層結構配置於擴散鰭部之上。
根據本發明若干實施例，圖35A/B至47A/B顯示在邏輯路徑二者上具有傳輸閘極的交叉連接電晶體配置，其需要所有內部節點具有p型和n型之間的連接。
根據本發明若干實施例，圖35C顯示圖35A/B至47A/B及63A/B至67A/B的佈局的電路圖。
根據本發明若干實施例，圖48A/B至57A/B顯示交叉連接電晶體配置，其中具有使用較大電晶體之在邏輯路徑上的傳輸閘極，以及在其他路徑上的三態閘極。
根據本發明若干實施例，圖48C顯示圖48A/B至58A/B的佈局的電路圖。
根據本發明若干實施例，圖58A/B至59A/B顯示交叉連接電晶體配置，其中具有利用較小電晶體之在邏輯路徑上的傳輸閘極，以及在其他路徑上的三態閘極。
根據本發明若干實施例，圖59C顯示圖59A/B的佈局的電路圖。
根據本發明若干實施例，圖60A/B至62A/B顯示具有在邏 輯路徑二者上之三態閘極的交叉連接電晶體配置。
根據本發明若干實施例，圖60C顯示圖60A/B至62A/B及圖68A/B至69A/B的佈局的電路圖。
根據本發明若干實施例，圖63A/B至67A/B顯示在邏輯路徑二者上具有傳輸閘極的交叉連接電晶體配置，其需要所有內部節點具有p型和n型之間的連接。。
根據本發明若干實施例，圖68A/B至69A/B顯示在邏輯路徑二者上具有三態閘極的交叉連接電晶體配置。
根據本發明若干實施例，圖70A顯示在受限制的閘極階層佈局結構之內所定義的閘極電極軌道70-1A至70-1E的範例。
根據本發明若干實施例，圖70B顯示圖70A的例示受限制的閘極階層佈局結構，其具有數個例示閘極階層特徵7001-7008定義於其中。
根據本發明若干實施例，圖71A/B至77A/B顯示數個例示SDFF電路佈局，其利用基於傳輸和三態閘極二者的交叉連接電路結構。
根據本發明若干實施例，圖71C顯示圖71A/B及77A/B的佈局的電路圖。
根據本發明若干實施例，圖72C顯示圖72A/B至76A/B的佈局的電路圖。
在以下說明中，描述多個特定細節以提供對本發明的完整理解。然而，對熟習此技藝者顯而易見的是，本發明可在不具備若干或全部這些特定細節下加以實施。在其他方面，眾所周知的製程操作不再詳細描述，以免不必要混淆本發明。此外，應理解的是，在此處展示之一特定圖示中所描繪的各種電路及/或佈局特徵部，可與在此處展示之其他圖示中所描繪的其他電路及/或佈局特徵部組合而運用。
「鰭式場效電晶體」係由垂直的矽島(即鰭部)所建構的電晶體。鰭式場效電晶體亦可稱作三閘極電晶體。此處所使用之術語「鰭式 場效電晶體」係關於包含自下層基板向上突出之擴散結構的任何電晶體構造。圖1A及1B顯示根據本發明若干實施例之鰭式場效電晶體100的例示佈局視圖。鰭式場效電晶體100係由擴散鰭部102和閘極電極層104所構成。擴散鰭部102由基板105垂直向上突出，如圖1B所顯示。閘極氧化物層106係配置於擴散鰭部102和閘極電極層104之間。擴散鰭部102可加以摻雜，以形成p型電晶體或n型電晶體。覆蓋擴散鰭部102之閘極電極層104的部分，形成鰭式場效電晶體100的閘極電極。因此，相對於在非鰭式場效電晶體中由一側提供通道的控制，鰭式場效電晶體100的閘極電極可存在於擴散鰭部102的三個以上側邊，藉此提供由三個以上側邊之鰭式場效電晶體通道的控制。此外，在若干實施例中，鰭式場效電晶體形成為「環繞式」電晶體，其中閘極氧化物層106和閘極電極層104亦在擴散鰭部102下方延伸。
應理解的是，在圖1A及1B中所描繪的例示鰭式場效電晶體100，係以例示為目的而提供，不代表對此處所參照之鰭式場效電晶體的設計及/或製造方式的任何限制。具體而言，在若干實施例中，擴散鰭部(如102)可形成為不同材料的成層，其包含但不限定於Si(矽)、SiGe(矽鍺)、Ge(鍺)、InP(磷化銦)、CNT(奈米碳管)、SiNT(矽奈米管)、或其任何組合。閘極氧化物層106可由許多不同類型的介電材料加以形成。舉例來說，在若干實施例中，閘極氧化物層106可形成為在一二氧化矽層上的一鉿氧化物層。在其他實施例中，閘極氧化物層106可由一種以上其他介電材料加以形成。在若干實施例中，閘極電極層104可由任何數量之導電材料加以形成。舉例來說，在若干實施例中，閘極電極層104可形成為由多晶矽所覆蓋之一TiN(鈦氮化物)膜或一TaN(鉭氮化物)膜。然而，應理解的是，在其他實施例中，閘極電極層104可由其他材料所形成。
此外，雖然將圖1B的例示擴散鰭部102在該垂直剖面視圖A-A中顯示為具有相對於基板105的實質上垂直突出矩形結構，應理解的是，在半導體晶片上於「製造後(as-fabricated)」狀態的擴散鰭部102可能具有或可能不具有相對於基板105的實質上垂直突出矩形結構。舉例來說，在若干實施例中，於其「製造後(as-fabricated)」狀態的擴散鰭部102在垂 直剖面視圖A-A中可能具有更為三角形或角錐形的形狀。圖1C顯示鰭式場效電晶體100的變化，其中在垂直剖面視圖A-A中擴散鰭部102係更為角錐形。如圖1C所描繪，在若干實施例中，自基板105向上延伸的擴散鰭部102的側邊，可能以相對於基板105的一個角度自基板向上延伸，以致不垂直於基板105。此外，應理解的是，基板105與自基板105向上延伸之擴散鰭部102側邊之間的此非垂直關係，可能係經設計或者可能係製造的結果。
此外，在若干實施例中，在基板105上方擴散鰭部102的垂直突出距離，在半導體晶片的一個區域範圍內係實質上相等。然而，在其他實施例中，可將若干擴散鰭部102設計成和製造成在半導體晶片的一或多個區域的範圍內於基板105上方具有多個不同的垂直突出距離。因為鰭式場效電晶體100的通道面積係基板105上方擴散鰭部102垂直突出距離的函數，在基板105上方擴散鰭部102垂直突出距離的此變化可用以調整選定鰭式場效電晶體100相對半導體晶片上其他者的驅動強度。在一個範例中，在擴散鰭部102高度的選擇性變化可藉由在製造期間選擇性蝕刻/過蝕刻擴散鰭部102結構而加以提供。
圖1D顯示根據本發明若干實施例之具有數個鰭式場效電晶體100形成於其上的基板105的簡化垂直剖面圖。在鰭式場效電晶體100的製造期間，形成一系列核心部107，以促進該等核心部107每一者的側間隔部109的形成。側間隔部109係用以作為遮罩特徵以促進下方鰭式場效電晶體100的形成。應理解的是，核心部107、側間隔部109、及鰭式場效電晶體100係以平行方式縱向延伸，即如圖1D所示之進入頁面方向延伸。應理解的是，核心部107和側間隔部109最終被移除，而不存在於最終製造後(as-fabricated)半導體晶片/裝置之中。鰭式場效電晶體100彼此間相對間距係核心部107和側間隔部109之尺寸和間距的函數。
圖1D將核心部107顯示為具有寬度Wb和節距Pb。此外，圖1D將側間隔部109顯示為具有寬度Ws。如此鰭式場效電晶體100可被特徵化為具有一對交替的鰭部節距Ps1、Ps2，其中Ps1係一給定核心部107的側間隔部109之間的平均中心線至中心線節距(Ps1被稱作內鰭部節距)， 且其中Ps2係相鄰配置的核心部107的相鄰側間隔部109之間的平均中心線至中心線節距(Ps2被稱作外鰭部節距)。假設各個核心部107的寬度Wb、核心部107節距Pb、及側間隔部109寬度Ws係一致的，內鰭部節距Ps1係等於核心部107寬度Wb和側間隔部109寬度Ws的和。並且，外鰭部節距Ps2係等於核心部107節距Pb減去核心部107寬度Wb及側間隔部109寬度Ws的和。因此，內鰭部節距Ps1和外鰭部節距Ps2二者將隨核心部107節距Pb、核心部107寬度Wb、及/或側間隔部109寬度Ws每一者改變而變化。因此，應理解的是，提及一特定的「鰭部節距」，係指一特定鰭部節距的平均，亦即是鰭部節距Ps_ave係等於內鰭部節距Ps1和外鰭部節距Ps2的平均，其中內鰭部節距Ps1和外鰭部節距Ps2每一者本身亦為平均值。圖1D中寬度和節距關係如下：Ps1=Wb+Ws Ps2=Pb-Wb-Ws Pb=Ps1+Ps2若Ps1=Ps2(即一相等鰭部節距)，則：Wb+Ws=Pb-Wb-Ws → Pb=2(Wb+Ws)Ps1和Ps2可隨Pb、Wb、及/或Ws變化而改變。因此提及一特定的「鰭部節距」，係指一特定鰭部節距的平均，亦即是Ps_ave係等於平均Ps1、和平均Ps2。
圖1E顯示根據本發明若干實施例的鰭部節距關係的示圖，其中內鰭部節距Ps1係實質上等於外鰭部節距Ps2。元件高度Hc係等於平均鰭部節距乘上一有理數，即乘以整數x和y的比例，其中x係有理數的分子而y係有理數的分母。在圖1E的實例中，其中內鰭部節距Ps1和外鰭部節距Ps2係相等，平均鰭部節距係等於Ps1和Ps2每一者。因此，元件高度Hc係等於內鰭部節距Ps1或外鰭部節距Ps2任一者乘以該有理數。應理解的是，有理數的分母(y)表示一元件的數量，當該數量的元件以鄰接方式配置於元件高度Hc的方向(即垂直於鰭部縱向方向之方向)時需要該數量元件取得鰭部至元件邊界間距的重複。此外，當有理數的分子(x)可被有理數分母(y)整除時，頂部和底部元件邊界在內鰭部節距Ps1和/或外鰭 部節距Ps2係對齊(指向至(indexed to))於元件邊界時可具有相同的鰭部至元件邊界間距。圖1E中高度和節距關係如下：Hc=(x/y)(Ps1)或Hc=(x/y)(Ps2)，其中x和y係整數在圖1E的範例中，Ps1=Ps2 → Pb=2(Wb+Ws) x=9,y=1 → Hc=(9/1)(Ps1)或Hc=(9/1)(Ps2)因為y=1，鰭部至元件邊界間距係每一元件高度重複一次，並且由於x被y整除，當至少一個鰭部節距(Ps1或Ps2)係與一元件邊界對齊時，頂部和底部元件邊界可具有相同的鰭部至元件邊界間距。
圖1F顯示根據本發明若干實施例之圖1E的鰭部節距關係示圖的變化，其中有理數的分母(y)係二。因此，在圖1F中，鰭部至元件邊界間距每二個元件高度Hc會重複。此外，在圖1F的範例中，有理數分子(x)不被有理數分母(y)所整除。因此，當內鰭部節距Ps1和/或外鰭部節距Ps2係對齊(指向(indexed to))於元件邊界時，頂部和底部鰭部至元件邊界間距將會不同。圖1F中高度和節距關係如下：Hc=(x/y)(Ps1)或Hc=(x/y)(Ps2)，其中x和y係整數在圖1F的範例中，Ps1=Ps2 → Pb=2(Wb+Ws) x=17,y=2 → Hc=(17/2)(Ps1)或Hc=(17/2)(Ps2)因為y=2，鰭部至元件邊界間距係每二元件高度重複一次，並且由於x無法被y整除，當至少一個鰭部節距(Ps1或Ps2)係與一元件邊界對齊時，頂部和底部元件邊界將具有不同的鰭部至元件邊界間距。
圖1G顯示根據本發明若干實施例之圖1E的鰭部節距關係示圖的變化，其中有理數的分母(y)係三。因此，在圖1G中，鰭部至元件邊界間距每三個元件高度Hc會重複。此外，在圖1G的範例中，有理數分子(x)不被有理數分母(y)所整除。因此，當內鰭部節距Ps1和/或外鰭部節距Ps2係對齊(指向(indexed to))於元件邊界時，頂部和底部鰭部至元件邊界間距將會不同。應理解的是，有理數可由用以取得在元件高度Hc方向任何所欲鰭部至元件邊界間距重複頻率及/或任何所欲鰭部至元件 邊界間距規格所需的任何方式加以定義。
圖1H顯示根據本發明若干實施例之圖1E的鰭部節距關係示圖的更廣義版本，其中內鰭部節距Ps1和外鰭部節距Ps2係不同。在這個範例中，外鰭部節距Ps2係大於內鰭部節距Ps1。應理解的是，元件高度Hc係等於平均鰭部節距Ps_ave乘以有理數(x/y)，其中x和y係整數。此外，應理解的是，整數y表示在元件高度Hc方向上鰭部至元件邊界間距的重複頻率。此外，應理解的是，當有理數(x/y)化簡為一整數值(即當x被y整除)時，頂部和底部鰭部至元件邊界間距可彼此相等。如果有理數(x/y)不能化簡為一整數值，一特定元件的不同鰭部相位變化可定義於元件庫，其中各個鰭部相位變化對應該特定元件的不同可能的鰭部至元件邊界間距關係。此外，一特定元件的可能鰭部相位變化數量將等於在數學上最簡型式之有理數(x/y)的分母(y)。圖1G中高度和節距關係如下：Hc=(x/y)(Ps1)或Hc=(x/y)(Ps2)，其中x和y係整數在圖1G的範例中，Ps1=Ps2 → Pb=2(Wb+Ws) x=25,y=3 → Hc=(25/3)(Ps1)或Hc=(25/3)(Ps2)因為y=3，鰭部至元件邊界間距係每三元件高度重複一次，並且由於x無法被y整除，當至少一個鰭部節距(Ps1或Ps2)係與一元件邊界對齊時，頂部和底部元件邊界將具有不同的鰭部至元件邊界間距。
如以上所探討的，圖1H顯示根據本發明若干實施例使用二個不同的擴散鰭部節距Ps1和Ps2。更具體而言，在圖1H中每隔一對相鄰配置的擴散鰭部結構依據較小的節距Ps1加以配置。在若干實施例中，較大的擴散鰭部節距Ps2係約80奈米(nm)且較小的擴散鰭部節距Ps1係約60nm。然而，應理解的是，在其他實施例中，較小的擴散鰭部節距Ps1可為任何尺寸，且較大的擴散鰭部Ps2可為任何尺寸。應理解的是，若干實施例在一特定元件或區塊之內可利用超過二個擴散鰭部節距。並且，若干實施例在一特定元件或區塊之內可利用單一擴散鰭部節距。此外，應理解的是，半導體裝置的任何層或其部分，可以類似於此處所述關於擴散鰭部節距的方式加以形成。舉例來說，半導體裝置的一局部內連線層或一高階 層內連線層或其部分，可包含以類似於此處所述關於擴散鰭部節距之方式依一個以上對應節距所形成的內連線傳導結構。圖1H中高度和節距關係如下：Hc=(x/y)(Ps_ave)，其中x和y係整數，且Ps_ave係平均鰭部節距，例如[(Ps1+Ps2)/2]在圖1H的範例中，Ps2>Ps1 x=10,y=1 → Hc=(10/1)(Ps_ave)因為y=1，鰭部至元件邊界間距係每一元件高度重複一次，並且由於x被y整除，當至少一個鰭部節距(Ps1或Ps2)係與一元件邊界對齊時，頂部和底部元件邊界可具有相同的鰭部至元件邊界間距。
由於閘極氧化物限制及/或源極/汲極漏流定比問題，電晶體縮放在45奈米(nm)關鍵尺寸以下已減緩。鰭式場效電晶體藉由從三側控制鰭式場效電晶體的通道減緩這些問題。在鰭式場效電晶體的通道中增加的電場增進I-on(開啟驅動電流)及I-off(次臨界漏電流)之間的關係。鰭式場效電晶體可應用於22nm及以下之關鍵尺寸。然而，由於其垂直的突出，鰭式場效電晶體在各種電路佈局中可能有受限制的配置。舉例來說，可能有必要的鰭式場效電晶體之間最小間距、和/或必要的鰭式場效電晶體之間的最小節距等等。此處揭露的元件佈局的實施例，其以改進佈局縮放的方式運用鰭式場效電晶體。
此處提及之元件(cell)，代表邏輯功能的抽象名稱(abstraction)，且囊括用以實施此邏輯功能之較低階的積體電路佈局。應理解的是，一特定邏輯功能可以多個元件變型來代表，其中該多個元件變型可以特徵部尺寸、效能以及製程補償技術(PCT)(process compensation technique)處理加以區分。例如，特定邏輯功能用之多個元件變型，係可以藉由功率消耗、訊號時序、漏電流、晶片面積、OPC(光學鄰近修正)、RET(光罩增強技術)等等加以區分。此外，多重元件變化可藉由於此所描述之次佈局序列組合(sub-layout sequence combination)加以區分。也應明瞭的是，每個元件的描述係包括於晶片相關聯的垂直欄之內在晶片之每個階層 (或層)中的元件用之佈局，此為執行元件之邏輯功能所需要的。更具體而言，元件之描述係包括，由基板層次延伸通過特定之內連線階層的每一晶片階層中的元件佈局。
圖2A顯示根據本發明若干實施例之包含鰭式場效電晶體的例示元件佈局。該元件佈局包含一擴散階層，在該階層內定義數個擴散鰭部201A/201B，其用於鰭式場效電晶體和相關聯接線的後續形成。在若干實施例中，在佈局圖(as-drawn layout)狀態中，擴散鰭部201A/201B係線形的。擴散鰭部201A/201B係定向成彼此平行，使得其長度在一第一方向(x)上延伸，且使得其寬度在垂直於該第一方向(x)的一第二方向(y)上延伸。
在若干實施例中，例如圖2A所顯示者，擴散鰭部201A/201B係根據一固定的縱向中心線至縱向中心線節距203而加以配置，節距203係在第二方向(y)上測得。在這個實施例中，擴散鰭部201A/201B的節距203可能相關於在第二方向(y)上測得的元件高度，使得擴散鰭部節距203可跨越元件邊界而持續。在圖2A中，元件毗鄰邊緣係代表平行於擴散鰭部201A/201B的元件邊界。在若干實施例中，多個相鄰的元件的擴散鰭部將根據共同的全域擴散鰭部節距而加以配置，藉此協助在多個元件中擴散鰭部的晶片階層製造。
應理解的是，其他實施例可能在一特定元件之內或一群元件之間使用多個擴散鰭部節距。舉例來說，圖2H顯示根據本發明若干實施例之圖2A的元件的變化，其中使用二個不同的擴散鰭部節距203和205。應理解的是，在若干實施例中，擴散鰭部201A/201B可根據一個以上縱向中心線至縱向中心線節距而配置，或者可以相對於縱向中心線至縱向中心線間距無限制的方式加以配置。此外，在若干實施例中，擴散鰭部201A/201B可根據一特定的節距加以配置，且若干節距位置可能關於擴散鰭部配置係未使用的。此外，在若干實施例中，可將擴散鰭部以分隔開、端到端的方式配置於一元件之內的特定擴散鰭部節距位置。
在此處所示各圖形中，各擴散鰭部(例如圖2A中的擴散鰭部201A/201B)係為n型擴散材料或p型擴散材料。此外，取決於特定的 元件實現方式，擴散鰭部的材料類型可加以交換，以取得不同的元件邏輯功能。因此，在圖示中使用類型1擴散鰭部和類型2擴散鰭部標示，以表示擴散鰭部的不同材料類型。舉例來說，若類型1擴散鰭部材料係n型材料，則類型2擴散鰭部材料係p型材料，反之亦然。
元件佈局亦包含數個線形閘極電極結構207。線形閘極電極結構207在實質上垂直於擴散鰭部201A/201B的方向延伸，即在第二方向(y)延伸。當製造時，線形閘極電極結構207覆蓋於擴散鰭部201A/201B的上方，以形成鰭式場效電晶體的閘極電極。應理解的是，適當的閘極氧化物材料係佈置(即配置/沉積)於擴散鰭部201A/201B和形成於其上的閘極電極結構207之間。
在若干實施例中，將線形閘極電極結構207根據在第一方向(x)上相鄰配置的閘極電極結構207之縱向中心線之間所測得的一固定的閘極節距209加以配置。在若干實施例中，閘極節距209係相關於在第一方向(x)上所測得的元件寬度，使得閘極節距可跨越元件邊界而持續。因此，在若干實施例中，多個相鄰元件的閘極電極結構207可根據一共同的全域閘極節距而加以配置，藉此協助在多個元件中的線形閘極電極結構207的晶片階層製造。
應理解的是，在一特定元件中若干閘極節距位置可由閘極電極結構207所佔用，而在該特定元件中的其他閘極節距位置則維持未占用。因此，應理解的是，多個閘極電極結構207可以分隔開、端到端的方式在一特定元件之內沿著任何閘極電極節距位置加以配置。更應理解的是，在若干實施例中，可將閘極電極結構207根據一個以上閘極節距加以配置，或者可以相對於閘極節距無限制的方式加以配置。
元件佈局亦可包含數個線形水平局部內連線結構(lih)211、及/或數個線形垂直局部內連線結構(liv)213。垂直局部內連線結構213係定向成平行於閘極電極結構207。水平局部內連線結構211係定向成平行於擴散鰭部201A/201B。在若干實施例中，垂直局部內連線結構213的配置，係定義成以半個閘極節距而與閘極電極結構207的配置異相。因此，在這個實施例中，當各垂直局部內連線結構213的相鄰閘極電極結構207 係配置於閘極節距上，該垂直局部內連線結構213係位於其相鄰閘極結構207之間的中心。因此，在這個實施例中，相鄰配置的垂直局部內連線結構213將具有與一局部閘極節距或一全域閘極節距相等的中心到中心間距，其中局部閘極節距係適用於一特定元件之內，而全域閘極節距係適用在遍及多個元件的範圍內。
在若干實施例中，水平局部內連線結構211的配置，係定義成以半個擴散鰭部節距而與擴散鰭部201A/201B的配置異相。因此，在這個實施例中，當水平局部內連線結構211的相鄰擴散鰭部201A/201B係配置於擴散鰭部節距上，該水平局部內連線結構211可位於其相鄰擴散鰭部201A/201B之間的中心。因此，在這個實施例中，相鄰配置的水平局部內連線結構211將具有與一局部擴散鰭部節距或一全域擴散鰭部節距相等的中心到中心間距，其中局部擴散鰭部節距係適用於一特定元件之內，而全域擴散鰭部節距係適用在遍及多個元件的範圍內。
在若干實施例中，元件佈局亦包含數個線形金屬層1(met1)內連線結構215。此met1內連線結構215係定向成平行於擴散鰭部201A/201B且垂直於閘極電極結構207。在若干實施例中，met1內連線結構215的配置，係定義成以半個擴散鰭部節距而與擴散鰭部201A/201B的配置異相。因此，在這個實施例中，雖然在較高的晶片階層內，當各met1內連線結構215的相鄰擴散鰭部係配置於擴散鰭部節距上，該met1內連線結構215係位於其相鄰擴散鰭部之間的中心。因此，在這個實施例中，相鄰配置的met1內連線結構215將具有與一局部擴散鰭部節距或一全域擴散鰭部節距相等的中心到中心間距，其中局部擴散鰭部節距係適用於一特定元件之內，而全域擴散鰭部節距係適用在遍及多個元件的範圍內。在若干實施例中，met1內連線結構215節距，以及由此之擴散軌道節距，係設定於單一曝光微影限制，例如1.35 NA及193nm波長光用之80nm。在這個實施例中，不需要雙重曝光微影，即多重圖案化，來製造met1內連線結構215。應理解的是，其他實施例可使用定向成垂直於擴散鰭部201A/201B且平行於閘極電極結構207的met1內連線結構215。
元件佈局亦包含數個接觸窗217，其用以將各種met1內連 線結構215連接至各種局部內連線結構211/213及閘極電極結構207，藉此提供實行元件邏輯功能所需的各種鰭式場效電晶體之間的電連接。在若干實施例中，接觸窗217係定義成滿足單一曝光微影限制。舉例來說，在若干實施例中，接觸窗217所需連接的佈局特徵部係分隔開到足以進行接觸窗217的單一曝光製造。舉例來說，met1內連線結構215係定義成其用以接受接觸窗217的線端，係與亦接受接觸窗217之相鄰met1內連線結構215的線端足夠分隔開，俾使接觸窗217之間的空間距離大到足以進行接觸窗217的單一曝光微影製程。在若干實施例中，相鄰接觸窗217係以至少1.5倍閘極節距彼此分隔。應理解的是，藉由將met1內連線結構215的對向的線端足夠地分離，可消除雙重曝光微影製程之線端切割(line end cutting)及相關聯的增加費用。應理解的是，取決於在製造過程中的選擇，金屬層上的接觸窗間隔和線端間隔在若干實施例中可相互獨立。
在若干實施例中，元件佈局也包含數個線形金屬層2(met2)內連線結構219。該met2內連線結構219係定向成平行於閘極電極207且垂直於擴散鰭部201A/201B。met2內連線結構219依實行元件邏輯功能的需要可透過介層窗結構(v1)221與met1內連線結構215物理性連接。雖然圖2A的例示元件顯示以縱向方式延伸垂直於閘極電極結構207的met1內連線結構215以及以縱向方式延伸平行於閘極電極結構207的met2內連線結構219，應理解的是在其他實施例中met1內連線結構215和met2內連線結構219可定義成以任何相對於閘極電極結構207的方向延伸。應理解的是，其他實施例可使用定向成垂直於閘極電極207且平行於擴散鰭部201A/201B的met2內連線結構219。
圖2A的元件代表一多輸入邏輯閘，該多輸入邏輯閘具有實質上對齊的輸入閘極電極，亦即是在方向(y)上共同對齊的中心的三個閘極電極結構207。取決於分派至類型1和類型2擴散鰭部的擴散材料類型，圖2A的元件可具有不同的邏輯功能。舉例來說，圖2D顯示圖2A的佈局，其中擴散鰭部201A係由n型擴散材料所形成，而擴散鰭部201B係由p型擴散材料所形成。圖2D的佈局係2輸入NAND閘的佈局。圖2B顯示對應圖2D的2輸入NAND構造的電路圖。圖2E顯示圖2A的佈局，其中擴散 鰭部201A係由p型擴散材料所形成，而擴散鰭部201B係由n型擴散材料所形成。圖2E的佈局係2輸入NOR閘的佈局。圖2C顯示對應圖2E的2輸入NOR構造的電路圖。在圖2B-2E中，P1和P2每一者標示各自的p型電晶體(如PMOS電晶體)，N1和N2每一者標示各自的n型電晶體(如NMOS電晶體)，A和B每一者標示各自的輸入節點，且Q標示一輸出節點。應理解的是，在此處其他圖示中亦使用p型電晶體、n型電晶體、輸入節點、及輸出節點的類似符號。
基於前述，應瞭解的是，特定元件佈局的邏輯功能可藉由將擴散鰭部的材料類型互換而加以改變。因此，對於此處所述的各個元件佈局，應理解的是，可取決於分派至擴散鰭部的n型及p型材料代表多個邏輯功能。
圖3至7及11至29顯示根據本發明若干實施例之圖2A佈局的變形。因此，在圖3至7及11至29之中所描繪的元件每一者，係取決於分派至類型1擴散鰭部及類型2擴散鰭部擴散鰭部的n型及p型材料而代表2輸入NAND閘或2輸入NOR閘。在圖2A至7及11至19中所顯示的元件佈局每一者具有以下特徵：●一多輸入邏輯閘，所有其輸入電極實質上對齊，●一局部擴散鰭部層電源，●一全域較高階層內連線電源，●一水平內連線，用以將閘極電極連接至垂直局部內連線，且用以藉由提供接觸窗配置更大的彈性而促進改善接觸層的可製造性。
應瞭解的是，在圖2A至7及11至29的佈局每一者顯示相同邏輯功能的不同實施方式。圖2A的佈局顯示以下特徵：●二個以上輸入用之閘極電極，該等閘極電極係實質上對齊，●位於相同擴散類型的擴散鰭部之間的閘極電極的端線間隔，●相同擴散類型的擴散鰭部之間的閘極電極接觸窗，●用於局部電源之類型1及類型2擴散鰭部(亦即是至元件的局部內連線)，其中met1係用於較高階層內連線(全域)電源， 局部和全域電源二者係為相鄰元件所共用，●類型1和類型2的擴散鰭部供應電流至一局部階層上的元件，且可以規定的間隔連接至較高階層的內連線，例如met1，以支援多重晶片功率對策，●使用水平局部內連線，以連接至閘極電極，●將垂直局部內連線層連接至閘極電極層的一實質上水平局部內連線，可用以平移閘極電極接觸窗的位置，藉此能夠增加在接觸窗遮罩圖案上的彈性，這可減輕可能的微影問題。
根據本發明若干實施例，圖2F顯示圖2A佈局的變形，其中閘極電極結構端部在元件的頂部(如橢圓250所指示)以及在元件的底部(如橢圓251所指示)實質上對齊。
根據本發明若干實施例，圖2G顯示圖2A佈局的變形，其中形成接觸窗，以在元件的頂部處(如圓260所指示)以及在元件的底部處(如圓261所指示)，於電源軌(power rail)下方自met1內連線結構延伸至水平局部內連線結構。
如先前所提及，根據本發明若干實施例，圖2H顯示圖2A之元件的變形，其中使用兩個不同的擴散鰭部節距203和205。
應理解的是，在此處所描繪的各種佈局中於元件頂部和底部處在電源軌下方的擴散鰭部和水平局部內連線結構，係在水平方向(x)上持續地延伸，以應用於多個元件，該等元件係配置在一列之中以及可能配置在相鄰的列之中。為了說明此點，根據本發明若干實施例，圖21顯示圖2A佈局的變形，其中將在元件頂部和底部處電源軌下方的擴散鰭部和水平局部內連線結構，延伸met1內連線結構215A/215B的全寬度，met1內連線結構215A/215B係作為電源軌。應理解的是，在作為電源軌之215A/215B下方的擴散鰭部和水平局部內連線結構、以及作為電源軌之215A/215B本身，係在(x)方向持續延伸，如箭頭270所示。
圖3顯示根據本發明若干實施例之圖2A的佈局之變形，其中將met1電源軌連接至垂直局部內連線，俾使該met1電源軌作為局部電源。應理解的是，met1電源軌可基於元件庫需要而具可變寬度。如同圖2A 的佈局，圖3的佈局使用輸入電極實質上對齊之多輸入邏輯閘。
圖4顯示根據本發明若干實施例之圖2A的佈局之變形，其中將二維變化的met1內連線結構在元件之內用於元件內繞線。如圖2A的佈局，圖4的佈局使用多輸入邏輯閘，其輸入電極實質上對齊且共用局部和全域電源。在若干實施例中，在met1中的彎曲，即在met1方向上的二維變化，係發生於一固定的格子(grid)。在若干實施例中，這個met1固定的格子可包含水平格線，該等水平格線係配置於該等擴散鰭部之間且平行於擴散鰭部延伸，並且以與擴散鰭部相同的節距加以配置。此外，在若干實施例中，此met1固定格子可包含垂直格線，其垂直於該等擴散鰭部延伸且配置成位於垂直局部內連線的中央。
圖5顯示根據本發明若干實施例之圖2A的佈局之變形，其中將met1電源軌連接至垂直局部內連線，俾使該等met1電源軌作為局部電源，且其中將二維變化met1內連線結構於元件之內用於元件內繞線。如同圖2A的佈局，圖5的佈局使用輸入電極實質上對齊之多輸入邏輯閘。
圖6顯示根據本發明若干實施例之圖2A的佈局之變形，其中使用固定、最小寬度、共用的局部met1電源，以及在元件內用於元件內繞線之二維變化met1內連線結構。如圖2A的佈局，圖6的佈局使用輸入電極實質上對齊之多輸入邏輯閘。
圖7顯示根據本發明若干實施例之圖2A的佈局之變形，其具有於元件中具硬接線的共用的局部和全域電源，以及在元件內用於元件內繞線之二維變化met1內連線結構。如圖2A的佈局，圖7的佈局使用輸入電極實質上對齊之多輸入邏輯閘。
根據本發明若干實施例，圖8A顯示例示標準元件的佈局，其中將輸入接腳配置於相同類型的擴散鰭部之間以減輕繞線擁塞，且其中使用若干擴散鰭部作為內連線導體。圖8C顯示圖8A佈局的電路圖，包含輸入接腳8a、8b、8c、及8d。平面標準元件，即非鰭式場效電晶體的元件，通常具有位於相反類型(即n型相對p型)的擴散特徵部之間、或位於擴散特徵部和相鄰電源軌之間的輸入接腳，藉此在平面元件的局部區域中達到輸入接腳較高的密集度。如圖8A所顯示，藉由利用擴散鰭部以及將若干 輸入接腳配置於相同擴散類型的擴散鰭部之間，該等輸入接腳可在一較大區域之上以更均勻的方式分隔開，從而減輕元件的繞線擁塞。此外，如圖8A所顯示，藉由選擇性地移除若干閘極電極結構，如區域8001中所顯示，可將擴散鰭部層運用作為實質水平繞線層，以連接至非相鄰的電晶體或局部內連線。舉例來說，在區域8001中，擴散鰭部8003係用以作為水平繞線導體。
根據本發明若干實施例，圖8B顯示圖8A的變化，其中使用二個不同的閘極電極節距p1及p2。更具體而言，在圖8B中每隔一對相鄰配置閘極電極結構依據較小的節距p2加以配置。在若干實施例中，較大的閘極電極節距p1係約80奈米(nm)且較小的閘極電極節距p2係約60nm。應理解的是，若干實施例可利用超過二個閘極電極結構節距於一特定元件或區塊之內。並且，若干實施例可利用單一閘極電極結構節距於特定元件或區塊之內。此外，應理解的是，任何半導體裝置的層或其部分，可以類似於此處所述關於閘極電極節距的方式加以形成。例如，半導體裝置的局部內連線層或更高階層的內連線層或其部分，可包含以類似於此處所述關於閘極電極節距的方式以一個以上對應節距形成的內連線傳導結構。
此外，在半導體裝置的不同層(亦稱階層)中的傳導結構或其部分，可依各自的節距排列而加以配置，其中在不同層的傳導結構節距排列之間存在一確定的關係。舉例來說，在若干實施例中，在擴散鰭部層中的擴散鰭部，係根據可包含一個以上擴散鰭部節距的一擴散鰭部節距排列而加以配置，且在met1層的金屬層1(met1)內連線結構係根據可包含一個以上met1節距的一met1節距排列加以配置，其中一個以上擴散鰭部節距係以有理數(x/y)而關聯於一個以上met1節距，其中x和y係整數。在若干實施例中，擴散鰭部節距和met1節距之間的關係由在(1/4)至(4/1)範圍之內的有理數加以定義。
此外，在若干實施例中，垂直局部內連線結構(liv)可依據實質上與閘極電極節距相等之垂直局部內連線節距而加以配置。在若干實施例中，閘極電極節距係小於100奈米。此外，以類似於上述關於擴散鰭部節距對於met1節距的關係之方式，在若干實施例中擴散鰭部節距排列 可藉由有理數(x/y)而關聯於水平局部內連線節距排列，其中x和y係整數。亦即是，一個以上擴散鰭部節距可藉由有理數(x/y)而關聯於一個以上水平局部內連線節距。
根據本發明若干實施例，圖9A顯示例示標準元件的佈局，其中將擴散鰭部使用作為內連線導體。圖9C顯示圖9A佈局的電路圖。圖9A的例示標準元件佈局包含在一單一軌道(track)中，例如在閘極電極軌道9001之中，包含多個閘極電極線端。圖9B顯示圖9A的佈局，其中標示三組交叉連接的電晶體。第一組交叉連接的電晶體係由對線cc1a及cc1b加以標示。第二組交叉連接電晶體係由對線cc2a及cc2b加以標示。第三組交叉連接電晶體係由對線cc3a及cc3b加以標示。
根據本發明若干實施例，圖10顯示例示標準元件佈局，其中將閘極電極接觸窗實質上配置於擴散鰭部上方，而非擴散鰭部之間。圖10的例示標準元件佈局亦顯示可變寬度met1局部電源結構。在圖10的例示標準元件佈局中，接觸層係在擴散鰭部上方垂直對齊，而非於擴散鰭部之間。這個方法可在沒有虛設擴散鰭部(dummy diffusion fin)的狀況下能夠共用擴散鰭部結構之間的毗鄰邊緣，這提供更有效率的佈局。應理解的是，虛設擴散鰭部係不形成電晶體的擴散鰭部。此外，應瞭解的是，這個將接觸層垂直對齊於擴散鰭部上方的方法，可改變met1內連線結構和擴散鰭部之間的垂直對齊關係。
根據本發明若干實施例，圖11顯示實現擴散鰭部的例示元件佈局。在圖11的例示佈局中，閘極電極層包含以下特徵：●實質上線形閘極電極結構，●在閘極電極層上的三個以上線形閘極電極結構，其中二者係虛設結構(dummy)，即不形成電晶體的閘極電極之閘極電極階層結構，●在閘極電極層上的三個以上閘極電極結構，其具有相同的垂直尺寸(長度)，亦即在垂直於擴散鰭部縱向方向(x方向)的y方向上具相同的長度，●在閘極電極層上的閘極電極結構，其以實質上相等的縱向中心 線至縱向中心線節距實質上均勻地分隔開，●虛設閘極電極結構，其係與在左方及/或右方的相鄰元件共用，及●虛設閘極電極結構，其於met1電源軌下方切割(cut)。
在圖11的例示佈局中，擴散鰭部包含以下特徵：●依據實質上相等節距實質上均勻分隔開的擴散鰭部，擴散鰭部可在一格子上，在若干實施例中擴散鰭部節距小於90nm，●p型及n型每一者之一個以上擴散鰭部，圖11顯示二個n型的擴散鰭部及二個p型的擴散鰭部，但其他實施例可包含任何數量的任一型之擴散鰭部，●相同數量之p型和n型擴散鰭部，其他實施例可具有p型相對n型不同數量的擴散鰭部，●在電源軌下方刪除一個以上擴散鰭部●在p型和n型段之間刪除一個以上擴散鰭部，及●實質上相等寬度和長度的各擴散鰭部。
在圖11的例示佈局中，局部內連線包含以下特徵：
●閘極電極和擴散鰭部源極/汲極接線係在不同的導體層上，且這些不同的導體層係互相隔離，
●用於源極汲極接線之平行於閘極的實質上線形導體層；在若干實施例中，係與閘極層有相同節距；且在若干實施例中，這些線形導體層可偏移半個閘極節距。
●局部內連線與擴散鰭部正重疊(positive overlap)。
在圖11的例示佈局中，較高階層met1內連線層包含以下特徵：●介於p型和n型擴散鰭部之間的閘極導體接觸窗，●在二個方向上皆分格化(gridded)的接觸窗，●接觸窗將局部內連線和閘極導體連接至上方金屬層，●實質上線形的金屬層；金屬層係依一節距；金屬層依據與擴散鰭部節距相同的節距且具有垂直方向上半節距的偏移， ●在相同層上的輸入節點和輸出節點接腳，●在頂部和底部邊緣上寬的電源軌，其每一者係被共用；電源軌係藉由毗鄰部(abutment)連接至左方和右方，●在最高金屬階層上的輸出和輸入節點；配置於p型和n型擴散鰭部之間的接觸窗，及●在頂部和底部與毗鄰元件共用的至局部內連線的電源軌接觸窗。
根據本發明若干實施例，圖12A/B顯示具有最小寬度met1電源軌的圖11佈局的變形。圖12B顯示與圖12A相同的佈局，其中為了清楚緣故佈局係以合併型式描繪。圖12A/B的例示佈局亦具有相同寬度、相同節距的所有met1，其包含電源軌。此外，在圖12/B的佈局中，met1係配置於與擴散鰭部節距相同的(y)方向位置。
根據本發明若干實施例，圖13A/B顯示圖12A/B佈局的變形，其不具有自各個局部內連線和閘極電極結構至met1的接觸窗。圖13B顯示與圖13A相同的佈局，為了清楚緣故佈局係以合併型式描繪。在這個實施例中，met1係形成為與局部內連線結構和閘極電極結構直接連接。此外，在其他實施例中，局部內連線結構或閘極電極結構其中任一者，或局部內連線結構和閘極電極結構二者，可直接連接至met1。
根據本發明若干實施例，圖14A/B顯示圖11佈局的變形，其具有最小寬度met1電源軌，且所有met1結構，包含電源軌，具相同的寬度和相同的節距。圖14B顯示與圖14A相同的佈局，為了清楚緣故佈局係以合併型式描繪。
根據本發明若干實施例，圖15A/B顯示圖14A/B佈局的變形，其具有met1繞線結構，該繞線結構配置成各(y)位置具有一met1結構。圖15B顯示與圖15A相同的佈局，為了清楚緣故佈局係以合併型式描繪。
根據本發明若干實施例，圖16A/B顯示圖11佈局的變形，其具有配置於p型擴散鰭部之間的閘極電極結構接觸窗。圖16B顯示與圖16A相同的佈局，為了清楚緣故佈局係以合併型式描繪。圖16A/B的例示 佈局亦顯示配置於met1電源軌下方且連接至VSS/VDD的擴散鰭部。此外，擴散鰭部VDD/VSS結構係與上方及/或下方元件所共用。為了易於描述，在圖16A/B的佈局中不顯示接觸層。
根據本發明若干實施例，圖17A/B顯示實現擴散鰭部的例示元件佈局。圖17B顯示與圖17A相同的佈局，為了清楚緣故佈局係以合併型式描繪。在圖17A/B的例示佈局中，閘極電極層包含以下特徵：●實質上線形的閘極電極結構，●在閘極電極層上的三個以上線形結構，其中至少二者係虛設結構(dummy)，●在閘極電極層上的虛設結構係為相同垂直尺寸(長度)，即在垂直於擴散鰭部的縱向方向(x方向)之y方向上具相同的長度，●在x方向上實質上均勻地分隔開及/或相等節距化的閘極電極層上的結構，●虛設結構係與左方及/或右方相鄰元件共用，●虛設結構以及閘極電極結構繪製為一單一線，且接著在電源軌下方以及所需之處加以切割；閘極電極結構切割係繪製於不同的層；在圖17A/B中顯示具經切割的最終結果的閘極電極層，●三段以上的閘極電極，控制二個以上之p型和n型電晶體，●在相同x位置之多個閘極電極結構，其每一者連接至一不同的連線；且連接至二個不同的輸入連線。
在圖17A/B的例示佈局中，擴散鰭部包含以下特徵：●依據實質上相等的節距而實質上均勻分隔的擴散鰭部，擴散鰭部可在一格子上，擴散鰭部節距在若干實施例中小於90nm，●p型和n型每一者的一個以上擴散鰭部，●相同數量的p型和n型擴散鰭部，●電源軌下方共用的擴散鰭部，●在p型和n型段之間可將擴散鰭部刪除或不刪除；圖17A/B顯示所有鰭部皆存在， ●擴散鰭部每一者係具有實質上相等寬度和長度，其中擴散鰭部寬度係在y方向上測得，而擴散鰭部長度係在x方向上測得，●擴散鰭部係繪製為連續的線；個別的切割遮罩係被繪製以將擴散鰭部分割成數段；圖17A/B顯示分割後的擴散鰭部段；應理解的是，在若干實施例中，擴散鰭部線端可利用切割遮罩形成或繪製於擴散鰭部階層佈局。
在圖17A/B的例示佈局中，局部內連線包含以下特徵：
●閘極電極和擴散鰭部源極/汲極接線係在不同的導體層上；這些不同的導體層在製造期間可加以合併；
●源極汲極接線用之平行於閘極的實質上線形導體層；在若干實施例中，係依與閘極層相同的節距；並且在若干實施例中，這些線形導體層可偏移半閘極節距。
●局部內連線與擴散鰭部的正、零、或負重疊，
●將局部內連線直接連接至擴散鰭部源極/汲極和閘極電極結構，
●電源軌下方共用的局部內連線；電源軌下方的局部內連線在若干實施例中可刪除。
在圖17A/B的例示佈局中，較高階層met1內連線層包含以下特徵：●擴散鰭部之間的閘極電極結構接觸窗，●接觸窗係在x和y方向其中之一或二者上分格化(gridded)，●接觸窗將局部內連線和閘極導體連接至上方金屬層，●金屬層位置可在x和y方向其中之一或二者上固定，●在相同層之上的輸出節點和輸入節點接腳，●在頂部和底部的寬電源軌係被共用的；電源軌藉由毗鄰部連接至左方和右方；至局部內連線的電源軌接觸窗係共用的，●金屬層可具有彎曲部分。在若干實施例中，在金屬層內連線之中的彎曲部分可位在相鄰擴散鰭部之間的中心。此外，在若干實施例中，在y方向上延伸的金屬層內連線的垂直段可對齊於 垂直局部內連線，以在y方向上沿著垂直局部內連線且在垂直局部內連線之上而延伸。
根據本發明若干實施例，圖18A/B顯示圖17A/B佈局的變形，其中接觸窗連接至水平局部內連線，且其中水平局部內連線直接連接至垂直局部內連線。圖18B顯示與圖18A相同的佈局，為了清楚緣故將佈局以合併型式描繪。在圖18A/B的佈局中，未顯示在擴散鰭部、閘極電極、及局部內連線層上的切割。
根據本發明若干實施例，圖19A/B顯示圖17A/B佈局的變形，其中至局部內連線的電源軌接觸窗係不共用的，且其中在電源軌下方沒有共用的局部內連線。圖19B顯示與圖19A相同的佈局，為了清楚緣故將佈局以合併型式描繪。
根據本發明若干實施例，圖20A/B顯示圖19A/B佈局的變形，其中擴散鰭部係相對於元件邊界偏移半個擴散鰭部節距。圖20B顯示與圖20A相同的佈局，為了清楚緣故將佈局以合併型式描繪。圖20A/B的佈局亦包含與met1位置相同之擴散鰭部位置。此外，擴散鰭部在元件的頂部和底部係不共用。圖20A/B亦顯示配置於閘極電極和擴散鰭部之上的接觸窗。圖20A/B也顯示不同的擴散鰭部/局部內連線的重疊。應理解的是，在圖20A/B的特定佈局中，雖然顯示水平局部內連線lih和垂直局部內連線liv在區域2001中彼此重疊，水平局部內連線lih和垂直局部內連線liv在區域2001係不相互接觸。這也在以下的圖21A/B之中的區域2001中成立。然而，亦應理解的是，在若干其他佈局中，可使水平局部內連線lih和垂直局部內連線liv在其彼此交叉的位置處互相接觸。
根據本發明若干實施例，圖21A/B顯示圖20A/B佈局的變形，其具有最小寬度電源軌及擴散鰭部之負垂直局部內連線重疊。圖21B顯示與圖21A相同的佈局，為了清楚緣故將佈局以合併型式描繪。
根據本發明若干實施例，圖22A/B顯示圖17A/B佈局的變形，其具有最小寬度電源軌、在電源軌下方不共用的局部內連線及擴散鰭部、及p鰭部和n鰭部之間較大的間距。圖22B顯示與圖22A相同的佈局，為了清楚緣故將佈局以合併型式描繪。
根據本發明若干實施例，圖23A/B顯示圖17A/B佈局的變形。圖23B顯示與圖23A相同的佈局，為了清楚緣故將佈局以合併型式描繪。圖23A/B的佈局具有以下特徵：●單方向的金屬層內連線結構，即線形金屬層內連線結構，●在電源軌下方無共用的局部內連線或鰭部，●在最高金屬層上的一個輸入接腳，以及在下方金屬層的另一輸入接腳和輸出接腳，●閘極電極接觸窗係與局部內連線分隔。
此外，圖23A/B顯示在加以切割於左方和右方邊緣之前的擴散鰭部。
根據本發明若干實施例，圖24A/B顯示圖23A/B佈局的變形。圖24B顯示與圖24A相同的佈局，為了清楚緣故將佈局以合併型式描繪。圖24A/B的佈局具有以下特徵：●擴散鰭部節距小於金屬層節距；擴散鰭部節距係金屬層節距的一半，●顯示於擴散鰭部之間的閘極電極和局部內連線切割；一替代的實行方式可具有在擴散鰭部切割上方的切割；這將降低在一個以上電晶體中擴散鰭部的數量，●在最高金屬層上的一個輸入接腳，在下方金屬層上的另一輸入接腳和輸出接腳，●大於最低限度之p型和n型擴散鰭部之間的間距；在p型和n型擴散鰭部段之間刪除一個以上擴散鰭部，●配置於擴散鰭部之上的閘極電極接觸窗，●配置於擴散鰭部之上的局部內連線接觸窗，及●在元件之內垂直met2具有在x方向不同的偏移。
根據本發明若干實施例，圖25A/B顯示圖23A/B佈局的變形，其中元件在高度上加倍。圖25B顯示與圖25A相同的佈局，為了清楚緣故將佈局以合併型式描繪。圖25A/B的佈局包含二倍於在圖23A/B佈局中總數量的擴散鰭部。在圖25A/B的佈局中顯示擴散鰭部切割。
根據本發明若干實施例，圖26A/B顯示實現擴散鰭部的例示元件佈局。圖26B顯示與圖26A相同的佈局，為了清楚緣故將佈局以合併型式描繪。在圖26A/B的例示佈局中，閘極電極層包含以下特徵：●實質上線形閘極電極結構，●在閘極電極層上的三個以上線形結構，其中至少二者係虛設結構，●在閘極電極層上的虛設結構係具有相同尺寸，●在閘極電極層上的結構係在x方向上實質均勻分隔開及/或相等節距化，●虛設結構係與在左方及/或右方的相鄰元件共用，●在電源軌下方切割虛設結構，●控制二個以上p型和n型電晶體的單一閘極電極結構，在製造過程中之後被分開而形成二個以上不同的閘極電極，例如閘極電極結構2601及2603所描繪，●在相同x位置的閘極電極係連接至兩個以上不同連線，連接至兩個以上不同的輸入連線，例如由連接至輸入連線2605的閘極電極結構2601、及由連接至輸入連線2607之閘極電極結構2603所描繪者，●在相同x位置的二個以上虛設段。
在圖26A/B的例示佈局中，擴散鰭部包含以下特徵：●依據實質上相等節距實質上均勻分隔開的擴散鰭部，擴散鰭部可在一格子上，擴散鰭部節距在若干實施例中小於90nm，●p型和n型每一者的一個以上擴散鰭部，●相同數量的p型和n型擴散鰭部，●在電源軌下方刪除一個以上擴散鰭部，●在p型和n型段之間無擴散鰭部被刪除，●各擴散鰭部具實質上相等的寬度和長度，及●配置在n型擴散鰭部之間的p型擴散鰭部，反之亦然。
在圖26A/B的例示佈局中，局部內連線包含以下特徵： ●閘極電極和擴散鰭部源極/汲極接線係在不同的導體層；這些不同的導體層係彼此分隔開，●用於源極汲極接線之平行於閘極的實質上線形導體層；在若干實施例中，具與閘極層相同的節距；且在若干實施例中，這個線形導體層可偏移半閘極節距，及●局部內連線與擴散鰭部的正重疊。
在圖26A/B的例示佈局中，較高階層的met1內連線層包含以下特徵：●擴散鰭部之間的閘極電極結構接觸窗，●接觸窗係在x和y方向其中之一或二者分格化，●接觸窗將局部內連線和閘極導體連接至上方金屬層，●在輸出節點上實質上線形的導體，●在不同層之上的輸出節點和輸入節點接腳，●在中間的電源軌，與在頂部和底部處電源軌相對；頂部和底部電源軌係共用；所有電源軌藉由毗鄰部連接至左方和右方，及●在最高金屬層上的輸出節點。
根據本發明若干實施例，圖27A/B顯示圖26A/B佈局的變形。圖27B顯示與圖27A相同的佈局，為了清楚緣故將佈局以合併型式描繪。圖27A/B的佈局包含以下特徵：●將閘極電極繪製成具有一切割層，例如包含切割形狀部2701的切割層，●在相同x位置處二個閘極導體段，其各自連接至一不同的連線，閘極導體段各自連接至一輸入連線，閘極導體段各自控制以多個鰭部建構之一p型和一n型電晶體，例如閘極導體2703及2705，及●在最高金屬層上的一個輸入接腳，在下方金屬層上的另一輸入接腳和輸出接腳。
根據本發明若干實施例，圖28A/B顯示實現擴散鰭部的例示元件佈局。圖28B顯示與圖28A相同的佈局，為了清楚緣故將佈局以合 併型式描繪。在圖28A/B的例示佈局中，閘極電極層包含以下特徵：●實質上線形的閘極電極結構，●在閘極電極層上三個以上的線形結構，其中至少二者係虛設結構，●三個以上閘極電極結構具有相同的尺寸，●在閘極電極層上的結構在x方向上實質上均勻地分隔開及/或相等地節距化，●虛設結構係與在左方及/或右方的相鄰元件共用，●虛設結構在電源軌下方加以切割， 應理解的是，任何此處所顯示的圖示，包含圖28A/B的例示佈局，取決於特定實行實施例，可具有定義成p型擴散鰭部的類型1擴散鰭部、及定義成n型擴散鰭部的類型2擴散鰭部，或者可具有定義成n型擴散鰭部的類型1擴散鰭部、及定義成p型擴散鰭部的類型2擴散鰭部。在圖28A/B的例示佈局中，擴散鰭部包含以下特徵：●根據實質上相等的節距而實質上均勻分隔開的擴散鰭部，擴散鰭部可在一格子上，在若干實施例中擴散鰭部節距係小於90nm，●p型和n型每一者的一個以上擴散鰭部，●不同數量的p型和n型擴散鰭部，●在電源軌下方將一個以上擴散鰭部刪除，●在p型和n型段之間刪除一個以上擴散鰭部，●各擴散鰭部具有實質上相等的寬度和長度。
在圖28A/B的例示佈局中，局部內連線包含以下特徵：●閘極電極和擴散鰭部源極/汲極接線係直接自一傳導層，●用於源極汲極接線之平行於閘極的實質上線形傳導層；在若干實施例中，具與閘極層相同的節距；且在若干實施例中，這個線形導體層可偏移半閘極節距，●局部內連線與擴散鰭部及閘極電極結構之間的零或負重疊，●局部內連線可以二個步驟建構，首先為垂直局部內連線結構， 接著是水平局部內連線結構；各個步驟建立一組線形、單方向的局部內連線結構，及●或者是，二個獨立的局部內連線層，即一個垂直局部內連線層，和一水平局部內連線層。
在圖28A/B的例示佈局中，較高階層met1內連線層包含以下技術特徵：●擴散鰭部可配置於電源軌下方●在x和y方向其中之一或二者上將接觸窗分格化(gridded)，●接觸窗將所有局部內連線連接至上方金屬層，及●可在任何位置配置接觸窗。
根據本發明若干實施例，圖29A/B顯示圖28A/B佈局的變形，其中在兩個n型電晶體的閘極電極結構之間沒有局部內連線結構。圖29B顯示與圖29A相同的佈局，為了清楚緣故將佈局以合併型式描繪。
根據本發明若干實施例，圖30A/B顯示實現擴散鰭部的例示元件佈局。圖30B顯示與圖30A相同的佈局，為了清楚緣故將佈局以合併型式描繪。在圖30A/B的例示佈局中，閘極電極層包含以下特徵：●實質上線形閘極電極結構，●在閘極電極層上的三個以上線形結構，其中至少二者係虛設結構，●三個以上閘極電極結構具有相同尺寸，●於閘極電極層上的結構在x方向上實質上均勻分隔開及/或相等節距化，●虛設結構係與在左方及/或右方的相鄰元件共用，●虛設結構在電源軌下方加以切割。
在圖30A/B的例示佈局中，擴散鰭部包含以下特徵：●依據實質上相等節距實質上均勻分隔開的擴散鰭部，擴散鰭部可在一格子上，在若干實施例中擴散鰭部節距小於90nm，●p型和n型各者之一個以上的擴散鰭部，●相同數量的p型和n型擴散鰭部， ●在電源軌下方將一個以上擴散鰭部刪除，●在p型和n型段之間將一個以上擴散鰭部刪除，●擴散鰭部每一者具實質上相等的寬度和長度。
在圖30A/B的例示佈局中，局部內連線包含以下特徵：●閘極電極和擴散鰭部源極/汲極接線係直接來自一導體層，●源極汲極接線用之平行於閘極的實質上線形導體層；在若干實施例中，具與閘極層相同的節距；且在若干實施例中，這個線形導體層可偏移半個閘極節距，●局部內連線與擴散鰭部及閘極電極結構的零或負重疊，●局部內連線可由二步驟建立，首先係垂直局部內連線結構，接著係水平局部內連線結構；各步驟建立一組線形、單方向局部內連線結構，及●在若干實施例中，垂直和水平局部內連線結構可形成為彼此交叉和連接，藉此形成一二維變化局部內連線結構，亦即是具有彎曲的局部內連線結構，●或者是，二個獨立的局部內連線層--一個垂直局部內連線層、及一個水平局部內連線層。
在圖30A/B的例示佈局中，較高階層met1內連線層包含以下特徵：●擴散鰭部可配置於電源軌下方●在x和y方向其中之一或二者上將接觸窗分格化(gridded)，●依據與閘極電極結構相同的節距配置met1內連線結構，●接觸窗將所有局部內連線連接至上方金屬層，及●可在任何位置配置接觸窗。
根據本發明若干實施例，圖31A顯示例示sdff元件佈局，其中閘極電極和局部內連線線端間隙位於擴散鰭部之間的實質上中心。在圖31A中，將閘極電極線端間隙圈出。圖31B顯示圖31A的例示sdff元件佈局，其中將位在擴散鰭部之間的實質上中心的局部內連線線端間隙圈出。基於圖31A至31B，應理解的是，可產生一元件庫結構，其中所有閘極電 極和垂直內連線線端間隙實質上位於擴散鰭部之間的中心。根據本發明若干實施例，圖31C顯示具有兩個相鄰閘極電極結構之間的區域3105之標註的圖31A和31B的例示sdff元件佈局，其中擴散鰭部端部在x方向彼此重疊。
根據本發明若干實施例，圖32-34顯示標準元件電路佈局的一部分之三個範例。圖32顯示一例示佈局，其中所有將所有接觸層結構配置於擴散鰭部之間。圖33和34顯示例示佈局，其中將所有接觸層結構配置於擴散鰭部之上。在圖32的例子中，閘極電極線端間隙在若干實例中係實質上位於擴散鰭部上方的中心，如圓3201所標示，且在若干實例中，閘極電極線端間隙係實質上位於擴散鰭部之間的中心，如圓3203所標示。藉由利用將所有接觸層結構配置於擴散鰭部上方的一元件結構，所有閘極電極線端間隙可實質上位於擴散鰭部之間的中心，如在圖33和34之中的圓3301所標示。此處的一個優點係閘極電極線端間隙係皆具一固定的節距。從製造的觀點，閘極電極線端間隙是否在擴散鰭部上或擴散鰭部之間的中心處是不要緊的。然而，閘極電極線端間隙沒有混雜則是要緊的，如圖32的範例所示。使閘極電極線端間隙皆具相同節距會導致閘極電極製造過程較不昂貴、或更可靠、或滿足以上二者。
圖35A-69A顯示各種元件佈局，其展示可利用鰭式場效電晶體實施交叉連接電晶體配置之不同方式的範例。圖35A-69A的交叉連接佈局係以二輸入多工器電路(MUX2)的背景加以顯示。根據本發明若干實施例，圖35C顯示圖35A/B至47A/B及63A/B至67A/B的佈局的電路圖。根據本發明若干實施例，圖48C顯示圖48A/B至58A/B的佈局的電路圖。根據本發明若干實施例，圖59C顯示圖59A/B的佈局的電路圖。根據本發明若干實施例，圖60C顯示圖60A/B至62A/B及68A/B至69A/B的佈局的電路圖。根據本發明若干實施例，圖71C顯示圖71A/B及77A/B的佈局的電路圖。根據本發明若干實施例，圖72C顯示圖72A/B至76A/B的佈局的電路圖。在左方和右方邊緣上的電晶體被加入至該交叉連接以達成MUX2功能。對具有交叉連接電路的其他功能，這些可能係不同的。圖35B-69B分別顯示與圖35A-69A相同的佈局，為了清楚的緣故將佈局以合併型式描 繪，且基於元件佈局的電路圖標示電路的節點。此外，在圖35A-69A中的交叉連接電晶體接線以線cc1和cc2加以標示。
圖35A/B至47A/B及63A/B至67A/B顯示在邏輯路徑二者上具有傳輸閘極的交叉連接電晶體配置，其需要所有內部節點具有p型和n型之間的連接。圖48A/B至57A/B顯示顯示交叉連接電晶體配置，其中具有使用較大電晶體之在邏輯路徑上的傳輸閘極，以及在其他路徑上的三態閘極。三態閘極不需要於內部節點上之p型擴散和n型擴散之間的接線。
圖58A/B至59A/B顯示交叉連接電晶體配置，其中具有利用較小電晶體之在邏輯路徑上傳輸閘極，以及在其他路徑上的三態閘極。三態閘極不需要於內部節點上之p型擴散和n型擴散之間的接線。
圖60A/B至62A/B及68A/B至69A/B顯示在邏輯路徑二者上具有三態閘極的交叉連接電晶體配置。
圖63A/B至69A/B顯示具有相等於n型擴散鰭部數量之p型擴散鰭部數量的元件佈局。其他圖35A/B至62A/B其中若干顯示具有不相等於n型擴散鰭部數量之p型擴散鰭部數量的元件佈局。
圖40A/B顯示使用水平/垂直局部內連線結構之間較緊密間距的元件佈局。圖37A/B、45A/B、及49A/B顯示使用擴散鰭部之間較大間距的元件佈局範例。圖63A/B至69A/B顯示使用擴散鰭部之間較緊密間距的元件佈局範例。圖43A/B及44A/B顯示利用一擴散鰭部作為一配線的元件佈局範例。
圖35A/B至41A/B、48A/B至65A/B、及68A/B至69A/B顯示利用沒有分離閘極之密集閘極電極結構實施方式的元件佈局範例。圖42A/B至47A/B及66A/B至67A/B顯示利用具較少配線及較大電晶體尺寸的使用分離閘極實施方式的元件佈局範例。
圖35A/B至69A/B顯示元件佈局範例，其展示用於各種元件佈局之數個不同的佈線範例。圖35A/B至69A/B顯示元件佈局範例，其展示使用全部填滿之閘極電極層，包含閘極電極端蓋的延伸部及使用可能在閘極電極層之內的虛設結構。在圖35A/B至69A/B所顯示的若干元件佈局，顯示在元件頂部和底部沒有切割之虛設閘極電極層結構，亦即是在製 造過程期間切割遮罩操作之前。若干元件佈局，例如圖53A/B至55A/B及66A/B，顯示其中刪除電源匯流排的例示元件佈局。
圖35A/B至69A/B的交叉連接電晶體構造，包含在各層上以及層的組合上所形成的結構，並且許多以上所提及的元件佈局特徵可互相獨立地應用。應理解的是，圖35A/B至69A/B的元件佈局顯示可利用基於鰭式場效電晶體交叉連接電晶體構造而實行的範例，且不代表可能元件佈局配置的所有包含集合。在圖35A/B至69A/B的各種元件佈局範例中所展示的任何特徵，可加以組合而產生額外的元件佈局。
光學解析度不足以直接解析線圖案的技術，將會使用若干型式的節距分割(pitch division)。節距分割可在可達成的解析度上經由多個曝光步驟或利用間格部加以自對準。舉例來說，對於使用水浸最末透鏡的ArF準分子雷射掃描器及曝光之晶圓的一部分，光學解析度係限制至~40nm。這相當於1.35有效數值孔徑與波長193nm的k1值0.28。對於擴散鰭部層和閘極電極層和利用節距分割所形成的其他層(例如間隔物雙重圖案化、間隔物四重圖案化、多重曝光微影-蝕刻-微影-蝕刻等等)，縱使佈局係以傳導結構用(即用於該等線)的均勻節距(縱向中心線至縱向中心線節距)加以進行，製造後傳導結構可能由於處理變異而輕微地偏離目標，使得最終晶圓上有多個(例如：二、四等等)節距。
可與自對準間隔物方式或多重微影曝光法一起，應用節距分割多次，例如以二節距分割(pitch-division-by-2)、以四節距分割(pitch-division-by-4)。以四節距分割已被記載達成約11nm的線/間格。節距分割的一個限制係結果的線圖案可在圖案之內具有些微不同的節距。對於以二節距分割，這意指二條線的群組將具有一個節距，其下一個二條線的群組可能具有些微不同的節距，下一個二線群組將會具有與第一群組相等的節距等等。在所完成晶圓上的結果將會是意欲達到具均勻的、固定的節距的線，但該等最終會具有二或四或其他多種的節距。對於自對準間隔部，將依一固定的、均勻的節距繪製原始核心線圖案。對於多重曝光，曝光每一者將會具有以均勻固定節距所繪製的線。由節距分割過程所引入的非均勻節距可能會在10%或更少最終節距的等級。舉例來說，對於最終目 標節距50nm，二條線群組每一者的節距可能有小於5nm的差異。
受限制的閘極階層佈局結構
如以上所探討，包含鰭式場效電晶體的各種電路佈局，可在一限制的閘極階層佈局結構之內加以施行。對於閘極階層，數條平行虛擬線定義成延伸通過該佈局。這些平行虛擬線係稱作閘極電極軌道，因為它們係用以指示在佈局之內各種電晶體的閘極電極的配置。在若干實施例中，形成閘極電極軌道的平行虛擬線，係由與指定的閘極電極節距相等的其間垂直間距加以界定。因此，在閘極電極軌道上的閘極電極區段的配置係對應於該指定的閘極電極節距。在另一實施例中，閘極電極軌道可由大於或等於一指定閘極電極節距的可變節距加以分隔開。
根據本發明若干實施例，圖70A顯示在受限制的閘極階層佈局結構之內所定義的閘極電極軌道70-1A至70-1E的範例。閘極電極軌道70-1A至70-1E係由延伸通過晶片的閘極階層佈局的平行虛擬線所形成，其具有等於一指定閘極電極節距70-3的垂直間距於其間。
在受限制的閘極階層佈局結構之內，閘極階層特徵佈局通道係關於一特定閘極電極軌道而加以定義，以在與該特定閘極電極軌道相鄰的閘極電極軌道之間延伸。舉例來說，閘極階層特徵佈局通道70-5A至70-5E係分別關於閘極電極軌道70-1A至70-1E而加以定義。應理解的是，各閘極電極軌道具有對應的閘極階層特徵佈局通道。此外，對於配置成與一規定的佈局空間的邊緣相鄰(例如與元件邊界相鄰)之閘極電極軌道，對應的閘極階層特徵佈局通道延伸成就如在該規定佈局空間外側的虛擬閘極電極軌道，如閘極階層特徵佈局通道70-5A及70-5E所描述。更應理解的是，各閘極階層特徵佈局通道係定義成沿著其對應閘極電極軌道的全部長度延伸。因此，各閘極階層特徵佈局通道係定義成延伸通過在該閘極階層佈局所關聯之晶片的一部份之內的該閘極階層佈局。
在受限制的閘極階層佈局結構中，與一特定閘極電極軌道相關聯的閘極階層特徵係定義在與該特定閘極電極軌道相關聯的閘極階層特徵佈局通道之內。一連續的閘極階層特徵可包含定義一電晶體的閘極電極 的部分(如此處所揭露的鰭式場效電晶體)、及未定義一電晶體的閘極電極的部分二者。因此，一連續閘極階層特徵可延伸於一擴散區域(即擴散鰭部)及一下方晶片階層的介電區域二者上方。
在若干實施例中，將形成一電晶體的閘極電極的閘極階層特徵的各部分，配置成實質上位於一特定閘極電極軌道的中心。此外，在這個實施例中，不形成一電晶體的閘極電極的閘極階層特徵的部分，可配置於與該特定閘極軌道相關聯的閘極階層特徵佈局通道之內。因此，一特定閘極階層特徵可實質上定義在一特定閘極階層特徵佈局通道之內的任何位置，只要該特定閘極階層特徵的閘極電極部分在對應該特定閘極階層佈局特徵的閘極電極軌道的中心，且只要該特定閘極階層特徵相對於在相鄰閘極階層佈局通道中的其他閘極階層特徵符合設計法則間距規定。此外，定義於與相鄰閘極電極軌道相關聯的閘極階層特徵通道中的閘極階層特徵之間的物理性接觸係不允許的。
根據本發明若干實施例，圖70B顯示圖70A的例示受限制的閘極階層佈局結構，其具有數個例示閘極階層特徵7001-7008定義於其中。閘極階層特徵7001係定義在與閘極電極軌道70-1A相關聯的閘極階層特徵佈局通道70-5A之內。閘極階層特徵7001的閘極電極部分係實質上位於閘極電極軌道70-1A的中心。此外，閘極階層特徵7001的非閘極電極部分維持設計規則間距規定，其中閘極階層特徵7002及7003係定義在相鄰閘極階層特徵佈局通道70-5B之內。類似地，閘極階層特徵7002-7008係定義在其各自閘極階層特徵佈局通道之內，且其閘極電極部分位於對應其各自閘極階層特徵佈局通道的閘極電極軌道上的中心。此外，應瞭解的是，閘極階層特徵7002-7008每一者係維持設計規則間距規定，其中閘極階層特徵係定義在相鄰閘極階層特徵佈局通道之內，且避免與相鄰閘極階層特徵佈局通道之內所定義的任何另外的閘極階層特徵之物理性接觸。
一閘極電極係對應在一擴散結構上方(亦即是擴散鰭部上方)延伸的一各自的閘極階層特徵的一部份，其中將各自的閘極階層特徵整體地定義於一閘極階層特徵佈局通道之內。在沒有物理性接觸在相鄰閘極階層特徵佈局通道之內所定義的另一閘極階層特徵的狀況下，各閘極階層特 徵係定義在其閘極階層特徵佈局通道之內。如圖70B的例示閘極階層特徵佈局通道70-5A至70-5E所描述，各閘極階層特徵佈局通道係與一特定閘極電極軌道相關聯，且對應一佈局區域，該佈局區域沿著該特定閘極電極軌道延伸，且在自該特定閘極電極軌道至相鄰閘極電極軌道或佈局邊界外側的一虛擬閘極電極軌道任一者之其中最接近者的各個相反方向上垂直向外延伸。
若干閘極階層特徵可具有一個以上接觸頭部(contact head)部分，其定義在沿其長度的任何數量的位置處。一特定閘極階層特徵的接觸頭部部分係定義成具有足夠尺寸的高度和寬度的閘極階層特徵區段，以容納閘極接觸窗結構。在這個實例中，「寬度」係在垂直於該特定閘極階層特徵的閘極電極軌道的方向上橫越基板而加以定義，且「高度」係在平行於該特定閘極階層特徵的閘極電極軌道的方向上橫越基板而定義。取決於在一元件之內閘極階層特徵的定向，閘極階層特徵寬度和高度可對應或可不對應元件寬度W及元件高度H。應瞭解的是，一閘極階層特徵的接觸頭部，當自上方觀察，可由實質上任何佈局形狀加以定義，該佈局形狀包含正方形或矩形。此外，取決於佈局需求和電路設計，一閘極階層特徵的一特定接觸頭部部分可具有或可不具有定義於其上方的一閘極接觸窗。
揭露於此處的若干實施例的一閘極階層係定義成一受限制的閘極階層，如上所述。該等閘極階層特徵其中若干形成電晶體裝置的閘極電極。該等閘極階層特徵的其他者可形成延伸於該閘極階層之內二點之間的傳導區段。此外該等閘極階層特徵的其他者可相對於積體電路操作無功能。應理解的是，無論功能，在沒有物理性接觸由相鄰閘極階層特徵佈局通道所定義的其他閘極階層特徵的狀況下，各閘極階層特徵係定義成在其各自閘極階層特徵佈局通道之內延伸通過該閘極階層。
在若干實施例中，閘極階層特徵係定義成提供有限數量的受控制的佈局形狀對形狀微影交互作用，其在製造和設計過程中可精確地加以預測和予以最佳化。在這個實施例中，閘極階層特徵係定義成用以避免會在佈局之內引入不利的微影交互作用的佈局形狀對形狀空間關係，該不利的微影交互作用無法準確地加以預測且不具高度可能性加以減輕。然而， 應理解的是，當對應的微影交互作用係可預測的且可控制的，在閘極階層特徵的閘極階層佈局通道之內閘極階層特徵方向上的變化係可接受的。
應理解的是，無論功能，閘極階層特徵每一者係定義成，沒有沿著一特定閘極電極軌道的閘極階層特徵係建構成自閘極階層之內直接連接至沿著的不同閘極電極軌道所定義的另一閘極階層特徵而沒有利用非閘極階層特徵。此外，配置於與不同閘極電極軌道相關聯的不同閘極階層佈局通道之內的閘極階層特徵之間的各接線，係製作成穿過可定義於較高內連線階層的一個以上非閘極階層特徵，亦即是穿過閘極階層上方一或多內連線階層，或藉由在閘極階層或於閘極階層下方的局部內連線特徵所製作。
根據本發明若干實施例，圖71A/B至77A/B顯示數個例示SDFF電路佈局，其利用基於傳輸和三態閘極二者的交叉連接電路結構。根據本發明若干實施例，圖71C顯示圖71A/B和77A/B的電路圖。根據本發明若干實施例，圖72C顯示圖73A/B至76A/B的電路圖。圖71B-77B顯示分別與圖71A-77A相同的佈局，其中為了清楚的緣故將佈局以合併方式描繪，且電路的節點係基於元件佈局電路圖而加以標示。圖71A/B至77A/B的例示SDFF電路佈局包含以下特徵：
1. 閘極導體：
a. 實質上均勻分隔開的閘極導體。
b. 利用切割遮罩所形成的相同的閘極導體線端間隙，其與大的閘極導體線端間隙結合以避免局部互連，或者若有足夠空間容許不須切割之較大閘極導體線端間隙。
c. 在若干實例中，若干閘極導體係用以作為佈線以減少金屬層利用率，亦即是降低較高階層內連線利用率。
2. 擴散鰭部：
a. 實質上均勻分隔開的擴散鰭部。
b. 在p型和n型之間以及頂部和底部元件邊緣，將擴散鰭部刪除。
c. 擴散鰭部寬度對間距關係可變化，或可具有實質上相等的關係，如在圖71A/B至77A/B的範例中所描繪。
3. 局部內連線：
a. 局部內連線結構可直接連接至擴散鰭部和閘極導體。
b. 局部內連線結構可經由一接觸層連接至金屬層1(met1或M1)。
c. 水平和垂直局部內連線結構，例如以例示為目的的圖76A/B所顯示者，可利用獨立的設計層加以製造，亦即是利用獨立的遮罩層加以製造。
d. 水平和垂直局部內連線結構可在相同的層，即在相同的遮罩層，如圖71A/B至圖75A/B及77A/B的範例中所顯示。此外，在製造期間，水平和垂直局部內連線結構可用二個不同的步驟或以一單一步驟加以製作。
e. 局部內連線結構可具有與擴散鰭部和閘極導體之正、零、或負重疊。
f. 垂直局部內連線可具有與閘極導體相似的節距，且具有自閘極導體半節距偏移。
4. 接觸窗：
a. 接觸窗可定義成用以連接局部內連線結構至金屬層1(met1或M1)。
b. 局部內連線結構可具有在接觸窗上之正、零、或負重疊。
c. 金屬層1(met1或M1)可具有在接觸窗上之正、零、或負重疊。
5. 金屬層2(met2或M2)
a. 在若干實施例中，金屬層2結構可為單方向的，即線形。
b. 金屬層2結構可在水平(x)及/或垂直(y)方向上延伸。
圖71A/B的例示SDFF電路佈局顯示以下其所包含的特徵：
●金屬層2係不用於內部佈線。
●金屬層2係用於電源軌。
●使用三態和傳輸閘極交叉連接電晶體結構。
●局部內連線結構在水平(x)和垂直(y)方向上延伸。
●若干閘極導體係用以作為佈線，且不形成一電晶體的閘極電極。
●在各種位置和組合配置閘極導體切割。
●閘極導體切割在尺寸上一致。
●閘極導體層係全部被填滿的，亦即是至少一個閘極導體係配置於元件內各可使用的閘極導體節距位置。
圖72A/B的例示SDFF電路佈局顯示包含的以下特徵：
●金屬層2結構係用於在垂直(y)方向上的內部佈線。，
●較圖71A/B的範例密集的電路佈局。
●使用三態和傳輸閘極二者的交叉連接電晶體結構。
●閘極導體層係全部填滿的，亦即是至少一個閘極導體係配置於元件內各可使用的閘極導體節距位置。
●顯示閘極導體切割。
●在各種組合及/或位置使用實質上一致的閘極導體切割，以將佈局最佳化。
圖73A/B的例示SDFF電路佈局顯示SDFF電路的一版本，其將閘極導體和金屬層2二者使用於垂直(y方向)佈線。圖74A/B的例示SDFF電路佈局顯示SDFF電路一版本，其將水平定向(即在x方向)的金屬層2結構使用於內部佈線。圖75A/B的例示SDFF電路佈局顯示SDFF電路的一替代版本，其亦將水平定向(即在x方向)的金屬層2結構使用於內部佈線。圖76A/B的例示SDFF電路佈局顯示圖72A/B佈局的變形，其中將水平局部內連線和垂直局部內連線使用為獨立的導體，以容許內部金屬層2導體的移除。圖77A/B的例示SDFF電路佈局顯示部分的SDFF 佈局，其描述用以定義電路結構之替代方式，以將金屬層2的使用最小化並將電晶體密度最大化。
應理解的是，基於電路佈局和此處所提供的說明，在若干實施例中可使用一個以上以下特徵：●共同對準及相鄰配置的擴散鰭部端部之間的間隔距離(即擴散鰭部切割距離)可小於閘極電極節距的尺寸，●垂直局部內連線結構可在擴散鰭部的一個邊緣(水平定向的邊緣)上與一擴散鰭部(其係水平定向的)重疊；在此情況下，用以分開垂直局部內連線結構的若干切割(在一切割遮罩中)可定義成與一擴散鰭部接觸或重疊，●一水平局部內連線結構可在閘極電極結構的一邊緣(垂直定向的邊緣)上與一閘極電極結構(其為垂直定向的)重疊，●閘極端蓋的尺寸(即閘極電極結構延伸超出下方擴散鰭部的距離)可小於一個以上擴散鰭部節距的尺寸，或小於平均擴散鰭部節距的尺寸，●共同對準和相鄰配置的閘極電極結構端部之間的間隔距離(即閘極電極結構切割距離)可小於或等於一個以上擴散鰭部節距的尺寸，或小於平均擴散鰭部節距的尺寸，●相鄰配置的n型和p型擴散鰭部之間的縱向中心線間隔距離(如在垂直於擴散鰭部的方向上所測得)可定義為一個以上擴散鰭部節距的整數倍數，或為平均擴散鰭部節距的整數倍數。
在一例示實施例中，半導體裝置包含一基板、一第一電晶體、及一第二電晶體。該第一電晶體具有在一第一擴散鰭部之內的一源極區域及一汲極區域。該第一擴散鰭部係建構成自該基板的一表面突出。該第一擴散鰭部係建構成自該第一擴散鰭部的一第一端部至該第一擴散鰭部的一第二端部在一第一方向上縱向延伸。該第二電晶體具有在一第二擴散鰭部之內的一源極區域及一汲極區域。該第二擴散鰭部係建構成自該基板的該表面突出。該第二擴散鰭部係建構成自該第二擴散鰭部的一第一端部至該第二擴散鰭部的一第二端部在該第一方向上縱向延伸。該第二擴散鰭部係 配置成緊鄰該第一擴散鰭部且與該第一擴散鰭部分隔開。此外該第二擴散鰭部的該第一端部或該第二端部任一者係配置在該第一方向上介於該第一擴散鰭部的該第一端部和該第二端部之間。
上述第一和第二電晶體可位於第二方向上的不同位置。此外，該第一和第二電晶體每一者可為三維閘控(gated)電晶體。
上述第一電晶體包含一第一線形閘極電極結構，當自該基板上方觀察，該第一線形閘極電極結構係在垂直於該第一方向的一第二方向上縱向延伸。上述第二電晶體包含一第二線形閘極電極結構，當自該基板上方觀察，該第二線形閘極電極結構係在垂直於該第一方向的該第二方向上縱向延伸。該第一擴散鰭部的該第一端部和第二端部其中至少一者可配置在第一方向上介於該第一和第二線形閘極電極結構之間。此外，該第二擴散鰭部的該第一和第二端部其中至少一者可配置在該第一方向上介於該第一和第二線形閘極電極結構之間。該第一線形閘極電極結構係配置成緊鄰該第二線形閘極電極結構且與該第二線形閘極電極結構分隔開。
該半導體裝置亦可包含一線形局部內連線結構，其在該第二方向上延伸且配置於該第一和第二線形閘極電極結構之間。該線形局部內連線結構可在該第一方向上位於該第一和第二線形閘極電極結構之間的實質上中心。該線形局部內連線結構可連接至該第一和第二擴散鰭部其中一者以上。
該半導體裝置亦可包含一線形局部內連線結構，其在該第一方向上延伸且配置於該第一和第二擴散鰭部之間。該線形局部內連線結構可在該第二方向上位於該第一和第二擴散鰭部之間的實質上中心。此外，此線形局部內連線結構可連接至該第一和第二閘極電極結構其中一者以上。
延伸於該第一方向的上述線形局部內連線結構，可稱作第一線形局部內連線結構。該半導體裝置亦可包含一第二線形局部內連線結構，其在該第二方向上延伸且配置於該第一和第二線形閘極電極結構之間。該第二線形局部內連線結構可在第一方向上位於該第一和第二線形閘極電極結構之間的實質上中心。此外，該第二線形局部內連線結構可連接至該第 一擴散鰭部、該第二擴散鰭部其中一者以上。此外，在若干實施例中，該第一線形局部內連線結構可為一二維變化非線形局部內連線結構的一第一線形區段，並且該第二線形局部內連線結構可為該二維變化非線形局部內連線結構的一第二線形區段。此外，在若干實例中，該第一和第二線形局部內連線結構可彼此連接。
該半導體裝置亦可包含配置於該第一和第二擴散鰭部之間的接觸結構。在若干實施例中，該接觸結構可位於該第一和第二擴散鰭部之間的實質上中心。在若干實施例中，該接觸結構可連接至該第一閘極電極結構或該第二閘極電極結構任一者。
該半導體裝置亦可包含配置於該第一和第二閘極電極結構之間的接觸結構。在若干實施例中，該接觸結構可位於該第一和第二閘極電極結構之間的實質上中心。此外，在若干實施例中，該半導體裝置可包含配置於該第二方向上第一和第二擴散鰭部之間的一傳導內連線結構，其中該接觸結構連接至該傳導內連線結構。在若干實施例中，該傳導內連線結構係非擴散鰭部之延伸於該第一方向上的一最低階層內連線結構。
該半導體裝置亦可包含配置於該第一方向上介於第一和第二擴散鰭部之間的一傳導內連線結構，其中該接觸結構連接至一傳導內連線結構。在若干實施例中，該傳導內連線結構係較高階層的內連線結構。
該半導體裝置亦可包含一個以上內連線結構，其中該一個以上內連線結構其中若干包含在該第一方向上延伸的一個以上內連線區段。在若干實施例中，延伸於該第一方向上的該一個以上內連線區段其中若干，係配置於該第一和第二擴散鰭部之間。此外，在若干實施例中，延伸於該第一方向上的該一個以上內連線區段其中若干，係配置於該第一擴散鰭部或該第二擴散鰭部任一者的上方。在若干實施例中，在該第一方向上延伸的該一個以上內連線區段，係依據一第二方向內連線節距而加以配置，該節距係在第二方向上該一個以上內連線區段的各自第一方向定向之中心線之間所測得。
在若干實施例中，該第一和第二擴散鰭部可依據一擴散鰭部節距而加以配置，該節距係在該第二方向上該第一和第二擴散鰭部的各自 第一方向定向的中心線之間所測得，其中該第二方向內連線節距係該擴散鰭部節距的一有理數倍數，該有理數倍數係定義成整數的比例。
在若干實施例中，該第一和第二擴散鰭部每一者，係依據一第一擴散鰭部節距或一第二擴散鰭部節距任一者而加以中心線配置，該第一擴散鰭部節距係在第二方向上所測得，該第二擴散鰭部節距係在該第二方向上所測得，其中該第一和第二擴散節距在該第二方向上相繼地交替，且其中一平均擴散鰭部節距係該第一和第二擴散鰭部節距的平均，並且
其中該第二方向內連線節距係該平均擴散鰭部節距的一有理數倍數，該有理數倍數係定義為整數值的比例。在若干實施例中，該第一擴散鰭部節距係與該第二擴散鰭部節距相等。在若干實施例中，該第一擴散鰭部節距係與該第二擴散鰭部節距不同。
以上提及的一個以上內連線結構可包含一局部內連線結構、一較高階層內連線結構、或其組合任一者，其中該局部內連線結構係非擴散鰭部的一最低階層內連線結構，且其中較高階層內連線結構係在相對於該基板之該局部內連線結構上方的一階層處所形成的一內連線結構。
在若干實施例中，該第一和第二擴散鰭部每一者，係依據在該第二方向上所測得的一第一擴散鰭部節距、或在該第二方向上所測得的一第二擴散鰭部節距之任一者而加以中心線配置，其中該第一和第二擴散節距係相繼地在該第二方向上交替，且其中一平均擴散鰭部節距係該第一和第二擴散鰭部節距的平均。此外，延伸於該第一方向上的該一個以上內連線區段，可依據在該第二方向所測得的一第一內連線節距或在該第二方向上所測得的一第二內連線節距之任一者而加以中心線配置，其中該第一和第二內連線節距係相繼地在該第二方向上交替，且其中一平均內連線節距係該第一和第二內連線節距的平均。此外，該平均內連線節距係該平均擴散鰭部節距的一有理數倍數，該有理數倍數係定義成整數值的比例。
在若干實施例中，該第一擴散鰭部節距係與該第二擴散鰭部節距相等，且該第一內連線節距係與該第二內連線節距相等。在若干實施例中，該第一擴散鰭部節距係不同於該第二擴散鰭部節距，且該第一內連線節距係不同於該第二內連線節距。在若干實施例中，該第一擴散鰭部節 距係與該第一內連線節距相等，且該第二擴散鰭部節距係與該第二內連線節距相等。
該半導體裝置亦可包含一個以上內連線結構，其中該一個以上內連線結構其中若干包含在該第二方向上延伸的一個以上內連線區段。在若干實施例中，在該第二方向上延伸的該一個以上內連線區段其中若干係配置於該第一和第二閘極電極結構之間。在若干實施例中，在該第二方向上延伸的該一個以上內連線區段其中若干係位於該第一閘極電極結構或該第二閘極電極結構任一者的上方。
在若干實施例中，在該第二方向上延伸的該一個以上內連線區段係根據一第一方向內連線節距而加以配置，該節距係在該第一方向上該一個以上內連線區段的各自第二方向定向的中心線之間所測得。此外，該第一和第二閘極電極結構可依據一閘極電極節距加以配置，該節距係在該第一方向上該第一和第二閘極電極結構的各自第二方向定向的中心線之間所測得。該第一方向內連線節距可為該閘極電極節距的有理數倍數，該有理數倍數係定義為整數值的比例。
以上提及的一個以上內連線結構可包含局部內連線結構、較高階層內連線結構、或其組合之任一者，其中該局部內連線結構係非擴散鰭部的一最低階層內連線結構，且其中較高階層內連線結構係一內連線結構，其在相對於該基板之該局部內連線結構上方的一階層處所形成。
在若干實施例中，該半導體裝置亦可包含一第一複數電晶體，其每一者具有藉由各自擴散鰭部所形成的一各自的源極區域和一各自的汲極區域。該第一複數電晶體的擴散鰭部每一者建構成自該基板的該表面突出。該第一複數電晶體的各擴散鰭部，係建構成自各自擴散鰭部的一第一端部至一第二端部在該第一方向上縱向延伸。該第一複數電晶體的該等擴散鰭部的該等第一端部係在該第一方向上實質上彼此對齊。
此外，該半導體裝置亦可包含第二複數電晶體，其每一者具有由各自擴散鰭部所形成的一各自的源極區域及一各自的汲極區域。該第二複數電晶體的各擴散鰭部係建構成自該基板的該表面突出。該第二複數電晶體的各擴散鰭部係建構成自各自擴散鰭部的一第一端部至一第二端部 在第一方向上縱向延伸。該第二複數電晶體的該等擴散鰭部的該等第一端部係在該第一方向上實質上彼此對齊。並且，該第二複數電晶體的該等擴散鰭部的該等第一端部其中一者以上係配置成在該第一方向上介於該第一複數電晶體的該等擴散鰭部其中一者以上的該等第一和第二端部之間。
在若干實施例中，該第二複數電晶體的擴散鰭部的第一端部每一者，係配置在該第一方向上介於該第一複數電晶體的擴散鰭部其中一者以上的第一和第二端部之間。在若干實施例中，該第二複數電晶體的擴散鰭部其中至少一者係配置成與該第一複數電晶體的至少一擴散鰭部緊鄰且分隔開。此外，在若干實施例中，該第一複數電晶體可包含n型電晶體、p型電晶體、或n型及p型電晶體組合之任一者，且該第二複數電晶體可包含n型電晶體、p型電晶體、或n型及p型電晶體組合之任一者。在若干實施例中，該第一複數電晶體係n型電晶體，且該第二複數電晶體係p型電晶體。
在若干實施例中，該第一和第二複數擴散鰭部係配置成，使其各自的第一方向定向的中心線係與一擴散鰭部對準格柵(alignment grating)實質上對準，該擴散鰭部對準格柵係由在該第二方向上所測得的一第一擴散鰭部節距及在該第二方向所測得的一第二擴散鰭部節距加以定義。該第一和第二擴散鰭部節距係以交替的順序在該第二方向上出現。此外，在若干實施例中，該第一和第二複數電晶體的擴散鰭部係共同地占用擴散鰭部對準格柵的至少八個連貫的對準位置其中部分。
在例示實施例中，揭示一種製造半導體裝置的方法。該方法包含提供一基板。該方法亦包含在該基板上形成一第一電晶體，使得該第一電晶體在一第一擴散鰭部之內具有一源極區域和一汲極區域，且使得該第一擴散鰭部形成為自該基板的一表面突出，且使得該第一擴散鰭部自該第一擴散鰭部的一第一端部至該第一擴散鰭部的一第二端部在一第一方向上縱向延伸。該方法亦包含在該基板上形成一第二電晶體，使得該第二電晶體在一第二擴散鰭部之內具有一源極區域及一汲極區域，且使得該第二擴散鰭部係形成為自該基板的該表面突出，且使得該第二擴散鰭部係形成為在該第一方向上自該第二擴散鰭部的一第一端部至該第二擴散鰭部的一 第二端部而縱向延伸，且使得該第二擴散鰭部係在與該第一擴散鰭部緊鄰且分隔開的位置處加以形成。此外，將該第一和第二電晶體形成，俾使該第二擴散鰭部的該第一端部或該第二端部任一者，係於在該第一方向上介於該第一擴散鰭部的該第一端部和該第二端部之間的位置處加以形成。
應理解的是，如此處所揭露包含鰭式場效電晶體的任何電路佈局可以一實體型式儲存，例如在一電腦可讀媒體上的數位格式。舉例來說，一特定的電路佈局可儲存於一佈局資料檔案，且係可選擇自一個以上元件庫。該佈局資料檔案可格式化為GDS II(圖形資料系統)資料庫檔案、OASIS(開放式原圖系統交換標準)資料庫檔案、或適用於儲存和傳播半導體裝置佈局的任何其他類型資料檔案格式。此外，如此處所揭露的包含鰭式場效電晶體的元件的多階層佈局，可被包含於較大半導體裝置的多階層佈局之內。該較大半導體裝置的多階層佈局亦可用例如以上所述的佈局資料檔案的型式加以儲存。
此外，此處所述發明可在電腦可讀媒體上具體化為電腦可讀碼。舉例來說，該電腦可讀碼可包含佈局資料檔案，其中儲存有如此處所揭示之包含鰭式場效電晶體的元件的佈局。電腦可讀碼亦可包含用於選擇如此處所揭示之包含鰭式場效電晶體的一個以上佈局庫及/或元件之程式指令。該佈局庫及/或元件亦可在電腦可讀媒體上以數位格式加以儲存。
此處所提及之電腦可讀媒體係可儲存可由電腦系統之後讀出的資料之任何資料儲存裝置。電腦可讀媒體的範例包含硬碟、網路附接儲存器(NAS)、唯讀記憶體、隨機存取記憶體、CD-ROM、CD-R、CD-RW、磁帶、及其他光學和非光學資料儲存裝置。分布於連接之電腦系統的網路之內的多個電腦可讀媒體亦可用以儲存電腦可讀碼的各個部份，俾使該電腦可讀碼係在該網路之內以分散型式加以儲存和執行。
在一例示實施例中，一資料儲存裝置具有用於提供半導體裝置佈局之儲存於其上的電腦可執行程式指令。該資料儲存裝置包含用於定義形成於一基板之上的一第一電晶體的電腦程式指令，俾使該第一電晶體定義成在一第一擴散鰭部之內具有一源極區域及一汲極區域，且俾使該第一擴散鰭部定義成自該基板的一表面突出，且俾使該第一擴散鰭部定義成 在一第一方向自該第一擴散鰭部的一第一端部至該第一擴散鰭部的一第二端部而縱向延伸。該資料儲存裝置亦包含用於定義在該基板上形成一第二電晶體的電腦程式指令，俾使該第二電晶體定義成在一第二擴散鰭部之內具有一源極區域及一汲極區域，且俾使該第二擴散鰭部定義成自該基板的該表面突出，且俾使該第二擴散鰭部定義成在該第一方向上自該第二擴散鰭部的第一端部至該第二擴散鰭部的第二端部而縱向延伸，且俾使該第二擴散鰭部定義成與該第一擴散鰭部緊鄰且分隔開而加以配置，且俾使該第二擴散鰭部定義成使其第一端部或其第二端部配置成在該第一方向上介於該第一擴散鰭部的該第一端部和該第二端部之間。
更應理解的是，如此處所揭露之包含鰭式場效電晶體的任何電路佈局可製造成一半導體裝置或晶片的部分。在例如積體電路、記憶體元件等等之半導體裝置的製造中，執行一系列的製造操作以定義半導體晶圓上的特徵部。該晶圓包含呈定義於一矽基板之上的多階層結構之型式的積體電路裝置。在一基板階層，形成具有擴散區域及/或擴散鰭部的電晶體裝置。在後續的階層，將內連線金屬線加以圖案化且電連接至電晶體裝置，以定義一期望的積體電路裝置。此外，圖案化傳導層係藉由介電材料與其他傳導層絕緣。
雖然這個發明已就數個實施例加以描述，吾人可明瞭，熟習此技藝者在研讀前述說明書和圖式後將了解其各種變化、附加、置換、及均等物。因此，本發明應包含落入本發明真實精神和範圍之內的所有此等變化、附加、置換、及均等物。
201A/201B‧‧‧擴散鰭部
203‧‧‧節距
207‧‧‧閘極電極結構
209‧‧‧閘極節距
211‧‧‧水平內連線結構
213‧‧‧垂直內連線結構
215‧‧‧met1內連線結構
217‧‧‧接觸窗
221‧‧‧介層窗結構

Claims (46)

  1. 一種半導體裝置，包含：一基板；一第一電晶體，具有在一第一擴散鰭部之內的一源極區域及一汲極區域，該第一擴散鰭部建構成自該基板的一表面突出，該第一擴散鰭部具有建構成自該第一擴散鰭部的一第一端部至該第一擴散鰭部的一第二端部在一第一方向上縱向延伸之線形形狀，其中該第一電晶體包含一第一線形閘極電極結構，當自該基板上方觀察，該第一線形閘極電極結構係在垂直於該第一方向的一第二方向上縱向延伸；一第二電晶體，具有在一第二擴散鰭部之內的一源極區域及一汲極區域，該第二擴散鰭部建構成自該基板的該表面突出，該第二擴散鰭部具有建構成自該第二擴散鰭部的一第一端部至該第二擴散鰭部的一第二端部在該第一方向上縱向延伸之線形形狀，該第二擴散鰭部配置成緊鄰該第一擴散鰭部且與該第一擴散鰭部分隔開，其中該第二電晶體包含一第二線形閘極電極結構，當自該基板上方觀察，該第二線形閘極電極結構係在垂直於該第一方向的該第二方向上縱向延伸，其中該第二擴散鰭部的該第一端部係配置於該第一方向上介於該第一擴散鰭部的該第一端部和該第二端部之間的一位置，其中該第一擴散鰭部的該第一端部係配置於該第一方向上介於該第一和第二線形閘極電極結構之間，且其中該第二擴散鰭部的該第一端部係配置於該第一方向上介於該第一和第二線形閘極電極結構之間；一第一線形局部內連線結構，在該第一方向上延伸且位於該第一和第二擴散鰭部之間；及一第二線形局部內連線結構，在該第二方向上延伸且位於該第一和第二線形閘極電極結構之間。
  2. 如申請專利範圍第1項的半導體裝置，其中該第一和第二電晶體每一者係一三維閘控電晶體。
  3. 如申請專利範圍第1項的半導體裝置，其中該第一線形閘極電極結構係配置成緊鄰該第二線形閘極電極結構且與該第二線形閘極電極結構分隔開。
  4. 如申請專利範圍第1項的半導體裝置，其中該第二線形局部內連線結構係實質上位於該第一方向上該第一和第二線形閘極電極結構之間的中心。
  5. 如申請專利範圍第1項的半導體裝置，其中該第二線形局部內連線結構係連接至該第一和第二擴散鰭部其中一者以上。
  6. 如申請專利範圍第1項的半導體裝置，其中該第一線形局部內連線結構係實質上位於該第二方向上該第一和第二擴散鰭部之間的中心。
  7. 如申請專利範圍第1項的半導體裝置，其中該第一線形局部內連線結構係連接至該第一和第二線形閘極電極結構其中一者以上。
  8. 如申請專利範圍第1項的半導體裝置，其中該第一線形局部內連線結構係一二維變化非線形局部內連線結構的一第一線形區段，且其中該第二線形局部內連線結構係該二維變化非線形局部內連線結構的一第二線形區段。
  9. 如申請專利範圍第8項的半導體裝置，其中該第一和第二線形局部內連線結構係彼此連接。
  10. 如申請專利範圍第1項的半導體裝置，更包含一接觸結構，位於該第一和第二擴散鰭部之間。
  11. 如申請專利範圍第10項的半導體裝置，其中該接觸結構係實質上位於該第一和第二擴散鰭部之間。
  12. 如申請專利範圍第10項的半導體裝置，其中該接觸結構係連接至該第一線形局部內連線結構。
  13. 如申請專利範圍第1項的半導體裝置，更包含：一接觸結構，位於該第一和第二線形閘極電極結構之間。
  14. 如申請專利範圍第13項的半導體裝置，其中該接觸結構係實質上位於該第一和第二線形閘極電極結構之間的中心。
  15. 如申請專利範圍第1項的半導體裝置，更包含：一傳導內連線結構，位在該第二方向上介於第一和第二擴散鰭部之間；及一接觸結構，位於該第一和第二線形閘極電極結構之間，其中該接觸結構連接至該傳導內連線結構。
  16. 如申請專利範圍第15項的半導體裝置，其中該傳導內連線結構係非一擴散鰭部的延伸於該第一方向上的一最低階層內連線結構。
  17. 如申請專利範圍第1項的半導體裝置，更包含：一傳導內連線結構，位於該第一方向上介於第一和第二線形閘極電極結構之間；及一接觸結構，位於該第一和第二線形閘極電極結構之間，其中該接觸結構連接至該傳導內連線結構。
  18. 如申請專利範圍第17項的半導體裝置，其中該傳導內連線結構係較高階層的內連線結構，其中該較高階層內連線結構係相對於該基板於該第一及第二線形局部內連線結構上方的一階層所形成的一內連線結構。
  19. 如申請專利範圍第1項的半導體裝置，更包含：一個以上內連線結構，其中該一個以上內連線結構其中若干包含延伸 於該第一方向的一個以上內連線區段。
  20. 如申請專利範圍第19項的半導體裝置，其中在該第一方向上延伸的該一個以上內連線區段其中若干係位於該第一和第二擴散鰭部之間。
  21. 如申請專利範圍第19項的半導體裝置，其中在該第一方向上延伸的該一個以上內連線區段其中若干係位於該第一擴散鰭部或該第二擴散鰭部任一者的上方。
  22. 如申請專利範圍第19項的半導體裝置，其中在該第一方向上延伸的該一個以上內連線區段係依據一第二方向內連線節距而加以配置，該第二方向內連線節距係在該第二方向上介於該一個以上內連線區段的各自第一方向定向的中心線之間所測得。
  23. 如申請專利範圍第22項的半導體裝置，其中該第一和第二擴散鰭部係依據一擴散鰭部節距而加以配置，該擴散鰭部節距係在該第二方向上介於該第一和第二擴散鰭部的各自第一方向定向的中心線之間所測得，且其中該第二方向內連線節距係該擴散鰭部節距的一有理數倍數，該有理數倍數定義成整數值的比例。
  24. 如申請專利範圍第22項的半導體裝置，其中該第一和第二擴散鰭部每一者係依據在該第二方向所測得的一第一擴散鰭部節距或在該第二方向所測得的一第二擴散鰭部節距任一者而中心線配置，其中該第一和第二擴散鰭部節距在該第二方向上相繼地交替，且其中一平均擴散鰭部節距係該第一和第二擴散鰭部節距的平均，且其中該第二方向內連線節距係該平均擴散鰭部節距的一有理數倍數，該有理數倍數定義成整數值的比例。
  25. 如申請專利範圍第24項的半導體裝置，其中該第一擴散鰭部節距等於該第二擴散鰭部節距。
  26. 如申請專利範圍第24項的半導體裝置，其中該第一擴散鰭部節距不同於該第二擴散鰭部節距。
  27. 如申請專利範圍第19項的半導體裝置，其中該一個以上內連線結構包含一局部內連線結構、一較高階層內連線結構、或其組合之任一者，其中該局部內連線結構係非一擴散鰭部的一最低階層內連線結構，且其中該較高階層內連線結構係相對於該基板於該局部內連線結構上方的一階層所形成的一內連線結構。
  28. 如申請專利範圍第19項的半導體裝置，其中該第一和第二擴散鰭部每一者係依據在該第二方向上所測得的一第一擴散鰭部節距或在該第二方向上所測得的一第二擴散鰭部節距之任一者而加以中心線配置，其中該第一和第二擴散鰭部在該第二方向上相繼地交替，且其中一平均擴散鰭部節距係該第一和第二擴散鰭部節距的平均，且其中延伸於該第一方向的該一個以上內連線區段，係依據在該第二方向上所測得的一第一內連線節距或在該第二方向上所測得的一第二內連線節距之任一者而加以中心線配置，其中該第一和第二內連線節距係在該第二方向上相繼地交替，且其中一平均內連線節距係該第一和第二內連線節距的平均，其中該平均內連線節距係該平均擴散鰭部節距的一有理數倍數，該有理數倍數係定義成整數值的比例。
  29. 如申請專利範圍第28項的半導體裝置，其中該第一擴散鰭部節距係等於該第二擴散鰭部節距，且該第一內連線節距係等於該第二內連線節距。
  30. 如申請專利範圍第28項的半導體裝置，其中該第一擴散鰭部節距係不同於該第二擴散鰭部節距，且該第一內連線節距係不同於該第二內連線節距。
  31. 如申請專利範圍第28項的半導體裝置，其中該第一擴散鰭部節距係等於該第一內連線節距，且該第二擴散鰭部節距係等於該第二內連線節距。
  32. 如申請專利範圍第1項的半導體裝置，更包含：一個以上內連線結構，其中該一個以上內連線結構其中若干包含在該第二方向上延伸的一個以上內連線區段。
  33. 如申請專利範圍第32項的半導體裝置，其中在該第二方向上延伸的該一個以上內連線區段其中若干係位於該第一和第二線形閘極電極結構之間。
  34. 如申請專利範圍第32項的半導體裝置，其中在該第二方向延伸的該一個以上內連線區段其中若干係位於該第一線形閘極電極結構或該第二線形閘極電極結構任一者的上方。
  35. 如申請專利範圍第32項的半導體裝置，其中在該第二方向上延伸的該一個以上內連線區段係依據一第一方向內連線節距而加以配置，該第一方向內連線節距係在該第一方向上介於該一個以上內連線區段的各自第二方向定向的中心線之間所測得。
  36. 如申請專利範圍第35項的半導體裝置，其中該第一和第二線形閘極電極結構係依據一閘極電極節距而加以配置，該閘極電極節距係在該第一方向介於該第一和第二線形閘極電極結構的各自第二方向定向的中心線之間所測得，且其中該第一方向內連線節距係該閘極電極節距的一有理數倍數，該有理數倍數係定義成整數值的比例。
  37. 如申請專利範圍第32項的半導體裝置，其中該一個以上內連線結構包含一局部內連線結構、一較高階層內連線結構、或其組合任一者，其中該局部內連線結構係非擴散鰭部的一最低階層內連線結構，且其中該較高階 層內連線結構係相對於該基板在該局部內連線結構上方的一階層所形成的一內連線結構。
  38. 如申請專利範圍第1項的半導體裝置，更包含：第一複數電晶體，該第一複數電晶體每一者具有由一各自的擴散鰭部所形成的一各自的源極區域及一各自的汲極區域，該第一複數電晶體的擴散鰭部每一者係建構成自該基板的該表面突出，該第一複數電晶體的擴散鰭部每一者係建構成自該各自的擴散鰭部的一第一端部至一第二端部在該第一方向上縱向延伸，其中該第一複數電晶體的該等擴散鰭部的該等第一端部係在該第一方向上實質上彼此對齊，第二複數電晶體，該第二複數電晶體每一者具有由一各自的擴散鰭部所形成的一各自的源極區域及一各自的汲極區域，該第二複數電晶體的擴散鰭部每一者係建構成自該基板的該表面突出，該第二複數電晶體的擴散鰭部每一者係建構成自該各自的擴散鰭部的一第一端部至一第二端部在該第一方向上縱向延伸，其中該第二複數電晶體的該等擴散鰭部的該等第一端部係在該第一方向上實質上彼此對齊，且其中該第二複數電晶體的該等擴散鰭部的該等第一端部其中一者以上係配置於該第一方向上介於該第一複數電晶體的該等擴散鰭部其中一者以上的該第一和第二端部之間。
  39. 如申請專利範圍第38項的半導體裝置，其中該第二複數電晶體的該等擴散鰭部的該等第一端部每一者，係配置於該第一方向上介於該第一複數電晶體的該等擴散鰭部其中一者以上的該第一和第二端部之間。
  40. 如申請專利範圍第39項的半導體裝置，其中該第二複數電晶體的該等擴散鰭部其中至少一者，係配置成與該第一複數電晶體的至少一個擴散鰭部緊鄰且分隔開。
  41. 如申請專利範圍第38項的半導體裝置，其中該第一複數電晶體包含n型電晶體、p型電晶體、或n型和p型電晶體的組合任一者，且 其中該第二複數電晶體包含n型電晶體、p型電晶體、或n型和p型電晶體的組合任一者。
  42. 如申請專利範圍第38項的半導體裝置，其中該第一複數電晶體係n型電晶體，且該第二複數電晶體係p型電晶體。
  43. 如申請專利範圍第38項的半導體裝置，其中該第一和第二複數電晶體的該等擴散鰭部配置成其各自的第一方向定向的中心線係實質上對準一擴散鰭部對準格柵，該擴散鰭部對準格柵係由在該第二方向上所測得的一第一擴散鰭部節距及在該第二方向所測得的一第二擴散鰭部節距加以定義，其中該第一和第二擴散鰭部節距在該第二方向上以一交替的順序出現。
  44. 如申請專利範圍第43項的半導體裝置，其中該第一和第二複數電晶體的該等擴散鰭部係共同地占用該擴散鰭部對準格柵的至少八個連貫的對準位置其中部分。
  45. 一種製造半導體裝置的方法，包含：提供一基板；在該基板上形成一第一電晶體，該第一電晶體具有在一第一擴散鰭部之內的一源極區域及一汲極區域，該第一擴散鰭部建構成自該基板的一表面突出，該第一擴散鰭部建構成自該第一擴散鰭部的一第一端部至該第一擴散鰭部的一第二端部在一第一方向上縱向延伸，其中該第一電晶體包含一第一線形閘極電極結構，當自該基板上方觀察，該第一線形閘極電極結構係在垂直於該第一方向的一第二方向上縱向延伸；在該基板上形成一第二電晶體，該第二電晶體具有在一第二擴散鰭部之內的一源極區域及一汲極區域，該第二擴散鰭部建構成自該基板的該表面突出，該第二擴散鰭部建構成自該第二擴散鰭部的一第一端部至該第二擴散鰭部的一第二端部在該第一方向上縱向延伸，該第二擴散鰭部係在緊鄰該第一擴散鰭部且與該第一擴散鰭部分隔開的位置處形成，其中該第二電晶體包含一第二線形閘極電極結構，當自該基板上方觀察，該第二線形 閘極電極結構係在垂直於該第一方向的該第二方向上縱向延伸，其中該第二擴散鰭部的該第一端部或該第二端部至少其中一者係在該第一方向上介於該第一擴散鰭部的該第一端部和該第二端部之間的一位置處形成，其中該第一擴散鰭部的該第一端部係配置於該第一方向上介於該第一和第二線形閘極電極結構之間，且其中該第二擴散鰭部的該第一端部係配置於該第一方向上介於該第一和第二線形閘極電極結構之間；形成一第一線形局部內連線結構，該第一線形局部內連線結構在該第一方向上延伸且位於該第一和第二擴散鰭部之間；及形成一第二線形局部內連線結構，該第二線形局部內連線結構在該第二方向上延伸且位於該第一和第二線形閘極電極結構之間。
  46. 一種資料儲存裝置，具有用於提供半導體裝置佈局之電腦可執行程式指令儲存於其上，該資料儲存裝置包含：定義在一基板上形成的一第一晶體的電腦程式指令，該第一電晶體定義成具有在一第一擴散鰭部之內的一源極區域及一汲極區域，該第一擴散鰭部定義成自該基板的一表面突出，該第一擴散鰭部定義成自該第一擴散鰭部的一第一端部至該第一擴散鰭部的一第二端部在一第一方向上縱向延伸，其中該第一電晶體包含一第一線形閘極電極結構，當自該基板上方觀察，該第一線形閘極電極結構係在垂直於該第一方向的一第二方向上縱向延伸；定義在該基板上形成的一第二晶體的電腦程式指令，該第二電晶體定義成具有在一第二擴散鰭部之內的一源極區域及一汲極區域，該第二擴散鰭部定義成自該基板的該表面突出，該第二擴散鰭部定義成自該第二擴散鰭部的一第一端部至該第二擴散鰭部的一第二端部在該第一方向上縱向延伸，該第二擴散鰭部定義成與該第一擴散鰭部緊鄰且分隔開而加以配置，該第二擴散鰭部定義成其第一端部或其第二端部至少其中一者係配置在該第一方向上介於該第一擴散鰭部的該第一端部和該第二端部之間，其中該第二電晶體包含一第二線形閘極電極結構，當自該基板上方觀察，該第二 線形間極電極結構係在垂直於該第一方向的該第二方向上縱向延伸，其中該第一擴散鰭部的該第一端部係配置於該第一方向上介於該第一和第二線形閘極電極結構之間，且其中該第二擴散鰭部的該第一端部係配置於該第一方向上介於該第一和第二線形閘極電極結構之間；定義一第一線形局部內連線結構的電腦程式指令，該第一線形局部內連線結構在該第一方向上延伸且位於該第一和第二擴散鰭部之間；及定義一第二線形局部內連線結構的電腦程式指令，該第二線形局部內連線結構在該第二方向上延伸且位於該第一和第二線形閘極電極結構之間。
TW102101384A 2012-01-13 2013-01-14 半導體裝置、製造該半導體裝置的方法、及具有用於提供該半導體裝置佈局之電腦可執行程式指令儲存於其上的資料儲存裝置 TWI552307B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261586387P 2012-01-13 2012-01-13
US201261589224P 2012-01-20 2012-01-20

Publications (2)

Publication Number Publication Date
TW201349451A TW201349451A (zh) 2013-12-01
TWI552307B true TWI552307B (zh) 2016-10-01

Family

ID=48781972

Family Applications (4)

Application Number Title Priority Date Filing Date
TW102101384A TWI552307B (zh) 2012-01-13 2013-01-14 半導體裝置、製造該半導體裝置的方法、及具有用於提供該半導體裝置佈局之電腦可執行程式指令儲存於其上的資料儲存裝置
TW106134477A TW201803084A (zh) 2012-01-13 2013-01-14 半導體裝置的元件電路
TW106104453A TWI608593B (zh) 2012-01-13 2013-01-14 半導體裝置的元件電路
TW105125226A TWI581403B (zh) 2012-01-13 2013-01-14 半導體裝置、製造該半導體裝置的方法、及具有用於提供該半導體裝置佈局之電腦可執行程式指令儲存於其上的資料儲存裝置

Family Applications After (3)

Application Number Title Priority Date Filing Date
TW106134477A TW201803084A (zh) 2012-01-13 2013-01-14 半導體裝置的元件電路
TW106104453A TWI608593B (zh) 2012-01-13 2013-01-14 半導體裝置的元件電路
TW105125226A TWI581403B (zh) 2012-01-13 2013-01-14 半導體裝置、製造該半導體裝置的方法、及具有用於提供該半導體裝置佈局之電腦可執行程式指令儲存於其上的資料儲存裝置

Country Status (8)

Country Link
EP (1) EP2803077A4 (zh)
JP (3) JP2015506589A (zh)
KR (1) KR101913457B1 (zh)
CN (2) CN104303263B (zh)
AU (4) AU2013207719B2 (zh)
SG (2) SG10201605564WA (zh)
TW (4) TWI552307B (zh)
WO (1) WO2013106799A1 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630607B (zh) 2013-08-23 2022-04-26 株式会社索思未来 半导体集成电路装置
CN108922887B (zh) * 2013-09-04 2022-12-09 株式会社索思未来 半导体装置
JP6640965B2 (ja) * 2014-08-18 2020-02-05 ルネサスエレクトロニクス株式会社 半導体装置
JP6449082B2 (ja) 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
US9478541B2 (en) * 2014-09-08 2016-10-25 Qualcomm Incorporated Half node scaling for vertical structures
US9607988B2 (en) * 2015-01-30 2017-03-28 Qualcomm Incorporated Off-center gate cut
US9640480B2 (en) * 2015-05-27 2017-05-02 Qualcomm Incorporated Cross-couple in multi-height sequential cells for uni-directional M1
US10177127B2 (en) * 2015-09-04 2019-01-08 Hong Kong Beida Jade Bird Display Limited Semiconductor apparatus and method of manufacturing the same
US10541243B2 (en) 2015-11-19 2020-01-21 Samsung Electronics Co., Ltd. Semiconductor device including a gate electrode and a conductive structure
US9748389B1 (en) 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
US10262981B2 (en) * 2016-04-29 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US10236302B2 (en) * 2016-06-22 2019-03-19 Qualcomm Incorporated Standard cell architecture for diffusion based on fin count
US9972571B1 (en) * 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
US10186510B2 (en) * 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
KR102336784B1 (ko) 2017-06-09 2021-12-07 삼성전자주식회사 반도체 장치
JP7054013B2 (ja) * 2017-06-27 2022-04-13 株式会社ソシオネクスト 半導体集積回路装置
US10503863B2 (en) * 2017-08-30 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing same
WO2019059907A1 (en) * 2017-09-20 2019-03-28 Intel Corporation HANDLING OF MULTIVERSION LIBRARY CELLS FROM WHICH INTEGRATED CIRCUIT STRUCTURES ARE MANUFACTURED
US10468428B1 (en) * 2018-04-19 2019-11-05 Silicon Storage Technology, Inc. Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same
US11017146B2 (en) * 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
US10878165B2 (en) * 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for generating layout diagram including protruding pin cell regions and semiconductor device based on same
CN112585752B (zh) * 2018-09-05 2023-09-19 东京毅力科创株式会社 3d逻辑和存储器的配电网络
US11093684B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail with non-linear edge
US11030372B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US10796061B1 (en) * 2019-08-29 2020-10-06 Advanced Micro Devices, Inc. Standard cell and power grid architectures with EUV lithography
US11735525B2 (en) 2019-10-21 2023-08-22 Tokyo Electron Limited Power delivery network for CFET with buried power rails
US11600707B2 (en) 2020-05-12 2023-03-07 Micron Technology, Inc. Methods of forming conductive pipes between neighboring features, and integrated assemblies having conductive pipes between neighboring features
US11862620B2 (en) 2020-09-15 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating cell structure
CN118556293A (zh) * 2021-11-16 2024-08-27 许富菖 具有mosfet晶体管和金属层的先进结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308880A1 (en) * 2007-06-15 2008-12-18 Kabushiki Kaisha Toshiba Semiconductor device
TW200947567A (en) * 2008-02-19 2009-11-16 Micron Technology Inc Devices including fin transistors robust to gate shorts and methods of making the same
US20100287518A1 (en) * 2009-05-06 2010-11-11 Tela Innovations, Inc. Cell Circuit and Layout with Linear Finfet Structures
US20100301482A1 (en) * 2009-06-01 2010-12-02 Globalfoundries Inc. Sram bit cell with self-aligned bidirectional local interconnects

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2720783B2 (ja) * 1993-12-29 1998-03-04 日本電気株式会社 半導体集積回路
JP4437565B2 (ja) * 1998-11-26 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置、半導体集積回路装置の設計方法、及び、記録媒体
JP2001306641A (ja) * 2000-04-27 2001-11-02 Victor Co Of Japan Ltd 半導体集積回路の自動配置配線方法
US6662350B2 (en) * 2002-01-28 2003-12-09 International Business Machines Corporation FinFET layout generation
US6842048B2 (en) * 2002-11-22 2005-01-11 Advanced Micro Devices, Inc. Two transistor NOR device
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US6924560B2 (en) * 2003-08-08 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compact SRAM cell with FinFET
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
KR100702552B1 (ko) * 2003-12-22 2007-04-04 인터내셔널 비지네스 머신즈 코포레이션 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
JP4997969B2 (ja) * 2004-06-04 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
WO2006090445A1 (ja) * 2005-02-23 2006-08-31 Fujitsu Limited 半導体回路装置及びその半導体回路装置の製造方法
JP2007018588A (ja) * 2005-07-06 2007-01-25 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
DE102006027178A1 (de) * 2005-11-21 2007-07-05 Infineon Technologies Ag Multi-Fin-Bauelement-Anordnung und Verfahren zum Herstellen einer Multi-Fin-Bauelement-Anordnung
US8124976B2 (en) * 2005-12-02 2012-02-28 Nec Corporation Semiconductor device and method of manufacturing the same
US7763932B2 (en) * 2006-06-29 2010-07-27 International Business Machines Corporation Multi-bit high-density memory device and architecture and method of fabricating multi-bit high-density memory devices
EP2092393A2 (en) * 2006-11-14 2009-08-26 Nxp B.V. Double patterning for lithography to increase feature spatial density
US7723786B2 (en) * 2007-04-11 2010-05-25 Ronald Kakoschke Apparatus of memory array using FinFETs
US7453125B1 (en) * 2007-04-24 2008-11-18 Infineon Technologies Ag Double mesh finfet
JP4461154B2 (ja) * 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US7625790B2 (en) * 2007-07-26 2009-12-01 International Business Machines Corporation FinFET with sublithographic fin width
US20090057780A1 (en) * 2007-08-27 2009-03-05 International Business Machines Corporation Finfet structure including multiple semiconductor fin channel heights
JP5638760B2 (ja) * 2008-08-19 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置
JP2010141047A (ja) * 2008-12-10 2010-06-24 Renesas Technology Corp 半導体集積回路装置および半導体集積回路装置の製造方法
US8116121B2 (en) * 2009-03-06 2012-02-14 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing methods with using non-planar type of transistors
JP2010225768A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体装置
US8053299B2 (en) * 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
JP4751463B2 (ja) * 2009-05-25 2011-08-17 本田技研工業株式会社 燃料電池システム
US8637135B2 (en) * 2009-11-18 2014-01-28 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform semiconductor device active area pattern formation
CN102074582B (zh) * 2009-11-20 2013-06-12 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8860107B2 (en) * 2010-06-03 2014-10-14 International Business Machines Corporation FinFET-compatible metal-insulator-metal capacitor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308880A1 (en) * 2007-06-15 2008-12-18 Kabushiki Kaisha Toshiba Semiconductor device
TW200947567A (en) * 2008-02-19 2009-11-16 Micron Technology Inc Devices including fin transistors robust to gate shorts and methods of making the same
US20100287518A1 (en) * 2009-05-06 2010-11-11 Tela Innovations, Inc. Cell Circuit and Layout with Linear Finfet Structures
US20100301482A1 (en) * 2009-06-01 2010-12-02 Globalfoundries Inc. Sram bit cell with self-aligned bidirectional local interconnects

Also Published As

Publication number Publication date
TW201717355A (zh) 2017-05-16
AU2013207719A1 (en) 2014-07-31
AU2018200549B2 (en) 2019-12-05
AU2016202229B2 (en) 2018-02-15
CN104303263A (zh) 2015-01-21
TW201349451A (zh) 2013-12-01
SG11201404024YA (en) 2014-08-28
TWI608593B (zh) 2017-12-11
AU2018200549A1 (en) 2018-02-15
WO2013106799A1 (en) 2013-07-18
TW201642440A (zh) 2016-12-01
JP2017224858A (ja) 2017-12-21
CN104303263B (zh) 2016-12-14
JP2015506589A (ja) 2015-03-02
JP2019054297A (ja) 2019-04-04
AU2016202229A1 (en) 2016-05-05
AU2020201521A1 (en) 2020-03-19
AU2013207719B2 (en) 2016-02-25
TWI581403B (zh) 2017-05-01
EP2803077A4 (en) 2015-11-04
JP6467476B2 (ja) 2019-02-13
SG10201605564WA (en) 2016-09-29
CN107424999A (zh) 2017-12-01
EP2803077A1 (en) 2014-11-19
TW201803084A (zh) 2018-01-16
KR101913457B1 (ko) 2018-10-30
KR20140114424A (ko) 2014-09-26

Similar Documents

Publication Publication Date Title
TWI552307B (zh) 半導體裝置、製造該半導體裝置的方法、及具有用於提供該半導體裝置佈局之電腦可執行程式指令儲存於其上的資料儲存裝置
US9009641B2 (en) Circuits with linear finfet structures
CN104051271A (zh) 在FinFET中扩展伪单元插入的工艺
TWI765279B (zh) 半導體裝置及其製造方法
US11302636B2 (en) Semiconductor device and manufacturing method of the same
JP2008078508A (ja) 半導体集積回路及び半導体集積回路の製造方法
TWI814029B (zh) 積體電路裝置及製造積體電路裝置的方法
CN115528023A (zh) 集成电路装置及其制造方法
TW202234654A (zh) 積體電路、半導體結構及其形成方法
TW201820190A (zh) 半導體晶片
TWI472015B (zh) 動態陣列結構
TW202347782A (zh) 填充單元區域及其形成方法
JP2003282713A (ja) 半導体装置、半導体装置の設計方法、記録媒体および半導体装置の設計支援装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees