KR20140114424A - 선형 ＦｉｎＦＥＴ 구조들을 갖는 회로들 - Google Patents

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KR20140114424A
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Abstract

제 1 트랜지스터는 제 1 확산 핀 내의 소스 및 드레인 영역들을 갖는다. 제 1 확산 핀은 기판의 표면으로부터 돌출한다. 제 1 확산 핀은 제 1 방향에서 제 1 확산 핀의 제 1 단부로부터 제 2 단부로 종방향으로 연장한다. 제 1 트랜지스터는 제 2 확산 핀 내의 소스 및 드레인 영역들을 갖는다. 제 2 확산 핀은 기판의 표면으로부터 돌출한다. 제 2 확산 핀은 제 1 방향에서 제 2 확산 핀의 제 1 단부로부터 제 2 단부로 종방향으로 연장한다. 제 2 확산 핀은 제 1 확산 핀 다음에 위치되고 제 1 확산 핀으로부터 이격된다. 제 2 확산 핀의 제 1 단부 또는 제 2 단부 중 어느 하나는 제 1 확산 핀의 제 1 단부와 제 2 단부 사이에서 제 1 방향으로 위치된다.

Description

선형 ＦｉｎＦＥＴ 구조들을 갖는 회로들{CIRCUITS WITH LINEAR FINFET STRUCTURES}
광학 리소그라피는 193㎚ 광 파장 및 1.35 개구수 (NA) 액침 시스템에서 그 능력의 끝에 도달하였다고 알려져 있다. 이러한 장비의 최소 직선 분해능 능력은 대락 40㎚이고 대략 80㎚ 피쳐-투-피쳐 피치를 갖는다. 약 80㎚ 미만의 낮은 피쳐-투-피쳐 피치 요건은 주어진 칩 레벨 내에서 주어진 구조 타입에 대해 다중 패터닝 단계들을 필요로 하게 된다. 또한, 리소그라피가 그 분해능 한계들을 향해 나아감에 따라, 선단 분해능은 더욱 더 난제가 되고 있다. 반도체 디바이스 레이아웃에서, 32㎚ 임계 치수에서의 전형적인 금속 라인 피치는 대략 100㎚ 이다. 피쳐 스케일링의 비용 이익을 달성하기 위해, 스케일링 인자가 0.7 내지 0.75 인 것이 바람직하다. 22㎚ 임계 치수에 도달하기 위해서 약 0.75 의 스케일링 인자는, 현재의 단일 노광 리소그라피 시스템 및 기술의 능력 아래인, 약 75㎚ 의 금속 라인 피치를 필요로 하게 된다. 본 발명은 이러한 맥락 내에서 비롯된다.
일 실시형태에서, 반도체 디바이스는, 기판, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 제 1 확산 핀 내의 소스 영역 및 드레인 영역을 갖는다. 제 1 확산 핀은 기판의 표면으로부터 돌출하도록 구조화된다. 제 1 확산 핀은 제 1 방향에서 제 1 확산 핀의 제 1 단부로부터 제 1 확산 핀의 제 2 단부로 종방향으로 연장하도록 구조화된다. 제 2 트랜지스터는 제 2 확산 핀 내의 소스 영역 및 드레인 영역을 갖는다. 제 2 확산 핀은 기판의 표면으로부터 돌출하도록 구조화된다. 제 2 확산 핀은 제 1 방향에서 제 2 확산 핀의 제 1 단부로부터 제 2 확산 핀의 제 2 단부로 종방향으로 연장하도록 구조화된다. 제 2 확산 핀은 제 1 확산 핀 다음에 위치되고 제 1 확산 핀과 이격된다. 또한, 제 1 확산 핀의 제 1 단부 또는 제 2 단부 중 어느 하나는 제 1 확산 핀의 제 1 단부와 제 2 단부 사이에서 제 1 방향으로 위치된다.
일 실시형태에서, 반도체 디바이스의 제조 방법이 개시된다. 방법은, 기판을 제공하는 단계를 포함한다. 방법은 또한, 제 1 트랜지스터를 형성하는 단계를 포함하여, 제 1 트랜지스터가 제 1 확산 핀 내의 소스 영역 및 드레인 영역을 갖도록 하고, 제 1 확산 핀이 기판의 표면으로부터 돌출하도록 형성되도록 하며, 제 1 확산 핀은 제 1 방향에서 제 1 확산 핀의 제 1 단부로부터 제 1 확산 핀의 제 2 단부로 종방향으로 연장하도록 형성되도록 한다. 방법은 또한, 제 2 트랜지스터를 형성하는 단계를 포함하여, 제 2 트랜지스터가 제 2 확산 핀 내의 소스 영역 및 드레인 영역을 갖도록 하고, 제 2 확산 핀이 기판의 표면으로부터 돌출하도록 형성되도록 하고, 제 2 확산 핀이 제 1 방향에서 제 2 확산 핀의 제 1 단부로부터 제 2 확산 핀의 제 2 단부로 종방향으로 연장하도록 형성되도록 하며, 그리고 제 2 확산 핀이 제 1 확산 핀 다음에 위치에 형성되고 제 1 확산 핀과 이격되도록 한다. 또한, 제 1 및 제 2 트랜지스터들은 제 2 확산 핀의 제 1 단부 또는 제 2 단부 중 어느 하나가 제 1 확산 핀의 제 1 단부와 제 2 단부 사이에서 제 1 방향의 위치에 형성되도록 형성된다.
일 실시형태에서, 데이터 저장 디바이스는 반도체 디바이스의 레이아웃을 렌더링하기 위해 저장된 컴퓨터 실행가능 프로그램 명령들을 갖는다. 데이터 저장 디바이스는, 기판 상에 형성되는 제 1 트랜지스터를 정의하는 컴퓨터 프로그램 명령들을 포함하여, 제 1 트랜지스터가 제 1 확산 핀 내의 소스 영역 및 드레인 영역을 갖도록 정의되고, 제 1 확산 핀은 기판의 표면으로부터 돌출하도록 정의되고, 제 1 확산 핀은 제 1 방향에서 제 1 확산 핀의 제 1 단부로부터 제 1 확산 핀의 제 2 단부로 종방향으로 연장하도록 정의되도록 한다. 데이터 저장 디바이스는 또한 기판 상에 형성되는 제 2 트랜지스터를 정의하는 컴퓨터 프로그램 명령들을 포함하여, 제 2 트랜지스터가 제 2 확산 핀 내의 소스 영역 및 드레인 영역을 갖도록 정의되도록 하고, 제 2 확산 핀이 기판의 표면으로부터 돌출하도록 정의되도록 하고, 제 2 확산 핀이 제 1 방향에서 제 2 확산 핀의 제 1 단부로부터 제 2 확산 핀의 제 2 단부로 종방향으로 연장하도록 정의되도록 하며, 제 2 확산 핀이 제 1 확산 핀 다음에 위치되고 제 1 확산 핀과 이격되도록 정의되도록 하며, 제 2 확산 핀이 제 1 확산 핀의 제 1 단부와 제 2 단부 사이에서 제 1 방향으로 위치된 제 1 단부 또는 제 2 단부 중 어느 하나를 갖도록 정의되도록 한다.
도 1a 및 도 1b는 본 발명의 일부 실시형태들에 따른, 핀펫 (finfet) 트랜지스터의 일 예의 레이아웃도를 나타낸다.
도 1c는 본 발명의 일부 실시형태들에 따른, 수직 단면도 A-A 에서 확산 핀 (102) 이 더욱 피라미드 형상인 도 1a/1b 의 핀펫 트랜지스터의 변형을 나타낸다.
도 1d는 본 발명의 일부 실시형태들에 따른 다수의 핀펫이 형성된 기판의 개략적인 수직 단면도를 나타낸다.
도 1e는 본 발명의 일부 실시형태들에 따른, 내부 핀 피치 (Ps1) 가 외부 핀 피치 (Ps2) 와 실질적으로 같은 핀 피치 관계의 다이어그램을 나타낸다.
도 1f는 본 발명의 일부 실시형태들에 따른, 유리수의 분모 (y) 가 2인, 도 1e의 핀 핀치 관계 다이어그램의 변형을 나타낸다.
도 1g는 본 발명의 일부 실시형태들에 따른, 유리수의 분모 (y) 가 3인, 도 1e의 핀 피치 관계 다이어그램의 보다 일반화된 버전을 나타낸다.
도 1h는 본 발명의 일부 실시형태들에 따른, 내부 핀 핀치 (Ps1) 및 외부 핀 피치 (Ps2) 가 상이한, 도 1e의 핀 핀치 관계의 보다 일반화된 버전을 나타낸다.
도 2a는 본 발명의 일부 실시형태들에 따른, 핀펫 트랜지스터들을 통합하는 일 예의 셀 레이아웃을 나타낸다.
도 2b는 본 발명의 일부 실시형태들에 따른, 도 2d의 2 입력 NAND 구성에 대응하는 회로 다이어그램을 나타낸다.
도 2c는 본 발명의 일부 실시형태들에 따른, 도 2e의 2 입력 NOR 구성에 대응하는 회로 다이어그램을 나타낸다.
도 2d는 본 발명의 일부 실시형태들에 따른, 확산 핀들 (201A) 이 n 타입 확산 재료로 형성되고, 확산 핀들 (201B) 이 p 타입 확산 재료로 형성되는, 도 2a의 레이아웃을 나타낸다.
도 2e는 본 발명의 일부 실시형태들에 따른, 확산 핀들 (201A) 이 p 타입 확산 재료로 형성되고, 확산 핀들 (201B) 이 n 타입 확산 재료로 형성되는 도 2a의 레이아웃을 나타낸다.
도 2f는 본 발명의 일부 실시형태들에 따른, 게이트 전극 구조들이 실질적으로 셀의 상부 및 셀의 하부 상에 정렬된 그 단부들을 갖는, 도 2a의 레이아웃의 변형을 나타낸다.
도 2g는 본 발명의 일부 실시형태들에 따른, met1 상호접속 구조로부터 셀의 상부 및 및 셀의 하부의 전력 레일 아래의 수평 국부적 (local) 상호접속으로 연장하도록 컨택들이 형성되는, 도 2a의 레이아웃의 변형을 나타낸다.
도 2h는 본 발명의 일부 실시형태들에 따른, 2 개의 상이한 확산 핀 피치들이 사용되는, 도 2a의 셀의 변형을 나타낸다.
도 2i는 본 발명의 일부 실시형태들에 따른, 셀의 상부 및 하부의 전력 레일 아래의 수평 국부적 상호접속 구조들 및 확산 핀들이 전력 레일들로서 작용하는 met1 상호접속 구조의 전체 폭까지 연장하는, 도 2a의 레이아웃의 변형을 나타낸다.
도 3은 본 발명의 일부 실시형태들에 따른, met1 전력 레일들이 수직 국부적 상호접속에 접속되어, met1 전력 레일들이 국부적 전원들로서 작용하는, 도 2a의 레이아웃의 변형을 나타낸다.
도 4는 본 발명의 일부 실시형태들에 따른, 2 차원적으로 변화하는 met1 상호접속 구조가 인트라 셀 라우팅을 위한 셀 내에서 사용되는, 도 2a의 레이아웃의 변형을 나타낸다.
도 5는 본 발명의 일부 실시형태들에 따른, met1 전력 레일들이 수직 국부적 상호접속에 접속되고, 2 차원적을 변화하는 met1 상호접속 구조가 인트라 셀 라우팅을 위한 셀 내에서 사용되는, 도 2a의 레이아웃의 변형을 나타낸다.
도 6은 본 발명의 일부 실시형태들에 따른, 고정된, 최소 폭의, 공유된 국부적 met1 전원들이, 인트라 셀 라우팅을 위한 셀 내에서 2 차원적으로 변화하는 met1 상호접속 구조를 따라 사용되는, 도 2a의 레이아웃의 변형을 나타낸다.
도 7은 본 발명의 일부 실시형태들에 따른, 셀에서 하드 접속들을 갖는 공유된 국부적 및 전역적 전원들, 및 인트라 셀 라우팅을 위한 셀 내에서 2 차원적으로 변화하는 met1 상호접속 구조를 갖는, 도 2a의 레이아웃의 변형을 나타낸다.
도 8a는 본 발명의 일부 실시형태들에 따른, 라우팅 혼잡을 용이하게 하기 위해 동일한 타입의 확산 핀들 사이에 입력 핀들이 배치되고, 일부 확산 핀들이 상호접속 전도체들로서 사용되는, 일 예의 표준 셀의 레이아웃을 나타낸다.
도 8b 본 발명의 일부 실시형태들에 따른, 2 개의 상이한 게이트 전극 피치들이 사용되는, 도 8a의 변형을 나타낸다.
도 8c는 본 발명의 일부 실시형태들에 따른, 도 8a의 레아이웃의 회로 도식도를 나타낸다.
도 9a는 본 발명의 일부 실시형태들에 따른, 확산 핀들이 상호접속 전도체로사 사용되는 일 예의 표준 셀 레이아웃을 나타낸다.
도 9b는 본 발명의 일부 실시형태들에 따른, 3 세트의 크로스 커플형 트랜지스터들이 식별되는, 도 9a의 레이아웃을 나타낸다.
도 9c는 본 발명의 일부 실시형태들에 따른, 도 9a의 회로 도식도를 나타낸다.
도 10은 본 발명의 일부 실시형태들에 따른, 게이트 전극 컨택들이 실질적으로 확산 핀들 상부에 위치되는, 일 예의 표준 셀 레이아웃을 나타낸다.
도 11은 본 발명의 일부 실시형태들에 따른, 확산 핀들을 구현하는 일 예의 셀 레이아웃을 나타낸다.
도 12a/b는 본 발명의 일부 실시형태들에 따른, 최소 폭 met1 전력 레일들을 갖는 도 11의 레이아웃의 변형을 나타낸다.
도 13a/b는 본 발명의 일부 실시형태들에 따른, 국부적 상호접속 및 게이트 전극 구조들로부터 met1로의 컨택들을 갖지 않는, 도 12a/b의 레이아웃의 변형을 나타낸다.
도 14a/b는 본 발명의 일부 실시형태들에 따른, 전력 레일들을 포함하는, 동일한 피치 상에서 그리고 동일한 폭의 모든 met1 구조들을 갖는, 최소 폭 met1 전력 레일들을 갖는, 도 11의 레이아웃의 변형을 나타낸다.
도 15a/b는 본 발명의 일부 실시형태들에 따른, 실장된 (populated) met1 라우팅 구조들을 가져서 각각의 (y) 위치가 met1 구조를 갖는, 도 14a/b의 레이아웃의 변형을 나타낸다.
도 16a/b는 본 발명의 일부 실시형태들에 따른, p 타입 확산 핀들 사이에 배치된 게이트 전극 구조 컨택들을 갖는, 도 11의 레이아웃의 변형을 나타낸다.
도 17a/b는 본 발명의 일부 실시형태들에 따른, 확산 핀들을 구현하는 일 예의 셀 레이아웃을 나타낸다.
도 18a/b는 본 발명의 일부 실시형태들에 따른, 컨택들이 수평 국부적 상호접속에 접속하고, 수평 국부적 상호접속들이 수직 국부적 상호접속에 직접 접속하는, 도 17a/b의 레이아웃의 변형을 나타낸다.
도 19a/b는 본 발명의 일부 실시형태들에 따른, 국부적 상호접속으로의 전력 레일 컨택이 공유되지 않으며, 전력 레일들 아래에 공유된 국부적 상호접속이 없는, 도 17a/b의 레이아웃의 변형을 나타낸다.
도 20a/b는 본 발명의 일부 실시형태들에 따른, 셀 경계에 관하여 1/2 피치 확산 핀 만큼 확산 핀들이 오프셋되는, 도 19a/b의 레이아웃의 변형을 나타낸다.
도 21a/b는 본 발명의 일부 실시형태들에 따른, 확산 핀들의 네거티브 수직 국부적 상호접속 오버랩 및 최소 폭 전력 레일들을 갖는, 도 20a/b의 레이아웃의 변형을 나타낸다.
도 22a/b는 본 발명의 일부 실시형태들에 따른, 최소 폭 전력 레일들, 전력 레일들 아래의 공유되지 않은 국부적 상호접속 또는 확산 핀들, 및 p 핀들과 n 핀들 사이에서 큰 스페이스를 갖는, 도 17a/b의 레이아웃의 변형을 나타낸다.
도 23a/b는 본 발명의 일부 실시형태들에 따른, 도 17a/b의 레이아웃의 변형을 나타낸다.
도 24a/b는 본 발명의 일부 실시형태들에 따른, 도 23a/b의 레이아웃의 변형을 나타낸다.
도 25a/b는 본 발명의 일부 실시형태들에 따른, 셀의 높이가 2배인, 도 23a/b의 레이아웃의 변형을 나타낸다.
도 26a/b는 본 발명의 일부 실시형태들에 따른, 확산 핀들을 구현하는 일 예의 셀 레이아웃을 나타낸다.
도 27a/b는 본 발명의 일부 실시형태들에 따른, 도 26a/b의 레이아웃의 변형을 나타낸다.
도 28a/b는 본 발명의 일부 실시형태들에 따른, 확산 핀들을 구현하는 일 예의 셀 레이아웃을 나타낸다.
도 29a/b는 본 발명의 일부 실시형태들에 따른, n 타입 트랜지스터들의 2개의 게이트 전극 구조들 사이에 국부적 상호접속 구조들이 존재하지 않는, 도 28a/b의 레이아웃의 변형을 나타낸다.
도 30a/b는 본 발명의 일부 실시형태들에 따른, 확산 핀들을 구현하는 일 예의 셀 레이아웃을 나타낸다.
도 31a는 본 발명의 일부 실시형태들에 따른, 게이트 전극 및 국부적 상호접속 라인 단부 갭들이 실질적으로 확산 핀들 사이에 집중되는, 일 예의 sdff 셀 레이아웃을 나타낸다.
도 31b는 본 발명의 일부 실시형태들에 따른, 국부적 상호접속 라인 단부 갭들이 실질적으로 동그라미친 확산 핀들 사이에 집중되는, 도 31a의 일 예의 sdff 셀 레이아웃을 나타낸다.
도 31c는 본 발명의 일부 실시형태에 따른, 확산 핀 단부들이 x 방향에서 서로 오버랩하는 2 개의 인접 게이트 전극 구조들 사이의 영역의 주석을 갖는, 도 31a 및 도 31b의 일 예의 sdff 셀 레이아웃을 나타낸다.
도 32는 본 발명의 일부 실시형태들에 따른, 모든 컨택층 구조들이 확산 핀들 사이에 배치되는, 일 예의 레이아웃을 나타낸다.
도 33 및 도 34는 본 발명의 일부 실시형태들에 따른, 모든 컨택층 구조들이 확산 핀들 상에 배치되는, 예시의 레이아웃들을 나타낸다.
도 35a/b는 내지 도 47a/b는 본 발명의 일부 실시형태들에 따른, 모든 내부 노드들이 p 타입과 n 타입 사이에 접속을 갖는 것을 필요로 하는, 양자의 로직 경로들에 송신 게이트를 갖는 크로스 커플 트랜지스터 구성을 나타낸다.
도 35c는 본 발명의 일부 실시형태들에 따른, 도 35a/b 내지 도 47a/b 및 도 63a/b 내지 도 67a/b의 레이아웃들의 회로 도식도를 나타낸다.
도 48a/b 내지 도 57a/b는 본 발명의 일부 실시형태들에 따른, 대형 트랜지스터들을 갖는 로직 경로에서의 송신 게이트 및 다른 경로들에서의 3-상태 게이트를 갖는 크로스 커플 트랜지스터 구성들을 나타낸다.
도 48c는 본 발명의 일부 실시형태들에 따른, 도 48a/b 내지 도 58a/b의 레이아웃의 회로 도식도를 나타낸다.
도 58a/b 내지 도 59a/b는 본 발명의 일부 실시형태들에 따른, 소형 트랜지스터들을 갖는 로직 경로에서의 송신 게이트 및 다른 경로들에서의 3-상태 게이트를 갖는 크로스 커플 트랜지스터 구성들을 나타낸다.
도 59c는 본 발명의 일부 실시형태들에 따른, 도 59a/b의 레이아웃의 회로 도식도를 나타낸다.
도 60a/b 내지 도 62a/b는 본 발명의 일부 실시형태들에 따른, 양자의 로직 경로들에서 3-상태 게이트를 갖는 크로스 커플 트랜지스터 구성들을 나타낸다.
도 60c는 본 발명의 일부 실시형태들에 따른, 도 60a/b 내지 도 62a/b 및 도 68a/b 내지 도 69a/b의 레이아웃의 회로 도식도를 나타낸다.
도 63a/b 내지 도 67a/b는 본 발명의 일부 실시형태들에 따른, 모든 내부 노드들이 p 타입과 n 타입 사이에 접속을 갖는 것을 필요로 하는, 양자의 로직 경로들에서 송신 게이트를 갖는 크로스 커플 트랜지스터 구성들을 나타낸다.
도 68a/b 내지 도 69a/b는 본 발명의 일부 실시형태들에 따른, 양자의 로직 경로들에서 3-상태 게이트를 갖는 크로스 커플 트랜지스터 구성들을 나타낸다.
도 70a는 본 발명의 일부 실시형태들에 따른, 제한된 게이트 레벨 레이아웃 아키텍쳐 내에 정의된 게이트 전극 트랙들 (70-1A 내지 70-1E) 의 일 예를 나타낸다.
도 70b는 본 발명의 일부 실시형태들에 따른, 다수의 예시적인 게이트 레벨 피쳐들 (7001-7008) 이 정의된, 도 70a의 예시의 제한된 게이트 레벨 레이아웃 아키텍쳐를 나타낸다.
도 71a/b 내지 도 77a/b는 본 발명의 일부 실시형태들에 따른, 3-상태 및 송신 게이트 기반 크로스 커플형 회로 구조들을 사용하는 다수의 예의 SDFF 회로 레이아웃들을 나타낸다.
도 71c는 본 발명의 일부 실시형태들에 따른, 도 71a/b 및 도 77a/b 의 레이아웃들의 회로 도식도를 나타낸다.
도 72c는 본 발명의 일부 실시형태들에 따른, 도 72a/b 내지 도 76a/b의 레이아웃의 회로 도식도를 나타낸다.
다음의 기재에서, 다수의 특정 상세들이 본 발명의 완전한 이해를 제공하기 위해 기술된다. 하지만, 본 발명은 이러한 특정 상세들의 일부 또는 전부 없이도 실시될 수 있음이 당업자에게 명백하다. 다른 예시들에 있어서, 주지된 공정 동작들은 본 발명을 불필요하게 모호하게 하지 않도록 상세하게 설명되지 않는다. 또한, 본 명세서에 제시된 주어진 도면에 도시된 다양한 회로 및/또는 레이아웃 피쳐들은 본 명세서에 제시된 다른 도면들에 도시된 다른 회로 및/또는 레이아웃 피쳐들과 조합하여 사용될 수 있음을 이해해야 한다.
"핀펫 (finfet) " 은 수직 실리콘 섬, 즉 핀 (fin) 으로 구성되는 트랜지스터이다. 핀펫 트랜지스터는 또한 3중 게이트 트랜지스터로서 지칭될 수 있다. 본 명세서에서 사용되는 바와 같이 용어 "핀펫" 트랜지스터는 하부층 기판으로부터 상방으로 돌출하는 확산 구조를 갖는 임의의 트랜지스터 구성을 지칭한다. 도 1a 및 도 1b는 본 발명의 일부 실시형태들에 따른, 핀펫 트랜지스터 (100) 의 일 예의 레이아웃도를 나타낸다. 핀펫 트랜지스터 (100) 는 확산 핀 (102) 및 게이트 전극층 (104) 으로 구성된다. 확산 핀 (102) 은 도 1b에 나타낸 바와 같이 기판 (105) 으로부터 상방으로 수직으로 돌출한다. 게이트 산화물층 (106) 은 확산 핀 (102) 과 게이트 전극층 (104) 사이에 배치된다. 확산 핀 (102) 은 p 타입 트랜지스터 또는 n 타입 트랜지스터 중 어느 하나를 형성하도록 도핑될 수도 있다. 확산 핀 (102) 을 피복하는 게이트 전극층 (104) 의 부분이 핀펫 트랜지스터 (100) 의 게이트 전극을 형성한다. 이에 따라, 핀펫 트랜지스터 (100) 의 게이트 전극은 확산 핀 (102) 의 3개 이상의 측면들 상에 존재할 수 있고, 이에 의해 비 핀펫 트랜지스터에서와 같이 하나의 측면으로부터와는 대조적으로, 3개 이상의 측면들로부터 핀펫 트랜지스터 채널의 제어를 제공한다. 또한, 일부 실시형태들에서, 핀펫 트랜지스터는 게이트 산화물층 (106) 및 게이트 전극층 (104) 이 또한 확산 핀 (102) 밑으로 연장하는 "랩-어라운드(wrap-around)" 로서 형성된다.
도 1a 및 도 1b에 도시된 예시의 핀펫 트랜지스터 (100) 는, 본 명세서에서 언급되는 바와 같이, 핀펫 트랜지스터가 설계되고 및/또는 제조될 수 있는 방식에 대한 어떠한 제한을 나타내는 것이 아니고 예시로서 제공된다는 것을 이해해야 한다. 구체적으로, 일부 실시형태들에서, 확산 핀 (예를 들어, 102) 은, 특히 Si (실리콘), SiGe (실리콘 저마늄), Ge (저마늄), InP (인듐 포스피드), CNT (카본 나노튜브), SiNT (실리콘 나노튜브), 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는, 상이한 재료들의 적층으로 형성될 수 있다. 게이트 산화물층 (106) 은 유전체 재료들의 많은 상이한 타입들로 형성될 수 있다. 예를 들어, 일부 실시형태들에서, 게이트 산화물층 (106) 은 실리콘 이산화물의 층 상의 하프늄 산화물의 층으로서 형성될 수도 있다. 다른 실시형태들에서, 게이트 산화물층 (106) 은 하나 이상의 다른 유전체 재료들로 형성될 수 있다. 일부 실시형태들에서, 게이트 전극층 (104) 은 많은 전기 전도성 재료들에 의해 형성될 수 있다. 예를 들어, 일부 실시형태들에서, 게이트 전극층 (104) 은 폴리실리콘으로 피복된 TiN (티타늄 질화물) 또는 TaN (탄탈륨 질화물) 의 막으로서 형성될 수 있다. 하지만, 다른 실시형태들에서, 게이트 전극층 (104) 이 다른 재료들에 의해 형성될 수 있음을 이해해야 한다.
또한, 도 1b의 예시의 확산 핀 (102) 이 수직 단면도 A-A 에서 기판 (105) 에 대해 실질적으로 수직으로 돌출하는 직사각형 구조를 갖는 것으로서 나타나 있지만, 확산 핀들 (102) 은 반도체 칩 상에 "가공된(as-fabricated)" 상태로서 기판 (105) 에 대해 실질적으로 수직으로 돌출하는 직사각형 구조를 가질 수도 있고 또는 갖지 않을 수도 있음을 이해해야 한다. 예를 들어, 일부 실시형태들에서, "가공된" 상태의 확산 핀들 (102) 은 수직 단면도 A-A 에서 더욱 삼각형 또는 피라미드와 같은 형상을 가질 수도 있다. 도 1c는 수직 단면도 A-A에서 확산 핀 (102) 이 더욱 피라미드 형상인 핀펫 트랜지스터 (100) 의 변형을 나타낸다. 도 1c에 도시된 바와 같이, 일부 실시형태들에서, 기판 (105) 으로부터 상방으로 연장하는 확산 핀들 (102) 의 측면들이 기판 (105) 에 대해 수직이 되지 않도록, 기판 (105) 에 대해 소정의 각도로 기판으로부터 상방으로 연장할 수도 있다. 또한, 기판 (105) 으로부터 상방으로 연장하는 확산 핀들 (102) 의 측면들과 기판 (105) 사이의 그러한 수직이 아닌 관계는 설계에 의해서일 수도 있으며 또는 공정의 결과에 의해서일 수도 있음을 이해해야 한다.
게다가, 일부 실시형태들에서, 기판 (105) 위의 확산 핀들 (102) 의 수직 돌출 거리는 반도체 칩의 영역에 걸쳐 실질적으로 같게 된다. 하지만, 일부 실시형태들에서, 일부 확산 핀들 (102) 은 반도체 칩의 하나 이상의 영역들에 걸쳐 기판 (105) 위에서 다중의 상이한 수직 돌출 거리들을 갖도록 설계되고 제조될 수도 있다. 핀펫 트랜지스터 (100) 의 채널 면적은 기판 (105) 위의 확산 핀 (102) 수직 돌출 거리의 함수이기 때문에, 그러한 기판 (105) 위의 확산 핀 (102) 수직 돌출 거리의 변수는 반도체 칩 상의 다른 것들에 대해 선택된 핀펫 트랜지스터들 (100) 의 구동 강도를 조정하기 위해 사용될 수 있다. 일 예에 있어서, 확산 핀 (102) 높이에서의 선택적 변수는 제조 동안 확산 핀 (102) 구조들의 선택적 식각/과도 식각을 통해 제공될 수 있다.
도 1d는 본 발명의 일부 실시형태들에 따른, 상부에 다수의 핀펫 트랜지스터들 (100) 이 형성된 기판 (105) 의 개략적인 수직 단면도를 나타낸다. 핀펫 트랜지스터들 (100) 의 제조 동안, 코어들 (107) 이 형성되어 코어들 (107) 의 각각에 대한 측면 스페이서들 (109) 의 형성을 용이하게 한다. 측면 스페이서들 (109) 은 하부에 놓인 핀펫 트랜지스터들 (100) 의 형성을 용이하게 하도록 마스킹 피쳐들로서 사용된다. 코어들 (107), 측면 스페이서들 (109) 및 핀펫 트랜지스터들은 병렬 방식으로, 즉 도 1d에 나타낸 페이지에서, 횡방향으로 연장한다는 것을 알아야 한다. 코어들 (107) 및 측면 스페이서들 (109) 은 최종 가공된 반도체 칩/디바이스에서는 존재하지 않도록 완전히 제거된다는 것을 알아야 한다. 핀펫 트랜지스터들 (100) 의 서로에 대한 상대적 스페이싱은 코어들 (107) 및 측면 스페이서들 (109) 의 사이즈들 및 스페이싱들의 함수이다.
도 1d는 폭 (Wb) 및 피치 (Pb) 를 갖는 코어들 (107) 을 나타낸다. 또한, 도 1d는 폭 (Ws) 을 갖는 측면 스페이서들 (109) 을 나타낸다. 핀펫 트랜지스터들 (100) 은 그 후 핀 피치들 (Ps1, Ps2) 의 교번 쌍을 갖는 것으로 특징화될 수 있으며, 여기서 Ps1은 주어진 코어 (107) 의 측면 스페이서들 (109) 사이의 평균 중심선-중심선 피치이고 (Ps1은 내부 핀 피치로서 지칭됨), Ps2는 인접하여 위치된 코어들 (107) 의 이웃하는 측면 스페이서들 (109) 사이의 평균 중심선-중심선 피치이다 (Ps2는 외부 핀 피치로서 지칭됨). 코어 (107) 폭 (Wb), 코어 (107) 피치 (Pb), 및 측면 스페이서 (109) 폭 (Ws) 의 각각에서 균일도를 가정하면, 내부 핀 피치 (Ps1) 는 코어 (107) 폭 (Wb) 과 측면 스페이서 (109) 폭 (Ws) 의 합과 같다. 그리고, 외부 핀 피치 (Ps2) 는 코어 (107) 피치 (Pb) 에서 코어 (107) 폭 (Wb) 와 측면 스페이서 (109) 폭 (Ws) 의 합을 뺀 것과 같다. 이에 따라, 코어 (107) 피치 (Pb), 코어 (107) 폭 (Wb) 및/또는 측면 스페이서 (109) 폭 (Ws) 의 각각이 달라짐에 따라, 내부 핀 핀치 (Ps1) 및 외부 핀 핀치 (Ps2) 모두가 달라지게 된다. 이로써, 주어진 "핀 피치" 에 대한 언급은 주어진 핀 피치의 평균을 지칭하며, 즉 핀 피치 (Ps_ave) 는 내부 핀 피치 (Ps1) 와 외부 핀 피치 (Ps2) 의 평균과 같고, 여기서 내부 핀 피치 (Ps1) 및 외부 핀 피치 (Ps2) 의 각각이 그들 자체의 평균이다.
도 1e는 본 발명의 일부 실시형태들에 따른, 내부 핀 핀치 (Ps1) 가 외부 핀 피치 (Ps2) 와 실질적으로 같은 피치 관계의 다이어그램을 나타낸다. 셀 높이 (Hc) 는 유리수만큼 곱한, 즉 정수들 (x 및 y) 의 비율만큼 곱한, 평균 핀 피치와 같으며, 여기서 x는 유리수의 분자이고, y는 유리수의 분모이다. 내부 핀 피치 (Ps1) 및 외부 핀 피치 (Ps2) 가 같은 도 1d의 경우, 평균 핀 피치는 각각의 Ps1 및 Ps2와 같다. 이에 따라, 셀 높이 (Hc) 는 유리수만큼 곱해진 내부 핀 피치 (Ps1) 또는 외부 핀 피치 (Ps2) 중 어느 하나와 같다. 유리수의 분모 (y) 는, 다수의 셀들이 셀 높이 (Hc) 의 방향으로, 즉 핀들의 종방향에 수직인 방향에서 인접하는 방식으로 위치될 때, 핀-투-셀 경계 스페이싱의 반복을 획득하기 위해 필요한 다수의 셀들을 표시한다는 것을 이해해야 한다. 또한, 유리수의 분자 (x) 가 유리수의 분모 (y) 로 균등하게 나눠질 수 있는 경우, 상부 및 하부 셀 경계들은, 내부 핀 피치 (Ps1) 및/또는 외부 핀 피치 (Ps2) 가 셀 경계와 정렬될 때 (맞춰질 때) 동일한 핀-투-셀 경계 스페이싱을 가질 수 있다.
도 1f는 본 발명의 일부 실시형태들에 따른, 유리수의 분모 (y) 가 2인, 도 1e의 핀 피치 관계 다이어그램의 변형을 나타낸다. 이에 따라, 도 1f에서, 핀-투-셀 경계 스페이싱이 2 개의 셀 높이들 (Hc) 마다 반복하게 된다. 또한, 도 1f의 예에서, 유리수의 분자 (x) 는 유리수의 분모 (y) 에 의해 균등하게 나눠질 수 없다. 이에 따라, 핀-투-셀 경계 스페이싱들의 상부 및 하부는, 내부 핀 피치 (Ps1) 및/또는 외부 핀 피치 (Ps2) 가 셀 경계에 정렬될 때 (맞춰질 때), 상이하게 된다.
도 1g는 본 발명의 일부 실시형태들에 따른, 유리수의 분모 (y) 가 3인, 도 1e의 핀 피치 관계 다이어그램의 변형을 나타낸다. 이에 따라, 도 1g에서 핀-투-셀 경계 스페이싱이 3 개의 셀 높이들 (Hc) 마다 반복되게 된다. 또한, 도 1g의 예에서, 유리수의 분자 (x) 는 유리수의 분모 (y) 에 의해 균등하게 나눠질 수 없다. 따라서, 핀-투-셀 경계 스페이싱들의 상부 및 하부는, 내부 핀 피치 (Ps1) 및/또는 외부 핀 피치 (Ps2) 가 셀 경계와 정렬될 때 (맞춰질 때) 상이하게 된다. 유리수가 셀 높이 (Hc) 의 방향에서 임의의 원하는 핀-투-셀 경계 스페이싱 빈도 및/또는 임의의 원하는 핀-투-셀 경계 스페이싱 사양을 획득하기 위해 필요한 임의의 방식으로 정의될 수 있다는 것을 알아야 한다.
도 1h는 본 발명의 일부 실시형태들에 따른, 내부 핀 피치 (Ps1) 및 외부 핀 피치 (Ps2) 가 상이한, 도 1e의 핀 피치 관계 다이어그램의 보다 일반화된 버전을 나타낸다. 본 예에서, 외부 핀 피치 (Ps2) 는 내부 핀 피치 (Ps1) 보다 크다. 셀 높이 (Hc) 가 유리수 (x/y) 에 의해 곱해진 평균 핀 피치 (Ps_ave) 와 같다는 것을 이해해야 하며, 여기서 x 및 y는 정수이다. 또한, 정수 (y) 는 셀 높이 (Hc) 의 방향에서 핀-투-셀 경계 스페이싱 반복 빈도를 나타낸다는 것을 이해해야 한다. 또한, 상부 및 하부 핀-투-셀 경계 스페이싱들은, 유리수 (x/y) 가 정수값으로 감소할 때, 즉 x가 y에 의해 균등하게 나눠질 수 있을 때, 서로 같다는 것을 이해해야 한다. 유리수 (x/y) 가 정수값으로 감소하지 않는다면, 주어진 셀의 상이한 핀 페이징 변수들은 셀 라이브러리에서 정의될 수도 있으며, 여기서 각각의 핀 페이징 변수는 주어진 셀에 대한 상이한 가능한 핀-투-셀 경계 스페이싱 관계에 대응한다. 또한, 주어진 셀에 대한 가능한 핀 페이징 변수들의 수는 그 최대 수학적으로 감소된 형태의 유리수 (x/y) 의 분모 (y) 와 같게 된다.
위에서 논의된 바와 같이, 도 1h는 본 발명의 일부 실시형태들에 따른 2개의 상이한 확산 핀 피치들 (Ps1 및 Ps2) 의 사용을 나타낸다. 보다 구체적으로, 도 1h에서, 인접하여 위치된 확산 핀 구조들의 2 쌍 마다가 작은 피치 (Ps1) 에 따라 배치된다. 일부 실시형태들에서, 큰 확산 핀 피치 (Ps2) 는 약 80㎚ 이고, 작은 확산 핀 피치 (Ps1) 는 약 60㎚ 이다. 하지만, 다른 실시형태들에서, 작은 확산 핀 피치 (Ps1) 가 임의의 사이즈일 수도 있고, 큰 확산 핀 피치 (Ps2) 가 임의의 사이즈일 수도 있음을 이해해야 한다. 일부 실시형태들은 주어진 셀 또는 블록 내에서 2개의 확산 핀 피치들보다 큰 피치들을 이용할 수 있음을 이해해야 한다. 그리고, 일부 실시형태들은 주어진 셀 또는 블록 내에서 단일 확산 핀 피치를 이용할 수도 있다. 또한, 반도체 디바이스의 임의의 층, 또는 그 부분은, 확산 핀 피치(들) 에 관하여 본 명세서에 기재된 것과 유사한 방식으로 형성될 수 있다. 예를 들어, 반도체 디바이스의 상위 레벨 상호접속층 또는 국부적 상호접속층, 또는 그 부분은, 확산 핀 피치(들)에 관하여 본 명세서에 기재된 것과 유사한 방식으로 하나 이상의 대응하는 피치(들) 상에 형성된 상호접속 전도성 구조들을 포함할 수 있다.
트랜지스터 스케일링은 게이트 산화물 제한들 및/또는 소스/드레인 누설 스케일링 이슈로 인하여, 45㎚ 임계 치수 미만으로 지체되고 있다. 핀펫 트랜지스터는 3개의 측면들로부터 핀펫 트랜지스터의 채널을 제어함으로써 이러한 이슈들을 경감시킨다. 핀펫 트랜지스터의 채널에서 증가된 전계들은 I-on (온 구동 전류) 및 I-off (서브-임계 누설 전류) 사이의 관계를 향상시킨다. 핀펫 트랜지스터들은 22㎚ 임계 치수 이하에서 채용될 수 있다. 하지만, 수직 돌출로 인하여, 핀펫 트랜지스터들은 다양한 회로 레이아웃들에서 한정된 배치를 가질 수 있다. 가령, 한정들 중에서도, 핀펫-투-핀펫 최소 스페이싱이 필요할 수도 있고 및/또는 핀펫-투-핀펫 최소 피치가 필요할 수도 있다. 본 명세서에서는 레이아웃 스케일링을 보완하는 방식으로 핀펫 트랜지스터들을 사용하는 셀 레이아웃들에 대한 실시형태들이 개시된다.
본 명세서에서 언급된 바와 같이, 셀은 로직 함수의 추상적 개념을 나타내며, 로직 함수를 구현하기 위한 하위 레벨 집적 회로 레이아웃들을 요약한다. 주어진 로직 함수는 다중셀 변형들로 나타낼 수 있음을 이해해야 하며, 여기서 셀 변형은 피쳐 사이즈, 성능 및 프로세스 보상 기법 (PCT) 프로세싱에 의해 구별될 수도 있다. 예를 들어, 주어진 로직 함수에 대한 다중 셀 변형들은 전력 소모, 신호 타이밍, 전류 누설, 칩 면적, OPC (광학 근접 보정), RET (레티클 강화 기술) 등에 의해 구별될 수도 있다. 각각의 셀 기재는 셀의 로직 함수를 구현하기 위해 필요한 바와 같이, 칩의 연관된 수직 컬럼 내에서 칩의 각각의 레벨 (또는 층) 에서 셀에 대한 레이아웃들을 포함한다는 것을 또한 이해해야 한다. 보다 구체적으로, 셀 기재는 기판 레벨 위로부터 특정 상호접속 레벨까지 연장하는 칩의 각각의 레벨에서 셀에 대한 레이아웃들을 포함한다.
도 2a는 본 발명의 일부 실시형태들에 따른, 핀펫 트랜지스터들을 포함하는 예시의 셀 레이아웃을 나타낸다. 셀 레이아웃은, 다수의 확산 핀들 (201A/201B) 이 핀펫 트랜지스터들 및 연관된 접속들의 후속 형성을 위해 정의된 확산 레벨을 포함한다. 일부 실시형태들에서, 도시된 바와 바와 같은 레이아웃 상태에서, 확산 핀들 (201A/201B) 은 선형 형상화된다. 확산 핀들 (201A/201B) 은 서로 평행하게 배열되어, 그 길이들이 제 1 방향 (x) 으로 연장하고, 그 폭들은 제 1 방향 (x) 에 수직인 제 2 방향 (y) 으로 연장한다.
도 2a에 도시된 바와 같은 일부 실시형태들에서, 확산 핀들 (201A/201B) 은 제 2 방향 (y) 에서 측정된 바와 같이, 고정된 종방향 중심선-종방향 중심선 피치 (203) 에 따라 배치된다. 본 실시형태에서, 확산 핀들 (201A/201B) 의 피치 (203) 는 제 2 방향 (y) 에서 측정된 바와 같은 셀 높이와 관련될 수도 있어서, 확산 핀 피치 (203) 가 셀 경계들에 걸쳐 연속될 수 있다. 도 2a에서, 셀 접합부 에지들은 확산 핀들 (201A/201B) 에 평행하게 제공되는 셀 경계들을 나타낸다. 일부 실시형태들에서, 다중의 이웃하는 셀들에 대한 확산 핀들이 공통 전역적 (global) 확산 핀 피치에 따라 배치되게 되고, 이에 의해 다중 셀들에서 확산 핀들의 칩 레벨 제조를 용이하게 한다.
다른 실시형태들이 주어진 셀 내에서 또는 셀들의 집합 사이에서 다중 확산 핀 피치들을 사용할 수도 있다. 예를 들어, 도 2h는 본 발명의 일부 실시형태들에 따른, 2개의 상이한 확산 핀 피치들 (203 및 205) 가 사용되는, 도 2a의 셀의 변형을 나타낸다. 일부 실시형태들에서, 확산 핀들 (201A/201B) 은 하나 이상의 종방향 중심선-종방향 중심선 피치들에 따라 배치될 수 있고, 또는 종방향 중심선-종방향 중심선 스페이싱에 관하여 한정되지 않은 방식으로 배치될 수도 있다. 또한, 일부 실시형태들에서, 확산 핀들 (201A/201B) 은 주어진 피치에 따라 배치될 수 있고, 일부 피치 위치들은 확산 핀 배치에 관하여 비어있을 수도 있다. 게다가, 일부 실시형태들에서, 확산 핀들은 셀 내의 주어진 확산 핀 피치 위치에서 한줄로 이격된 방식으로 배치될 수 있다.
본 명세서에 제시된 각각의 도면에서, 각각의 확산 핀, 예를 들어, 도 2a의 확산 핀들 (201A/201B) 은 n 타입 확산 재료 또는 p 타입 확산 재료 중 어느 하나이다. 또한, 특정 셀 구현에 의존하여, 확산 핀들의 재료 타입은 상이한 셀 로직 함수를 획득하기 위해 교환될 수도 있다. 이에 따라, 표기법 typ1_diff 및 type2_diff 는 상이한 핀들에 대한 상이한 재료 타입들을 지칭하기 위해 도면들에서 사용된다. 예를 들어, type1_diff 재료가 n 타입 재료이면, type2_diff 재료는 p 타입 재료이며, 그 역 또한 마찬가지이다.
셀 레이아웃은 또한 다수의 선형 형상의 게이트 전극 구조들 (207) 을 포함한다. 선형 형상의 게이트 전극 구조들 (207) 은 확산 핀들 (201A/201B) 에 실질적으로 수직인 방향, 즉 제 2 방향 (y) 으로 연장한다. 제조될 때, 선형 형상의 게이트 전극 구조들 (207) 은 확산 핀들 (201A/201B) 상부를 둘러싸서 핀펫 트랜지스터들의 게이트 전극들을 형성한다. 적절한 게이트 전극 산화물 재료가, 확산 핀들 (201A/201B) 과 그 상부에 형성된 게이트 전극 구조들 (207) 사이에 배치, 즉 위치/성막된다는 것을 이해해야 한다.
일부 실시형태들에서, 선형 형상의 게이트 전극 구조들 (207) 은 인접하여 위치된 게이트 전극 구조들 (207) 의 종방향 중심선들 사이에서 제 1 방향 (x) 으로 측정된 고정된 게이트 피치 (209) 에 따라서 배치된다. 일부 실시형태들에서, 게이트 피치 (209) 는 제 1 방향 (x) 으로 측정된 셀 폭과 관련되어, 게이트 피치가 셀 경계들에 걸쳐서 계속될 수 있다. 따라서, 일부 실시형태들에서, 다중의 이웃하는 셀들에 대한 게이트 전극 구조들 (207) 은 공통 전역적 게이트 피치에 따라 배치될 수 있고, 이로써 다중 셀들에서 선형 형상의 게이트 전극 구조들 (207) 의 칩 레벨 제조를 용이하게 한다.
주어진 셀에서 게이트 피치 위치들의 일부가 게이트 전극 구조들 (207) 에 의해 점유될 수도 있지만, 주어진 셀에서 다른 게이트 피치 위치들은 비어진 채로 있다는 것을 이해해야 한다. 또한, 다중 게이트 전극 구조들 (207) 은 주어진 셀 내에서 게이트 전극 피치 위치들 중 임의의 위치를 따라 한줄로 이격된 방식으로 배치된다. 일부 실시형태들에서, 게이트 전극 구조들 (207) 은 하나 이상의 피치들에 따라 배치될 수 있고 또는 게이트 피치에 관하여 한정되지 않은 방식으로 배치될 수 있다는 것을 또한 이해해야 한다.
셀 레이아웃은 또한 다수의 수평 선형 형상의 국부적 상호접속 구조들 (lih)(211), 및/또는 다수의 수직 선형 형상의 국부적 상호접속 구조들 (liv)(213) 을 포함할 수 있다. 수직 국부적 상호접속 구조들 (213) 은 게이트 전극 구조들 (207) 에 평행하게 배향된다. 수평 국부적 상호접속 구조들 (211) 은 확산 핀들 (201A/201B) 에 평행하게 배향된다. 일부 실시형태들에서, 수직 국부적 상호접속 구조들 (213) 의 배치는 게이트 전극 구조들 (207) 의 배치로부터 게이트 피치의 1/2 만큼 페이즈가 벗어나도록 정의된다. 이로써, 본 실시형태에서, 각각의 수직 국부적 상호접속 구조 (213) 는, 이웃하는 게이트 전극 구조들 (207) 이 게이트 피치 상에 위치될 때, 이웃하는 게이트 전극 구조들 (207) 사이에 집중된다. 이에 따라, 본 실시형태에서, 인접하여 배치된 수직 국부적 상호접속 구조들 (213) 은 국부적 게이트 피치 또는 전역적 게이트 피치와 같은 센터-투-센터 스페이싱을 가지게 되며, 여기서 국부적 게이트 피치는 주어진 셀 내에 적용되고, 전역적 게이트 피치는 다중 셀들에 걸쳐 적용된다.
일부 실시형태들에서, 수평 국부적 상호접속 구조들 (211) 의 배치는 확산 핀들 (201A/201B) 의 배치로부터 1/2 만큼 페이즈가 벗어나도록 정의된다. 이로써, 본 실시형태에서, 수평 국부적 상호접속 구조 (213) 는, 이웃하는 확산 핀들 (201A/201B) 이 확산 핀 피치 상에 위치될 때, 이웃하는 확산 핀들 (201A/201B) 사이에 집중될 수 있다. 이에 따라, 본 실시형태에서, 인접하여 배치된 수평 국부적 상호접속 구조들 (211) 은 국부적 확산 핀 피치 또는 전역적 확산 핀 피치와 같은 중심-투-중심 스페이싱을 가지게 되며, 여기서 국부적 확산 핀 피치는 주어진 셀 내에 적용되고, 전역적 확산 핀 피치는 다중 셀들에 걸쳐 적용된다.
일부 실시형태들에서, 셀 레이아웃은 또한 다수의 선형 형상의 금속1 (met1) 상호접속 구조들 (215) 을 포함한다. met1 상호접속 구조들 (215) 은 확산 핀들 (201A/20B) 에 평행하고 게이트 전극 구조들 (207) 에 수직으로 배향된다. 일부 실시형태들에서, met1 상호접속 구조들 (215) 의 배치는 확산 핀들 (201A/201B) 의 배치로부터 확산 핀 피치의 1/2 만큼 페이즈가 벗어나도록 정의된다. 이로써, 본 실시형태에서, 각각의 met1 상호접속 구조 (215) 는, 높은 칩레벨일지라도, 그 이웃하는 확산 핀들이 확산 핀 피치 상에 위치될 때, 그 이웃하는 확산 핀들 사이에 집중된다. 이에 따라, 본 실시형태에서, 인접하여 배치된 met1 상호접속 구조들 (215) 은 국부적 확산 핀 피치 또는 전역적 확산 핀 핀치와 같은 중심-투-중심 스페이싱을 가지게 되며, 여기서, 국부적 확산 핀 피치는 주어진 셀 내에 적용되고, 전역적 확산 핀 피치는 다중 셀들에 걸쳐 적용된다. 일부 실시형태들에서, met1 상호접속 구조 (215) 피치 및 이에 따른 확산 트랙 피치는, 단일 노광 리소그라피 한계, 예를 들어 193㎚ 파장 광 및 1.35NA에 대하여 80㎚ 로 설정된다. 본 실시형태에서, met1 상호접속 구조들 (215) 을 제조하는데 이중 노광, 즉 다중 패터닝이 필요하지 않다. 다른 실시형태들은 확산 핀들 (201A/201B) 에 수직이고 게이트 전극 구조들 (207) 에 평행하게 배향된 met1 상호접속 구조들 (215) 을 사용할 수 있음을 이해해야 한다.
셀 레이아웃은 또한 다양한 met1 상호접속 구조들 (215) 을 다양한 국부적 상호접속 구조들 (211/213) 및 게이트 전극 구조들 (207) 에 접속시키도록 정의된 다수의 컨택들 (217) 을 포함함으로써, 셀의 로직 함수를 구현하는데 필요한 것으로서 다양한 핀펫 트랜지스터들 사이에 전기적 접속을 제공한다. 일부 실시형태들에서, 컨택들 (217) 은 단일 노광 리소그라피 한계들을 충족하도록 정의된다. 예를 들어, 일부 실시형태들에서, 컨택들 (217) 이 접속하게 되는 레이아웃 피쳐들은 컨택들 (217) 의 단일 노광 제조를 가능하게 하도록 충분히 이격된다. 가령, met1 상호접속 구조들 (215) 은, 컨택들 (217) 을 수용하는 그 라인 단부들이 컨택들 (217) 을 또한 수용하는 이웃하는 met1 상호접속 구조 (215) 라인 단부들로부터 충분히 이격되도록 정의되어, 컨택들 (217) 사이의 스페이스 근접성이 컨택들 (217) 의 단일 노광 리소그라피를 가능하게 하기에 충분히 크다. 일부 실시형태들에서, 이웃하는 컨택들 (217) 은 게이트 피치의 적어도 1.5 배만큼 서로 이격된다. 라인 단부 컷팅 및 연관된 이중 노광 리소그라피의 증가된 비용은 met1 상호접속 구조들 (215) 의 대향하는 라인 단부들을 충분히 이격시킴으로써 제거될 수 있음을 알아야 한다. 금속층들 상의 컨택 분리 및 라인 단부 분리는, 제조 프로세스에서 이루어지는 선택들에 따라, 일부 실시형태들에서 서로 독립적일 수 있음을 이해해야 한다.
일부 실시형태들에서, 셀 레이아웃은 또한 다수의 선형 형상의 금속 2 (met2) 상호접속 구조들 (219) 을 포함한다. met2 상호접속 구조들 (219) 은 게이트 전극들 (207) 에 평행하고 확산 핀들 (201A/201B) 에 수직으로 배향된다. met2 상호접속 구조들 (219) 은, 셀의 로직 함수를 구현하는데 필요한 것으로서, 비아 1 구조들 (v1)(221) 에 의해 met1 상호접속 구조들 (215) 에 물리적으로 접속될 수 있다. 도 2a의 예시의 셀이 게이트 전극 구조들 (207) 에 수직인 종방향 방식으로 연장하는 met1 상호접속 구조들 (219) 및 게이트 전극 구조들 (207) 에 평행한 종방향 방식으로 연장하는 met2 상호접속 구조들 (219) 을 나타내지만, 다른 실시형태들에서, met1 상호접속 구조들 (219) 및 met2 상호접속 구조들 (219) 은 게이트 전극 구조들 (207) 에 대하여 임의의 배향으로 연장하도록 정의될 수 있음을 이해해야 한다. 다른 실시형태들은 게이트 전극들 (207) 에 수직이고 확산 핀들 (201A/201B) 에 평행하게 배향된 met2 상호접속 구조 (219) 를 사용할 수 있음을 이해해야 한다.
도 2a의 셀은 실질적으로 정렬된 입력 게이트 전극들, 즉 방향 (y) 으로 함께 정렬된 중앙의 3개의 게이트 전극 구조들 (207) 을 갖는 다중 입력 로직 게이트를 나타낸다. type1 및 type2의 확산 핀들에 대한 확산 재료 타입의 할당에 의존하여, 도 2a의 셀은 상이한 로직 함수를 가질 수 있다. 예를 들어, 도 2d는 확산 핀들 (201A) 이 n 타입 확산 재료로 형성되고, 확산 핀들 (201B) 이 p 타입 확산 재료로 형성되는, 도 2a의 레이아웃을 나타낸다. 도 2d의 레이아웃은 2 입력 NAND 게이트의 레이아웃이다. 도 2b는 도 2d의 2 입력 NAND 구성에 대응하는 회로 다이어그램을 나타낸다. 도 2e는 확산 핀들 (201A) 이 p 타입 확산 재료로 형성되고, 확산 핀들 (201B) 이 n 타입 확산 재료로 형성되는 도 2a의 레이아웃을 나타낸다. 도 2e의 레이아웃은 2 입력 NOR 게이트의 것이다. 도 2c는 도 2e의 2 입력 NOR 구성에 대응하는 회로 다이어그램이다. 도 2b 내지 도 2e에서, 각각의 P1 및 P2는 각각의 p 타입 트랜지스터 (예를 들어, PMOS 트랜지스터) 를 식별하고, 각각의 N1 및 N2는 n 타입 트랜지스터 (예를 들어, NMOS 트랜지스터) 를 식별하고, 각각의 A 및 B 는 각각의 입력 노드를 식별하며, Q는 출력 노드를 식별한다. p 타입 트랜지스터들, n 타입 트랜지스터들, 입력 노드들 및 출력 노드들에 대한 유사한 표기법은 본 명세서의 다른 도면들에서도 사용됨을 이해해야 한다.
상기에 기초하여, 주어진 셀 레이아웃의 로직 함수는 확산 핀들의 재료 타입을 교환함으로써 변화될 수 있음을 이해해야 한다. 이에 따라, 본 명세서에서 제시된 각각의 셀 레이아웃에 대하여, 다중 로직 함수들은 확산 핀들에 대한 p 타입 및 n 타입 재료의 할당에 의존하여 나타낼 수 있음을 이해해야 한다.
도 3 내지 도 7 및 도 11 내지 도 29는 본 발명의 일부 실시형태들에 따른, 도 2a의 레이아웃에 대한 변형을 나타낸다. 이에 따라, 도 3 내지 도 7 및 도 11 내지 도 29에 표시된 셀들의 각각은, type1_diff 및 type2_diff 확산 핀들에 대한 p 타입 및 n 타입 재료의 할당에 의존하여, 2 입력 NAND 게이트 또는 2 입력 NOR 게이트 중 어느 하나를 나타낸다. 도 2a 내지 도 7 및 도 11 내지 도 29에 나타낸 셀 레이아웃들의 각각은 다음의 피쳐들을 갖는다:
· 모든 입력 전극들이 실질적으로 정렬되는 다중 입력 로직 게이트,
· 국부적 확산 핀층 전원,
· 전역적 상위 레벨 상호접속 전원, 및
· 게이트 전극을 수직 국부적 상호접속에 접속시키고, 컨택 배치에서 유연성을 크게 함으로써 컨택층들의 제조능력 개선을 돕는데 사용된 수평 상호접속.
도 2a 내지 도 7 및 도 11 내지 도 29에서 각각의 레이아웃은 동일한 로직 함수의 상이한 구현을 나타낸다는 것을 알아야 한다. 도 2a의 레이아웃은 다음의 피쳐들을 나타낸다.
· 2 이상의 입력들을 위한 게이트 전극들로서, 게이트 전극들은 실질적으로 정렬됨,
· 동일한 확산 타입의 확산 핀들 사이에 위치된 게이트 전극 단부 라인 스페이스들,
· 동일한 확산 타입의 확산 핀들 사이의 게이트 전극 컨택들,
· 국부적 전원을 위해, 즉 셀의 국부적 상호접속에 사용된 type1_diff 및 type2_diff 확산 핀들로서, met1 은 상위 레벨 상호접속 (전역적) 전원을 위해 사용되고, 국부적 및 전역적 전원 모두가 접합 셀들과 공유됨,
· type1_diff 및 type2_diff 의 확산 핀들은 국부적 레벨 상의 셀에 전류를 공급하고, 다중 칩 전력 전력들을 지원하기 위해 규정된 간격에서 상위 레벨 상호접속, 예를 들어 met1 에 접속될 수 있음,
· 게이트 전극으로의 접속을 위한 수평 국부적 상호접속의 사용, 그리고
· 수직 국부적 상호접속층을 게이트 전극층에 접속시키는 실질적으로 수평 국부적 상호접속이 게이트 전극 컨택들의 위치들을 시프트하기 위해 사용될 수 있고, 이에 의해 컨택 마스크 패턴들에서 유연성 증가를 제공하여, 잠재적인 리소그라피 이슈들을 용이하게 할 수 있음,
도 2f는 본 발명의 일부 실시형태들에 따른, 게이트 전극 구조들이 타원형 (250) 으로 표시된 바와 같은 셀의 상부 상에, 그리고 타원형 (251) 으로 표시된 바와 같은 셀의 하부 상에 실질적으로 정렬된 그 단부들을 갖는, 도 2a의 레이아웃의 변형을 나타낸다.
도 2g는 본 발명의 일부 실시형태들에 따른, met1 상호접속 구조로부터 원형 (260) 으로 표시된 바와 같은 셀의 상부 및 원형 (261) 으로 표시된 바와 같은 셀의 하부에서 전력 레일 아래의 수직 국부적 상호접속 구조로 연장하도록 컨택들이 형성된, 도 2a의 레이아웃의 변형을 나타낸다.
미리 언급된 바와 같이, 도 2h는 본 발명의 일부 실시형태들에 따른, 2개의 상이한 확산 핀 피치들 (203 및 205) 이 사용되는 2a의 셀의 변형을 나타낸다.
여기에 도시된 다양한 레이아웃들에서 셀들의 상부 및 하부의 전력 레일들 아래의 수평 국부적 상호접속 구조들 및 확산 핀들은, 로우에 그리고 가능하게는 로우들에 인접하여 위치된 다중 셀들을 제공하도록, 수평 방향 (x) 으로 연속적으로 연장한다는 것을 이해해야 한다. 이러한 점을 도시하기 위해, 도 2i는 본 발명의 일부 실시형태들에 따른, 셀의 상부 및 하부의 전력 레일들 아래의 수평 국부적 상호접속 구조들 및 확산 핀들이, 전력 레일들로서 작용하는 met1 상호접속 구조들 (215A/215B) 의 전체 폭까지 연장되는, 도 2a의 레이아웃의 변형을 나타낸다. 화살표들 (270) 로 표시된 바와 같이, 전력 레일들 (215A/215B) 그 자체들을 따라, 전력 레일들 (215A/215B) 아래의 수평 국부적 상호접속 구조들 및 확산 핀들은, 그 (x) 방향으로 연속적으로 연장한다는 것을 이해해야 한다.
도 3은 본 발명의 일부 실시형태들에 따른, met1 전력 레일들이 수직 국부적 상호접속에 접속되어, met1 전력 레일들이 국부적 전원들로서 작용하는, 도 2a의 레이아웃의 변형을 나타낸다. met1 전력 레일들은 셀 라이브러리 요건들에 기초하여 가변 폭일 수 있음을 이해해야 한다. 도 2a의 레이아웃에 의해서와 같이, 도 3의 레이아웃은 실질적으로 정렬된 입력 전극들을 갖는 다증 입력 로직 게이트를 사용한다.
도 4는 본 발명의 일부 실시형태들에 따른, 2 차원적으로 변화하는 met1 상호접속 구조가 인트라 셀 라우팅에 대한 셀 내에 사용되는, 도 2a의 레이아웃의 변형을 나타낸다. 도 2a의 레이아웃에 의해서와 같이, 도 4의 레이아웃은 실질적으로 정렬된 입력 전극들 및 공유된 국부적 및 전역적 전원들을 갖는 다중 입력 로직 게이트를 사용한다. 일부 실시형태들에서, met1에서의 벤드(bend)들, 즉 met1 의 방향에서의 2 차원적 변화들은, 고정된 그리드 상에서 발생한다. 일부 실시형태들에서, 이러한 met1 고정된 그리드는 확산 핀들에 평행하게 연장하고 확산 핀들 사이에 위치되며, 확산 핀들과 동일한 피치 상에 위치된 수평 그리드 라인들을 포함할 수 있다. 또한, 일부 실시형태들에서, 이러한 met1 고정된 그리드는 확산 핀들에 수직으로 연장하고 수직 국부적 상호접속 상에 집중되도록 위치된 수직 그리드 라인들을 포함할 수 있다.
도 5는 본 발명의 일부 실시형태들에 따른, met1 전력 레일들이 수직 국부적 상호접속에 접속되어, met1 전력 레일들이 국부적 전원들로서 작용하고, 2차원적으로 변화하는 met1 상호접속 구조가 인트라 셀 라우팅에 대한 셀 내에 사용되는, 도 2a의 레이아웃의 변형을 나타낸다. 도 2a의 레이아웃에 의해서와 같이, 도 5의 레이아웃은 실질적으로 정렬된 입력 전극들을 갖는 다중 입력 로직 게이트를 사용한다.
도 6은 본 발명의 일부 실시형태들에 따른, 인트라 셀 라우팅에 대한 셀 내에 2차원적으로 변화하는 met1 상호접속 구조를 따라, 고정된, 최소 폭의 공유된 국부적 met1 전원들이 사용되는, 도 2a의 레이아웃의 변형을 나타낸다. 도 2a의 레이아웃에 의해서와 같이, 도 6의 레이아웃은 실질적으로 정렬된 입력 전극들을 갖는 다중 입력 로직 게이트를 사용한다.
도 7은 본 발명의 일부 실시형태들에 따른, 셀에서 하드 접속들을 갖는 공유된 국부적 및 전역적 전원들, 및 인트라 셀 라우팅에 대한 셀 내에 2 차원적으로 변화하는 met1 상호접속 구조를 갖는, 도 2a의 레이아웃의 변형을 나타낸다. 도 2a의 레이아웃에 의해서와 같이, 도 7의 레이아웃은 실질적으로 정렬된 입력 전극들을 갖는 다중 입력 로직 게이트를 사용한다.
도 8a는 본 발명의 일부 실시형태들에 따른, 입력 핀들이 라우팅 혼잡을 용이하게 하기 위해 동일한 타입의 확산 핀들 사이에 배치되고, 일부 확산 핀들이 상호접속 전도체들로서 사용되는, 일 예의 표준 셀의 레이아웃을 나타낸다. 도 8c는 입력 핀들 (8a, 8b, 8c 및 8d) 를 포함하는, 도 8a의 레이아웃의 회로 개략도를 나타낸다. 평면 표준 셀들, 즉 비 핀펫 셀들은, 전형적으로 반대 타입, 즉 n 타입 대 p 타입의 확산 핀들 사이, 또는 확산 피쳐들과 이웃하는 전력 레일 사이에 위치된 입력 핀들을 가지며, 이에 의해 평면 셀들의 국부적 영역에서 입력 핀들의 높은 집중을 만든다. 도 8a에서 증명되는 바와 같이, 확산 핀들을 사용하고, 동일한 확산 타입의 확산 핀들 사이에 일부 입력 핀들을 배치함으로써, 입력 핀들이 큰 면적에 걸쳐 더 균등한 방식으로 이격될 수 있고, 이에 의해 셀에 대한 라우팅 혼잡을 용이하게 한다. 또한, 도 8a에서 증명되는 바와 같이, 영역 (8001) 에 나타낸 바와 같이, 일부 게이트 전극 구조들을 선택적으로 제거함으로써, 확산 핀 층들은 이웃하지 않은 국부적 상호접속 또는 트랜지스터들에 접속하기 위해 실질적으로 수평 라우팅층으로서 사용될 수 있다. 예를 들어, 영역 (8001) 에서, 확산 핀들 (8003) 은 수평 라우팅 전도체들로서 사용된다.
도 8b는 본 발명의 일부 실시형태들에 따른, 2개의 상이한 게이트 전극 피치들 (p1 및 p2) 이 사용되는, 도 8a의 변형을 나타낸다. 보다 구체적으로, 도 8b에서, 인접하여 위치된 게이트 전극 구조들의 2 쌍마다가 작은 피치 (p2) 에 따라 배치된다. 일부 실시형태들에서, 큰 게이트 전극 피치 (p1) 는 약 80㎚ 이고, 작은 게이트 전극 피치 (p2) 는 약 60㎚ 이다. 일부 실시형태들은 주어진 셀 또는 블록 내에서 2 개의 게이트 전극 구조 피치들 보다 큰 피치를 이용할 수 있음을 이해해야 한다. 그리고, 일부 실시형태들은 주어진 셀 또는 블록 내에서 단일 게이트 전극 구조를 사용할 수도 있다. 또한, 반도체 디바이스의 임의의 층 또는 그 부분이, 게이트 전극 피치(들)에 관하여 본 명세서에 기재된 것과 유사한 방식으로 형성될 수 있음을 이해해야 한다. 예를 들어, 반도체 디바이스의 국부적 상호접속층 또는 상위 레벨 상호접속층 또는 그 부분은, 게이트 전극 피치(들)에 관하여 본 명세서에 기재된 것과 유사한 방식으로 하나 이상의 대응하는 피치(들) 상에 형성된 상호접속 전도성 구조들을 포함할 수 있다.
게다가, 반도체 디바이스의 상이한 층들 (레벨들로도 알려짐) 에서의 전도성 구조들 또는 그 부분은, 각각의 피치 배열들 상에 위치될 수 있으며, 여기서 정의된 관계는 상이한 층들의 전도성 구조 피치 배열들 사이에 존재한다. 예를 들어, 일부 실시형태들에서, 확산 핀 층에서의 확산 핀들은 하나 이상의 확산 핀 피치들을 포함할 수 있는 확산 핀 피치 배열에 따라 위치되고, met1 층에서의 금속 1 (met1) 상호접속 구조들은 하나 이상의 met1 피치들을 포함할 수 있는 met1 피치 배열에 따라 위치되며, 여기서 하나 이상의 확산 핀 피치들은 유리수 (x/y) 만큼의 met1 피치들의 하나 이상과 관련되며, x 및 y 는 정수 값이다. 일부 실시형태들에서, 확산 핀 피치와 met1 피치 사이의 관계는 (1/4) 내지 (4/1) 로 연장하는 범위 내의 유리수로 정의된다.
또한, 일부 실시형태들에서, 수직 국부적 상호접속 구조 (liv) 는 게이트 전극 피치와 실질적으로 같은 수직 국부적 상호접속 피치에 따라 위치될 수 있다. 일부 실시형태들에서, 게이트 전극 피치는 100㎚ 미만이다. 또한, 확산 핀 피치 대 met1 피치 관계에 관련하여 위에서 논의된 것과 유사한 방식으로, 일부 실시형태들에서, 확산 핀 피치 배열은 유리수 (x/y) 만큼의 수평 국부적 상호접속 배열에 관련될 수 있으며, 여기서 x 및 y는 정수 값이다. 즉, 하나 이상의 확산 핀 피치들은 유리수 (x/y) 만큼의 하나 이상의 수평 국부적 상호접속 피치들과 관련될 수 있다.
도 9a는 본 발명의 일부 실시형태들에 따른, 확산 핀들이 상호접속 전도체들로서 사용되는 일 예의 표준 셀 레이아웃을 나타낸다. 도 9c는 도 9a의 레이아웃의 회로 개략도를 나타낸다. 도 9a의 예시의 표준 셀 레이아웃은 게이트 전극 트랙 (9001) 과 같은, 단일 트랙에서 다중 게이트 전극 라인 단부들을 포함한다. 도 9b는 3 세트의 크로스 커플형 트랜지스터들이 식별되는 도 9a의 레이아웃을 나타낸다. 제 1 세트의 크로스 커플형 트랜지스터들은 라인들 (cc1a 및 cc1b) 의 쌍에 의해 식별된다. 제 2 세트의 크로스 커플형 트랜지스터들은 라인들 (cc2a 및 cc2b) 의 쌍에 의해 식별된다. 제 3 세트의 크로스 커플형 트랜지스터들은 라인들 (cc3a 및 cc3b) 의 쌍에 의해 식별된다.
도 10은 본 발명의 일부 실시형태들에 따른, 확산 핀들 사이 대신, 실질적으로 확산 핀들 상부에 위치되는 게이트 전극 컨택들을 갖는 일 예의 표준 셀 레이아웃을 나타낸다. 도 10의 예시의 표준 셀 레이웃은 또한 가변 폭 met1 국부적 전력 구조들을 나타낸다. 도 10의 예시의 표준 셀 레이아웃에서, 컨택층은 확산 핀들 사이에 대신 그들 상부에서 수직으로 정렬된다. 이러한 기법은 더미 확산 핀 없이 확산 핀 구조들 사이의 접합 에지에 대한 공유를 가능하게 하여, 보다 효율적인 레이아웃을 제공한다. 더미 확산 핀은 트랜지스터를 형성하지 않는 확산 핀이라는 것을 이해해야 한다. 또한, 확산 핀들 상부에 컨택층을 수직으로 정렬하는 이러한 기법은 met1 상호접속 구조들과 확산 핀들 사이의 수직 정렬 관계를 변화시킬 수 있음을 알아야 한다.
도 11은 본 발명의 일부 실시형태들에 따른, 확산 핀들을 구현하는 일 예의 셀 레이아웃을 나타낸다. 도 11의 예시의 레이아웃에서, 게이트 전극층은 다음의 피쳐들을 포함한다:
· 실질적으로 선형의 게이트 전극 구조들,
· 게이트 전극층 상의 3 개 이상의 선형 형상의 게이트 전극 구조들로서, 그 중 2 개는 더미들, 즉 트랜지스터의 게이트 전극을 형성하지 않는 게이트 전극 레벨 구조들임,
· 동일한 수직 치수 (길이), 즉 확산 핀들의 종방향 (x 방향) 에 수직인 y 방향에서 동일한 길이를 갖는, 게이트 전극 상의 3 개 이상의 게이트 전극 구조들,
· 실질적으로 같은 종방향 중심선-종방향 중심선 피치로 실질적으로 균등하게 이격된 게이트 전극층 상의 게이트 전극 구조들,
· 좌측 및/또는 우측 상의 인접 셀과 공유되는 더미 게이트 전극 구조들, 그리고
· met1 전력 레일들 아래에서 컷팅된 더미 게이트 전극 구조들.
도 11의 예시의 레이아웃에서, 확산 핀들을 다음의 피쳐들을 포함한다:
· 실질적으로 같은 피치에 따라 실질적으로 균등하게 이격된 확산 핀들로서, 일부 실시형태들에서, 확산 핀들은 그리드 상에 있을 수 있고, 확산 핀 피치는 90㎚ 미만임,
· p 타입 및 n 타입의 각각에 대한 하나 이상의 확산 핀들로서, 도 11은 n 타입의 2 개의 확산 핀들 및 p 타입의 2 개의 확산 핀들을 나타내지만, 다른 실시형태들은 어느 하나의 타입의 임의의 수의 확산 핀들을 포함할 수 있음,
· 동일한 수의 p 타입 및 n 타입 확산 핀들로서, 다른 실시형태들은 상이한 수의 p 타입 대 n 타입 확산 핀들을 가질 수도 있음,
· 전력 레일들 아래에 생략된 하나 이상의 확산 핀들,
· p 타입과 n 타입 섹션들 사이에 생략된 하나 이상의 확산 핀들, 그리고
· 실질적으로 같은 폭과 길이의 각각의 확산 핀들.
도 11의 예시의 레이아웃에서, 국부적 상호접속은 다음의 피쳐들을 포함한다:
· 게이트 전극들 및 확산 핀 소스/드레인 접속들이 상이한 전도체층 상에 있으며, 이들 상이한 전도체층들은 서로 격리됨,
· 소스 드레인 접속을 위해 게이트에 평행한 실질적으로 선형의 전도체층으로서, 일부 실시형태들에서는, 게이트층과 동일한 피치 상에 있고, 일부 실시형태들에서는, 이러한 선형의 전도체층이 게이트의 1/2 피치 만큼 오프셋될 수 있음,
· 확산 핀들과 국부적 상호접속과의 포지티브 오버랩.
도 11의 예시의 레이아웃에서, 상위 레벨 met1 상호접속층은 다음의 피쳐들을 포함한다:
· p 타입 및 n 타입 확산 핀들 사이의 게이트 전도체 컨택,
· 양 방향들에서 그리드된 컨택들,
· 국부적 상호접속 및 게이트 전도체들을 금속층에 위로 접속시키는 컨택들,
· 실질적으로 선형의 금속; 피치 상의 금속; 수직으로 1/2 피치 오프셋을 갖는 확산 핀 피치와 동일한 피치 상의 금속,
· 동일한 층 상의 출력 노드 및 입력 노드 핀들,
· 각각 공유된, 상부 및 하부 에지들 상의 넓은 전력 레일들; 전력 레일들은 접합에 의해 좌측 및 우측에 접속함,
· 최상위 금속 레벨 상의 출력 및 입력 노드들; p 타입 및 n 타입 확산 핀들 사이에 위치된 컨택들, 그리고
· 상부 및 하부 상의 셀들의 접합에 의해 공유된 국부적 상호접속으로의 전력 레일 컨택들.
도 12a/b는 본 발명의 일부 실시형태들에 따른, 최소 폭 met1 전력 레일들을 갖는 도 11의 레이아웃의 변형을 나타낸다. 도 12b는 도 12a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 도 12a/b의 예시의 레이아웃은 또한 전력 레일들을 포함하는, 동일한 피치 상에서 모두 동리한 폭의 met1 을 또한 갖는다. 또한, 도 12/b의 레이아웃에서, met1은 확산 핀 피치와 동일한 (y) 방향 위치들에 위치된다.
도 13a/b는 본 발명의 일부 실시형태들에 따른, 각각의 국부적 상호접속 및 게이트 전극 구조들로부터 met1로의 컨택들을 갖지 않는, 도 12a/b의 레이아웃의 변형을 나타낸다. 도 13b는 도 13a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 본 실시형태에서, met1은 국부적 상호접속 및 게이트 전극 구조들과 직접 접속하도록 형성된다. 또한, 다른 실시형태들에서, 국부적 상호접속 구조, 게이트 전극 구조들 중 어느 하나, 또는 국부적 상호접속 및 게이트 전극 구조들의 양자는 met1에 직접 접속할 수 있다.
도 14a/b는 본 발명의 일부 실시형태들에 따른, 전력 레일들을 포함하는, 동일한 피치 상에서 모든 met1 구조들의 폭이 동일한, 최소 met1 전력 레일들을 갖는, 도 11의 레이아웃의 변형을 나타낸다. 도 14b는 도 14a와 동일한 레이아웃을 나타내며, 레이이웃은 명료함을 위해 병합된 형식으로 도시된다.
도 15a/b는 본 발명의 일부 실시형태들에 따른, 각각의 (y) 위치가 met1 구조를 갖도록 장착된 met1 라우팅 구조들을 갖는 도 14a/b의 레이아웃의 변형을 나타낸다. 도 15b는 도 15a과 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다.
도 16a/b는 본 발명의 일부 실시형태들에 따른, p 타입 확산 핀들 사이에 배치된 게이트 전극 구조 컨택들을 갖는, 도 11의 레이아웃의 변형을 나타낸다. 도 16b는 도 16a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 도 16a/b의 예시의 레이아웃은 또한 met1 전력 레일을 아래에 위치되고 VSS/VDD 에 접속된 확산 핀들을 나타낸다. 또한, 확산 핀 VDD/VSS 구조들은 위 및/또는 아래에서 셀들과 공유된다. 도시를 용이하게 하기 위해, 컨택층은 도 16a/b의 레이아웃에 나타나지 않는다.
도 17a/b는 본 발명의 일부 실시형태들에 따른, 확산 핀들을 구현하는 일 예의 셀 레이아웃을 나타낸다. 도 17b는 도 17a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합 형식으로 도시된다. 도 17a/b의 예시의 레이아웃에서, 게이트 전극층은 다음의 피쳐들을 포함한다:
· 실질적으로 선형의 게이트 전극 구조들,
· 게이트 전극층 상의 3 개 이상의 선형 구조들로서, 그 중 적어도 2개는 더미들임,
· 게이트 전극층 상의 더미 구조들은 동일한 수직 치수 (길이), 즉 확산 핀의 종방향 (x 방향) 에 수직인 y 방향에서 동일한 길이를 갖음,
· x 방향으로 실질적으로 균등하게 이격되고 및/또는 동등하게 피칭된 게이트 전극층 상의 구조들,
· 좌측 및/또는 우측 상의 인접 셀과 공유된 더미 구조들,
· 단일 라인으로서 도출되고 필요한 곳 뿐만 아니라 전력 레일들 아래에서 컷팅되는 게이트 전극 구조들 및 더미 구조들로서; 게이트 전극 구조 컷들은 별개층 상에서 도출되고; 게이트 전극층은 도 17a/b에 컷들을 갖는 최종 결과로서 나타냄,
· 2 이상의 p 타입 및 n 타입 트랜지스터들을 제어하는, 게이트 전극의 3 개 이상의 세그먼트들,
· 동일한 x 위치에서의 다중 게이트 전극들 구조들로서, 각각이 상이한 넷 (net) 에 접속되며; 그리고 2개의 상이한 입력 넷들에 접속됨.
도 17a/b의 예시의 레이아웃에서, 확산 핀들은 다음의 피쳐들을 포함한다:
· 실질적으로 같은 피치에 따라 실질적으로 균등하게 이격된 확산 핀들로서, 일부 실시형태들에서, 확산 핀들은 그리드 상에 있을 수 있으며, 확산 핀 피치는 90㎚ 미만임,
· p 타입 및 n 타입의 각각에 대한 하나 이상의 확산 핀들,
· 동일한 개수의 p 타입 및 n 타입 확산 핀들,
· 전력 레일들 아래의 공유된 확산 핀들,
· 확산 핀들은 p 타입과 n 타입 섹션들 사이에서 생략되거가 생략되지 않을 수도 있고; 도 17a/b는 존재하는 모든 핀들을 나타냄,
· 실질적으로 같은 폭 및 길이의 각각의 확산 핀으로서, 확산 핀 폭은 y 방향에서 측정되고, 확산 핀 길이는 x 방향에서 측정됨,
· 연속적인 라인들로서 도출된 확산 핀들; 그들을 세그먼트들로 분리하도록 도출된 별개의 컷 마스크; 도 17a/b는 분리 후의 확산 핀 세그먼트들을 나타내며; 일부 실시형태들에서, 확산 핀 라인 단부들은 확산 핀 레벨 레이아웃에서 도출될 수 있고 또는 컷 마스크를 사용하여 형성될 수 있다는 것을 이해해야 함.
도 17a/b의 예시의 레이아웃에서, 국부적 상호접속은 다음의 피쳐들을 포함한다:
· 게이트 전극들 및 확산 핀 소스/드레인 접속들이 상이한 전도체층들 상에 있으며; 이들 상이한 전도체층들은 제조 동안 병합될 수도 있음,
· 소스 드레인 접속을 위해 게이트에 평행한 실질적으로 선형의 전도체층; 일부 실시형태들에서, 게이트층과 동일한 피치 상; 그리고 일부 실시형태들에서, 이러한 선형 전도체층은 게이트 1/2 피치만큼 오프셋될 수도 있음,
· 확산 핀들과의 국부적 상호접속과의 포지티브, 제로 또는 네거티브 오버랩,
· 확산 핀 소스/드레인 및 게이트 전극 구조들로의 국부적 상호접속의 직접 접속,
· 전력 레일 아래의 공유된 국부적 상호접속; 전력 레일 아래의 국부적 상호접속은 일부 실시형태들에서 생략될 수도 있음.
도 17a/b의 예시의 레이아웃에서, 상위 레벨 met1 상호접속층은 다음의 피쳐들을 포함한다:
· 확산 핀들 사이의 게이트 전극 구조 컨택,
· x 및 y 방향들 중 하나 또는 양자에서 그리딩된 컨택들,
· 위의 금속층으로의 국부적 상호접속 및 게이트 전도체들을 접속시키는 컨택들,
· 금속 위치들은 x 및 y 방향들 중 하나 또는 양자에 고정될 수 있음,
· 동일한 층 상의 출력 노드 및 입력 노드 핀들,
· 상부 및 하부 상의 넓은 전력 레일들이 공유되고; 전력 레일들이 접합에 의해 좌측 및 우측에 접속하며; 국부적 상호접속에 콘택하는 전력 레일들이 공유됨,
· 금속은 벤드 (bend) 들을 가질 수 있음. 일부 실시형태들에서, 금속 상호접속들에서의 벤드들은 인접한 확산 핀들 사이에 집중될 수 있음. 또한, 일부 실시형태들에서, y 방향으로 연장하는 금속 상호접속들의 수직 세그먼트들은 y 방향에서 수직 국부적 상호접속 상부를 따르 연장하도록 수직 국부적 상호접속과 정렬될 수 있음.
도 18a/b는 본 발명의 일부 실시형태들에 따른, 컨택들이 수평 국부적 상호접속에 접속하고, 수평 국부적 상호접속이 수직 국부적 상호접속에 직접 접속하는, 도 17a/b의 레이아웃의 변형을 나타낸다. 도 18b는 도 18a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 도 18a/b의 레이아웃에서, 확산 핀, 게이트 전극 및 국부적 상호접속층들 상의 컷들은 나타나지 않는다.
도 19a/b는 본 발명의 일부 실시형태들에 따른, 국부적 상호접속으로의 전력 레일 컨택이 공유되지 않고, 전력 레일들 아래에 공유된 국부적 상호접속이 없는, 도 17a/b의 레이아웃의 변형을 나타낸다. 도 19b는 도 19a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다.
도 20a/b는 본 발명의 일부 실시형태들에 다른, 확산 핀들이 셀 경계에 관하여 확산 핀의 1/2 피치만큼 오프셋되는, 도 19a/b의 레이아웃의 변형을 나타낸다. 도 20b는 도 20a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 도 20a/b의 레이아웃은 또한 met1 위치들과 동일한 확산 핀 위치들을 포함한다. 또한, 확산 핀들은 셀의 상부 및 하부에서 공유되지 않는다. 도 20a/b는 또한 게이트 전극들 및 확산 핀들의 상부에 위치된 컨택들을 나타낸다. 도 20a/b는 또한 상이한 확산 핀/국부적 상호접속 오버랩들을 나타낸다. 도 20a/b의 특정 레이이아웃에서, 수평 국부적 상호접속 (lih) 및 수직 국부적 상호접속 (liv) 이 영역 (2001) 에서 서로 오버랩하도록 나타나 있지만, 수평 국부적 상호접속 (lih) 및 수직 국부적 상호접속 (liv) 은 영역 (2001) 에서 서로 컨택하지 않는다는 것을 이해해야 한다. 이것은 또한 다음의 도 21a/b에서의 영역 (2001) 에 대해서도 사실이다. 하지만, 일부 다른 레이아웃들에서, 수평 국부적 상호접속 (lih) 및 수직 국부적 상호접속 (liv) 은 서로 교차하는 위치들에서 서로 컨택하도록 제조될 수 있음을 또한 이해해야 한다.
도 21a/b 는 본 발명의 일부 실시형태들에 따른, 최소 폭 전력 레일들 및 확산 핀들의 네거티브 수직 국부적 상호접속 오버랩을 갖는, 도 20a/b의 레이아웃의 변형을 나타낸다. 도 21b는 도 21a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다.
도 22a/b는 본 발명의 일부 실시형태들에 따른, 최소 폭 전력 레일들을 갖고, 전력 레일들 아래에 공유된 국부적 상호접속 또는 확산 핀들이 없으며, p 핀들과 n 핀들 사이에 큰 스페이스를 갖는, 도 17a/b의 레이아웃의 변형을 나타낸다. 도 22b는 도 22a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다.
도 23a/b는 본 발명의 일부 실시형태들에 따른, 도 17a/b의 레이아웃의 변형을 나타낸다. 도 23b는 도 23a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 도 23a/b의 레이아웃은 다음의 피쳐들을 갖는다:
· 단방향 금속 상호접속 구조들, 즉 선형 형상의 금속 상호접속 구조들,
· 전력 레일들 아래에서 국부적 상호접속 또는 핀들이 공유되지 않음,
· 최상위 금속 층 상의 하나의 입력 핀, 그리고 아래의 금속층 상의 또 다른 입력 핀 및 출력 핀,
· 국부적 상호접속과 격리된 게이트 전극 컨택.
또한, 도 23a/b는 좌측 및 우측 에지들 상에서 컷팅되기 전의 확산 핀들을 나타낸다.
도 24a/b는 본 발명의 일부 실시형태들에 따른, 도 23a/b의 레이아웃의 변형을 나타낸다. 도 24b는 도 24a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 도 24a/b의 레이아웃은 다음의 피쳐들을 갖는다:
· 금속 피치보다 작은 확산 핀 피치; 확산 핀 피치는 금속 피치의 1/2,
· 확산 핀들 사이에 나타낸 게이트 전극 및 국부적 상호접속 컷들; 대안의 구현은 확산 핀 컷들 위에 컷들을 가질 수 있으며; 이것은 하나 이상의 트랜지스터들에서 확산 핀들을 수를 감소시키게 됨,
· 최상위 금속층 상의 하나의 입력 핀, 아래의 금속층 상의 또 다른 입력 핀 및 출력 핀,
· 최소 보다 큰 p 타입과 n 타입 핀들 사이의 스페이싱; 하나 이상의 확산 핀들이 p 타입과 n 타입 확산 핀 섹션들 사이에서 생략됨,
· 확산 핀 상에 배치된 게이트 전극 컨택,
· 확산 핀 상에 배치된 국부적 상호접속 컨택, 및
· 수직 met2는 셀 내의 x 방향에서 상이한 오프셋을 갖음.
도 25a/b는 본 발명의 일부 실시형태들에 따른, 셀의 높이가 2배인, 도 23a/b의 레이아웃의 변형을 나타낸다. 도 25b는 도 25a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 도 25a/b의 레이아웃은 도 23a/b의 레이아웃에서의 확산 핀들의 총 수의 2배를 포함한다. 확산 핀 컷들이 도 25a/b의 레이아웃에 나타나 있다.
도 26a/b는 본 발명의 일부 실시형태들에 따른, 확산 핀들을 구현하는 일 예의 셀 레이아웃을 나타낸다. 도 26b는 도 26a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 도 26a/b의 예시의 레이아웃에서, 게이트 전극층은 다음의 피쳐들을 포함한다:
· 실질적으로 선형의 게이트 전극 구조들,
· 게이트 전극층 상의 3 개 이상의 선형 구조들로서, 그 중 적어도 2 개는 더미들임,
· 게이트 전극층 상의 더미 구조들은 동일한 치수를 가짐,
· x 방향으로 실질적으로 균등하게 이격되고 및/또는 동등하게 피칭된 게이트 전극층 상의 구조들,
· 좌측 및/또는 우측 상에 인접 셀들과 공유된 더미 구조들,
· 전력 레일들 아래에서 컷팅된 더미 구조들,
· 게이트 전극 구조들 (2601 및 2063) 에 의해 도시된 것과 같은, 2 이상의 별개의 게이트 전극들을 형성하기 위해 제조 프로세스 이후에 분리되도록, 2 개 이상의 p 타입 및 n 타입 트랜지스터들을 제어하는 단일 게이트 전극 구조,
· 입력 네트 (2605) 에 접속된 게이트 전극 구조 (2601) 에 의해, 그리고 입력 네트 (2607) 에 접속된 게이트 전극 구조 (2603) 에 의해 도시된 것과 같은, 2 이상의 상이한 입력 네트들에 접속된, 2 이상의 상이한 넷들에 접속된, 동일한 x 위치에서의 게이트 전극들, 및
· 동일한 x 위치에서의 2 이상의 더미 세그먼트들.
도 26a/b의 예시의 레이아웃에서, 확산 핀들을 다음의 피쳐들을 포함한다:
· 실질적으로 같은 피치에 따라 실질적으로 균등하게 이격된 확산 핀들, 일부 실시형태들에서, 확산 핀들은 그리드 상에 있을 수 있으며, 확산 핀 피치는 90㎚ 미만임,
· p 타입 및 n 타입의 각각에 대한 하나 이상의 확산 핀들,
· p 타입 및 n 타입 확산 핀들의 동일한 개수,
· 전력 레일들 아래에서 하나 이상의 확산 핀들이 생략됨,
· p 타입과 n 타입 섹션들 사이에서 확산 핀들이 생략되지 않음,
· 실질적으로 같은 폭 및 길이의 각각의 확산 핀, 및
· n 타입 확산 핀들 사이에 위치된 p 타입 확산 핀들, 그 역 또한 같음.
도 26a/b의 예시의 레이아웃에서, 국부적 상호접속은 다음의 피쳐들을 포함한다:
· 게이트 전극들 및 확산 핀 소스/드레인 접속들이 상이한 전도체층들 상에 있으며; 이들 상이한 전도체층은 서로 격리됨,
· 소스 드레인 접속을 위해 게이트에 평행한 실질적으로 선형의 전도체층, 일부 실시형태들에서, 게이트층과 동일한 피치 상에; 그리고 일부 실시형태들에서, 이러한 선형의 전도체층은 게이트의 1/2 피치 만큼 오프셋될 수 있음, 그리고
· 확산 핀들과 국부적 상호접속의 포지티브 오버랩.
도 26a/b의 예시의 레이아웃에서, 상위 레벨 met1 상호접속층은 다음의 피쳐들을 포함한다:
· 확산 핀들 사이의 게이트 전극 구조 컨택,
· x 및 y 방향들 중 하나 또는 양자에 그리딩된 컨택들,
· 위의 금속층에 국부적 상호접속 및 게이트 전도체들을 접속시키는 컨택들,
· 출력 노드 상의 실질적으로 선형 형상의 전도체,
· 상이한 층들 상의 출력 노드 및 입력 노드 핀들,
· 중간의 전력 레일, 상부 및 하부에서 반대쪽의 전력 레일이 공유된 상부 및 하부 전력 레일들; 모든 전력 레일들이 접합에 의해 우측 및 좌측에 접속함, 그리고
· 최상위 금속 레벨 상의 출력 노드.
도 27a/b는 본 발명의 일부 실시형태들에 따른, 도 26a/b의 레이아웃의 변형을 나타낸다. 도 27b는 도 27a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 도 27a/b의 레이아웃은 다음의 피쳐들을 포함한다:
· 게이트 전도체는 컷 형상 (2701) 을 포함하는 컷층과 같은, 컷층으로 도출됨,
· 동일한 x 위치의 2 개의 게이트 전도체 세그먼트들로서, 각각이 상이한 네트에 접속하고, 각각이 입력 네트에 접속되며, 각각이 게이트 전도체들 (2703 및 2705) 와 같은 다증 핀들로 구성된 p 타입 및 n 타입 트랜지스터를 제어함,
· 최상위 금속층 상의 하나의 입력 핀, 아래의 금속층 상의 또 다른 입력 핀 및 출력 핀.
도 28a/b는 본 발명의 일부 실시형태들에 다른, 확산 핀들을 구현하는 일 예의 셀 레이아웃을 나타낸다. 도 28b는 도 28a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 의해 병합된 형식으로 도시된다. 도 28a/b의 예시의 레이아웃에서, 게이트 전극층은 다음의 피쳐들을 포함한다:
· 실질적으로 선형의 게이트 전극 구조들,
· 게이트 전극층 상의 3 개 이상의 선형 구조들로서, 그 중 2 개는 더미임,
· 3 개 이상의 게이트 전극 구조들은 동일한 치수를 가짐,
· x 방향으로 실질적으로 균등하게 이격되고 및/또는 동등하게 피칭된 게이트 전극층 상의 구조들,
· 좌측 및/또는 우측 상의 인접 셀과 공유된 더미 구조들,
· 전력 레일들 아래에서 컷팅된 더미 구조들.
도 28a/b의 예시의 레이아웃을 포함하는, 본 명세서에 제시된 도면들 중 임의의 도면은, 특정 구현 실시형태에 의존하여, p 타입 확산 핀들로서 정의된 타입 1 확산 핀들 및 n 타입 확산 핀들로서 정의된 타입 2 확산 핀들을 가질 수도 있고, 또는 n 타입 확산 핀들로서 정의된 타입 1 확산 핀들 및 p 타입 확산 핀들로서 정의된 타입 2 확산 핀들을 가질 수도 있음을 이해해야 한다. 도 28a/b의 예시의 레이아웃에서, 확산 핀들을 다음의 피쳐들을 포함한다:
· 실질적으로 같은 피치에 따라 실질적으로 균등하게 이격된 확산 핀들, 일부 실시형태들에서, 확산 핀들은 그라드 상에 있을 수 있으며, 확산 핀 피치는 90㎚ 미만임,
· p 타입 및 n 타입의 각각에 대한 하나 이상의 확산 핀들,
· p 타입 및 n 타입 확산 핀들의 상이한 개수,
· 전력 레일들 아래에서 하나 이상의 확산 핀들이 생략됨,
· p 타입과 n 타입 섹션들 사이에서 확산 핀들이 생략됨,
· 실질적으로 같은 폭 및 길이의 각각의 확산 핀.
도 28a/b의 예시의 레이아웃에서, 국부적 상호접속은 다음의 피쳐들을 포함한다:
· 게이트 전극들 및 확산 핀 소스/드레인 접속들이 전도체층으로부터 바로 있음,
· 소스 드레인 접속을 위해 게이트에 평행한 실질적으로 선형의 전도체층, 일부 실시형태들에서는, 게이트층과 동일한 피치 상에; 그리고 일부 실시형태들에서는, 이러한 선형의 전도체층은 게이트의 1/2 피치 만큼 오프셋될 수 있음,
· 확산 핀들 및 게이트 전극 구조들과 국부적 상호접속의 제로 또는 네거티브 오버랩,
· 국부적 상호접속은 2 단계로 구성될 수 있으며, 먼저, 수직 국부적 상호접속 구조들, 다음 수직 국부적 상호접속 구조들; 단계들의 각각은 선형의 단방향 국부적 상호접속 구조들의 세트를 제작함, 그리고,
· 대안으로, 2 개의 별개의 국부적 상호접속층들 -- 하나의 수직 국부적 상호접속층 및 하나의 수평 국부적 상호접속층.
도 28a/b의 예시의 레이아웃에서, 상위 레벨 met1 상호접속층은 다음의 피쳐들을 포함한다:
· 확산 핀들이 전력 레일들 아래에 위치될 수 있음,
· x 및 y 방향들 중 하나 또는 양자에 그리딩된 컨택들,
· 모든 국부적 상호접속들을 위의 금속층에 접속시키는 컨택들, 그리고
· 컨택들은 어디든 배치될 수 있음.
도 29a/b는 본 발명의 일부 실시형태들에 따른, n 타입 트랜지스터들의 2 개의 게이트 전극 구조들 사이에 국부적 상호접속 구조가 존재하지 않는, 도 28a/b의 레이아웃의 변형을 나타낸다. 도 29b는 도 29a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다.
도 30a/b는 본 발명의 일부 실시형태들에 따른, 확산 핀들을 구현하는 일 예의 셀 레이아웃을 나타낸다. 도 30b는 도 30a와 동일한 레이아웃을 나타내며, 레이아웃은 명료함을 위해 병합된 형식으로 도시된다. 도 30a/b의 예시의 레이아웃에서, 게이트 전극층은 다음의 피쳐들을 포함한다:
· 실질적으로 선형의 게이트 전극 구조들,
· 게이트 전극층 상의 3 개 이상의 선형 구조들로서, 그 중 2 개는 더미임,
· 3 개 이상의 게이트 전극 구조들은 동일한 치수를 가짐,
· x 방향으로 실질적으로 균등하게 이격되고 및/또는 동등하게 피칭된 게이트 전극층 상의 구조들,
· 좌측 및/또는 우측 상의 인접 셀과 공유된 더미 구조들,
· 전력 레일들 아래에서 컷팅된 더미 구조들.
도 30a/b의 예시의 레이아웃에서, 확산 핀들을 다음의 피쳐들을 포함한다:
· 실질적으로 같은 피치에 따라 실질적으로 균등하게 이격된 확산 핀들, 일부 실시형태들에서, 확산 핀들은 그리드 상에 있을 수 있으며, 확산 핀 피치는 90㎚ 미만임,
· p 타입 및 n 타입의 각각에 대한 하나 이상의 확산 핀들,
· p 타입 및 n 타입 확산 핀들의 동일한 개수,
· 전력 레일들 아래에서 하나 이상의 확산 핀들이 생략됨,
· p 타입과 n 타입 섹션들 사이에서 확산 핀들이 생략됨,
· 실질적으로 같은 폭 및 길이의 각각의 확산 핀.
도 30a/b의 예시의 레이아웃에서, 국부적 상호접속은 다음의 피쳐들을 포함한다:
· 게이트 전극들 및 확산 핀 소스/드레인 접속들이 전도체층으로부터 바로 있음,
· 소스 드레인 접속을 위해 게이트에 평행한 실질적으로 선형의 전도체층, 일부 실시형태들에서는, 게이트층과 동일한 피치 상에; 그리고 일부 실시형태들에서는, 이러한 선형의 전도체층은 게이트의 1/2 피치 만큼 오프셋될 수 있음,
· 확산 핀들 및 게이트 전극 구조들과 국부적 상호접속의 제로 또는 네거티브 오버랩,
· 국부적 상호접속은 2 단계로 구성될 수 있으며, 먼저, 수직 국부적 상호접속 구조들, 다음 수직 국부적 상호접속 구조들; 단계들의 각각은 선형의 단방향 국부적 상호접속 구조들의 세트를 제작함, 그리고,
· 일부 실시형태들에서, 수직 및 수평 국부적 상호접속 구조들은 서로 교차하고 접속하도록 형성될 수 있고, 이에 의해 2 차원적으로 변화하는 국부적 상호접속 구조, 즉 벤드들을 갖는 국부적 상호접속 구조를 형성함,
· 대안으로, 2 개의 별개의 국부적 상호접속층들 -- 하나의 수직 국부적 상호접속층 및 하나의 수평 국부적 상호접속층.
도 30a/b의 예시의 레이아웃에서, 상위 레벨 met1 상호접속층은 다음의 피쳐들을 포함한다:
· 확산 핀들이 전력 레일들 아래에 위치될 수 있음,
· x 및 y 방향들 중 하나 또는 양자에 그리딩된 컨택들,
· met1 상호접속 구조들은 게이트 전극 구조들과 동일한 피치에 따라 위치됨,
· 모든 국부적 상호접속들을 위의 금속층에 접속시키는 컨택들, 및
· 컨택들이 어디든 배치될 수 있음.
도 31a는 본 발명의 일부 실시형태들에 따른, 게이트 전극 및 국부적 상호접속 라인 단부 갭들이 확산 핀들 사이에서 실질적으로 집중되는, 일 예의 sdff 셀 레이아웃을 나타낸다. 도 31a에서, 게이트 전극 라인 단부 갭들이 동그라미쳐져 있다. 도 31b는 도 31a의 예시의 sdff 셀 레이아웃을 나타내고, 국부적 상호접속 라인 단부 갭들은 동그라미친 확산 핀들 사이에서 실질적으로 집중된다. 도 31a 내지 도 31b에 기초하여, 모든 게이트 전극 및 수직 상호접속 라인 단부 갭들이 실질적으로 확산 핀들 사이에서 집중되는 셀 라이브러리 아키텍쳐가 생성될 수 있음으르 이해해야 한다. 도 31c는 본 발명의 일부 실시형태들에 따른, 확산 핀 단부들이 x 방향에서 서로 오버랩하는 2 개의 인접 게이트 전극 구조들 사이의 영역 (3105) 의 주석을 갖는, 도 31a 및 도 31b의 예시의 sdff 셀 레이아웃을 나타낸다.
도 32 내지 도 34는 본 발명의 일부 실시형태들에 따른, 표준 셀 회로 레이아웃의 부분의 3 개의 예들을 나타낸다. 도 32는 모든 컨택층 구조들이 확산 핀들 사이에 배치되는, 일 예의 레이아웃을 나타낸다. 도 33 및 도 34는 모든 컨택층 구조들이 확산 핀들 상에 배치되는, 예시의 레이아웃들을 나타낸다. 도 32의 예에서, 일부 경우들에서 게이트 전극 라인 단부 갭들은 원형들 (3201) 로 주시된 바와 같이 확산 핀들 상부에서 실질적으로 집중되고, 일부 경우들에서 게이트 전극 라인 단부 갭들은 원형들 (3203) 로 주시된 바와 같이 확산 핀들 사이에서 실질적으로 집중된다. 컨택층 구조들 모두를 확산 핀들 상부에 배치하는 셀 아키텍쳐를 사용함으로써, 모든 게이트 전극 라인 단부 갭들은, 도 33 및 도 34에서 원형들 (3301) 로 주시된 바와 같이, 확산 핀들 사이에서 실질적으로 집중될 수 있다. 여기에서 하나의 이익은, 게이트 전극 라인 단부 갭들이 모두 고정된 피치 상에 있다는 것이다. 제조 관점으로부터, 게이트 전극 라인 단부 갭들이 확산 핀들 사이에 또는 확산 핀들 상에 집중되는지 여부는 문제가 아니다. 하지만, 도 32의 예에서와 같이, 게이트 전극 라인 단부 갭들이 혼합되지 않는 것이 문제다. 동일한 피치 상에서 모두 게이트 전극 라인 단부 갭들을 갖으면, 비용이 저렴하거나, 보다 신뢰성이 있거나, 또는 이 모두를 가질 수 있는, 게이트 전극 제조 프로세스를 야기하여야 한다.
도 35a 내지 69a는 크로스 커플형 트랜지스터 구성이 핀펫 트랜지스터들을 사용하여 구현될 수 있는, 상이한 방식들의 예들을 증명하는 다양한 셀 레이아웃들을 나타낸다. 도 35a 내지 도 69a의 크로스 커플 레이아웃들은 2 입력 멀티플렉서 회로 (MUX2) 의 컨택스트로 나타낸다. 도 35c는 본 발명의 일부 실시형태들에 따른, 도 35a/b 내지 도 47a/b 및 도 63a/b 내지 도 67a/b 의 레이아웃의 회로 개략도를 나타낸다. 도 48c는 본 발명의 일부 실시형태들에 따른, 도 48a/b 내지 도 58a/b의 레이아웃의 회로 개략도를 나타낸다. 도 59c는 본 발명의 일부 실시형태들에 따른, 도 59a/b의 레이아웃의 회로 개략도를 나타낸다. 도 60c는 본 발명의 일부 실시형태들에 따른, 도 60a/b 내지 도 62a/b 및 도 68a/b 내지 도 69a/b의 레이아웃들의 개략적인 회로를 나타낸다. 도 71c는 본 발명의 일부 실시형태들에 따른, 도 71a/b 및 도 77a/b의 레이아웃들의 개략적인 회로를 나타낸다. 도 72c는 본 발명의 일부 실시형태들에 따른, 도 72a/b 내지 도 76a/b의 레이아웃들의 개략적인 회로를 나타낸다. 좌측 및 우측 에지 상의 트랜지스터들은 MUX2 기능을 달성하기 위해 크로스 커플에 부가된다. 크고스 커플 회로들에 의한 다른 기능들을 위해, 이들은 상이할 수도 있다. 도 35b 내지 도 69b는 도 35a 내지 도 69a와 각각 동일한 레이아웃을 나타내며, 레이아웃들은 명료함을 위해 병합된 형식으로 도시되고, 회로의 노드들은 셀 레이아웃의 회로 개략도에 기초하여 식별된다. 또한, 크로스 커플형 트랜지스터 접속들은 라인들 (cc1 및 cc2) 에 의해 도 35a 내지 도 69a에서 식별된다.
도 35a/b 내지 도 47a/b 및 도 63a/b 내지 도 67a/b는, 모든 내부 노드들이 p 타입과 n 타입 사이에서 접속을 가질 것을 요구하는, 양자의 로직 경로들에서 송신 게이트를 갖는 크로스 커플 트랜지스터 구성을 나타낸다. 도 48a/b 내지 도 57a/b는 대형 트랜지스터들을 갖는 로직 경로에서의 송신 게이트 및 다른 경로들에서의 3 상태 게이트를 갖는 크로스 커플 트랜지스터 구성들을 나타낸다. 3 상태 게이트는 내부 노드 상에서 p 타입 확산 및 n 타입 확산 사이의 접속을 필요로하지 않는다.
도 58a/b 내지 도 59a/b는 소형 트랜지스터들을 갖는 로직 경로에서의 송신 게이트, 및 다른 경로들에서의 3 상태 게이트를 갖는 크로스 커플 트랜지스터 구성들을 나타낸다. 3 상태 게이트는 내부 노드 상에서 p 타입 확산과 n 타입 확산 사이의 접속을 필요로 하지 않는다.
도 60a/b 내지 도 62a/b 및 도 68a/b 내지 도 69a/b는 양자의 로직 경로들에서 3 상태 게이트를 갖는 크로스 커플 트랜지스터 구성들을 나타낸다.
도 63a/b 내지 도 69a/b는 n 타입 확산 핀들의 수와 같은 p 타입 확산 핀들의 수를 갖는 셀 레이아웃을 나타낸다. 다른 도 35a/b 내지 도 62a/b 중 일부는 n 타입 확산 핀들의 수와 같지 않은 p 타입 확산 핀들의 수를 갖는 셀 레이아웃들을 나타낸다.
도 40a/b는 수평/수직 상호접속 구조들 사이의 보다 타이트한 스페이싱을 사용하는 셀 레이아웃을 나타낸다. 도 37a/b, 도 45a/b 및 도 49a/b 는 확산 핀들 사이에 보다 큰 스페이싱을 사용하는 셀 레이아웃 예들을 나타낸다. 도 63a/b 내지 도 69a/b는 확산 핀들 사이의 보다 타이트한 스페이싱을 사용하는 셀 레이아웃 예들을 나타낸다. 도 43a/b 및 도 44a/b는 와이어로서 확산 핀을 사용하는 셀 레이아웃 예들을 나타낸다.
도 35a/b 내지 도 41a/b, 도 48a/b 내지 도 65a/b, 및 도 68a/b 내지 도 69a/b 는 스플릿 (split) 게이트들 없이 조밀한 게이트 전극 구조 구현을 이용하는 셀 레이아웃 예들을 나타낸다. 도 42a/b 내지 도 47a/b 및 도 66a/b 내지 도 67a/b는 적은 와이어링 및 큰 트랜지스터 사이즈들을 갖는 스플릿 게이트 구현을 이용하는 셀 레이아웃 예들을 나타낸다.
도 35a/b 내지 도 69a/b는 다양한 셀 레이아웃들에 대한 다수의 상이한 와이어링 예들을 증명하는 셀 레이아웃을 나타낸다. 도 35a/b 내지 도 69a/b는, 게이트 전극층 내의 가능한 곳에서의 더미 구조들의 사용 및 게이트 전극 단부 캡(cap)들의 연장을 포함하는, 완전히 장착된 게이트 전극층의 사용을 증명하는 셀 레이아웃 예들을 나타낸다. 도 35a/b 내지 도 69a/b에 나타낸 셀 레이아웃들의 일부는, 셀의 상부 및 하부에서의 컷들 없이, 즉 제조 프로세스 동안 컷 마스크 동작 이전에, 더미 게이트 전극층 구조들의 예들을 나타낸다. 셀 레이아웃들의 일부, 예를 들어, 도 53a/b 내지 도 55a/b는 전력 버스들이 생략되는 곳에서의 예시의 셀 레이아웃들을 나타낸다.
이러한 도 35a/b 내지 도 69a/b의 크로스 커플형 트랜지스터 구성은 각각의 층 상에 뿐만 아니라 층들의 조합 상에 형성된 구조들을 포함하고, 위에 언급된 많은 셀 레이아웃 피쳐들은 서로 독립적으로 적용될 수 있다. 도 35a/b 내지 도 69a/b의 셀 레이아웃들은 핀펫 기반 크로스 커플형 트랜지스터 구성에 의해 행해질 수 있는 것의 예들을 나타내며, 결코 가능한 셀 레이아웃 구성들의 모든 포괄적인 세트를 나타내는 것은 아니다. 도 35a/b 내지 도 69a/b의 다양한 레이아웃 예들에서 증명된 피쳐들 중 임으의 피쳐는 부가적인 셀 레이아웃들을 생성하도록 결합될 수 있다.
라인 패턴들을 직접 분해하기에 충분하지 않은 광학적 분해능에 대한 기술들은 피치 분할의 일부 형태를 이용하게 된다. 피치 분할은 달성할 수 있는 분해능에서 다중 노광 단계들을 통하여, 또는 스페이서들을 사용하여, 자기정렬될 수 있다. 예를 들어, 노광될 웨이퍼의 부분 및 최종 렌즈의 수분 액침을 사용하는 ArF 엑시머 레이저 스캐너에 대하여, 광학적 분해능은 ~ 40㎚ 로 제한된다. 이것은 193㎚ 파장 및 1.35 유효 개구수 에 대하여 0.28의 k1 값에 대응한다. 확산 핀층들 및 게이트 전극층들 그리고 피치 분할로 형성된 다른 층들 (예를 들어, 스페이서 이중 패터닝, 스페이서 4중 패터닝, 다중 노광 리소-식각-리소-식각 등...) 에 대하여, 레이아웃이 전도성 구조들, 즉 라인들에 대해 균일한 피치들 (종방향 중심선과 종방향 중심선 사이의 피치들) 로 행해지더라도, 가공된 전도성 구조들은 프로세싱 변수들로 인하여 결국 타겟으로부터 약간 벗어나게 될 수 있어서, 웨이퍼 상에 결국 다중 (예를 들어, 2개, 4개 등) 피치들이 있게 된다.
피치 분할은 자기 정렬된 스페이서 접근 또는 다중 리소그라피 노광으로, 복수배, 예를 들어 2로 피치 분할, 4로 피치 분할로 적용될 수 있다. 4로 피치 분할은 약 11㎚의 라인들/스페이스들을 달성하기 위해 보고되고 있다. 피치 분할의 하나의 제한은, 결과의 라인 패턴들이 패턴 내에서 다소 상이한 피치들을 가질 수 있다는 것이다. 2로 피치 분할에 대하여, 이것은 2개의 라인들의 그룹들이 하나이 피치를 가지게 되고, 2개의 라인들의 다음 그룹이 다소 상이한 피치를 가질 수 있으며, 2개의 라인들의 다음 그룹은 제 1 그룹과 동일한 피치를 가지게 된다는 등을 의미한다. 완료된 웨이퍼 상의 결과는, 균일하고, 고정된 피치 상에 있도록 의도되었지만, 결국 2 또는 4 또는 다른 복수 피치들 상에 처하게 되는 라인들이 될 것이다. 자기 정렬 스페이서들에 대하여, 원래의 코어 라인 패턴은 고정된 균일한 피치 상에 도출될 것이다. 다중 노광들에 대하여, 노광들 각각은 균일한 고정된 피치 상에 도출된 라인들을 가지게 될 것이다. 피치 분할 프로세스에 의해 도입된 균일하지 않은 피치는 최종 피치의 대략 10% 이하일 수도 있다. 예를 들어, 50㎚의 최종 타겟 피치에 대하여, 2개의 라인들의 각 그룹의 피치들은 5㎚ 미만 만큼 상이할 수도 있다.
한정된 게이트 레벨 레이아웃 아키텍쳐
위에서 논의된 바와 같은, 핀펫 트랜지스터들을 통합하는 다양한 회로 레이아웃들은, 한정된 게이트 레벨 레이아웃 아키텍쳐 내에서 구현될 수 있다. 게이트 레벨에 대하여, 다수의 평행한 가상 라인들이 레이아웃에 걸쳐 연장하도록 정의된다. 이러한 평행한 가상 라인들은, 레이아웃 내의 다양한 트랜지스터들의 게이트 전극의 배치를 인덱싱하기 위해 사용되기 때문에, 게이트 전극 트랜들로써 지칭된다. 일부 실시형태들에서, 게이트 전극 트랙들을 형성하는 평행한 가상 라인들은 특정된 게이트 전극 피치와 같은 그들 사이의 수직 스페이싱에 의해 정의된다. 이에 따라, 게이트 전극 트랙들 상의 게이트 전극 세그먼트들의 배치는 특정된 게이트 전극 피치에 대응한다. 또 다른 실시형태에서, 게이트 전극 트랙들은 특정된 게이트 전극 피치 이상의 가변 피치들로 스페이싱될 수 있다.
도 70a는 본 발명의 일부 실시형태들에 따른, 한정된 게이트 레벨 레이아웃 아키텍쳐 내에 정의된, 일 예의 게이트 전극 트랙들 (70-1A 내지 70-1E) 을 나타낸다. 게이트 전극 트랙들 (70-1A 내지 70-1E) 은 칩의 게이트 레벨 레이아웃에 걸쳐 연장하는 평행한 가상 라인들에 의해 형성되며, 그들 사이의 수직 스페이싱은 특정된 게이트 전극 피치 (70-3) 과 같다.
한정된 게이트 레벨 레이아웃 아키텍쳐 내에서, 게이트 레벨 피쳐 레이아웃 채널은, 주어진 게이트 전극 트랙에 인접한 게이트 전극 트랙들 사이에서 연장하도록 주어진 게이트 전극 트랙에 관하여 정의된다. 예를 들어, 게이트 레벨 피쳐 레이아웃 채널들 (70-5A 내지 70-5E) 은 게이트 전극 트랙들 (70-1A 내지 70-1E) 에 관하여 각각 정의된다. 각각의 게이트 전극 트랙이 대응하는 게이트 레벨 피쳐 레이아웃 채널을 가짐을 이해해야 한다. 또한, 규정된 레이아웃 스페이스의 에지에 인접하여, 즉 셀 경계에 인접하여 위치된 게이트 전극 트랙들에 대하여, 대응하는 게이트 레벨 피쳐 레이아웃 채널은, 게이트 레벨 피쳐 레이아웃 채널들 (70-5A 및 70-5E) 에 의해 도시된 바와 같이, 규정된 레이아웃 스페이스 외측에 가상 게이트 전극 트랙이 있는 것처럼, 연장한다. 각각의 게이트 레벨 피쳐 레이아웃 채널은 그의 대응하는 게이트 전극 트랙의 전체 길이를 따라 연장하도록 정의된다는 것을 또한 이해해야 한다. 이로써, 각각의 게이트 레벨 피쳐 레이아웃 채널은, 게이트 레벨 레이아웃이 연관된 칩의 부분 내에서 게이트 레벨 레이아웃에 걸쳐 연장하도록 정의된다.
한정된 게이트 레벨 레이아웃 아키텍쳐 내에서, 주어진 게이트 전극 트랙과 연관된 게이트 레벨 피쳐들은 주어진 게이트 전극 트랙과 연관된 게이트 레벨 피쳐 레이아웃 채널 내에 정의된다. 근접한 게이트 레벨 피쳐는, 트랜지스터, 즉 본 명세서에 개시된 바와 같은 핀펫 트랜지스터들의 게이트 전극을 정의하는 부분과, 트랜지스터의 게이트 전극을 정의하지 않는 부분의 양자를 포함할 수 있다. 따라서, 근접한 게이트 레벨 피쳐는 확산 영역, 즉 확산 핀과, 하부의 칩 레벨의 유전체 영역의 양자 상부에서 연장할 수 있다.
일부 실시형태들에서, 트랜지스터의 게이트 전극을 형성하는 게이트 레벨 피쳐의 각 부분은 주어진 게이트 전극 트랙 상에 실질적으로 집중되도록 위치된다. 또한, 본 실시형태에서, 트랜지스터의 게이트 전극을 형성하지 않는 게이트 레벨 피쳐의 부분들은 주어진 게이트 전극 트랙과 연관된 게이트 레벨 피쳐 레이아웃 채널 내에 위치될 수 있다. 이에 따라, 주어진 게이트 레벨 피쳐는, 주어진 게이트 레벨 피쳐의 게이트 전극 부분들이 주어진 게이트 레벨 피쳐 레이아웃 채널에 대응하는 게이트 전극 트랜에 집중되는 한, 그리고 주어진 게이트 레벨 피쳐가 인접한 게이트 레벨 레이아웃 채널들에서 다른 게이트 레벨 피쳐들에 대해 디자인 룰 스페이싱 요건들을 따르는 한, 본질적으로 주어진 게이트 레벨 레이아웃 채널 내의 어느 곳이든 정의될 수 있다. 게다가, 인접한 게이트 전극 트랙틀과 연관된 게이트 레벨 피쳐 레이아웃 채널들에 정의된 게이트 레벨 피쳐들 사이에서 물리적 컨택이 억제된다.
도 70b는 본 발명의 일부 실시형태들에 따른, 다수의 예시적인 게이트 레벨 피쳐들 (7001-7008) 이 정의된, 도 70a의 예시적인 한정된 게이트 레벨 레이아웃 아키텍쳐를 나타낸다. 게이트 레벨 피쳐 (7001) 는 게이트 전극 트랙 (70-1A) 과 연관된 게이트 레벨 피쳐 레이아웃 채널 (70-5A) 내에 정의된다. 게이트 레벨 피쳐 (7001) 의 게이트 전극 부분들은 실질적으로 게이트 전극 트랙 (70-1A) 상에 집중된다. 또한, 게이트 레벨 피쳐 (7001) 의 게이트 전극이 아닌 부분들은 인접한 게이트 레벨 피쳐 레이아웃 채널 (70-5B) 내에 정의된 게이트 레벨 피쳐들 (7002 및 7003) 과 디자인 룰 스페이싱 요건들을 유지한다. 유사하게, 게이트 레벨 피쳐들 (7002-7008) 은 그 각각의 게이트 레벨 피쳐 레이아웃 채널들 내에 정의되고, 그 각각의 게이트 레벨 피쳐 레이아웃 채널에 대응하는 게이트 전극 트랙상에 실질적으로 집중된 그 게이트 전극 부분들을 갖는다. 또한, 게이트 레벨 피쳐들 (7002-7008) 의 각각은 인접한 게이트 레벨 피쳐 레이아웃 채널들 내에 정의된 게이트 레벨 피쳐들과 디자인 룰 스페이싱 요건들을 유지하며, 인접한 게이트 레벨 피쳐 레이아웃 채널들 내에 정의된 임의의 또 다른 게이트 레벨 피쳐들과의 물리적 컨택들을 회피한다는 것을 이해해야 한다.
게이트 전극은 확산 구조 상부에서, 즉 확산 핀 상부에서 연장하는 각각의 게이트 레벨 피쳐의 부분에 대응하며, 각각의 게이트 레벨 피쳐는 게이트 레벨 피쳐 레이아웃 채널 내에서 전부 정의된다. 각각의 게이트 레벨 피쳐는 부근의 게이트 레벨 피쳐 레이아웃 채널 내에 정의된 또 다른 게이트 레벨 피쳐와 물리적으로 컨택하지 않으면서 그 게이트 레벨 피쳐 레이아웃 채널 내에 정의된다. 도 70b의 예시의 게이트 레벨 피쳐 레이아웃 채널들 (70-5A 내지 70-5E) 에 의해 도시된 바와 같이, 각각의 게이트 레벨 피쳐 레이아웃 채널은 주어진 게이트 전극 트랙과 연관되고, 주어진 게이트 전극 트랙을 따라, 그리고 레이아웃 경계 외측의 가상 게이트 전극 트랙 또는 인접한 게이트 전극 트랙 중 어느 하나와 가장 가까운 주어진 게이트 전극 트랙으로부터 각각의 반대 방향에서 외관상 수직으로 연장한다.
일부 게이트 레벨 피쳐들은 그 길이를 따라 임의의 수의 위치들에 정의된 하나 이상의 컨택 헤드 부분들을 가질 수도 있다. 주어진 게이트 레벨 피쳐의 컨택 헤드 부분은 게이트 컨택 구조를 수용하기에 충분한 사이즈의 높이 및 폭을 갖는 게이트 레벨 피쳐의 세그먼트로서 정의된다. 본 예시에서, "폭" 은 주어진 게이트 레벨 피쳐의 게이트 전극 트랙에 수직인 방향으로 기판을 가로질러 정의되고, "높이" 는 주어진 게이트 렙ㄹ 피쳐의 게이트 전극 트랙에 평행한 방향으로 기판을 가로질러 정의된다. 게이트 레벨 피쳐 폭 및 높이는 셀 내의 게이트 레벨 피쳐들의 배향에 의존하여, 셀 폭 (W) 및 셀 높이 (H) 에 대응할 수도 있고, 또는 대응하지 않을 수도 있다. 위에서 보았을 때, 게이트 레벨 피쳐의 컨택 헤드는, 본질적으로, 정사각형 또는 직사각형을 포함하는, 임의의 레이아웃 형상으로 정의될 수 있음을 알아야 한다. 또한, 레이아웃 요건들 및 회로 설계에 의존하여, 게이트 레벨 피쳐의 주어진 컨택 헤드 부분은 위에 정의된 게이트 컨택을 가질 수도 있고, 또는 갖지 않을 수도 있다.
위에서 논의된 바와 같이, 본 명세서에 개시된 일부 실시형태들의 게이트 레벨은, 한정된 게이트 레벨로서 정의된다. 게이트 레벨 피쳐들의 일부는 트랜지스터 디바이스들의 게이트 전극들을 형성한다. 게이트 레벨 피쳐들의 다른 부분은 게이트 레벨 내의 2 지점들 사이에서 연장하는 전도성 세그먼트들을 형성할 수 있다. 또한, 게이트 레벨의 다른 부분은 집적 회로 동작에 관하여 비기능적일 수도 있다. 기능에 관계없이, 게이트 레벨 피쳐들의 각각은, 인접한 게이트 레벨 피쳐 레이아웃 채널들에 정의된 다른 게이트 레벨 피쳐들과 물리적으로 컨택하지 않으면서 그 각각의 게이트 레벨 피쳐 레이아웃 채널들 내의 게이트 레벨에 걸쳐 연장하도록 정의된다는 것을 이해해야 한다.
일부 실시형태들에서, 게이트 레벨 피쳐들은, 제조 및 설계 프로세스들에 대해 정확하게 예측되고 최적화될 수 있는 한정된 수의 제어된 레이아웃 형상 대 형상 리소그라피 상호작용들을 제공하도록 정의된다. 본 실시형태에서, 게이트 레벨 피쳐들은, 높은 가능성으로 정확하게 예측되고 경감될 수 없는 레이아웃 내에서 불리한 리소그라피 상호작용을 도입하게 되는 레이아웃 형상 대 형상 스페이스 관계를 회피하도록 정의된다. 하지만, 대응하는 리소그라피 상호작용들이 예측가능하고 관리가능할 때, 게이트 레벨 레이아웃 채널들 내의 게이트 레벨 피쳐들의 방향에서의 변화가 수용가능함을 이해해야 한다.
기능에 관계없에, 게이트 레벨 피쳐들의 각각은, 주어진 게이트 전극 트랙을 따라서 게이트 레벨 피쳐가, 게이트 레벨 내에서, 비 게이트 레벨 피쳐를 사용하지 않으면서 상이한 게이트 전극 트랙을 따라 정의된 또 다른 게이트 레벨 피쳐에 직접 접속하도록 구성되지 않도록 정의된다는 것을 이해해야 한다. 게다가, 상이한 게이트 전극 트랙과 연관된 상이한 게이트 레벨 레이아웃 채널들 내에 배치되는 게이트 레벨 피쳐들 사이의 각 접속은, 하나 이상의 비 게이트 레벨 피쳐들을 통해 이루어지며, 이 비 게이트 레벨 피쳐들은 상위 상호접속 레벨들에서, 즉 게이트 레벨 위의 하나 이상의 상호접속 레벨들을 통해, 또는 게이트 레벨의 또는 게이트 레벨 아래의 국부적 상호접속 피쳐들에 의해 정의될 수도 있다.
도 71a/b 내지 도 77a/b는 본 발명의 일부 실시형태들에 따른 3 상태 및 송신 게이트 기반 크로스 커플형 회로 구조들을 사용하는, 다수의 예의 SDFF 회로 레이아웃들을 나타낸다. 도 71c는 본 발명의 일부 실시형태들에 따른, 도 71a/b 및 도 77a/b의 회로 개략도를 나타낸다. 도 72c는 본 발명의 일부 실시형태들에 따른, 도 73a/b 내지 도 76a/b에 대한 회로 개략도를 나타낸다. 도 71b 내지 도 77b는 도 71a 내지 도 77a와 각각 동일한 레이아웃을 나타내며, 레이아웃들은 명료함을 위해 병합된 형식으로 도시되고, 회로의 노드들은 셀 레이아웃의 회로 개략도에 기초하여 식별된다. 도 71a/b 내지 도 77a/b의 예시의 SDFF 회로 레이아웃들은 다음의 피쳐들을 포함한다:
1. 게이트 전도체들:
a. 실질적으로 균등하게 이격된 게이트 전도체들.
b. 국부적 상호접속을 회피하기 위해 큰 게이트 전도체 라인 단부 갭들과 병합되거나, 또는 컷들을 필요로 하지 않는 큰 게이트 전도체 라인 단부 갭들을 허용하기에 충분한 스페이스가 있다면, 컷 마스크로 형성된 균일한 게이트 전도체 라인 단부 갭들.
c. 금속 사용을 감소시키기 위해, 즉 상위 레벨 상호접속 사용을 감소시키기 위해 일부 경우들에서 와이어들로서 사용된 일부 게이트 전도체들.
2. 확산 핀들:
a. 실질적으로 균등하게 이격된 확산 핀들.
b. p 타입과 n 타입 사이에서, 그리고 상부 및 하부 셀 에지들 상에서 생략된 확산 핀들.
c. 확산 핀 폭 대 스페이스 관계는 달라질 수도 있으며, 또는 도 71a/b 내지 도 77a/b의 예들에 도시된 것과 같은 실질적으로 동등한 관계를 가질 수도 있다.
3. 국부적 상호접속:
a. 국부적 상호접속 구조들은 확산 핀들 및 게이트 전도체들에 직접 접속할 수 있다.
b. 국부적 상호접속 구조들은 컨택층을 통해 금속 1 (met1 또는 M1) 에 접속할 수 있다.
c. 예로서 도 76a/b에 나타낸 것과 같은, 수평 및 수직 국부적 상호접속들은, 별개의 설계층들을 사용하여 제조, 즉 별개의 마스크층들을 사용하여 제조될 숭 있다.
d. 도 71a/b 내지 도 75a/b 및 도 77a/b의 예들에 나타낸 바와 같이, 수평 및 수직 국부적 상호접속 구조들은 동일 층 상에, 즉 동일 마스크층 상에 있을 수 있다. 또한, 제조 동안, 수평 및 수직 국부적 상호접속 구조들은 2 개의 별개의 단계들로, 또는 단일 단계로 제조될 수 있다.
e. 국부적 상호접속 구조들은 확산 핀들 및 게이트 전도체들과 포지티브, 제로 또는 네거티브 오버랩을 가질 수 있다.
f. 수직 국부적 상호접속은 게이트 전도체들로부터 1/2 피치 오프셋을 갖는 게이트 전도체와 유사한 피치 상에 있을 수 있다.
4. 컨택들:
a. 컨택들은 금속 1 (met1 또는 M1) 에 국부적 상호접속 구조들을 접속하도록 정의될 수 있다.
b. 국부적 상호접속 구조들은 컨택 상에 포지티브, 제로 또는 네거티브 오버랩을 가질 수 있다.
c. 금속 1 (met1 또는 M1) 은 컨택 상에 포지티브, 제로 또는 네거티브 오버랩을 가질 수 있다.
5. 금속 2 (met2 또는 M2)
a. 금속 2 구조들은, 일부 실시형태들에서, 단방향, 즉 선형 형상일 수 있다.
b. 금속 2 구조들은 수평 (x) 및/또는 수직 (y) 방향들로 연장할 수 있다.
도 71a/b의 예시의 SDFF 회로 레이아웃은, 특히 다음의 피쳐들을 나타낸다:
· 금속 2는 내부 와이어링에 사용되지 않는다.
· 금속 2는 전력 레일들에 사용된다.
· 3 상태 및 송신 게이트 크로스 커플형 트랜지스터 구조들이 사용된다.
· 국부적 상호접속 구조들은 수평 (x) 및 수직 (y) 방향들 양자에서 연장한다.
· 일부 게이트 전도체들은 와이어들로서 사용되고, 트랜지스터의 게이트 전극을 형성하지 않는다.
· 게이트 전도체 컷들이 다양한 위치들 및 조합들에 제공된다.
· 게이트 전도체 컷들은 사이즈가 균일하다.
· 게이트 전도체층은 완전히 실장되며, 즉 적어도 하나의 게이트 전도체가 셀 내의 각각의 이용가능한 게이트 전도체 피치 위치에 위치된다.
도 72a/b의 예시의 SDFF 회로 레이아웃은 특히 다음의 피쳐들을 나타낸다:
· 금속 2 구조들은 수직 (y) 방향에서 내부 와이어링에 사용된다.
· 도 71a/b의 예보다 조밀한 회로 레이아웃.
· 3 상태 및 송신 게이트 크로스 커플형 트랜지스터 구조들의 양자가 사용된다.
· 게이트 전도체층은 완전히 실장되며, 즉 적어도 하나의 게이트 전도체가 셀 내의 각각의 이용가능한 게이트 전도체 피치 위치에 위치된다.
· 게이트 전도체 컷들이 나타나 있다.
· 실질적으로 균일한 게이트 전도체 컷들은 레이아웃을 최적화하기 위해 다양한 조합들 및/또는 위치들에 사용된다.
도 73a/b의 예시의 SDFF 회로 레이아웃은 수직 (y 방향) 와이어링을 위해 게이트 전도체 및 금속 2 층들 양자를 사용하는 SDFF 의 일 버전을 나타낸다. 도 74a/b의 예시의 SDFF 회로 레이아웃은 내부 와이어링을 위해 수평으로 배향된, 즉 x 방향으로, 금속 2 구조들을 사용하는 SDFF 회로의 일 버전을 나타낸다. 도 75a/b의 예시의 SDFF 회로 레이아웃은 내부 와이어링을 위해 수평으로 배향된, 즉 x 방향으로 금속 2 구조들을 다시 사용하는 SDFF 회로의 대안의 버전을 나타낸다. 도 76a/b 의 예시의 SDFF 회로 레이아웃은, 수평 국부적 상호접속 및 수직 국부적 상호접속이 내부 금속 2 전도체의 제거를 허용하도록 별개의 전도체들로서 사용된, 도 72a/b의 레이아웃의 변형을 나타낸다. 도 77a/b의 예시의 SDFF회로 레이아웃은, 금속 2의 사용을 최소화하고 트랜지스터 밀도를 최대화하도록 회로 구조들을 정의하는 대안의 방식을 도시하는 부분적 SDFF 레이아웃을 나타낸다.
본 명세서에 제공된 회로 레이아웃들 및 기재에 기초하여, 일부 실시형태들에서, 다음의 피쳐들 중 하나 이상이 이용될 수 있다는 것을 이해해야 한다:
· 함께 정열되고 인접하여 위치된 확산 핀 단부들 사이의 분리 거리 (즉, 확산 핀 컷 거리) 는 게이트 전극 피치의 사이즈 미만일 수 있다,
· 수직 국부적 상호접속은 확산 핀의 하나의 에지 (수평으로 배향된 에지) 상의 확산 핀 (수평으로 배향됨) 을 오버랩할 수 있으며; 이 경우, 별개의 수직 국부적 상호접속 구조들에 사용된 일부 컷들 (컷 마스크에서) 확산 핀을 터치하거나 오버랩하도록 정의될 수 있다,
· 수평 국부적 상호접속 구조는 게이트 전극 구조의 하나의 에지 (수직으로 배향된 에지 ) 상의 게이트 전극 구조 (수직으로 배향됨) 를 오버랩할 수도 있다,
· 게이트 단부 캡의 사이즈 (즉, 게이트 전극 구조가 하부의 확산 핀 아래로 연장하는 거리) 는 하나 이상의 확산 핀 피치의 사이즈 미만, 또는 평균 확산 핀 피치의 사이즈 미만일 수 있다,
· 함께 정렬되고 인접하여 위치된 게이트 전극 구조 단부들 사이의 분리 거리 (즉, 게이트 전극 구조 컷 거리) 는 하나 이상의 확산 핀 피치들의 사이즈 이하, 또는 평균 확산 핀 피치의 사이즈 미만일 수 있다,
· 인접하여 위치된 n 타입과 p 타입 확산 핀들 사이의 종방향 중심 라인 분리 거리 (확산 핀들에 수직인 방향으로 측정됨) 는 하나 이상의 확산 핀 피치들의 정수배로서, 또는 평균 확산 핀 피치의 정수배로서 정의될 수 있다.
예시의 실시형태에서, 반도체 디바이스는 기판, 제 1 트랜지스 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 제 1 확산 핀 내의 소스 영역 및 드레인 영역을 갖는다. 제 1 확산 핀은 기판의 표면으로부터 돌출하도록 구조화된다. 제 1 확산 핀은 제 1 방향에서 제 1 확산 핀의 제 1 단부로부터 제 1 확산 핀의 제 2 단부로 종방향으로 연장하도록 구조화된다. 제 2 트랜지스터는 제 2 확산 핀 내의 소스 영역 및 드레인 영역을 갖는다. 제 2 확산 핀은 기판의 표면으로부터 돌출하도록 구조화된다. 제 2 확산 핀은 제 1 방향에서 제 2 확산 핀의 제 1 단부로부터 제 2 확산 핀의 제 2 단부로 종방향으로 연장하도록 구조화된다. 제 2 확산 핀은 제 1 확산 핀 다음에 위치되고 제 2 확산 핀과 이격된다. 또한, 제 2 확산 핀의 제 1 단부 또는 제 2 단부는 제 1 확산 핀의 제 1 단부와 제 2 단부 사이에서 제 1 방향으로 위치된다.
위에서 언급된 제 1 및 제 2 트랜지스터들은 제 2 방향으로 상이한 위치들에 위치될 수 있다. 또한, 제 1 및 제 2 트랜지스터들의 각각은 3 차원 게이트형 트랜지스터일 수 있다.
위에서 언급된 제 1 트랜지스터는 기판 위에서 볼 때 제 1 방향에 수직인 제 2 방향에서 종방향으로 연장하는 제 1 선형 형상의 게이트 전극 구조를 포함한다. 위에서 언급된 제 2 트랜지스터는 기판 위에서 볼때 제 1 방향에 수직인 제 2 방향에서 종방향으로 연장하는 제 2 선형 형상의 게이트 전극을 포함한다. 제 1 확산 핀의 제 1 및 제 2 단부들 중 적어도 하나는 제 1 및 제 2 선형 형상의 게이트 전극 구조들 사이에서 제 1 방향으로 위치될 수 있다. 그리고, 제 2 확산 핀의 제 1 및 제 2 단부들 중 적어도 하나는 제 1 및 제 2 선형 형상의 게이트 전극 구조들 사이에서 제 1 방향으로 위치될 수 있다. 제 1 선형 형상의 게이트 전극 구조는 제 2 선형 형상의 게이트 전극 구조 다음에 위치되고 제 2 선형 게이트 전극 구조와 이격된다.
반도체 디바이스는 또한 제 2 방향으로 연장하고 제 1 및 제 2 선형 형상의 게이트 전극 구조들 사이에 위치되는 선형 형상의 국부적 상호접속 구조를 포함할 수 있다. 선형 형상의 국부적 상호접속 구조는 실질적으로 제 1 및 제 2 선형 형상의 게이트 전극 구조들 사이에서 제 1 방향으로 집중된다. 선형 형상의 국부적 상호접속 구조는 제 1 및 제 2 확산 핀들 중 하나 이상에 접속할 수 있다.
반도체 디바이스는 또한 제 1 방향으로 연장하고 제 1 및 제 2 확산 핀들 사이에 위치되는 선형 형상의 국부적 상호접속 구조를 포함할 수 있다. 이러한 선형 형상의 국부적 상호접속 구조는 실질적으로 제 1 및 제 2 확산 핀들 사이에서 제 2 방향으로 집중될 수 있다. 또한, 이러한 선형 형상의 국부적 상호접속 구조는 제 1 및 제 2 게이트 전극 구조들 중 하나 이상에 접속할 수 있다.
위에 언급된 제 1 방향으로 연장하는 선형 형상의 국부적 상호접속 구조는 제 1 선형 형상의 국부적 상호접속 구조로서 지칭될 수 있다. 반도체 디바이스는 또한 제 2 방향으로 연장하고 제 1 및 제 2 선형 형상의 게이트 전극 구조들 사이에 위치되는 제 2 선형 형상의 국부적 상호접속 구조를 포함할 수 있다. 제 2 선형 형상의 국부적 상호접속 구조는 실질적으로 제 1 및 제 2 선형 형상의 게이트 전극 구조들 사이에서 제 1 방향으로 집중될 수 있다. 또한, 제 2 선형 형상의 국부적 상호접속 구조는 제 1 확산 핀, 제 2 확산 핀의 하나 이상에 접속할 수 있다. 게다가, 일부 실시형태들에서, 제 1 선형 형상의 국부적 상호접속 구조는 2 차원적으로 변화하는 비선형 국부적 상호접속 구조의 제 1 세그먼트일 수 있고, 제 2 선형 형상의 국부적 상호접속 구조는 2 차원적으로 변화하는 비선형 국부적 상호접속 구조의 제 2 선형 세그먼트일 수 있다. 그리고, 일부 경우, 제 1 및 제 2 선형 형상의 국부적 상호접속 구조들은 서로 접속될 수 있다.
반도체 디바이스는 또한 제 1 및 제 2 확산 핀들 사이에 위치된 컨택 구조를 포함할 수 있다. 일부 실시형태들에서, 컨택 구조는 실질적으로 제 1 및 제 2 확산 핀들 사이에 집중될 수 있다. 일부 실시형태들에서, 컨택 구조는 제 1 게이트 전극 구조 또는 제 2 게이트 전극 구조 중 어느 하나에 접속할 수 있다.
반도체 디바이스는 또한 제 1 및 제 2 게이트 전극 구조들 사이에 위치된 컨택 구조를 포함할 수 있다. 일부 실시형태들에서, 컨택 구조는 실질적으로 제 1 및 제 2 게이트 전극 구조들 사이에 집중될 수 있다. 또한, 일부 실시형태들에서, 반도체 디바이스는 제 1 및 제 2 확산 핀들 사이에서 제 2 방향으로 위치된 전도성 상호접속 구조를 포함할 수 있다. 일부 실시형태들에서, 전도성 상호접속 구조는 확산 핀이 아닌 제 1 방향으로 연장하는 최하위 레벨 상호접속 구조이다.
반도체 디바이스는 또한 제 1 및 제 2 확산 핀들 사이에서 제 1 방향으로 위치된 전도성 상호접속 구조를 포함할 수 있으며, 컨택 구조가 전도성 상호접속 구조에 접속한다. 일부 실시형태들에서, 전도성 상호접속 레벨은 상위 레벨 상호접속 구조이다.
반도체 디바이스는 또한 하나 이상의 상호접속 구조들을 포함하고, 하나 이상의 상호접속 구조들의 일부는 제 1 방향으로 연장하는 하나 이상의 상호접속 세그먼트들을 포함한다. 일부 실시형태들에서, 제 1 방향으로 연장하는 하나 이상의 상호접속 세그먼트들은 제 1 및 제 2 확산 핀들 사이에 위치된다. 또한, 일부 실시형태들에서, 제 1 방향으로 연장하는 하나 이상의 상호접속 세그먼트들의 일부는 제 1 확산 핀 또는 제 2 확산 핀 중 어느 하나 상부에 위치된다. 일부 실시형태들에서, 제 1 방향으로 연장하는 하나 이상의 상호접속 세그먼트들은, 하나 이상의 상호접속 세그먼트들의 각각의 제 1 방향 배향된 중심선들 사이에서 제 1 방향으로 측정된 바와 같은 제 2 방향 상호접속 피치에 따라 위치된다.
일부 실시형태들에서, 제 1 및 제 2 확산 핀들은, 제 1 및 제 2 확산 핀들의 각각의 제 1 방향 배향된 중심선들 사이에서 제 2 방향으로 측정된 바와 같은 확산 핀 피치를 따라 위치될 수 있으며, 제 2 방향 상호접속 피치는 확산 핀 피치의 유리 배수이며, 유리 배수는 정수 값의 비로서 정의된다.
일부 실시형태들에서, 제 1 및 제 2 확산 핀들의 각각은 제 2 방향으로 측정된 바와 같은 제 1 확산 핀 피치 또는 제 2 방향으로 측정된 바와 같은 제 2 확산 핀 피치 중 어느 하나에 따라 위치된 중심선이며, 제 1 및 제 2 확산 핀 피치들은 제 2 방향으로 연속적으로 교번하며, 평균 확산 핀 피치는 제 1 및 제 2 확산 핀 피치들의 평균이고, 그리고
제 2 방향 상호접속 피치는 평균 확산 핀 피치의 유리 배수이며, 유리 배수는 정수값들의 비로서 정의된다. 일부 실시형태들에서, 제 1 확산 핀 피치는 제 2 확산 핀 피치와 같다. 일부 실시형태들에서, 제 1 확산 핀 피치는 제 2 확산 핀 피치와 상이하다.
위에서 언급된 하나 이상의 상호접속 구조들은 국부적 상호접속 구조, 상위 레벨 상호접속 구조, 또는 그 조합 중 어느 하나를 포함할 수 있으며, 국부적 상호접속 구조는 확산 핀이 아닌 최하위 레벨 상호접속 구조이고, 상위 레벨 상호접속 구조는 기판에 대해 국부적 상호접속 구조 위의 레벨에 형성된 상호접속 구조이다.
일부 실시형태들에서, 제 1 및 제 2 확산 핀들의 각각은, 제 2 방향으로 측정된 바와 같은 제 1 확산 핀 피치 또는 제 1 방향으로 측정된 제 2 확산 핀 피치 중 어느 하나에 따라 위치된 중심선이고, 제 1 및 제 2 확산 피치들은 제 2 방향으로 연속적으로 교번하며, 평균 확산 핀 피치는 제 1 및 제 2 확산 핀 피치들의 평균이다. 또한, 제 1 방향으로 연장하는 하나 이상의 상호접속 세그먼트들은 제 2 방향으로 측정된 바와 같은 제 1 상호접속 피치 또는 제 2 방향으로 측정된 바와 같은 제 2 상호접속 피치 중 어느 하나에 따라 위치된 중심선일 수 있고, 제 1 및 제 2 상호접속 피치들은 제 2 방향으로 연속적으로 교번하며, 평균 상호접속 피치는 제 1 및 제 2 상호접속 피치들의 평균이다. 또한, 평균 상호접속 피치는 평균 확산 핀 피치의 유리 배수이며, 유리 배수는 정수값들의 비로서 정의된다.
일부 실시형태들에서, 제 1 확산 핀 피치는 제 2 확산 핀 피치와 같고 제 1 상호접속 피치는 제 2 상호접속 피치와 같다. 일부 실시형태들에서, 제 1 확산 핀 피치는 제 2 확산 핀 피치와 상이하고, 제 1 상호접속 피치는 제 2 상호접속 피치와 상이하다. 일부 실시형태들에서, 제 1 확산 핀 피치는 제 1 상호접속 피치와 같고, 제 2 확산 핀 피치는 제 2 상호접속 피치와 같다.
반도체 디바이스는 또한 하나 이상의 상호접속 구조들을 포함하고, 하나 이상의 상호접속 구조들의 일부는 제 2 방향으로 연장하는 하나 이상의 상호접속 세그먼트들을 포함한다. 일부 실시형태들에서, 제 2 방향으로 연장하는 하나 이상의 상호접속 세그먼트들 중 일부는 제 1 및 제 2 게이트 전극 구조들 사잉에 위치된다. 일부 실시형태들에서, 제 2 방향으로 연장하는 하나 이상의 상호접속 세그먼트들의 일부는 제 1 게이트 전극 구조 또는 제 2 게이트 전극 구조 중 어느 하나 상부에 위치된다.
일부 실시형태들에서, 제 2 방향으로 연장하는 하나 이상의 상호접속 세그먼트들은 하나 이상의 상호접속 세그먼트들의 각각의 제 2 방향 배향된 중심선들 사이에서 제 1 방향으로 측정된 바와 같은 제 1 방향 상호접속 피치를 따라 위치된다. 또한, 제 1 및 제 2 게이트 전극 구조들은 제 1 및 제 2 게이트 전극 구조들의 각각의 제 2 방향 배향된 중심선들 사이에서 제 1 방향으로 측정딘 바와 같은 게이트 전극 피치에 따라 위치될 수 있다. 제 1 방향 상호접속 피치는 게이트 전극 피치의 유리 배수이며, 유리 배수는 정수값들의 비로서 정의된다.
위에서 언급된 하나 이상의 상호접속 구조들은 국부적 상호접속 구조, 상위 레벨 상호접속 구조, 또는 그 조합 중 어느 하나를 포함할 수 있고, 국부적 상호접속 구조는 확산 핀이 아닌 최하위 레벨 상호접속 구조이며, 상위 레벨 상호접속 구조는 기판에 대하여 국부적 상호접속 구조 위의 레벨에 형성된 상호접속 구조이다.
일부 실시형태들에서, 반도체 디바이스는 또한 각각의 확산 핀에 의해 형성된 각각의 소스 영역 및 각각의 드레인 영역을 각각 갖는 제 1 복수의 트랜지스터들을 포함할 수 있다. 제 1 복수의 트랜지스터들의 각각의 확산 핀은 기판의 표면으로부터 돌출하도록 구조화된다. 제 1 복수의 트랜지스터들의 각각의 확산 핀은 제 1 방향에서 각각의 확산 핀의 제 1 단부로부터 제 2 단부로 종방향으로 연장하도록 구조화된다. 제 1 복수의 트랜지스터들의 확산 핀들의 제 1 단부들은 실질적으로 제 1 방향으로 서로 정렬된다.
또한, 반도체 디바이스는 각각의 확산 핀에 의해 형성된 각각의 소스 영역 및 각각의 드레인 영역을 각각 갖는 제 2 복수의 트랜지스터들을 포함할 수 있다. 제 2 복수의 트랜지스터들의 각각의 확산 핀은 기판의 표면으로부터 돌출하도록 구조화된다. 제 2 복수의 트랜지스터들의 각각의 확산 핀은 제 1 방향에서 각각의 확산 핀의 제 1 단부로부터 제 2 단부로 종방향으로 연장하도록 구조화된다. 제 2 복수의 트랜지스터들의 확산 핀들의 제 1 단부들은 제 1 방향으로 서로 실질적으로 정렬된다. 그리고, 제 2 복수의 트랜지스터들의 확산 핀들의 제 1 단부들 중 하나 이상은 제 1 복수의 트랜지스터들의 하나 이상의 확산 핀들의 제 1 및 제 2 단부들 사이에서 제 1 방향으로 위치된다.
일부 실시형태들에서, 제 2 복수의 트랜지스터들의 확산 핀들의 제 1 단부들의 각각은 제 1 복수의 트랜지스터들의 하나 이상의 확산 핀들의 제 1 및 제 2 단부들 사이에서 제 1 방향으로 위치된다. 일부 실시형태들에서, 제 2 복수의 트랜지스터들의 확산 핀들의 적어도 하나는 제 1 복수의 트랜지스터들의 적어도 하나의 확산 핀 다음에 위치되고 이 적어도 하나의 확산 핀과 이격된다. 또한, 일부 실시형태들에서, 제 1 복수의 트랜지스터들은 n 타입 트랜지스터들, p 타입 트랜지스터들, 또는 n 타입 및 p 타입 트랜지스터들의 조합 중 어느 하나를 포함할 수 있고, 제 2 복수의 트랜지스터들은 n 타입 트랜지스터들, p 타입 트랜지스터들 또는 n 타입 및 p 타입 트랜지스터들의 조합 중 어느 하나를 포함할 수 있다. 일부 실시형태들에서, 제 1 복수의 트랜지스터들은 n 타입 트랜지스터들이고, 제 2 복수의 트랜지스터들은 p 타입 트랜지스터들이다.
일부 실시형태들에서, 제 1 및 제 2 복수의 확산 핀들은, 제 2 방향으로 측정된 바와 같은 제 1 확산 핀 피치 및 제 2 방향으로 측정된 바와 같은 제 2 확산 핀 피치에 의해 정의된 확산 핀 정렬 그레이팅에 실질적으로 정렬된 각각의 제 1 방향 배향된 중심선들을 갖도록 위치된다. 제 1 및 제 2 확산 핀 피치들은 제 2 방향에서 교번 시퀀스로 발생한다. 또한, 일부 실시형태드에서, 제 1 및 제 2 복수의 트랜지스터들의 확산 핀들은 확산 핀 정렬 그레이팅의 적어도 8개의 연속 정렬 위치들인 부분들을 집합적으로 점유한다.
일 예의 실시형태에서, 반도체 디바이스의 제조 방법이 개시된다. 방법은 기판을 제공하는 단계를 포함한다. 방법은 또한 기판 상에 제 1 트랜지스터를 형성하는 단계를 포함하여, 제 1 트랜지스터는 제 1 확산 핀 내의 소스 영역 및 드레인 영역을 갖으며, 제 1 확산 핀은 기판의 표면으로부터 돌출하도록 형성되며, 제 1 확산 핀은 제 1 방향에서 제 1 확산 핀의 제 1 단부로부터 제 1 확산 핀의 제 2 단부로 종방향으로 연장하도록 형성된다. 방법은 또한 기판 상에 제 2 트랜지스터를 형성하는 단계를 포함하여, 제 2 트랜지스터가 제 2 확산 핀 내의 소스 영역 및 드레인 영역을 갖으며, 제 2 확산 핀은 기판의 표면으로부터 돌출하도록 형성되고, 제 2 확산 핀은 제 1 방향에서 제 2 확산 핀의 제 1 단부로부터 제 2 확산 핀의 제 2 단부로 종방향으로 연장하도록 형성되며, 제 2 확산 핀은 제 1 확산 핀 다으의 위치에 형성되고 제 1 확산 핀과 이격된다. 또한, 제 1 및 제 2 트랜지스터들은 제 1 방향으로 제 1 확산 핀의 제 1 단부 또는 제 2 단부 중 어느 하나가 제 1 확산 핀의 제 1 단부와 제 2 단부 사이의 위치에 형성된다.
본 명세서에 개시된 핀펫 트랜지스터들을 통합하는 임의의 회로 레이아웃은 컴퓨터 판독가능 매체 상에 디지털 형식으로와 같은, 유형의 형태로 저장될 수 있다는 것을 이해해야 한다. 예를 들어, 주어진 회로 레이아웃은 레이아웃 데이터 파일에 저장될 수 있고, 셀들의 하나 이상의 라이브러리들로부터 선택가능할 수 있다. 레이아웃 데이터 파일은 GDS Ⅱ (Graphic Data System) 데이터베이스 파일, OASIS (Open Artwark System Interchange Standard) 데이터 베이스 파일, 또는 반도체 디바이스 레이아웃들을 저장하고 전달하기에 적합한 데이터 파일 포맷의 임의의 다른 유형으로서 포맷팅될 수 있다. 또한, 본 명세서에 개시된 핀펫 트랜지스터들을 통합하는 셀의 다중 레벨 레이아웃들은 대형 반도체 디바이스의 다중 레렙 레이아웃 내에 포함될 수 있다. 대형 반도체 디바이스의 다중 레벨 레이아웃은 또한 위에서 식별된 것과 같은, 레이아웃 데이터 파일의 형태로 저장될 수 있다.
또한, 본 명세서에 개시된 발명은 컴퓨터 판독가능 매체 상에 컴퓨터 판독가능 코드로서 포함될 수 있다. 예를 들어, 컴퓨터 판독가능 코드는 본 명세서에 개시된 핀펫 트랜지스터들을 통합하는 셀의 레이아웃이 저장되는 레이아웃 데이터 파일을 포함할 수 있다. 컴퓨터 판독가능 코드는 또한 본 명세서에 개시된 핀펫 트랜지스터들을 포함하는 하나 이상의 레이아웃 라이브러리들 및/또는 셀들을 선택하기 위한 프로그램 명령들을 포함할 수 있다. 레이아웃 라이브러리들 및/또는 셀들은 또한 컴퓨터 판독가능 매체 상에 디지털 포맷으로 저장될 수 있다.
본 명세서에 언급된 컴퓨터 판독가능 매체는, 그 후에 컴퓨터 시스템에 의해 판독될 수 있는 데이터를 저장할 수 있는 임의의 데이터 저장 디바이스이다. 컴퓨터 판독가능 매체의 예들은 하드 드라이브들, 네트워크 부착 스토리지 (NAS), 리드 온니 메모리, 랜덤 액세스 메모리, CD-ROM들, CD-R들, CD-RW들, 자기 테이프들 및 다른 광학 및 비광학 데이터 저장 디바이스를 포함한다. 커플링된 컴퓨터 시스템들의 네트워크 내에 분포된 다중 컴퓨터 판독가능 매체들은 또한 컴퓨터 판독가능 코드가 네트워크 내의 분포된 방식으로 저장되고 실행되도록 컴퓨터 판독가능 코드의 각각의 부분들을 저장하기 위해 사용될 수 있다.
예시의 실시형태에서, 데이터 저장 디바이스는 반도체 디바이스의 레이아웃을 렌더링하기 위해 저장된 컴퓨터 실행가능 프로그램 명령들을 갖는다. 데이터 저장 디바이스는, 기판 상에 제 1 트랜지스터가 형성되도록 정의하는 컴퓨터 프그램 명령들을 포함하여, 제 1 트랜지스터가 제 1 확산 핀 내의 소스 영역 및 드레인 영역을 갖도록 정의되고, 제 1 확산 핀이 기판의 표면으로부터 돌출하도록 정의되고, 제 1 확산 핀이 제 1 방향에서 제 1 확산 핀의 제 1 단부로부터 제 2 단부로 종방향으로 연장하도록 정의된다. 데이터 저장 디바이스는 또한 기판 상에 제 2 트랜지스터가 형성되도록 정의하는 컴퓨터 프로그램 명령들을 포함하여, 제 2 트랜지스터가 제 2 확산 핀 내의 소스 영역 및 드레인 영역을 갖도록 정의되고, 제 2 확산 핀이 기판의 표면으로부터 돌출하도록 정의되고, 제 2 확산 핀이 제 1 방향에서 제 2 확산 핀의 제 1 단부로부터 제 2 단부로 종방향으로 연장하도록 정의되고, 제 2 확산 핀이 제 1 확산 핀 다음에 위치되고 제 2 확산 핀과 이격되도록 정의되며, 제 2 확산 핀이 제 1 확산 핀의 제 1 단부와 제 2 단부 사이에서 제 1 방향으로 위치된 제 1 단부 또는 제 2 단부 중 하나를 갖도록 정의된다.
본 명세서에 개시된 핀펫 트랜지스터들을 통합하는 임의의 회로 레이아웃은 반도체 디바이스 또는 칩의 부분으로서 제조될 수 있음을 또한 이해해야 한다. 집적 회로들, 메모리 셀들 등과 같은 반도체 디바이스들의 제조 시, 일련의 제조 동작들은 반도체 웨이퍼 상에 피쳐들을 정의하기 위해 수행된다. 웨이퍼는 실리콘 기판 상에 정의된 다중 레벨 구조들의 형태로 집적된 회로 디바이스들을 포함한다. 기판 레벨에서, 확산 영역들 및/또는 확산 핀들을 갖는 트랜지스터 디바이스들이 형성된다. 후속 레벨들에서, 상호접속 금속화 라인들이 패터닝되고 트랜지스터 디바이스에 전기적으로 접속되어, 원하는 집적 회로 디바이스를 정의한다. 또한, 패터닝된 전도층들은 유전체 재료들에 의해 다른 전도층들로부터 절연된다.
본 발명은 몇몇 실시형태들에 의해 설명되었지만, 상기 상세들을 읽고 도면들을 연구하면 당업자가 본 발명의 다양한 변형물, 부가물, 치환물 및 등가물들을 실현하게 된다는 것을 알게 된다. 따라서, 본 발명은 본 발명의 진정한 사상 및 범위 내에 포함되는 모든 이러한 변형물, 부가물, 치환물 및 등가물들을 포함하려는 것으로 의도된다.

Claims (53)

  1. 기판;
    제 1 확산 핀 내의 소스 영역 및 드레인 영역을 갖는 제 1 트랜지스터로서, 상기 제 1 확산 핀은 상기 기판의 표면으로부터 돌출하도록 구조화되고, 상기 제 1 확산 핀은 제 1 방향에서 상기 제 1 확산 핀의 제 1 단부로부터 상기 제 1 확산 핀의 제 2 단부로 종방향으로 연장하도록 구조화되는, 상기 제 1 트랜지스터; 및
    제 2 확산 핀 내의 소스 영역 및 드레인 영역을 갖는 제 2 트랜지스터로서, 상기 제 2 확산 핀은 상기 기판의 표면으로부터 돌출하도록 구조화되고, 상기 제 2 확산 핀은 상기 제 1 방향에서 상기 제 2 확산 핀의 제 1 단부로부터 상기 제 2 확산 핀의 제 2 단부로 종방향으로 연장하도록 구조화되며, 상기 제 2 확산 핀은 상기 제 1 확산 핀 다음에 위치되고 상기 제 1 확산 핀과 이격되는, 상기 제 2 트랜지스터를 포함하고,
    상기 제 2 확산 핀의 제 1 단부 또는 제 2 단부는 상기 제 1 확산 핀의 제 1 단부와 제 2 단부 사이에서 상기 제 1 방향으로 위치되는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들은 제 2 방향에서 상이한 위치들에 배치되는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들의 각각은 3 차원 게이트형 트랜지스터인, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 상기 기판의 위에서 보았을 때, 상기 제 1 방향에 수직인 제 2 방향에서 종방향으로 연장하는 제 1 선형 형상 게이트 전극 구조를 포함하고,
    상기 제 2 트랜지스터는 상기 기판의 위에서 보았을 때 상기 제 1 방향에 수직인 상기 제 2 방향에서 종방향으로 연장하는 제 2 선형 형상 게이트 전극 구조를 포함하고,
    상기 제 1 확산 핀의 제 1 및 제 2 단부들 중 적어도 하나는 상기 제 1 및 제 2 선형 형상 게이트 전극 구조들 사이에서 상기 제 1 방향으로 위치되며,
    상기 제 2 확산 핀의 제 1 및 제 2 단부들 중 적어도 하나는 상기 제 1 및 제 2 선형 형상 게이트 전극 구조들 사이에서 상기 제 1 방향으로 위치되는, 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 선형 형상 게이트 전극 구조는 상기 제 2 선형 형상 게이트 전극 구조 다음에 위치되고 상기 제 2 선형 형상 게이트 전극 구조와 이격되는, 반도체 디바이스.
  6. 제 4 항에 있어서,
    상기 제 2 방향으로 연장하고 상기 제 1 및 제 2 선형 형상 게이트 전극 구조들 사이에 위치되는 선형 형상의 국부적 상호접속 구조를 더 포함하는, 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 선형 형상의 국부적 상호접속 구조는 실질적으로 상기 제 1 및 제 2 선형 형상 게이트 전극 구조들 사이에서 상기 제 1 방향으로 집중되는, 반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 선형 형상의 국부적 상호접속 구조는 상기 제 1 및 제 2 확산 핀들 중 하나 이상에 접속하는, 반도체 디바이스.
  9. 제 4 항에 있어서,
    상기 제 1 방향으로 연장하고 상기 제 1 및 제 2 확산 핀들 사이에 위치되는 선형 형상의 국부적 상호접속 구조를 더 포함하는, 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 선형 형상의 국부적 상호접속 구조는 실질적으로 상기 제 1 및 제 2 확산 핀들 사이에서 상기 제 2 방향으로 집중되는, 반도체 디바이스.
  11. 제 9 항에 있어서,
    상기 선형 형상의 국부적 상호접속 구조는 상기 제 1 및 제 2 게이트 전극 구조들 중 하나 이상에 접속하는, 반도체 디바이스.
  12. 제 9 항에 있어서,
    상기 선형 형상의 국부적 상호접속 구조는 제 1 선형 형상의 국부적 상호접속 구조이고,
    상기 반도체 디바이스는, 상기 제 2 방향으로 연장하고, 상기 제 1 및 제 2 선형 형상 게이트 전극 구조들 사이에 위치되는 제 2 선형 형상의 국부적 상호접속 구조를 더 포함하는, 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 제 2 선형 형상의 국부적 상호접속 구조는 실질적으로 상기 제 1 및 제 2 선형 형상 게이트 전극 구조들 사이에서 상기 제 1 방향으로 집중되는, 반도체 디바이스.
  14. 제 12 항에 있어서,
    상기 제 2 선형 형상의 국부적 상호접속 구조는 상기 제 1 확산 핀, 상기 제 2 확산 핀 중 하나 이상에 접속하는, 반도체 디바이스.
  15. 제 12 항에 있어서,
    상기 제 1 선형 형상의 국부적 상호접속 구조는 2차원적으로 변화하는 비선형 국부적 상호접속 구조의 제 1 선형 세그먼트이고,
    상기 제 2 선형 형상의 국부적 상호접속 구조는 2차원적으로 변화하는 비선형 국부적 상호접속 구조의 제 2 선형 세그먼트인, 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 선형 형상의 국부적 상호접속 구조들은 서로 접속되는, 반도체 디바이스.
  17. 제 4 항에 있어서,
    상기 제 1 및 제 2 확산 핀들 사이에 위치된 컨택 구조를 더 포함하는, 반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 컨택 구조는 실질적으로 상기 제 1 및 제 2 확산 핀들 사이에 집중되는, 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 컨택 구조는 상기 제 1 게이트 전극 구조 또는 상기 제 2 게이트 전극 구조 중 어느 하나에 접속하는, 반도체 디바이스.
  20. 제 4 항에 있어서,
    상기 제 1 및 제 2 게이트 전극 구조들 사이에 위치된 컨택 구조를 더 포함하는, 반도체 디바이스.
  21. 제 20 항에 있어서,
    상기 컨택 구조는 실질적으로 상기 제 1 및 제 2 게이트 전극 구조들 사이에 집중되는, 반도체 디바이스.
  22. 제 20 항에 있어서,
    상기 제 1 및 제 2 확산 핀들 사이에서 상기 제 2 방향으로 위치된 전도성 상호접속 구조를 더 포함하고, 상기 컨택 구조가 상기 전도성 상호접속 구조에 접속하는, 반도체 디바이스.
  23. 제 22 항에 있어서,
    상기 전도성 상호접속 구조는 확산 핀이 아닌, 상기 제 1 방향으로 연장하는 최하위 레벨 상호접속 구조인, 반도체 디바이스.
  24. 제 20 항에 있어서,
    상기 제 1 및 제 2 확산 핀들 사이에서 상기 제 1 방향으로 위치된 전도성 상호접속 구조를 더 포함하고, 상기 컨택 구조가 전도성 상호접속 구조에 접속하는, 반도체 디바이스.
  25. 제 22 항에 있어서,
    상기 전도성 상호접속 구조는 상위 레벨 상호접속 구조인, 반도체 디바이스.
  26. 제 4 항에 있어서,
    하나 이상의 상호접속 구조들을 더 포함하고, 상기 하나 이상의 상호접속 구조들의 일부는 상기 제 1 방향으로 연장하는 하나 이상의 상호접속 세그먼트들을 포함하는, 반도체 디바이스.
  27. 제 26 항에 있어서,
    상기 제 1 방향으로 연장하는 상기 하나 이상의 상호접속 세그먼트들의 일부는 상기 제 1 및 제 2 확산 핀들 사이에 위치되는, 반도체 디바이스.
  28. 제 26 항에 있어서,
    상기 제 1 방향으로 연장하는 상기 하나 이상의 상호접속 세그먼트들의 일부는 상기 제 1 확산 핀 또는 상기 제 2 확산 핀 중 어느 하나의 상부에 위치되는, 반도체 디바이스.
  29. 제 26 항에 있어서,
    상기 제 1 방향으로 연장하는 상기 하나 이상의 상호접속 세그먼트들은, 상기 하나 이상의 상호접속 세그먼트들의 각각의 제 1 방향 배향된 중심선들 사이에서 상기 제 2 방향으로 측정되는 바와 같은 제 2 방향 상호접속 피치에 따라 위치되는, 반도체 디바이스.
  30. 제 29 항에 있어서,
    상기 제 1 및 제 2 확산 핀들은, 상기 제 1 및 제 2 확산 핀들의 각각의 제 1 방향 배향된 중심선들 사이에서 상기 제 2 방향으로 측정되는 바와 같은 확산 핀 피치에 따라 위치되고,
    상기 제 2 방향 상호접속 피치는 상기 확산 핀 피치의 유리 배수 (rational multiple) 이고, 상기 유리 배수는 정수값들의 비로서 정의되는, 반도체 디바이스.
  31. 제 29 항에 있어서,
    상기 제 1 및 제 2 확산 핀들의 각각은, 상기 제 2 방향으로 측정된 바와 같은 제 1 확산 핀 피치 또는 상기 제 2 방향으로 측정된 바와 같은 제 2 확산 핀 피치 중 어느 하나에 따라 위치된 중심선이고, 상기 제 1 및 제 2 확산 피치들은 상기 제 2 방향으로 연속적으로 교번하고, 평균 확산 핀 피치는 상기 제 1 및 제 2 확산 핀 피치들의 평균이며, 그리고
    상기 제 2 방향 상호접속 피치는 상기 평균 확산 핀 피치의 유리 배수이고, 상기 유리 배수는 정수값들의 비로서 정의되는, 반도체 디바이스.
  32. 제 31 항에 있어서,
    상기 제 1 확산 핀 피치는 상기 제 2 확산 핀 피치와 같은, 반도체 디바이스.
  33. 제 31 항에 있어서,
    상기 제 1 확산 핀 피치는 상기 제 2 확산 핀 피치와 상이한, 반도체 디바이스.
  34. 제 26 항에 있어서,
    상기 하나 이상의 상호접속 구조들은 국부적 상호접속 구조, 상위 레벨 상호접속 구조, 또는 그 조합 중 어느 하나를 포함하고, 상기 국부적 상호접속 구조는 확산 핀이 아닌 최하위 레벨 상호접속 구조이며, 상기 상위 레벨 상호접속 구조는 상기 기판에 대하여 상기 국부적 상호접속 구조 위의 레벨에 형성된 상호접속 구조인, 반도체 디바이스.
  35. 제 26 항에 있어서,
    상기 제 1 및 제 2 확산 핀들의 각각은, 상기 제 2 방향으로 측정된 바와 같은 제 1 확산 핀 피치 또는 상기 제 2 방향으로 측정된 바와 같은 제 2 확산 핀 피치 중 어느 하나에 따라 위치된 중심선이고, 상기 제 1 및 제 2 확산 피치들은 상기 제 2 방향으로 연속적으로 교번하고, 평균 확산 핀 피치는 상기 제 1 및 제 2 확산 핀 피치들의 평균이며, 그리고
    상기 제 1 방향으로 연장하는 하나 이상의 상호접속 세그먼트들은 상기 제 2 방향으로 측정된 바와 같은 제 1 상호접속 피치 또는 상기 제 2 방향으로 측정된 바와 같은 제 2 상호접속 피치 중 어느 하나에 따라 위치된 중심선들이며, 상기 제 1 및 제 2 상호접속 피치들은 상기 제 2 방향으로 연속적으로 교번하고, 평균 상호접속 피치는 상기 제 1 및 제 2 상호접속 피치들의 평균이며,
    상기 평균 상호접속 피치는 상기 평균 확산 핀 피치의 유리 배수이며, 상기 유리 배수는 정수값들의 비로서 정의되는, 반도체 디바이스.
  36. 제 35 항에 있어서,
    상기 제 1 확산 핀 핀치는 상기 제 2 확산 핀 피치와 같고, 상기 제 1 상호접속 피치는 상기 제 2 상호접속 피치와 같은, 반도체 디바이스.
  37. 제 35 항에 있어서,
    상기 제 1 확산 핀 피치는 상기 제 2 확산 핀 피치와 상이하며, 상기 제 1 상호접속 피치는 상기 제 2 상호접속 피치와 상이한, 반도체 디바이스.
  38. 제 35 항에 있어서,
    상기 제 1 확산 핀 피치는 상기 제 1 상호접속 피치와 같고, 상기 제 2 확산 핀 피치는 상기 제 2 상호접속 피치와 같은, 반도체 디바이스.
  39. 제 4 항에 있어서,
    하나 이상의 상호접속 구조들을 더 포함하고, 상기 하나 이상의 상호접속 구조들의 일부는 상기 제 2 방향으로 연장하는 하나 이상의 상호접속 세그먼트들을 포함하는, 반도체 디바이스.
  40. 제 39 항에 있어서,
    상기 제 2 방향으로 연장하는 상기 하나 이상의 상호접속 세그먼트들의 일부는 상기 제 1 및 제 2 게이트 전극 구조들 사이에 위치되는, 반도체 디바이스.
  41. 제 39 항에 있어서,
    상기 제 2 방향으로 연장하는 상기 하나 이상의 상호접속 세그먼트들의 일부는 상기 제 1 게이트 전극 구조 또는 상기 제 2 게이트 전극 구조 중 어느 하나 상부에 위치되는, 반도체 디바이스.
  42. 제 39 항에 있어서,
    상기 제 2 방향으로 연장하는 상기 하나 이상의 상호접속 세그먼트들은, 상기 하나 이상의 상호접속 세그먼트들의 각각의 제 2 방향 배향된 중심선들 사이에서 상기 제 1 방향으로 측정된 바와 같은 제 1 방향 상호접속 피치에 따라 위치되는, 반도체 디바이스.
  43. 제 42 항에 있어서,
    상기 제 1 및 제 2 게이트 전극 구조들은, 상기 제 1 및 제 2 게이트 전극 구조들의 각각의 제 2 방향 배향된 중심선들 사이에서 상기 제 1 방향으로 측정된 바와 같은 게이트 전극 피치에 따라 위치되고, 그리고
    상기 제 1 방향 상호접속 피치는 상기 게이트 전극 피치의 유리 배수이며, 상기 유리 배수는 정수값들의 비로서 정의되는, 반도체 디바이스.
  44. 제 39 항에 있어서,
    상기 하나 이상의 상호접속 구조들은, 국부적 상호접속 구조, 상위 레벨 상호접속 구조, 또는 이들의 조합 중 어느 하나를 포함하고, 상기 국부적 상호접속 구조는 확산 핀이 아닌 최하위 레벨 상호접속 구조이고, 상기 상위 레벨 상호접속 구조는 상기 기판에 대하여 상기 국부적 상호접속 구조 위의 레벨에 형성된 상호접속 구조인, 반도체 디바이스.
  45. 제 1 항에 있어서,
    각각의 확산 핀에 의해 형성된 각각의 소스 영역 및 각각의 드레인 영역을 각각 갖는 제 1 복수의 트랜지스터들로서, 상기 제 1 복수의 트랜지스터들의 각각의 확산 핀은 상기 기판의 표면으로부터 돌출하도록 구조화되고, 상기 제 1 복수의 트랜지스터들의 각각의 확산 핀은 제 1 방향에서 상기 각각의 확산 핀의 제 1 단부로부터 제 2 단부로 종방향으로 연장하도록 구조화되며, 상기 제 1 복수의 트랜지스터들의 확산 핀들의 제 1 단부들은 실질적으로 상기 제 1 방향에서 서로 정렬되는, 상기 제 1 복수의 트랜지스터들,
    각각의 확산 핀에 의해 형성된 각각의 소스 영역 및 각각의 드레인 영역을 각각 갖는 제 2 복수의 트랜지스터들로서, 상기 제 2 복수의 트랜지스터들의 각각의 확산 핀은 상기 기판의 표면으로부터 돌출하도록 구조화되고, 상기 제 2 복수의 트랜지스터들의 각각의 확산 핀은 상기 제 1 방향에서 상기 각각의 확산 핀의 제 1 단부로부터 제 2 단부로 종방향으로 연장하도록 구조화되며, 상기 제 2 복수의 트랜지스터들의 확산 핀들의 제 1 단부들은 실질적으로 상기 제 1 방향에서 서로 정렬되는, 상기 제 2 복수의 트랜지스터들을 더 포함하고, 그리고
    상기 제 2 복수의 트랜지스터들의 상기 확산 핀들의 제 1 단부들의 하나 이상은 상기 제 1 복수의 트랜지스터들의 상기 확산 핀들의 하나 이상의 제 1 및 제 2 단부 사이에서 상기 제 1 방향으로 위치되는, 반도체 디바이스.
  46. 제 45 항에 있어서,
    상기 제 2 복수의 트랜지스터들의 상기 확산 핀들의 제 1 단부들의 각각은 상기 제 1 복수의 트랜지스터들의 상기 확산 핀들의 하나 이상의 제 1 및 제 2 단부들 사이에서 상기 제 1 방향으로 위치되는, 반도체 디바이스.
  47. 제 46 항에 있어서,
    상기 제 2 복수의 트랜지스터들의 상기 확산 핀들의 적어도 하나는 상기 제 1 복수의 트랜지스터들의 적어도 하나의 확산 핀 다음에 위치되고 상기 적어도 하나의 확산 핀과 이격되는, 반도체 디바이스.
  48. 제 45 항에 있어서,
    상기 제 1 복수의 트랜지스터들은 n 타입 트랜지스터들, p 타입 트랜지스터들, 또는 n 타입 및 p 타입 트랜지스터들의 조합 중 어느 하나를 포함하고, 그리고
    상기 제 2 복수의 트랜지스터들은 n 타입 트랜지스터들, p 타입 트랜지스터들, 또는 n 타입 및 p 타입 트랜지스터들의 조합 중 어느 하나를 포함하는, 반도체 디바이스.
  49. 제 45 항에 있어서,
    상기 제 1 복수의 트랜지스터들은 n 타입 트랜지스터들이고, 상기 제 2 복수의 트랜지스터들은 p 타입 트랜지스터들인, 반도체 디바이스.
  50. 제 45 항에 있어서,
    상기 제 1 및 제 2 복수의 확산 핀들은, 제 2 방향에서 측정된 바와 같은 제 1 확산 핀 피치 및 상기 제 2 방향에서 측정된 바와 같은 제 2 확산 핀 피치에 의해 정의된 확산 핀 정렬 그레이팅 (grating) 에 실질적으로 정렬된 그 각각의 제 1 방향 배향된 중심선들을 갖도록 위치되고, 상기 제 1 및 제 2 확산 핀 피치들은 상기 제 2 방향에서 교번 시퀀스로 발생하는, 반도체 디바이스.
  51. 제 50 항에 있어서,
    상기 제 1 및 제 2 복수의 트랜지스터들의 상기 확산 핀들은 상기 확산 핀 정렬 그레이팅의 적어도 8 개의 연속적인 정렬 위치들인 부분들을 집합적으로 점유하는, 반도체 디바이스.
  52. 기판을 제공하는 단계;
    상기 기판 상에 제 1 트랜지스터를 형성하는 단계로서, 상기 제 1 트랜지스터는 제 1 확산 핀 내의 소스 영역 및 드레인 영역을 갖고, 상기 제 1 확산 핀은 상기 기판의 표면으로부터 돌출하도록 형성되고, 상기 제 1 확산 핀은 제 1 방향에서 상기 제 1 확산 핀의 제 1 단부로부터 상기 제 1 확산 핀의 제 2 단부로 종방향으로 연장하도록 형성되는, 상기 제 1 트랜지스터를 형성하는 단계; 및
    상기 기판 상에 제 2 트랜지스터를 형성하는 단계로서, 상기 제 2 트랜지스터는 제 2 확산 핀 내의 소스 영역 및 드레인 영역을 갖고, 상기 제 2 확산 핀은 상기 기판의 표면으로부터 돌출하도록 형성되고, 상기 제 2 확산 핀은 상기 제 1 방향에서 상기 제 2 확산 핀의 제 1 단부로부터 상기 제 2 확산 핀의 제 2 단부로 종방향으로 연장하도록 형성되며, 상기 제 2 확산 핀은 상기 제 1 확산 핀 다음의 위치에 형성되고 상기 제 1 확산 핀과 이격되는, 상기 제 2 트랜지스터를 형성하는 단계를 포함하고,
    상기 제 2 확산 핀의 제 1 단부 또는 제 2 단부 중 어느 하나는 상기 제 1 확산 핀의 제 1 단부와 제 2 단부 사이에서 상기 제 1 방향의 위치에 형성되는, 반도체 디바이스의 제조 방법.
  53. 반도체 디바이스의 레이아웃을 렌더링하기 위해 저장된 컴퓨터 실행가능 프로그램 명령들을 갖는 데이터 저장 디바이스로서,
    기판 상에 형성되는 제 1 트랜지스터를 정의하는 컴퓨터 프로그램 명령들로서, 상기 제 1 트랜지스터는 제 1 확산 핀 내의 소스 영역 및 드레인 영역을 갖도록 정의되고, 상기 제 1 확산 핀은 상기 기판의 표면으로부터 돌출하도록 정의되고, 상기 제 1 확산 핀은 제 1 방향에서 상기 제 1 확산 핀의 제 1 단부로부터 상기 제 1 확산 핀의 제 2 단부로 종방향으로 연장하도록 정의되는, 상기 제 1 트랜지스터를 정의하는 컴퓨터 프로그램 명령들; 및
    상기 기판 상에 형성되는 제 2 트랜지스터를 정의하는 컴퓨터 프로그램 명령들로서, 상기 제 2 트랜지스터는 제 2 확산 핀 내의 소스 영역 및 드레인 영역을 갖도로 정의되고, 상기 제 2 확산 핀은 상기 기판의 표면으로부터 돌출하도록 정의되고, 상기 제 2 확산 핀은 상기 제 1 방향에서 상기 제 2 확산 핀의 제 1 단부로부터 상기 제 2 확산 핀의 제 2 단부로 종방향으로 연장하도록 정의되며, 상기 제 2 확산 핀은 상기 제 1 확산 핀 다음에 위치되고 상기 제 1 확산 핀과 이격되도록 정의되며, 상기 제 2 확산 핀은 상기 제 1 확산 핀의 제 1 단부와 제 2 단부 사이에서 상기 제 1 방향으로 위치된 제 1 단부 또는 제 2 단부 중 어느 하나를 갖도록 정의되는, 상기 제 2 트랜지스터를 정의하는 컴퓨터 프로그램 명령들을 포함하는, 데이터 저장 디바이스.
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