KR20160014105A - 집적 회로에서 사용되는 국부적 상호접속부들을 자기-정렬시키기 위한 방법, 구조 및 설계 - Google Patents

집적 회로에서 사용되는 국부적 상호접속부들을 자기-정렬시키기 위한 방법, 구조 및 설계 Download PDF

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Abstract

자기-정렬된 국부적 상호접속부들을 위한 방법들, 구조들, 및 설계들이 제공된다. 방법은, 기판 내에 있게 될 확산 영역들을 설계하는 단계를 포함한다. 복수의 게이트들의 일부는 활성 게이트들이 되도록 설계되고, 복수의 게이트들의 일부는 분리 영역들 위에 형성되도록 설계된다. 방법은, 동일한 방향을 따르는 규칙적이고 반복하는 정렬로 복수의 게이트들을 설계하는 단계를 포함하며, 복수의 게이트들의 각각은 유전체 스페이서들을 갖도록 설계된다. 또한, 방법은, 복수의 게이트들 사이에 또는 복수의 게이트들에 인접하게 국부적 상호접속부 층을 설계하는 단계를 포함한다. 국부적 상호접속부 층은 도전성이고, 기판 위에 배치되어, 활성 게이트들의 확산 영역들의 일부와의 또는 활성 게이트들의 확산 영역들의 일부로의 전기적 접촉 및 상호접속을 허용한다. 국부적 상호접속부 층은 복수의 게이트들의 유전체 스페이서들에 의해 자기-정렬된다.

Description

집적 회로에서 사용되는 국부적 상호접속부들을 자기-정렬시키기 위한 방법, 구조 및 설계{METHODS, STRUCTURES AND DESIGNS FOR SELF-ALIGNING LOCAL INTERCONNECTS USED IN INTEGRATED CIRCUITS}
본 발명의 분야
본 발명은 일반적으로 집적 회로들에 관한 것으로, 특히 집적 회로 내의 반도체 디바이스들을 상호접속시키기 위한 자기-정렬된 국부적 상호접속부 (interconnect) 들의 설계 및 제조에 관한 것이지만 이에 한정되지는 않는다.
배경
반도체 기술이 계속 진보함에 따라, 단일 반도체 칩 상에 점점 더 많은 디바이스들을 포함하는 점점 더 작은 집적 회로들의 제조로 초 대규모 집적으로 향하는 경향이 계속되고 있다.
로직 및 메모리 기능부들의 밀도를 증가시키기 위해 오래전부터 디바이스들의 스케일링이 사용되어 왔다. 이러한 스케일링은, 포토리소그래피 및 다른 프로세스 단계들에서의 개선들로 인해 가능하였다. 그러나, 광학 리소그래피는 비용 효과 개선 커브의 끝에 도달하였으므로, 밀도를 개선하기 위한 다른 접근법들이 요구된다.
상호접속부는 반도체 칩에서 NMOS 및 PMOS 트랜지스터들과 저항기들 및 캐패시터들과 같은 다른 컴포넌트들 사이의 접속들을 제공한다. 일반적으로, 먼저 반도체 디바이스들 및 패시브 컴포넌트들 상에 유전체 층들을 증착하고 평탄화함으로써 상호접속부들이 제조된다. 다음으로, 유전체 층들 내에 피드-스루 (feed-thru) 들이 형성된다. 마지막으로, 피드-스루들을 접속시키기 위해 유전체 층들 위에 도체들이 형성되고 라우팅 (route) 된다. 회로 노드 상호접속을 완성하기 위해, 유전체들, 피드-스루들, 및 도체들의 다수의 층들로 스택이 형성된다. 상호접속부들을 제조하는 이러한 프로세스는 일반적으로 "금속배선 (metallization)" 이라 지칭된다. 반도체 칩 상의 디바이스들의 밀도가 증가됨에 따라, 금속배선의 복잡도도 또한 증가된다.
국부적 상호접속부들은 상호접속부들의 특수한 형태일 수 있다. 일반적으로, 국부적 상호접속부들은, 예컨대 기능 셀 내부와 같이, 단거리 (short distance) 들에 대해 사용된다. 종래의 회로들은 국부적 및 전역적 (global) 접속들 양자 모두에 대해 동일한 상호접속부 레벨들을 사용한다.
통상적으로, 확산 영역들과 Vdd 및 Vss의 접촉들은 각각, PMOS 및 NMOS 확산 영역들로부터 Vdd 및 Vss 라인들을 향해 연장하는 L 형상 또는 T 형상의 굴곡된 확산 영역들을 제조하는 것을 요구한다. 굴곡된 영역들은 제조하기 위해 더 고가의 포토리소그래피 장비를 요구하기 때문에 바람직하지 않다. 다르게는, Vdd 및 Vss 레일들은 직사각형 확산 영역들 위에서 연장될 수도 있고, 그 확산 영역들로 접촉들이 형성될 수도 있다. 그러나, 파워 레일들이 신호들을 위해 사용될 수도 있는 트랙들을 점유하고, 파워 레일들이 더 이상 셀 경계에 위치되지 않아서 수직으로 인접하는 셀들 사이에서 공유될 수 없기 때문에, 확산 영역들 위에서 파워 레일들을 갖는 것은 비효율적이다.
이러한 컨텍스트 내에서 본 발명의 실시형태들이 발생한다.
넓게 말하자면, 본 발명의 실시형태들은, 회로의 국부적 상호접속부들의 정의를 가능하게 하기 위한 제조 방법들, 구조들, 레이아웃들, 설계 방법들, 및 도전성 구조들을 정의한다. 본 발명의 실시형태들에 따르면, 국부적 상호접속부들은, 제조 프로세스에 응답하여, 이들이 게이트 전극들 사이 또는 게이트 전극들 옆의 채널들 또는 영역들에서 정렬하므로, 여기서 "자기-정렬된" 국부적 상호접속부들이라 지칭된다. 국부적 상호접속부들은, 재료의 일부를 제거하고 선택된 국부적 상호접속부들을 완성하기 위해 요구되는 부분들만을 남기도록 패터닝될 수 있는 자기-정렬된 배향으로 정의된 것들이다.
다수의 유익한 특징들 중 하나는, 회로 레이아웃이 직사각형 또는 실질적으로 확산 영역들에서 행해질 수 있다는 것이다. 이들 직사각형 확산 영역들은, 굴곡들 또는 연장들을 갖는 확산 영역들보다 더 양호한 정확도로 제조될 수 있다. 또한, 자기-정렬된 국부적 상호접속부들은, 확산 영역 연장들을 요구하지 않으면서, 트랜지스터들의 소스 및 드레인들과의 전력 접속들 (즉, Vdd 및 Vss) 을 행하기 위해 사용될 수 있다. 또한, 자기-정렬된 국부적 상호접속부들은 트랜지스터 확산 영역들로의 특정 접촉부들에 대한 필요성을 제거할 수 있다. 이하 더 상세히 설명될 바와 같이, 국부적 상호접속부들은 확산 영역들과의 직접적이고 일체적인 (integral) 접촉을 행한다. 따라서, 국부적 상호접속부들은, 제 1 금속 트랙들, 특정 비아들, 및 몇몇 경우들에서, (예컨대, NMOS 트랜지스터 소스/드레인들과 PMOS 트랜지스터 소스/드레인들 사이의 접속들을 위한) 제 2 금속 트랙에 대한 필요성을 제거하도록 기능하는, 기판 레벨 상의 이전에 이용가능하지 않았던 금속 라우팅을 제공한다.
또한, 활성 트랜지스터 채널들에서 통상적인 확산 접촉부들을 제거함으로써, 확산 영역들 내의 스트레인 층이 변형되지 않는다. 이는, 스트레인 층들을 강화하는 모빌리티의 효과를 개선한다. 또한, 확산 접촉부들이 금속-1 트랙들의 더 넓은 선택으로 접속되도록 허용하는 것은 회로 설계에서 더 많은 유연성을 제공하고, 따라서 레이아웃을 강화하고 더 효율적인 배치 및 라우팅으로 향하게 한다.
일 실시형태에서, 국부적 상호접속부 구조들을 설계하기 위한 방법이 개시된다. 방법은 기판 내에 있게 될 확산 영역들을 설계하는 단계를 포함한다. 복수의 게이트들의 일부는 활성 게이트들이 되도록 설계되고, 복수의 게이트들의 일부는 분리 영역들 위에 형성되도록 설계된다. 방법은 동일한 방향을 따르는 규칙적이고 반복하는 정렬로 복수의 게이트들을 설계하는 단계를 포함하며, 복수의 게이트들의 각각은 유전체 스페이서들을 갖도록 설계된다. 또한, 방법은 복수의 게이트들 사이에 또는 복수의 게이트들에 인접하게 국부적 상호접속부 층을 설계하는 단계를 포함한다. 국부적 상호접속부 층은 도전성이고, 기판 위에 배치되어, 활성 게이트들의 확산 영역들의 일부와의 또는 활성 게이트들의 확산 영역들의 일부로의 전기적 접촉 및 상호접속을 허용한다. 국부적 상호접속부 층은 복수의 게이트들의 유전체 스페이서들에 의해 자기-정렬된다.
본 발명들의 장점들은 다수이다. 가장 뚜렷하게는, 자기-정렬된 국부적 상호접속부들이 더 적은 굴곡들, 연장들 등을 갖는 확산 영역을 허가하는 것이다. 또한, 자기-정렬된 국부적 상호접속부들은, 요구되는 접촉들의 수, 금속 1 트랙 이용, 확산들로의 접촉을 행하기 위해 요구되는 비아들의 수, 및 이어서 금속 2 트랙 이용을 감소시킨다. 따라서, 더 많은 트랙들이 라우팅을 위해 개방된다. 또한, 자기-정렬된 국부적 상호접속부들의 사용은 확산 접촉부들로의 금속의 사용을 감소시키고, 이는 기판 상의 스트레인 재료들과의 간섭을 감소시킨다. 따라서, 확산 영역들로의 대부분의 금속을 제거함으로써, 디바이스 효율이 상당히 상승된다. 또한, 자기-정렬된 국부적 상호접속부는 셀 또는 셀들 내의 접속들을 위한 금속-1 트랙 할당들에서 더 많은 유연성을 제공하여, 밀도를 개선하고 후속하는 배치 및 라우팅을 간략화한다.
포토 정렬된 프로세스에 비해 국부적 상호접속부들의 제조를 위한 자기-정렬된 프로세스의 다른 장점은, 자기-정렬된 국부적 상호접속부들의 제조가 게이트들의 측벽 스페이서들과 국부적 상호접속부들을 정렬시키기 위해 리소그래피에 대한 의존성을 요구하지 않는다는 것이다. 리소그래피가 에러의 마진을 갖는다는 것은 공지되어 있고, 따라서, 집적 회로에서 게이트들의 측벽 스페이서들을 향한 국부적 상호접속부 층에서의 작은 시프트가 "짧은" 경우에도, 디바이스는 원하지 않은 결과를 초래할 것이다.
본 발명들의 다른 양태들 및 장점들은, 본 발명의 원리들을 예로써 예시하는, 첨부 도면들과 함께 취해진 다음의 상세한 설명으로부터 명백하게 될 것이다.
본 발명은 첨부 도면들과 관련하여 다음의 상세한 설명에 의해 용이하게 이해될 것이다. 이 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조 엘리먼트들을 지시한다.
도 1은, 본 발명의 일 실시형태에 따른, 동적 어레이 아키텍쳐를 정의하기 위해 사용되는 층들의 일반화된 스택을 도시한다.
도 2a는, 본 발명의 일 실시형태에 따른, 제약된 토폴로지의 정의를 용이하게 하기 위한 동적 어레이 상에 투사될 예시적인 베이스 격자를 도시한다.
도 2b는, 본 발명의 예시적인 실시형태에 따른, 다이의 개별적인 영역들에 걸쳐 투사된 개별적인 베이스 격자들을 도시한다.
도 3은, 본 발명의 일 실시형태에 따른, 예시적인 동적 어레이의 확산 층 레이아웃을 도시한다.
도 4는, 본 발명의 일 실시형태에 따른, 게이트 전극 층 및 도 3의 확산 층을 도시한다.
도 5a는, 본 발명의 일 실시형태에 따른, PMOS 및 NMOS 트랜지스터를 사용하는 로직 인버터의 회로 표현을 예시한다.
도 5b는, 본 발명의 일 실시형태에 따른, 자기-정렬된 국부적 상호접속부들의 사용을 설명하기 위한 예시적인 로직 인버터의 평면도를 예시한다.
도 6a는, 본 발명의 일 실시형태에 따른, 트랜지스터 소스/드레인들, 전극들, 및 게이트 전극들을 둘러싸는 측벽 스페이서들을 도시하는 예시적인 로직 인버터의 평면도를 예시한다.
도 6b는, 본 발명의 일 실시형태에 따른, 트랜지스터 웰, 트랜지스터 소스/드레인들, 게이트 전극들, 측벽 스페이서들, 및 STI 영역들을 도시하는 도 6a의 예시적인 로직 인버터의 커트라인 A-A'의 단면도를 예시한다.
도 7a는, 본 발명의 일 실시형태에 따른, 도 6a에 도시된 언더라잉 (underlying) 엘리먼트들을 커버하는 국부적 상호접속부 층을 갖는 예시적인 로직 인버터의 섹션을 도시한다.
도 7b는, 본 발명의 일 실시형태에 따른, 도 6b에 도시된 언더라잉 엘리먼트들을 커버하는 국부적 상호접속부 층을 갖는 예시적인 로직 인버터의 섹션의 단면도이다.
도 8a는, 본 발명의 일 실시형태에 따른, 국부적 상호접속부 층의 어닐링을 통한 실리사이드의 형성을 예시한다.
도 8b는, 본 발명의 일 실시형태에 따른, 기판 위의 국부적 상호접속부 층의 상부 상에 하드 마스크 층을 증착하는 것을 예시한다.
도 9a는, 본 발명의 일 실시형태에 따른, 도 8b의 엘리먼트들을 커버하는 폴리머 층을 예시한다.
도 9b는, 본 발명의 일 실시형태에 따른, 폴리머 층이 플라즈마 에칭을 통해 부분적으로 제거된 기판의 단면도를 예시한다.
도 9c는, 본 발명의 일 실시형태에 따른, 폴리머 층이 대략적으로 게이트 전극들의 상부까지 에칭 백 (etch back) 된 기판의 평면도를 예시한다.
도 10a는, 본 발명의 일 실시형태에 따른, 유전체 스페이서들로부터 폴리머를 제거하기 위한 습식 에칭 이후의 예시적인 로직 인버터의 평면도를 예시한다.
도 10b는, 본 발명의 일 실시형태에 따른, 유전체 스페이서들을 커버하는 폴리머의 제거 이후의 예시적인 로직 인버터의 단면도를 예시한다.
도 11a는, 본 발명의 일 실시형태에 따른, 게이트 전극들 및 유전체 스페이서들로부터 국부적 상호접속부 층 및 하드 마스크 층을 에칭한 이후의 예시적인 로직 인버터의 단면도를 예시한다.
도 11b는, 본 발명의 일 실시형태에 따른, 잔류 폴리머 층 및 하드 마스크 층의 선택적인 에칭 이후의 예시적인 로직 인버터의 단면도를 예시한다.
도 12는, 본 발명의 일 실시형태에 따른, 잔류 폴리머 층 및 하드 마스크 층의 선택적인 에칭 이후의 예시적인 로직 인버터의 평면도를 예시한다.
도 13은, 본 발명의 일 실시형태에 따른, 원하는 위치들에서 국부적 상호접속부 층을 보호하기 위해 국부적 상호접속부 층의 부분들을 마스킹한 이후의 예시적인 로직 인버터의 평면도를 예시한다.
도 14는, 본 발명의 일 실시형태에 따른, 실리사이드화된 및 비-실리사이드화된 국부적 상호접속부의 잔류 영역들을 도시하는 예시적인 로직 인버터의 평면도를 예시한다.
도 15는, 본 발명의 일 실시형태에 따른, 도시된 기능 상호접속에 접촉들 및 금속 라인들이 부가된, 도 14의 예시적인 로직 인버터의 평면도를 예시한다.
도 16은, 본 발명의 일 실시형태에 따른, 게이트 라인의 갭 내의 자기-정렬된 국부적 상호접속부를 도시하는 예시적인 로직 인버터의 평면도를 예시한다.
도 17a 내지 도 17d는, 본 발명의 일 실시형태에 따른, 게이트로의 접속들을 행하기 위해 국부적 상호접속부 금속을 사용하는 예시적인 로직 인버터의 단면도들을 예시한다.
도 18은, 본 발명의 일 실시형태에 따른, 게이트 라인의 갭 내의 자기-정렬된 국부적 상호접속부를 도시하고, 스페이서를 "클라이밍 (climb)" 할 시에 게이트에 접속을 행하는 예시적인 로직 인버터의 평면도를 예시한다.
집적 회로들에서 "자기-정렬된 국부적 상호접속부들" 을 설계, 레이아웃-아웃, 제작, 제조, 및 구현하기 위한 방법들 및 프로세스들을 위한 발명의 실시형태들이 개시된다. 다음의 설명에서, 본 발명의 철저한 이해를 제공하기 위해 다수의 특정 세부사항들이 설명된다. 일 실시형태에서, 자기-정렬된 국부적 상호접속부들을 제조하는 프로세스가 제공된다. 다른 실시형태들에서, 예로써 자기-정렬된 국부적 상호접속부들을 사용하는 방법 및 레이아웃 기술들이 개시된다. 이들 자기-정렬된 국부적 상호접속부들을 사용하는 것의 이점들 및 장점들이 또한 특정한 로직 셀을 특별히 참조하여 이하 약술된다. 그러나, 예시적인 로직 셀이 자기-정렬되는 국부적 상호접속부들의 사용에 한정되지 않는다는 것을 이해해야 한다. 자기-정렬된 국부적 상호접속부들의 사용은 임의의 회로 레이아웃, 로직 디바이스, 로직 셀, 로직 프리미티브 (primitive), 상호접속부 구조, 설계 마스크 등으로 확장될 수 있다. 따라서, 다음의 설명에서, 본 발명의 철저한 이해를 제공하기 위해 다수의 특정 세부사항들이 설명된다. 그러나, 본 발명이 이들 특정 세부사항들의 일부 또는 전부가 없이도 실시될 수도 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 본 발명을 불필요하게 불명료히 하지 않기 위해 공지의 프로세스 동작들은 상세히 설명되지 않았다.
자기-정렬된 국부적 상호접속부들은 집적 회로들의 제조에서 다수의 애플리케이션들을 갖는다. 집적 회로들 내의 국부적 상호접속부들의 자기-정렬은, 리소그래피 에러 마진들을 제거하며, 집적 회로 상의 국부적 상호접속부의 작은 오정렬 조차도 전기적 단락을 유발하고/하거나 디바이스를 동작불능하게 할 수도 있으므로, 결과적으로 디바이스 손실을 제거한다.
또한, 자기-정렬된 국부적 상호접속부들은 다양한 다른 목적들을 위해 사용될 수도 있다. 하나의 그러한 목적은, 트랜지스터들의 확산 영역들로부터 금속 접촉부들을 제거하기 위해 자기-정렬된 국부적 상호접속부들을 사용하는 것이다.
또한, 집적 회로들에서 "자기-정렬된" 국부적 상호접속부들을 제조하는 프로세스는, 리소그래피 프로스세들을 통한 정밀한 정렬을 요구하는 다른 기술들에 비해 유리하다. 알려진 바와 같이, 피쳐 사이즈들이 계속 줄어들게 됨에 따라, 마스크들을 정확하게 정렬하기 위한 능력이 그에 따라가지 못하게 되었다. 또한, 이웃하는 형상들로부터의 간섭 패턴들이 보강 또는 상쇄 간섭을 생성할 수 있다. 보강 간섭의 경우에는, 원하지 않는 형상들이 의도하지 않게 생성될 수도 있다. 상쇄 간섭의 경우에는, 원하는 형상들이 의도하지 않게 제거될 수도 있다. 어떤 경우에도, 의도된 것과 상이한 방식으로 특정한 형상이 프린트되어, 가능하게는 디바이스 고장을 유발한다. 광학 근접 보정 (optical proximity correction; OPC) 과 같은 보정 방법들은 이웃하는 형상들로부터의 영향을 예측하고, 프린트된 형상이 원하는 대로 제조되도록 마스크를 변형하는 것을 시도한다. 그러나, 기재된 바와 같이, 광 상호작용 예측 (light interaction prediction) 의 품질은, 프로세스 지오메트리들이 줄어들게 됨에 따라, 그리고 광 상호작용들이 더 복잡하게 됨에 따라 감소하고 있다.
이러한 오버뷰를 유념하면서, 다음의 도면들은 예시적인 구조들, 제조 단계들, 레이아웃 지오메트리들, 마스크들, 및 상호접속부 레이아웃들을 예시할 것이다. 이들 모두는, 레이아웃, 마스크들, 마스크 정의들을 갖는 컴퓨터 파일들, 및 반도체 기판 상의 결과의 층들 중 어느 하나로 제시될 수 있다. 결국, 이하 설명되는 제조 프로세스들이 단지 예시적이며, "자기-정렬된" 국부적 상호접속부 라인의 사상 및 정의가 유지되는 한, 몇몇 단계들이 다른 단계들로 대체되거나 또는 생략될 수도 있다는 것이 이해되어야 한다.
일 실시형태에서, 본 발명의 방법들 및 구조들은, 실질적으로 균일한 피쳐 배향들의 캔버스를 정의하는 일치하는 피쳐 배향의 장점을 취한다. 캔버스에서, 트랜지스터 디바이스들에 대한 활성 영역들을 정의하기 위해 기판 내에 다수의 확산 영역들이 정의된다. 또한, 캔버스는 기판 위에 공통 방향으로 배향된 다수의 선형 게이트 전극 세그먼트들을 포함한다. 선형 게이트 전극 세그먼트들의 몇몇은 확산 영역 위에 배치된다. 확산 영역 위에 배치된 선형 게이트 전극 세그먼트들의 각각은, 확산 영역 위에 정의된 필수 활성 부분, 및 확산 영역 너머로 기판 위에서 연장하도록 정의된 균일성 연장 부분을 포함한다. 또한, 선형 게이트 전극 세그먼트들은 로직 게이트 기능을 가능하게 하기 위해 가변 길이들을 갖도록 정의된다. 캔버스는, 게이트 전극 세그먼트들의 공통 방향을 실질적으로 수직한 방향으로 횡단하도록, 게이트 전극 세그먼트들 위의 레벨 내에 배치된 다수의 선형 도체 세그먼트들을 더 포함한다. 다수의 선형 도체 세그먼트들은, 기판 위의 공통 라인 내의 인접하는 선형 도체 세그먼트들 사이의 종단-종단 (end-to-end) 간격을 최소화하도록 정의된다.
도면들을 묘사하고 실시형태들을 설명하는데 있어서, 공지의 제조 프로세스의 다양한 세부사항들은 설명되는 실시형태들에 대한 명료성 및 집중을 제공하기 위해 생략되었다. 또한, 제조 프로세스와 관련된 다수의 용어들은 당업계에 공지되어 있기 때문에 상세히 설명되지 않는다.
I. 일치하는 상대적인 피쳐 배향을 구현하는 캔버스 설계의 오버뷰
도 1은, 본 발명의 일 실시형태에 따른, 동적 어레이 아키텍쳐를 정의하기 위해 사용되는 층들의 일반화된 스택을 도시하는 도면이다. 도 1에 대하여 설명된 바와 같이, 동적 어레이 아키텍쳐를 정의하기 위해 사용되는 층들의 일반화된 스택이 CMOS 제작 프로세스의 철저한 설명을 표현하도록 의도되지 않았다는 것이 인식되어야 한다. 그러나, 동적 어레이는 표준 CMOS 제작 프로세스들에 따라 구축될 것이다. 일반적으로 말하자면, 동적 어레이 아키텍쳐는, 동적 어레이의 언더라잉 구조의 정의, 및 영역 이용 및 제작성 (manufacturability) 의 최적화를 위해 동적 어레이를 어셈블링하기 위한 기술들 양자 모두를 포함한다. 따라서, 동적 어레이는 반도체 제작 능력들을 최적화하도록 설계된다.
동적 어레이의 언더라잉 구조의 정의에 대하여, 동적 어레이는, 베이스 기판 (예컨대, 반도체 웨이퍼) (201) 상, 예컨대 실리콘 기판 또는 실리콘-온-인슐레이터 (SOI) 기판 상에서 계층화된 방식으로 구축된다. 확산 영역들 (203) 은 베이스 기판 (201) 내에 정의된다. 일반적으로, 확산 영역들 (203) 은 분리 영역들 또는 셸로우 트렌치 분리 (STI) 영역들에 의해 분리된다. 확산 영역들 (203) 은, 베이스 기판 (201) 의 전기적 특성들을 변형하는 목적을 위해 불순물들이 도입되는, 베이스 기판 (201) 의 선택된 영역들을 표현한다. 확산 영역들 (203) 위에는, 확산 접촉부들 (205) 이 확산 영역들 (203) 과 도체 라인들 사이의 접속을 가능하게 하도록 정의된다. 예컨대, 확산 접촉부들 (205) 은, 소스 및 드레인 확산 영역들 (203) 과 이들의 각각의 도체 네트 (net) 들 사이의 접속을 가능하게 하도록 정의된다. 또한, 트랜지스터 게이트들을 형성하기 위해 확산 영역들 (203) 위에 게이트 전극 피쳐들 (207) 이 정의된다. 게이트 전극 접촉부들 (209) 은 게이트 전극 피쳐들 (207) 과 도체 라인들 사이의 접속을 가능하게 하도록 정의된다. 예컨대, 게이트 전극 접촉부들 (209) 은 트랜지스터 게이트들과 이들의 각각의 도체 네트들 사이의 접속을 가능하게 하도록 정의된다.
상호접속부 층들은 확산 접촉부 (205) 층 및 게이트 전극 접촉부 층 (209) 위에서 정의된다. 상호접속부 층들은, 제 1 금속 (금속 1) 층 (211), 제 1 비아 (비아 1) 층 (213), 제 2 금속 (금속 2) 층 (215), 제 2 비아 (비아 2) 층 (217), 제 3 금속 (금속 3) 층 (219), 제 3 비아 (비아 3) 층 (221), 및 제 4 금속 (금속 4) 층 (223) 을 포함한다. 금속 및 비아 층들은 원하는 회로 접속의 정의를 가능하게 한다. 예컨대, 금속 및 비아 층들은, 회로의 로직 기능이 실현되도록, 다양한 확산 접촉부들 (205) 과 게이트 전극 접촉부들 (209) 의 전기적 접속을 가능하게 한다. 동적 어레이 아키텍쳐가 특정 수의 상호접속부 층들, 즉 금속 및 비아 층들로 한정되지 않는다는 것이 인식되어야 한다. 일 실시형태에서, 동적 어레이는, 제 4 금속 (금속 4) 층 (223) 너머로, 부가 상호접속부 층들 (225) 을 포함할 수도 있다. 다르게는, 다른 실시형태에서, 동적 어레이는 4개 미만의 금속 층들을 포함할 수도 있다.
동적 어레이는, (확산 영역 층 (203) 이외의) 층들이 그 내부에서 정의될 수 있는 레이아웃 피쳐 형상들에 대하여 제약되도록 정의된다. 구체적으로, 확산 영역 층 (203) 이외의 각각의 층에서, 실질적으로 선형-형상화된 레이아웃 피쳐들이 허용된다. 소정의 층 내의 선형-형상화된 레이아웃 피쳐는, 일치하는 수직 단면 형상을 갖고, 기판 위에서 단일 방향으로 연장하는 것을 특징으로 한다. 그러나, 몇몇 라인들에 접촉들이 행해질 필요가 있는 경우에, 몇몇 작은 수직 돌출들이 허용될 수도 있지만, 이들 작은 수직 돌출들은 방향에서의 실질적인 변화를 구성하지 않아야 한다. 따라서, 선형-형상화된 레이아웃 피쳐들은 1-차원으로 변하는 구조들을 정의한다. 확산 영역들 (203) 은, 필요한 경우에 허용되더라도, 1-차원으로 변하도록 요구되지 않는다. 구체적으로, 기판 내의 확산 영역들 (203) 은, 기판의 최상부면과 일치하는 면에 대하여 임의의 2-차원으로 변하는 형상을 갖도록 정의될 수 있다. 일 실시형태에서, 다수의 확산 굴곡 토폴로지들은, 트랜지스터의 게이트 전극을 형성하는 예컨대 폴리실리콘과 같은 도전성 재료와 확산에서의 굴곡 사이의 상호작용이 예측가능하고 정확하게 모델링될 수 있도록 한정된다. 소정의 층 내의 선형-형상화된 레이아웃 피쳐들은 서로에 대해 평행하도록 배치된다. 따라서, 소정의 층 내의 선형-형상화된 레이아웃 피쳐들은 기판 위에서 공통 방향으로 기판과 평행하게 연장한다.
일 실시형태에서, 동적 어레이의 언더라잉 레이아웃 방법은, 소정의 층 내의 이웃하는 형상들의 노출을 보강하기 위해 리소그래피 프로세스에서 광 웨이브들의 보강 광 간섭을 사용할 수도 있다 (하지만 반드시 사용할 필요는 없다). 따라서, 소정의 층 내의 평행한 선형-형상화된 레이아웃 피쳐들의 간격은, 리소그래피 보정 (예컨대, OPC/RET) 이 최소화되거나 또는 제거되도록, 정상 광 웨이브 (standing light wave) 들의 보강 광 간섭 근방에서 설계된다. 따라서, 종래의 OPC/RET-기반 리소그래피 프로세스들과 대조적으로, 여기서 정의되는 동적 어레이는, 이웃하는 피쳐들 사이의 광 상호작용에 대해 보상하기 위해 시도하기 보다는, 이웃하는 피쳐들 사이의 광 상호작용을 활용한다.
소정의 선형-형상화된 레이아웃 피쳐에 대한 정상 광 웨이브가 정확하게 모델링될 수 있기 때문에, 소정의 층 내의 평행하게 배치된 이웃하는 선형-형상화된 레이아웃 피쳐들과 연관된 정상 광 웨이브들이 어떻게 상호작용할지를 예측하는 것이 가능하다. 따라서, 하나의 선형-형상화된 피쳐를 노출시키기 위해 사용되는 정상 광 웨이브가 그것의 이웃하는 선형-형상화된 피쳐들의 노출에 어떻게 기여할지를 예측하는 것이 가능하다. 이웃하는 선형-형상화된 피쳐들 사이의 광 상호작용의 예측은, 소정의 형상을 렌더링하기 위해 사용되는 광이 그것의 이웃하는 형상들을 보강하도록, 최적의 피쳐-피쳐 간격의 식별을 가능하게 한다. 소정의 층 내의 피쳐-피쳐 간격은 피쳐 피치로서 정의되며, 여기서 피치는 소정의 층 내의 인접하는 선형-형상화된 피쳐들 사이의 중심-중심 분리 거리이다.
일 실시형태에서, 이웃하는 피쳐들 사이의 원하는 노출 보강을 제공하기 위해, 소정의 층 내의 선형-형상화된 레이아웃 피쳐들은, 이웃하는 피쳐들로부터의 광의 보강 및 상쇄 간섭이 이웃의 모든 피쳐들의 최상의 렌더링을 생성하기 위해 최적화되도록 이격된다. 소정의 층 내의 피쳐-피쳐 간격은 피쳐들을 노출시키기 위해 사용되는 광의 파장에 비례한다. 소정의 피쳐로부터 약 5개의 광 파장 거리 내에서 각각의 피쳐를 노출시키기 위해 사용되는 광은 그 소정의 피쳐의 노출을 어느 정도까지 강화하도록 기능할 것이다. 이웃하는 피쳐들을 노출시키기 위해 사용되는 광 웨이브들의 보강 간섭의 활용은, 제작 장비 능력이 최대화되고, 리소그래피 프로세스 동안의 광 상호작용들에 관한 고려사항들에 의해 한정되지 않을 수 있게 한다.
상술된 바와 같이, 동적 어레이는, (확산 이외의) 각각의 층 내의 피쳐들이 형상에서 실질적으로 선형이도록 요구되고, 공통 방향으로 기판 위에서 횡단하도록 평행한 방식으로 배향되는 제약된 토폴로지를 통합한다. 동적 어레이의 제약된 토폴로지를 이용하여, 포토리소그래피 프로세스에서 광 상호작용은 레지스트 상으로의 레이아웃의 정확한 전사가 달성되도록 최적화될 수 있다.
도 2a는, 본 발명의 일 실시형태에 따른, 제약된 토폴로지의 정의를 용이하게 하기 위한 동적 어레이 상에 투사될 예시적인 베이스 격자를 도시하는 도면이다. 베이스 격자는 적절하게 최적화된 피치로 동적 어레이의 각각의 층 내의 선형-형상화된 피쳐들의 평행 배치를 용이하게 하기 위해 사용될 수 있다. 동적 어레이의 부분으로서 물리적으로 정의되지 않지만, 베이스 격자는 동적 어레이의 각각의 층 상의 투사로서 고려될 수 있다. 또한, 베이스 격자가 동적 어레이의 각각의 층 상의 포지션에 대하여 실질적으로 일치하는 방식으로 투사되어, 정확한 피쳐 스택 및 정렬을 용이하게 한다는 것이 이해되어야 한다.
도 2a의 예시적인 실시형태에서, 베이스 격자는, 제 1 레퍼런스 방향 (x) 및 제 2 레퍼런스 방향 (y) 에 따른, 직사각형 격자, 즉 데카르트 격자로서 정의된다. 제 1 및 제 2 레퍼런스 방향들의 격자점-격자점 간격은 최적화된 피쳐-피쳐 간격으로 선형-형상화된 피쳐들의 정의를 가능하기 위해 필요한 대로 정의될 수 있다. 또한, 제 1 레퍼런스 방향 (x) 의 격자점 간격은 제 2 레퍼런스 방향 (y) 의 격자점 간격과 상이할 수 있다. 일 실시형태에서, 단일 베이스 격자는, 전체 다이에 걸친 각각의 층 내의 다양한 선형-형상화된 피쳐들의 위치결정을 가능하게 하기 위해, 전체 다이에 걸쳐 투사된다. 그러나, 다른 실시형태들에서, 다이의 개별적인 영역들 내의 상이한 피쳐-피쳐 간격 요구조건들을 지원하기 위해 다이의 개별적인 영역들에 걸쳐 개별적인 베이스 격자들이 투사될 수 있다. 도 2b는, 본 발명의 예시적인 실시형태에 따른, 다이의 개별적인 영역들에 걸쳐 투사되는 개별적인 베이스 격자들을 도시하는 도면이다.
동적 어레이의 레이아웃 아키텍쳐는 베이스 격자 패턴에 따른다. 따라서, 확산에서 방향의 변화들이 발생하는 위치, 게이트 전극 및 금속 선형-형상화된 피쳐들이 위치되는 위치, 접촉들이 위치되는 위치, 선형-형상화된 게이트 전극 및 금속 피쳐들에서 개구들이 있는 위치 등을 표현하기 위해 격자점들을 사용하는 것이 가능하다. 격자점들의 피치, 즉 격자점-격자점 간격은, 선형-형상화된 피쳐들이 격자점들 중심에 있는, 소정의 피쳐 라인 폭의 이웃하는 선형-형상화된 피쳐들의 노출이 서로를 보강하도록, 소정의 피쳐 라인 폭에 대해 설정되어야 한다. 도 1의 동적 어레이 스택 및 도 2a의 예시적인 베이스 격자를 참조하면, 일 실시형태에서, 제 1 레퍼런스 방향 (x) 의 격자점 간격은 요구되는 게이트 전극 피치에 의해 설정된다. 이 동일한 실시형태에서, 제 2 레퍼런스 방향 (y) 의 격자점 피치는 금속 1 피치에 의해 설정된다. 예컨대, 90 nm 로직 프로세스 기술에서, 제 2 레퍼런스 방향 (y) 의 격자점 피치는 약 0.24 미크론이다. 일 실시형태에서, 금속 1 및 금속 2 층들은 공통 간격 및 피치를 가질 것이다. 금속 2 층 위에서 상이한 간격 및 피치가 사용될 수도 있다.
동적 어레이의 다양한 층들은, 인접한 층들 내의 선형-형상화된 피쳐들이 서로에 대하여 횡단방향 (crosswise) 방식으로 연장하도록 정의된다. 예컨대, 인접한 층들의 선형-형상화된 피쳐들은 직교하여, 즉 서로에 대하여 수직으로 연장할 수도 있다. 또한, 하나의 층의 선형-형상화된 피쳐들은 예컨대 약 45 도와 같은 각으로 인접한 층의 선형-형상화된 피쳐들을 횡단하여 연장할 수도 있다. 예컨대, 일 실시형태에서, 하나의 층의 선형-형상화된 피쳐는 제 1 레퍼런스 방향 (x) 으로 연장하고, 인접한 층의 선형-형상화된 피쳐들은 제 1 (x) 및 제 2 (y) 레퍼런스 방향들에 대하여 대각선으로 연장한다. 인접한 층들에서 횡단방향 방식으로 배치된 선형-형상화된 피쳐들을 갖는 동적 어레이에서 설계를 라우팅하기 위해, 개구들이 선형-형상화된 피쳐들에서 정의될 수 있고, 필요한 대로 접촉들 및 비아들이 정의될 수 있다는 것이 인식되어야 한다.
동적 어레이는, 예측가능하지 않은 리소그래피 상호작용들을 제거하기 위해, 레이아웃 형상들 내의 굴곡들 (또는 방향에서의 실질적인 변화들) 의 사용을 최소화한다. 구체적으로, OPC 또는 다른 RET 프로세싱 이전에, 동적 어레이는 디바이스 사이즈들의 제어를 가능하게 하기 위해 확산 층에서 굴곡들을 허용하지만, 확산 층 위의 층들에서 실질적인 굴곡들 (또는 방향에서의 실질적인 변화들) 을 허용하지 않는다.
확산으로부터 금속 2까지의 동적 어레이 층들의 예시적인 구축이 도 3 및 도 4를 참조하여 설명된다. 도 3 및 도 4에 대하여 설명되는 동적 어레이는 단지 예로써 제공되며, 동적 어레이 아키텍쳐의 한정들을 전달하도록 의도되지 않는다는 것이 인식되어야 한다. 동적 어레이는, 임의의 집적 회로 설계, 임의의 로직 셀, 베이스 셀, 아키텍쳐, 또는 설계 레이아웃들을 본질적으로 정의하기 위해 여기서 제시되는 원리들에 따라 사용될 수 있다. 설계들은, 물리적인 칩들, 웨이퍼들, 기판들 상에 이루어지거나 또는 종이, 필름 상에 그려지거나, 또는 파일들로 저장될 수 있다. 파일들로 저장되는 경우에, 파일들은 임의의 컴퓨터 판독가능 디바이스 상에 저장될 수 있다. 컴퓨터 판독가능 디바이스는 로컬 컴퓨터, 네트워킹된 컴퓨터 상에 저장될 수 있고, 파일들은 인터넷 또는 로컬 네트워크를 통해 전송, 공유, 또는 사용될 수 있다.
도 3은, 본 발명의 일 실시형태에 따른, 예시적인 동적 어레이의 확산 층 레이아웃을 도시한다. 도 3의 확산 층은 p-확산 영역 (401) 및 n-확산 영역 (403) 을 도시한다. 확산 영역들이 언더라잉 베이스 격자에 따라 정의되지만, 확산 영역들은 확산 층 위의 층들과 연관된 선형-형상화된 피쳐 제약들을 경험하지 않는다. 그러나, 주입 레이아웃들은 더 많은 형상 연장 및 굴곡들을 요구할 수도 있는 종래 기술 설계들에서보다 더 간단하다는 것이 주의된다. 도시된 바와 같이, n+ 주입 영역들 (412) 및 p+ 주입 영역들 (414) 은, 외부 조그 (jog) 들 및 노치 (notch) 들 없이, (x), (y) 격자 상에 직사각형들로서 정의된다. 이 스타일은 더 큰 주입 영역들의 사용을 허가하고, OPC/RET에 대한 필요성을 감소시키며, 예컨대 365 nm의 i-라인 조명 (illumination) 과 같은, 더 낮은 레졸루션 및 더 낮은 비용 리소그래피 시스템들의 사용을 가능하게 한다.
*도 4는, 본 발명의 일 실시형태에 따른, 도 3의 확산 층 위의 도 3의 확산 층에 인접한 게이트 전극 층을 도시하는 도면이다. CMOS 기술에서의 당업자가 인식하는 바와 같이, 게이트 전극 피쳐들 (501) 은 트랜지스터 게이트들을 정의한다. 게이트 전극 피쳐들 (501) 은 제 2 레퍼런스 방향 (y) 으로 동적 어레이에 걸쳐 평행한 관계로 연장하는 선형 형상화된 피쳐들로서 정의된다. 일 실시형태에서, 게이트 전극 피쳐들 (501) 은 공통 폭을 갖도록 정의된다. 그러나, 다른 실시형태에서, 게이트 전극 피쳐들의 하나 이상은 상이한 폭을 갖도록 정의될 수 있다. 게이트 전극 피쳐들 (501) 의 피치 (중심-중심 간격) 는, 이웃하는 게이트 전극 피쳐들 (501) 에 의해 제공되는 리소그래피 보강, 즉 공명 이미징의 최적화를 보장하면서 최소화된다. 설명의 목적들을 위해, 소정의 라인에서 동적 어레이에 걸쳐 연장하는 게이트 전극 피쳐들 (501) 은 게이트 전극 트랙이라 지칭된다.
게이트 전극 피쳐들 (501) 은 이들이 확산 영역들 (403 및 401) 을 횡단함에 따라 n-채널 및 p-채널 트랜지스터들을 각각 형성한다. 최적의 게이트 전극 피쳐 (501) 프린팅은, 몇몇 격자 위치들에서 확산 영역이 존재하지 않을 수도 있지만, 모든 격자 위치에서 게이트 전극 피쳐들 (501) 을 드로잉 (draw) 함으로써 달성된다. 또한, 긴 연속하는 게이트 전극 피쳐들 (501) 은, 동적 어레이의 내부 내의 게이트 전극 피쳐들의 종단들에서 라인 종단 단축 효과 (line end shortening effect) 들을 개선하려는 경향이 있다. 또한, 게이트 전극 프린팅은, 실질적으로 모든 굴곡들이 게이트 전극 피쳐들 (501) 로부터 제거되는 경우에 상당히 개선된다.
게이트 전극 트랙들의 각각은, 구현될 특정한 로직 기능에 대해 요구되는 전기적 접속을 제공하기 위해 동적 어레이에 걸쳐 선형으로 횡단하는데 있어서 임의의 횟수로 중단, 즉 끊어질 수도 있다. 소정의 게이트 전극 트랙이 중단되도록 요구되는 경우에, 중단점에서의 게이트 전극 트랙 세그먼트들의 종단들 사이의 분리는, 제작 능력 및 전기적 효과들을 고려하는 것이 가능한 정도까지 최소화된다. 일 실시형태에서, 특정한 층 내의 피쳐들 사이에서 공통 종단-종단 간격이 사용되는 경우에 최적의 제작성이 달성된다.
II. 캔버스 상에서 자기-정렬된 국부적 상호접속부들을 사용하는 로직 셀 설계
*도 5a는 예시적인 로직 인버터의 회로 표현을 예시한다. 그러나, 상술된 바와 같이, 로직 인버터는, 임의의 다른 프리미티브, 셀, 로직 디바이스, 또는 프로세스 방법으로 구현될 수 있는, 자기-정렬된 국부적 상호접속부들을 만드는 프로세스를 전달하기 위해 단지 도시되고 설명된다. 도시된 바와 같이, PMOS 트랜지스터 (110) 및 NMOS 트랜지스터 (112) 는 로직 인버터를 만들기 위해 커플링된다. PMOS 트랜지스터 (110) 의 소스는 Vdd (118) 에 접속되고, PMOS 트랜지스터 (112) 의 드레인은 NMOS 트랜지스터 (112) 의 드레인에 접속된다. NMOS 트랜지스터 (112) 의 소스는 접지 (Vss) (120) 에 접속된다. 공통 입력 (116) 이 트랜지스터들에 제공되고, PMOS 트랜지스터 (110) 의 드레인과 NMOS 트랜지스터 (112) 의 드레인의 접속에서 출력 (114) 이 제공된다. 다시, 인버터 로직은 본 발명의 실시형태들의 이해를 제공하기 위해 예로서 사용된다. 그러나, 실시형태들이 임의의 다른 타입의 로직 셀들, 디바이스들, 및 집적 회로들의 제조에서 또한 채용될 수도 있다는 것을 당업자는 인식할 것이다.
도 5b는, 각각 P (64) 및 N (68) 확산 영역들을 Vdd (50) 및 Vss (54) 에 접속시키기 위해 자기-정렬된 국부적 상호접속부들 (58/60) 을 갖는 예시적인 로직 인버터의 평면도를 예시한다. 또한, 자기-정렬된 국부적 상호접속부 (62) 는 PMOS 트랜지스터의 드레인을 NMOS 트랜지스터의 드레인에 접속시키기 위해 사용된다. 일 실시형태에서, 집적 회로 내의 모든 자기-정렬된 국부적 상호접속부들은 기판 상에서 게이트 전극 채널들에 평행하게 이어져 있다. 국부적 상호접속부들을 하나의 방향으로 놓는 것의 다수의 장점들 중 하나는, 그렇지 않으면 자기-정렬된 국부적 상호접속부들을 사용하여 이루어지는 접속들을 만들 필요가 있을 수도 있는 하나의 금속 층을 국부적 상호접속부 층이 대체할 수 있다는 것이다. 금속 1 라인들 (50, 72, 70, 및 54) 은 게이트 전극 라인 (74) 에 수직한 하나의 방향으로 정렬된다. 금속 라인들의 정렬은 다른 실시형태들에서 상이할 수 있다.
계속 도 5b를 참조하면, 자기-정렬된 국부적 상호접속부들을 채용하는 것의 다수의 장점들이 있다. 일 예에서, P 확산 영역 (64) 을 Vdd 라인 (50) 에 접속시키는 자기-정렬된 국부적 상호접속부 (58) 는 Vdd 라인 (50) 을 향해 연장하는 L 형상화된 확산 영역을 제조하는 것의 필요성을 제거한다. 몇몇 설계들에서, 자기-정렬된 국부적 상호접속부 (58) 는, 확산 영역 (64) 을 Vdd 라인 (50) 에 접속시키기 위한 금속 스트랩에 대한 필요성을 제거한다. 금속 스트랩 및 연관된 접촉의 제거는 디바이스 성능을 증가시키고 디바이스 사이즈를 감소시킨다. 확산 영역들에 접속하는 금속 스트랩이 실리콘의 유익한 스트레이닝 (straining) 과 간섭하는 하나 이상의 접촉들을 요구할 수도 있기 때문에, 성능이 증가된다. 따라서, 확산 영역들로의 금속 접촉부들을 감소시키는 것은, 몇몇 설계 구성들에 대해 필요하지 않은 한, 디바이스 성능을 상승시킬 것이다.
도 6a는, P 확산 영역 (64) 및 N 확산 영역 (68), 및 P 확산 영역 (64) 및 N 확산 영역 (68) 위의 게이트 전극 라인 (74) 을 도시하는 부분적으로 제조된 집적 회로의 평면도를 예시한다. 이 예시적인 부분도에서, 다른 게이트 전극 라인들 (74a, 74b) 은 셸로우 트렌치 분리 (STI) 영역들 위에 놓여 있다. 게이트 전극들 (74, 74a, 74b) 은 양측 상에 유전체 스페이서들 (또는 게이트 측벽 스페이서들) 을 포함한다.
설명의 편의를 위해 도시되지 않았지만, 게이트 전극들의 종단들이 또한 유전체 스페이서들을 가질 수도 있다. 설계에 의해, 게이트 전극 라인들이 기판들 상에 균일하게 배치되므로, 게이트 전극 라인들의 몇몇은 STI 영역들 위에 형성된다. 따라서, STI 위에 형성된 게이트들은 비활성 게이트들이다. 활성 게이트는, 게이트 전극이 확산 영역 위에 배치되는 경우에 형성되고, 트랜지스터가 정의될 수 있다. 일 실시형태에서, 부분적으로 제조된 집적 회로는 표준 CMOS 제조 프로세스를 사용하여 제조된다.
도 6b는 도 6a의 부분적으로 제조된 집적 회로의 단면도를 예시한다. 도면들이 치수들의 정확한 표현 또는 정확한 상대적인 치수들을 제공하도록 의도되지 않았다는 것이 이해되어야 한다. 다른 한편으로는, 도면들은 피쳐들 및 층들의 배치, 및 프로세싱의 예시적인 시퀀스를 일반적으로 전달하는 것으로 이해되어야 한다. 또한, 몇몇 시퀀스 단계들은, 이들이 당업계에 공지되어 있으며 여기서 예시되는 프로세스 및 시퀀스 플로우들에 중요하지 않으므로, 그림으로 예시되지 않는다는 것이 이해되어야 한다.
이를 유념하면서, 부분적으로 제조된 집적 회로는, 실리콘 웨이퍼 위에 형성되고, 웰 (182) 및 셸로우 트렌치 분리 (STI) 영역들 (180) 을 포함하여, 집적 회로 내의 인접한 활성 디바이스들 사이의 분리를 제공한다. 웰 (182) 은 확산 영역들 (184) 및 게이트 전극 (74) 을 포함한다. 게이트 전극들은 게이트 전극 라인들의 측면들을 따라 형성된 유전체 스페이서들 (또한 측벽 스페이서들이라 알려짐) (230) 을 포함한다. 상술된 바와 같이, 설계를 최적화하기 위해, 게이트 전극들 (또는 라인들) 은 서로에 대해 평행한 배향으로 제조된다. 따라서, 여기서 설명되는 바와 같이, "채널들" 은 각각의 게이트 전극들 사이에서 정의된다. 따라서, 2개의 인접한 게이트 전극 채널들 사이의 간격은 게이트 전극 라인들의 규칙적인 간격에 의해 좌우된다. 이하 더 상세히 설명될 바와 같이, 결과의 자기-정렬된 국부적 상호접속부들은 인접한 게이트 전극들 사이의 채널들 내에 (또는 이웃하는 게이트 전극이 존재하지 않는 경우에 게이트 전극 옆에) 있을 것이다. 자기-정렬된 국부적 상호접속부들이 채널들 내에 대부분 잔류할 것이기 때문에, 자기-정렬된 국부적 상호접속부들은 자기-정렬할 것이다.
도 7a 및 도 7b에서, 국부적 상호접속부 층 (196) 은 확산 영역들 (184), 게이트 전극들 (74, 74a, 74b), 및 스페이서들 위에 형성된다. 예로써, 국부적 상호접속부 층 (196) 의 형성은 금속 증착 프로세스를 통해 이루어질 수 있다. 가시화의 편의를 위해, 국부적 상호접속부 층 (196) 은 도 7a에서 반투명 층으로서 도시된다. 도 7b의 단면은 도 6b의 피쳐들 위에 증착된 국부적 상호접속부 층 (196) 을 도시한다.
일 실시형태에서, 국부적 상호접속부 층 (196) 은 일반적으로 금속성이다. 더 구체적인 실시형태에서, 금속은 대부분 니켈 (Ni) 일 수도 있다. 다른 실시형태들에서, 금속은 티타늄, 백금, 또는 코발트일 수 있다. 또 다른 실시형태에서, 니켈과 백금의 조합이 사용될 수 있다. 바람직하게는, 국부적 상호접속부 층에서 사용되는 금속의 순도는 산업 표준 금속들을 준수해야 한다. 일 실시형태에서, 국부적 상호접속부 층은 물리 기상 증착 (PVD) 기술을 사용하여 증착된다. 다른 실시형태들에서, 국부적 상호접속부 층의 증착은 화학 기상 증착 (CVD) 또는 원자층 증착 (ALD) 을 통해 행해질 수도 있다.
상호접속부 층 (196) 을 증착한 이후에, 상호접속부 층의 금속은 언더라잉 실리콘과 반응되고, 게이트 전극 내에 존재하는 경우에 폴리실리콘과 반응된다. 일 예에서, 반응은 열 프로세싱 단계를 통해 용이하게 된다. 반응은 다수의 프로세스 조건들 하에서 수행될 수 있지만, 예로서, 니켈 층에 대해, 온도는 섭씨 약 200 내지 400 도 사이의 범위일 수 있고, 약 5 내지 약 60 초의 범위의 시간 동안 유지될 수 있으며; 더 높은 온도들이 다른 금속들에 대해 사용될 수도 있다. 다른 예에서, 온도는 섭씨 약 300 도로 설정될 수 있고, 약 30 초 동안 프로세싱될 수 있다. 반응 단계는 일반적으로 질소 또는 다른 불활성 가스들을 사용하는 챔버에서 수행된다.
도 8a에 도시된 바와 같이, 반응 프로세스의 결과로서, 실리사이드 (196') 가 노출된 실리콘 영역들 위에 형성된다. 따라서, 실리사이드화 (즉, 실리사이드 (196') 의 형성) 는, 노출된 실리콘 기판 부분 및 존재하는 경우에 노출된 폴리실리콘 게이트 위에서 발생한다. 알려진 바와 같이, 실리사이드 (196') 는 층이 얇은 경우에도 양호한 전도를 제공한다. 실리콘을 접촉하지 않은 국부적 상호접속부 층 (196) 금속의 부분들은 당연히, 반응 프로세스 이후에 금속으로서 잔류할 것이다. 도면들에서, 도 8a는, 반응하지 않았던 국부적 상호접속부 층 (196) 의 금속과 대조적으로 실리사이드 (196') 를 음영으로 도시한다.
도 8b는 하드 마스크 층 (199) 이 국부적 상호접속부 층 (196) 위에 증착된 이후의 결과를 예시한다. 일 실시형태에서, 하드 마스크 층 (199) 은 산화물 (예컨대, SiO2 등) 이다. 다른 실시형태에서, 하드 마스크 층 (199) 은 질화물 (예컨대, 질화 실리콘 등) 이다. 또 다른 실시형태에서, 하드 마스크 층 (199) 은 비정질 탄소 (APF) 이다. 하드 마스크 층 (199) 은 다수의 방식들로 형성될 수 있으며, 하나의 그러한 예시적인 방식은 CVD, ALD, 또는 PECVD 프로세스 중 하나를 채용하는 것이다. 이 실시형태에서, 하드 마스크 층 (199) 은, 도전성 접속이 요구되지 않는 국부적 상호접속부 층 (196) 의 부분들을 제거하는 후속하는 제거 단계들 동안에 국부적 상호접속부 층 (196) 을 보호하기 위해 사용된다.
도 9a는, 본 발명의 일 실시형태에 따른, 폴리머 층 (210) 이 하드 마스크 층 (199) 위에 형성된 이후의 도 8b의 단면도를 도시한다. 폴리머 층 (210) 은 공지의 다수의 방식들로 적용될 수 있다. 일 예에서, 폴리머 층 (210) 은 하드 마스크 층 (199) 의 표면 위에서 스핀 코팅되는 것이 바람직하다. 다른 실시형태에서, 폴리머 층 (210) 은, 원하는 개발 프로세스에 따라, 포지티브 또는 네거티브인 포토레지스트 재료일 수 있다. 포토레지스트의 다른 타입들은, 예컨대, 비민감화된 (unsensitized) 포토레지스트들, 폴리메틸 메타크릴레이트 레지스트들 (PMMA) 등을 포함할 수 있다. 적용되면, 도 9b에 도시된 바와 같이, 폴리머 층 (210) 은 하드 마스크 층 (199) 이 노출될 때까지 부분적으로 그리고 균등하게 제거된다. 제거는 플라즈마 에칭 동작을 사용하여 수행되는 것이 바람직하다. 하나의 예시적인 에칭 프로세스는 산소 플라즈마에서 수행될 수 있다. 이 단계에서, 에칭 프로세스는, 가장 먼저 노출된 하드 마스크 층 (199) 까지 아래로 실질적으로 균등한 제거 프로파일을 달성하기 위해 사실상 이방성인 것이 바람직하다. 도 9b에서 예시된 에칭 동작을 언제 중지시킬지를 결정하기 위해 표준 종단-점 검출 기술들이 사용될 수도 있다. 도 9c는, 노출된 하드 마스크 층 (199) 및 잔류 폴리머 층 (210) 을 도시하는 평면도이다. 이 스테이지에서, 게이트 측벽 스페이서들 (즉, 유전체 스페이서들) (230) 이 폴리머 층 (210) 에 의해 또한 여전히 커버된다.
게이트 전극 라인들을 균일한 규칙적인 간격으로 배치하는 것의 다른 장점은 폴리머 층 (210) 이 실질적으로 동등한 두께를 가지고 균일하게 정의된다는 것임이 주의되어야 한다. 그러한 균일한 간격이 없이는, 폴리머 층 (210) 은 두께에서 변화들을 나타낼 수도 있으며, 이는 바람직하지 않다. 예컨대, 폴리머 층 (210) 의 두께가 기판 위에서 실질적으로 균일하지 않은 경우에, 상대적으로 더 적은 폴리머 재료가 커버하는 몇몇 게이트 전극들이 먼저 노출되어, 특정 게이트들 위의 하드 마스크의 오버 에칭 (over etching) 을 가능하게 할 수도 있다.
게이트 전극들 (74, 74a, 74b) 의 상부 위의 하드 마스크 층 (199) 이 노출되면, 등방성 에칭이 수행된다. 등방성 에칭은, 게이트 전극 유전체 스페이서들 (230) 상의 폴리머 층 (210) 과 같은, 폴리머 층 (210) 의 측면 부분들 (238) 을 제거하도록 설계된다. 도 10a 및 도 10b에 예시된 바와 같이, 이 등방성 에칭이 완료된 이후에, 폴리머 층 (210) 은, 게이트 유전체 스페이서들 (230) 에 오프셋 (offset) 되고 자기-정렬된 게이트 전극들 (74, 74a, 74b) 사이에서 스트립들의 형태로 잔류해야 한다. 따라서, 폴리머 층 (210) 은, 게이트 전극 라인들 (74, 74a, 74b) 및 게이트 유전체 스페이서들 (230) 을 제외한 기판 상의 모든 곳에서 잔류할 것이다.
도 11a는, 폴리머 층 (210) 에 의해 커버되지 않은 하드 마스크 층 (199) 이 제거된 이후의 기판의 단면을 예시한다. 선택된 하드 마스크의 재료에 따라, 제거는 다수의 알려진 습식 또는 건식 에칭 프로세스들을 사용하여 수행될 수 있다. 일 실시형태에서, 노출된 하드 마스크 층 (199) 이 제거되면, 유전체 스페이서들 (230) 위에서 국부적 상호접속부 층 (196) 재료의 부분을 제거하기 위해 에칭이 지속될 수 있다. 국부적 상호접속부 층 (196) 의 이 부분의 제거는 국부적 상호접속부 층 (196)/실리사이드 (196') 와 유전체 스페이서들 (230) 사이에서 약간의 분리를 제공할 것이다. 이 포인트에서, 폴리머 층 (210) 에 의해 커버된, 잔류 국부적 상호접속부 층 (196) 재료, 실리사이드 (196') 재료, 및 하드 마스크 층 (199) 은 유전체 스페이서들 (230) 에 의해 정렬된 그 유전체 스페이서들 (230) 사이의 채널들 내에서 이어져 있을 것이다.
도 11b는, (실리사이드 부분들 (196') 을 포함하는) 국부적 상호접속부 층 (196) 위에서부터, 폴리머 층 (210) 및 하드 마스크 층 (199) 을 제거하기 위해 다른 선택적 에칭 동작이 수행된 이후의 기판의 단면도를 예시한다. 도시된 바와 같이, 국부적 상호접속부 층 (196) 재료 및 실리사이드 부분들 (196') 은 유전체 스페이서들 (230) 사이에서 자기-정렬될 것이다. 도 12는 도 11b의 기판의 평면도를 도시한다. 도시된 바와 같이, 국부적 상호접속부 층 (196) 은 게이트 유전체 스페이서들 (230) 사이의 채널들에서 이어져 있다. 상술된 바와 같이, 에칭의 결과로서, 자기-정렬된 국부적 상호접속부 층 (196) 은 또한 유전체 스페이서들 (230) 로부터 거리 (231) 만큼 이격된다. 도 12는 또한 P (64) 및 N (68) 확산 영역들 (이들 영역들 양자 모두는 확산 영역 (184) 으로서 단면도들에서 예시된다) 을 예시한다.
도 13은 본 발명의 일 실시형태에 따른, 에칭을 용이하게 할 패터닝 동작을 예시한다. 일 실시형태에서, 포토레지스트가 스핀 코팅되고, 그 후 표준 포토리소그래피를 사용하여 노출되어, 마스크 (300) 를 정의할 수 있다. 도시된 바와 같이, 마스크 (300) 는, 에칭 동작이 수행된 이후에 잔류할 국부적 상호접속부 층 (196) 의 부분들을 커버하도록 정의된다. 노출된 실리콘 또는 존재하는 경우에 폴리 실리콘 위에 실리사이드 (196') 를 형성하는 반응된 재료가, 마스크 (300) 에 의해 커버되지 않더라도, 에칭 이후에 또한 잔류할 것이다. 일 실시형태에서, 마스크 (300) 가 게이트 전극들 (74, 74a, 74b) 위에 대략 놓이도록 정의될 수 있으므로, 마스크 (300) 는 엄격한 레이아웃 제약들 없이 쉽게 정의될 수 있다.
국부적 상호접속부 층 (196) 재료가 채널들 내에만 놓이고, 유전체 스페이서들 (230) 사이에서 이미 자기-정렬되었으므로, 엄격한 레이아웃 제약들이 요구되지 않는다는 것이 인식되어야 한다. 다시, 그러나, 국부적 상호접속부 층 (196) 의 보호되지 않은 부분들을 제거하기 위해 채용된 에칭 이후에 실리사이드 (196') 재료가 잔류할 것이다. 전기적으로, 국부적 상호접속부 층 (196) 및 실리사이드 (196') 재료는, 규칙적인 상호접속부 금속배선 라인과 유사한, 도전성 링크 또는 접속 또는 도전성 라인을 정의할 것이다.
도 14는 마스크 (300) 의 에칭 및 후속적인 제거 이후의 기판의 평면도를 예시한다. 도시된 바와 같이, 국부적 상호접속부 층 (196) 은, 마스크 (300) 가 재료를 보호하였던 채널들에서 잔류할 것이며, 따라서 진정한 자기-정렬된 국부적 상호접속부 피쳐들을 형성한다. 따라서, 잔류 국부적 상호접속부 층 (196) 은, 유전체 스페이서들 (230) 사이에서 정의된 채널 내에서 임의의 원하는 상호접속부를 기능적으로 완성할 것이다. 마스크 (300) 의 제거 이후에, 어닐링 동작이 수행될 수 있다. 예컨대, 어닐링은, 니켈에 대해 대략 섭씨 450 도에서 대략 30 초 동안 동작되는 급속 열 어닐링 (rapid thermal annealing; RTA) 프로세스일 수도 있다.
도 5b를 다시 참조하면, 도 15에 도시된 바와 같이, 금속 1 라인들은 게이트 전극 라인들 (74, 74a, 74b) 에 수직하여 제조될 수 있다. 또한, 예시적인 로직 회로를 형성하기 위해 필요한, 다양한 층들 사이에서 전기적 전도를 제공하기 위해, 원하는 위치들에서 접촉들이 형성된다.
일 실시형태에서, 금속-1 트랙들 (702) 은 서로에 더 근접하게 제조될 수 있으며, 이는 더 용이한 라우팅 및 원하는 접속들을 가능하게 할 수도 있다. 당연히, 라인들 사이의 피치는, 제조 능력, 특정한 회로, 레이아웃, 및 설계 및/또는 회로의 타입에 대한 레이아웃 제약들에 의존할 것이다. 자기-정렬된 국부적 상호접속부들 (196) 이 금속-1 트랙들 (702) 에 수직하게 정렬되므로, 자기-정렬된 국부적 상호접속부들 (196) 과 선택된 금속-1 트랙들 사이에서 접촉을 정의/선택하는데 있어서 공간의 견지에서 더 큰 자유도가 이용가능하다. 따라서, 자기-정렬된 국부적 상호접속부들의 이전에 논의된 장점들 이외에도, 자기-정렬된 국부적 상호접속부들은 또한 위의 레벨들에서 금속 트랙들을 라우팅하는 것에서 더 많은 자유를 제공하는 것을 보조하며, 이는 이어서 설계 및 제조에서 유연성을 제공한다.
도 16은, 본 발명의 자기-정렬된 국부적 상호접속부들을 사용하여 제조된 예시적인 인버터 로직 셀을 예시한다. 회로는, 게이트 전극 라인 (74a) 이 게이트 전극 갭 (703) 을 제공하기 위해 2개의 섹션들로 분할된 것을 제외하고는, 도 5a에 예시된 회로와 유사하다. 예시의 편의를 위해 1개의 갭만이 도시된 것이 주의될 수도 있다. 다른 실시형태들에서, 하나 이상의 게이트 전극 라인들이 하나 이상의 게이트 전극 갭들을 가질 수 있다. 일 실시형태에서, 게이트 전극 갭 (703) 은 게이트 전극 라인 (74a) 에 수직하게 정렬된 자기-정렬된 국부적 상호접속부들을 제조하기 위해 사용될 수 있다. 이들 게이트 전극 갭들 (703) 내의 자기-정렬된 국부적 상호접속부들은, 게이트 전극 라인 (74a) 에 평행한 2개의 자기-정렬된 국부적 상호접속부들 또는 2개 이상의 디바이스들을 접속시키기 위해 사용될 수 있다. 또한, 게이트 전극 갭들 (703) 내의 자기-정렬된 국부적 상호접속부들은 금속 트랙 라우팅을 용이하게 하고, 금속-1 트랙들의 몇몇에 대한 필요성을 제거할 수 있다.
*도 17a 내지 도 17d는, 본 발명의 다른 실시형태에 따른, 게이트 전극 (74) 으로의 접촉을 행하기 위해, 국부적 상호접속부 층 (196) 을 사용하는 접속을 용이하게 하기 위해 사용되는 프로세스 동작들을 예시한다. 이해의 편의를 위해, 도 18에 또한 도시된 단면 (400) 을 참조한다. 도 17a는 도 10b까지 설명된 프로세싱과 유사한 프로세싱에서의 스테이지를 표현한다. 그러나, 게이트 전극 (74) 의 스페이서 (230) 의 측벽 위에 실질적으로 놓인 영역 (402) 위에 마스크 (404) 가 또한 형성된다. 스페이서 (230) 를 따라 놓인 재료 위에 보호가 제공되는 한, 정확한 사이징이 특별히 중요하지 않다. 이는, 나중의 에칭으로부터 이 영역 내의 국부적 상호접속부 재료 (196) 를 보호한다. 마스크 (404) 는, 선택된 제조 프로세스에 따라, 하드 마스크들 또는 포토레지스트 마스크들로부터 정의될 수 있다.
도 17b는 노출된 하드 마스크 층 (199) 을 제거하기 위해 에칭 동작이 사용된 이후의 프로세싱을 도시한다. 도시된 바와 같이, 도 11a의 프로세스와 유사하게, 노출된 하드 마스크 층 (199) 및 국부적 상호접속부 층 (196) 이 제거된다. 이제, 도 17c에 도시된 바와 같이, 마스크 (404), 폴리머 층 (210), 및 하드 마스크 (199) 가 제거되어, 국부적 상호접속부 층 (196) 을 남긴다. 또한, 도 17c는, 국부적 상호접속부 층 (196) 이 잔류하도록 의도된 위치들에서 국부적 상호접속부 층 (196) 을 보호하기 위해 사용되는 마스크 (300') 를 도시한다. 마스크 (300') 는 영역 (402) 내의 국부적 상호접속부 층 (196) 까지 그리고 그 위를 보호하는 것으로 도시된다. 따라서, 마스크 (404) 가 사용되었기 때문에, 국부적 상호접속부 층 (106) 이 스페이서 (230) 의 측벽 상에 잔류할 것이고, 따라서 게이트 전극 (74) 의 실리사이드 (196') 재료로의 국부적 상호접속부 층 (196) 의 결과의 접속을 허용한다. 결과로서, 게이트 전극 (74) 으로의 접속을 행하기 위해, 상부 금속 레벨들 및 접촉부들에 대한 필요성 없이, 기판의 레벨에서 접속이 행해진다.
도 18은, 영역 (402) 내의 게이트 전극 (74) 으로의 접속을 행하기 위해 유전체 스페이서 (230) 를 클라이밍하는 국부적 상호접속부 층 (196) 의 예시적인 사용을 도시한다. 이 예에서, (스페이서 (230) 위로 가는) 국부적 상호접속부 층 (196) 은 게이트 전극 (74) 으로의 전기적 접속을 행한다. 그러나, 스페이서들 (230) 위로 클라이밍하는 접속들을 형성하기 위해 사용되는 구조들 및 방법들이 다수의 상이한 설계들, 회로들, 셀들, 및 로직 상호접속부들에서 사용될 수 있다는 것이 이해되어야 한다.
자기-정렬된 국부적 상호접속부들을 사용하는 방식들을 정의하는 방법들, 설계들, 레이아웃들, 및 구조들이 개시되었다. 이들 자기-정렬된 국부적 상호접속부들을 사용하는 것의 이익들 및 장점들이 임의의 특정한 회로, 셀, 또는 로직에 구속되지 않는다는 것을 유념해야 한다. 반대로, 이들 자기-정렬된 국부적 상호접속부 방법들 및 구조들의 개시는 임의의 회로 레이아웃, 로직 디바이스, 로직 셀, 로직 프리미티브, 상호접속부 구조, 설계 마스크 등으로 확장될 수 있다. 그리고, (칩, 더 큰 전체 시스템 또는 구현의 임의의 부분 또는 영역에서) 자기-정렬된 국부적 상호접속부들을 정의하기 위해 사용되는 결과의 레이아웃, 설계, 구성, 또는 데이터는 파일 상에 전자적으로 저장될 수 있다. 파일은 컴퓨터 판독가능 매체 상에 저장될 수 있고, 컴퓨터 판독가능 매체는 인터넷과 같은 네트워크를 통해 공유, 전송, 또는 통신될 수 있다.
따라서, 상기 실시형태들을 유념하면서, 본 발명이, 제조 프로세스, 제조 단계들, 제조 단계들의 시퀀스, 제조에서 사용되는 케미컬, 제조에서 사용되는 프로세스들, 구성들, 및 다양한 컴포넌트들의 상대적인 위치들에서 다른 변화들을 채용할 수도 있다는 것이 이해되어야 한다. 본 발명이 여러 바람직한 실시형태들의 견지에서 설명되었지만, 본 명세서를 읽고 도면들을 연구할 시에, 당업자는 이들의 다양한 변형물, 부가물, 치환물, 및 균등물을 실현할 것이 명백할 것이다. 따라서, 본 발명은 본 발명의 진정한 사상 및 범위 내에 속하는 모든 그러한 변형물, 부가물, 치환물, 및 균등물을 포함하도록 의도된다.

Claims (22)

  1. 적어도 4 개의 선형 도전체 구조들로서, 상기 적어도 4 개의 선형 도전체 구조들은 각각 서로 평행한 방식으로 제 1 방향의 길이 방향으로 연장되도록 형성되고, 각각은 게이트 전극 부분과 상기 게이트 전극 부분으로부터 떨어진 연장 부분을 포함하며, 상기 적어도 4 개의 선형 도전체 구조들의 상기 게이트 전극 부분들 각각은 상이한 트랜지스터들의 게이트 전극들을 형성하고, 상기 적어도 4 개의 선형 도전체 구조들의 상기 연장 부분들은 적어도 2 개의 상이한 연장 부분 길이들을 가지고, 상기 적어도 4 개의 선형 도전체 구조들 중 2 개의 선형 도전체 구조들은 각각 제 1 확산 타입의 공유된 확산 영역을 가지는 제 1 트랜지스터 타입의 2 개의 트랜지스터들을 형성하고, 상기 적어도 4 개의 선형 도전체 구조들 중 2 개의 선형 도전체 구조들은 각각 제 2 확산 타입의 공유된 확산 영역을 가지는 제 2 트랜지스터 타입의 2 개의 트랜지스터들을 형성하며, 상기 제 1 확산 타입의 상기 공유된 확산 영역은 상기 제 2 확산 타입의 상기 공유된 확산 영역에 전기적으로 접속되는, 상기 적어도 4 개의 선형 도전체 구조들; 및
    상기 적어도 4 개의 선형 도전체 구조들 중 적어도 2 개의 선형 도전체 구조들을 따라 상기 제 1 방향으로 확장될 수 있도록, 상기 적어도 4 개의 선형 도전체 구조들 중 적어도 2 개의 선형 도전체 구조들 사이에 형성된 국부적 상호접속부 도전체 구조를 포함하는, 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 방향에 수직한 제 2 방향으로 측정된, 상기 적어도 4 개의 선형 도전체 구조들 중 어느 선형 도전체 구조의 길이 방향으로 배향된 중심선들 사이의 거리가 동일 피치(pitch)의 정수배인, 집적 회로.
  3. 제 2 항에 있어서,
    트랜지스터의 게이트 전극을 형성하지 않고 상기 적어도 4 개의 선형 도전체 구조들과 동일한 레벨 내에 형성되는 적어도 하나의 비-게이트 도전체 구조를 더 포함하는, 집적 회로.
  4. 제 3 항에 있어서,
    상기 제 1 방향에 수직한 상기 제 2 방향으로 측정된, 상기 적어도 4 개의 선형 도전체 구조들 중 인접하게 위치한 개별 선형 도전체 구조들의 길이 방향으로 배향된 중심선들 사이의 거리가 상기 동일 피치인, 집적 회로.
  5. 제 3 항에 있어서,
    상기 상이한 트랜지스터들은 집합적으로 포지셔닝된 제 1 트랜지스터 타입의 트랜지스터들 및 집합적으로 포지셔닝된 제 2 트랜지스터 타입의 트랜지스터들을 포함하고, 상기 적어도 4 개의 선형 도전체 구조들의 상기 연장 부분들은 상기 제 1 트랜지스터 타입의 트랜지스터들의 집합적인 포지션 및 상기 제 2 트랜지스터 타입의 트랜지스터들의 집합적인 포지션 사이의 영역 내에 형성된, 집적 회로.
  6. 제 1 항에 있어서,
    트랜지스터의 게이트 전극을 형성하지 않고 상기 적어도 4 개의 선형 도전체 구조들과 동일한 레벨 내에 형성되며, 상기 제 1 방향에 수직인 제 2 방향으로 측정되었을 때 제일 가까운 선형 도전체 구조에서 적어도 360 나노미터(nm) 내에 있는 비-게이트 선형 도전체 구조; 및
    상기 비-게이트 선형 도전체 구조 및 상기 제일 가까운 선형 도전체 구조의 한 레벨 아래에 위치하며 그 사이에서 연장되는 구역의 부분 내에 형성된 확산 영역을 더 포함하는, 집적 회로.
  7. 제 6 항에 있어서,
    상기 비-게이트 선형 도전체 구조 및 상기 제일 가까운 선형 도전체 구조가 상기 제 1 방향에 수직한 상기 제 2 방향으로 측정되었을 때 실질적으로 동일한 사이즈를 갖는, 집적 회로.
  8. 제 1 항에 있어서,
    상기 제 1 확산 타입의 상기 공유된 확산 영역이 상기 국부적 상호접속부 도전체 구조를 통해 상기 제 2 확산 타입의 상기 공유된 확산 영역에 전기적으로 접속되는, 집적 회로.
  9. 제 1 항에 있어서,
    상기 제 1 방향에 수직한 제 2 방향의 길이 방향으로 연장되도록 형성된 제 1 선형 도전체 상호접속부 구조를 더 포함하는, 집적 회로.
  10. 제 9 항에 있어서,
    상기 제 1 방향에 수직한 상기 제 2 방향에 길이 방향으로 연장되도록 형성되고, 상기 제 1 선형 도전체 상호접속부 구조의 옆에 이격되게 형성된 제 2 선형 도전체 상호접속부 구조를 더 포함하는, 집적 회로.
  11. 제 1 항에 있어서,
    상기 제 1 방향에 길이 방향으로 연장되도록 형성된 제 1 선형 도전체 상호접속부 구조를 더 포함하는, 집적 회로.
  12. 제 11 항에 있어서,
    상기 제 1 방향에 길이 방향으로 연장되도록 형성되고, 상기 제 1 선형 도전체 상호접속부 구조의 옆에 이격되게 형성된 제 2 선형 도전체 상호접속부 구조를 더 포함하는, 집적 회로.
  13. 제 12 항에 있어서,
    상기 제 1 방향에 수직한 제 2 방향으로 측정된, 상기 적어도 4 개의 선형 도전체 구조들 중 어느 선형 도전체 구조의 길이 방향으로 배향된 중심선들 사이의 거리가 동일 피치의 정수배이고,
    상기 제 1 방향에 수직한 상기 제 2 방향으로 측정된, 상기 제 1 및 제 2 선형 도전체 상호접속부 구조들의 길이 방향으로 배향된 중심선들 사이의 거리가 상기 동일 피치의 유리수 배(rational multiple)인, 집적 회로.
  14. 제 13 항에 있어서,
    상기 유리수 배는 1 배 이하인, 집적 회로.
  15. 제 14 항에 있어서,
    상기 유리수 배는 1 배인, 집적 회로.
  16. 제 1 항에 있어서,
    상기 제 1 방향으로 측정된 제 1 중심선-중심선 거리에 의해 분리되는 인접하게 포지셔닝된 도전체 상호접속부 구조들을 포함하는 상호접속부 레벨로서, 상기 적어도 4 개의 선형 도전체 구조들의 상기 연장 부분들 중 적어도 하나는 상기 제 1 방향으로 측정된 연장 부분 길이가 상기 제 1 중심선-중심선 거리보다 큰, 상기 상호접속부 레벨을 더 포함하는, 집적 회로.
  17. 제 16 항에 있어서,
    상기 적어도 4 개의 선형 도전체 구조들의 상기 연장 부분들 중 적어도 하나의 연장 부분은 상기 제 1 중심선-중심선 거리보다 2 배 크고 상기 제 1 방향으로 측정된 연장 부분 길이를 가지는, 집적 회로.
  18. 제 1 항에 있어서,
    상기 적어도 4 개의 선형 도전체 구조들 중 적어도 하나의 선형 도전체 구조는 그 게이트 전극 부분 길이보다 큰 연장 부분 길이를 가지는, 집적 회로.
  19. 제 1 항에 있어서,
    상기 적어도 4 개의 선형 도전체 구조들의 상기 연장 부분들은 적어도 3 개의 상이한 연장 부분 길이들을 가지는, 집적 회로.
  20. 제 1 항에 있어서,
    상기 상이한 트랜지스터들은 집합적으로 포지셔닝된 제 1 트랜지스터 타입의 트랜지스터들 및 집합적으로 포지셔닝된 제 2 트랜지스터 타입의 트랜지스터들을 포함하고, 상기 적어도 4 개의 선형 도전체 구조들의 상기 연장 부분들은 상기 제 1 트랜지스터 타입의 트랜지스터들의 집합적인 포지션 및 상기 제 2 트랜지스터 타입의 트랜지스터들의 집합적인 포지션 사이의 영역에 내에 형성된, 집적 회로.
  21. 반도체 디바이스 레이아웃에 대한 명령들이 저장된 프로그램을 포함하는 데이터 저장 디바이스로,
    적어도 4 개의 선형 도전체 구조들의 레이아웃으로서, 상기 적어도 4 개의 선형 도전체 구조들은 각각 서로 평행한 방식으로 제 1 방향의 길이 방향으로 연장되고 각각은 게이트 전극 부분과 상기 게이트 전극 부분으로부터 떨어진 연장 부분을 포함하며, 상기 적어도 4 개의 선형 도전체 구조들의 상기 게이트 전극 부분들 각각은 상이한 트랜지스터들의 게이트 전극들을 형성하고, 상기 적어도 4 개의 선형 도전체 구조들의 상기 연장 부분들은 적어도 2 개의 상이한 연장 부분 길이들을 가지고, 상기 적어도 4 개의 선형 도전체 구조들 중 2 개의 선형 도전체 구조들은 각각 제 1 확산 타입의 공유된 확산 영역을 가지는 제 1 트랜지스터 타입의 2 개의 트랜지스터들을 형성하고, 상기 적어도 4 개의 선형 도전체 구조들 중 2 개의 선형 도전체 구조들은 각각 제 2 확산 타입의 공유된 확산 영역을 가지는 제 2 트랜지스터 타입의 2 개의 트랜지스터들을 형성하며, 상기 제 1 확산 타입의 상기 공유된 확산 영역은 상기 제 2 확산 타입의 상기 공유된 확산 영역에 전기적으로 접속되는, 상기 적어도 4 개의 선형 도전체 구조들의 레이아웃; 및
    상기 적어도 4 개의 선형 도전체 구조들 중 적어도 2 개의 선형 도전체 구조들을 따라 상기 제 1 방향으로 확장될 수 있도록, 상기 적어도 4 개의 선형 도전체 구조들 중 적어도 2 개의 선형 도전체 구조들 사이에 형성된 국부적 상호접속부 도전체 구조의 레이아웃을 포함하는, 데이터 저장 디바이스.
  22. 집적 회로를 제조하는 방법으로,
    상기 집적 회로의 게이트 전극 레벨 내에 적어도 4 개의 선형 도전체 구조들을 형성하는 단계로서, 상기 적어도 4 개의 선형 도전체 구조들은 각각 서로 평행한 방식으로 제 1 방향의 길이 방향으로 연장되고 각각은 게이트 전극 부분과 상기 게이트 전극 부분으로부터 떨어진 연장 부분을 포함하며, 상기 적어도 4 개의 선형 도전체 구조들의 상기 게이트 전극 부분들 각각은 상이한 트랜지스터들의 게이트 전극들을 형성하고, 상기 적어도 4 개의 선형 도전체 구조들의 상기 연장 부분들은 적어도 2 개의 상이한 연장 부분 길이들을 가지고, 상기 적어도 4 개의 선형 도전체 구조들 중 2 개의 선형 도전체 구조들은 각각 제 1 확산 타입의 공유된 확산 영역을 가지는 제 1 트랜지스터 타입의 2 개의 트랜지스터들을 형성하고, 상기 적어도 4 개의 선형 도전체 구조들 중 2 개의 선형 도전체 구조들은 각각 제 2 확산 타입의 공유된 확산 영역을 가지는 제 2 트랜지스터 타입의 2 개의 트랜지스터들을 형성하며, 상기 제 1 확산 타입의 상기 공유된 확산 영역은 상기 제 2 확산 타입의 상기 공유된 확산 영역에 전기적으로 접속되는, 상기 적어도 4 개의 선형 도전체 구조들을 형성하는 단계; 및
    상기 적어도 4 개의 선형 도전체 구조들 중 적어도 2 개의 선형 도전체 구조들을 따라 상기 제 1 방향으로 확장될 수 있도록, 상기 적어도 4 개의 선형 도전체 구조들 중 적어도 2 개의 선형 도전체 구조들 사이에 국부적 상호접속부 도전체 구조를 형성하는 단계를 포함하는, 집적 회로를 제조하는 방법.
KR1020167001612A 2007-10-26 2008-10-20 집적 회로에서 사용되는 국부적 상호접속부들을 자기-정렬시키기 위한 방법, 구조 및 설계 KR101669395B1 (ko)

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